JPS62211784A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ラスタースキャン型の図形表示装置に係り
、特に、表示用メモリへの描画データ転送の高速化を図
った表示制御装置に関する。

［従来の技術］ 表示画面の各画素に対応する表示データを記憶する表示
用メモリ（ＶｒｌＡＭ；ビデオＲＡＭ）を持つラスター
スキャン型の図形処理装置では、一般に、ビット単位の
処理が必要になる。例えば、ＶＲＡＭから１バイト単位
で読み出した表示データの特定ビットを選択し、これに
よって所定画素を表示するといった処理が必要になる。

一方、上記表示用メモリに表示データを書き込む描画レ
ベルでは、複数画素分の表示データを同時に描画する（
書き込む）手法が、塗りつぶし等の処理に利用されてい
る（特開昭５９−１３２０６５号、特開昭５７−９４７
８８号）。

［発明が解決しようとする問題点］ ところで、上述した従来の装置では、１バイトを一度に
読み出すのは表示レベルにおいてであり、描画レベルで
複数画素データを読み出して処理する装置は見当たらな
い。すなわち、ＶＲＡＭのデータを複数画素骨一度に読
み出し、これにデータ変換等の処理を施し、再びＶＲＡ
Ｍに書き込むといった装置は現在考えられていない。

また、上述したように、複数画素を同時に書き込むもの
はあるが、この種の装置ではデータ転送のときなどに、
大きな効果を期待できない。例えば、スクローリングの
際などには、ＶＲＡＭ内で大量のデータを逐次転送しな
ければならないが、このような場合に、書き込みだけを
複数画素単位で同時に行っても、その効果はほとんど期
待てきない。

この発明は、このような背景の下になされたもので、描
画レベルで複数画素データを同時に処理することにより
、効率的な処理を可能とする表示制御装置を提供するこ
とを目的とする。

［問題点を解決するための手段］ 上記問題点を解決するためにこの発明は、中央処理装置
と、表示装置と、この表示装置の画素に対応する表示デ
ータを記憶する記憶装置と、前記表示装置への表示を制
御する表示制御装置とを具備してなる図形表示装置にお
いて、前記中央処理装置あるいは記憶装置から描画デー
タを複数画素分同時に読み出す読み出し手段と、前記読
み出された描画データをビット操作する書き換え手段と
、前記書き換えられた描画データを複数画素分同時に前
記記憶装置に書き込む描画手段とを具備することを特徴
とする。

［作用　］ 上記構成によれば、複数画素に対応するデータが同時に
読み出され、かつ書き込まれるから、データ処理の高速
化を図ることができる。

［実施例コ 以下、図面を参照して、本発明の詳細な説明する。

第１図は、この発明を適用した表示装置の全体構成を示
すブロック図である。図において、ＩはＣＰＵである。

ｃｐｕｔには、バス２を介してメモリ３とグラフィック
・ディスプレイ・コントローラ４とが接続されている。

このＣＰＵＩは、表示すべき図形の座標データやコマン
ドを作り、グラフィック・ディスプレイ・コントローラ
４に供給する。グラフィック・ディスプレイ・コントロ
ーラ４は、ＣＰＵＩから送られてきた座標データとコマ
ンドにより、ＶＲＡＭ（ビデオＲＡＭ）６への描画（書
き込み）を行う。また、ＶＲＡＭ６に描画された表示デ
ータを順次読み出し、読み出したデータにＤ／Ａ変換等
を施して、ＣＲＴ表示装置５に供給し、図形表示させる
。

ＶＲＡＭ６は、４面の表示領域７Ａ、７Ｂ、７Ｇ。

７Ｄと１面の作業領域８とからなる。これらの各面は、
ＣＲＴ表示画面上の各画素に対応しており、各面が同一
のメモリ容量を持っている。そして、４面の表示領域７
　Ａ、７　Ｂ、７　Ｇ、７　Ｄには、画素の色を決定す
るだめのカラー・データ（各画素あたり４ビツト）が格
納される。また、作業領域８は各種作業を行うために使
用される。

第２図は、上記グラフィック・ディスプレイ・コントロ
ーラ４の内部構成を示すブロック図である。図において
、ＣＰＵインターフェイス１１は、８ビツトのデータバ
スＣＤＯ〜７、およびボートセレクト線ＰＳ１チップセ
レクト線Ｃ５Ｒ（読み出し用）、Ｃ５Ｗ（書き込み用）
等の制御バスを通してＣＰＵＩに接続されている。

ＣＰｔＪｌからは、データバスＣＤＯ〜７を通して、座
標データやコマンドが送られてくる。前記コマンドは、
オペレーションコードとオペランドとから構成されるも
ので、ＣＰＵＩからＣＰＵインターフェイス１１へ送ら
れる。この場合、オペレーションコードとオペランドと
は別個のボートに入力され、その区別がボートセレクト
Ｐ　Ｓ　（−１ビツト）により示されるようになってい
る。

上記コマンドにはまた、描画を指示するノーマルコマン
ドと、後述するカーソル、カラーテーブル等の書き換え
などを指示するイミーディエットコマンドとの２種類が
あり、上記ＣＤ７のビットで区別される。

ＣＰＵインターフェイス１１は、これらのコマンドタイ
プを判別し、ノーマルコマンドはＦ（Ｆ０１２に一旦格
納し、イミーディエットコマンドは直接各部へ送る。ま
た、ＣＰＵＩから送られてきたオペレーションコードか
らレジスタ番号を得るとともに、オペランドからデータ
を得、これらを出力する。

上記ＦＩＦＯＩ２は、ＣＰＵＩからのノーマルコマンド
とデータを一時名納するための書き込み用ＦＩＦＯと、
ＣＰＵＩへ送るデータを格納するだめの読み出し用ＦＩ
ＦＯと、これらの書き込み、読み出しを制御するコント
ローラと、Ｉ１０コントローラとを持っている。Ｉ１０
コントローラは、コマンドのオペレーションコードとオ
ペランドとを判別し、後述するファンクショナル・コン
トローラ２０の起動、停止を制御し、ファンクショナル
・コントローラ２０とのデータの受は渡しを行う。また
、ＣＰＵＩからのデータにより、カーソル・パターンデ
ータを出力し、カーソル・コントローラ１４に供給する
。

上記カーソル・コントローラＩ４は、カーソルの表示座
標（ｘ、ｙ座標）を記憶するカーソル・パラメータ・レ
ジスタと、カーソルのパターンを格納するカーソル・パ
ターン・レジスタと、カーソルの座標と走査位置とを比
較する比較器と、カーソルの点滅を制御するためブリン
ク・カウンタとを持っている。そして、カーソルの表示
座標と走査位置とが一致したときに、カーソル・オン信
号を出力し、カーソルの表示を指示する。なお、上記カ
ーソル・パターンは、Ｖ　ＲＡ　Ｍ　６に記憶されたも
のを、表示直前に読み出して取り出すようになっている
。

ＣＩ”ｔＴｃ（ＣＲＴコントローラ）＋５は、表示制御
を行うしので、Ｃｒ（Ｔ表示装置５へのタイミング信号
、すなわち、垂直同期信号、水平同期信号を作るととも
に、内部タイミング信号を形成して、ＶＲＡＭ６の読み
出しアドレスを出力し、ＶＲＡＭインターフェイス１６
に供給する。すなわち、ＣＲＴＣＩ５は、表示時のＶＲ
ＡＭアドレス、カーソル・パターンのＶＲＡＭアドレス
、およびＶＲＡＭリフレッシュ時のＶＲＡＭアドレスを
、Ｘ−Ｙ座標の形で出力し、ＶＲＡＭインターフェイス
１６に供給する。なお、これらのアドレスは、ＶＲＡＭ
インターフェイス１６で、Ｘ−Ｙ座標から実際のＶＲＡ
Ｍアドレスに変換される。

上記ＶＲＡＭインターフェイス１６は、ＣＲＴＣ１５か
ら供給された内部タイミング信号からＶＲＡＭ６のアク
セス用タイミング信号を作り出力する。すなわち、ＲＡ
Ｓ（行アドレス選択信号）、ＣＡＳ（列アドレス選択信
号）およびＲ／Ｗ（リード／ライト信号）を出力する。

また、ＣＲＴＣＩ５から供給されたＶＲＡＭアドレスか
ら、各９ビツトの行および列アドレス信号ＶＲＡＯ〜８
を形成して出ツノする。更に、ＶＲＡＭデータを記憶す
るレジスタを有し、１６ビツトのＶＲＡＭデータＶＲＤ
Ｏ〜１５を、ＶＲＡＭ６とやり取りする。

ＶＲＡＭインターフェイス１６を通して、ＶＲＡＭ６の
表示領域７　Ａ、７　Ｂ、７　Ｃ，７Ｄから読み出され
た４ビツトのデータ（カラー・データ）は、Ｌ　ＵＴ（
Ｌｏｏｋ　　Ｕｐ　　Ｔａｂｌｅ）１７に供給される。

ＬＵＴ１７は、上記カラー・データから、Ｒ，Ｇ。

Ｂ各３ビットとＴＰＯランスペアレント）ビットの計１
０ビットからなるカラー・バリューを得るようにした変
換テーブルである。具体的には、ＩＯビット／ワード×
１６ワードのＲＡ　Ｍから構成され、上記４ビツトのカ
ラー・データをアドレス信号とし、いずれかｌワードが
カラー・バリューとして読み出されるようになっている
。なお、上記ＬＵＴ１７は、ＣＰＵＩによって書き替え
られるようになっている。

ＬＵＴ１７から出力された１０ビツトのカラー・バリュ
ーは、表示データ発生ｎ　［８に供給される。表示デー
タ発生器Ｉ８の主な機能は、カーソル表示タイミングの
カラー・バリューを、カーソル・コントローラ１４から
供給されるカーソル・パターンに置き換えることである
。すなわち、カーソル・オン信号がオンのときには、す
べてのカラー・バリューを透明とし、カーソルのみが表
示されるようにする。表示データ発生器１８の他の機能
は、ボーダータイミングにボーダーカラーを挿入したり
、帰線消去タイミングのカラー・バリューを黒とし表示
されないようにすることである。

表示データ発生器１８から出力された９ビツトの信号は
、ＤＡＣ（ディジタル／アナログ変換器）１９によって
アナログ信号に変換され、ＣＲＴ表示装置５に供給され
、表示される。

次に、第３図を参照して、ファンクショナル・コントロ
ーラ２０につき詳述する。ファンクショナル・コントロ
ーラ２０は、描画制御を行う乙のである。第３図におい
て、データハンドラ２１は、ＦｉＦ０１２とのデータの
受は渡しをするためのものである。この場合、ＦＩＦＯ
１２側からは、描画に必要なコマンドおよび座標データ
等の各種データが送られてくる。また、ファンクショナ
ル・コントローラ２０側からは、ＧＰ（ＪＩへの転送デ
ータがｒ’１Ｆ０１２に送られる。上記ＦＩＦＯＩ２か
らのデータは、ステータスレジスタ２２へ供給される。

上記ステータスレジスタ２２は、描画コマンドを解釈し
、描画に関する一切のデータを持つ。すなわち、描画の
アドレス、クリッピング・エリアのアドレス、データ転
送元および転送先ブロックの大きさとアドレス、描画の
色情報、背景の色情報などのデータを有している。また
、内部バスを介して、後述するすべてのブロックと接続
され、データのやり取りを行う。

次に、転送コントローラ２３は、ＶＲＡＭ６内てのデー
タ転送、ＣＰＵ　ｌのデータエリアからＶＲＡＭ６への
データ転送、あるいはその逆方向のデータ転送を、１画
素単位あるいは４画素単位で行うしので、転送方向の制
御やデータフォーマットの変換等を行う。

拡大・縮小回路２４は、転送元（ｃｐｕｔまたはＶ　Ｒ
Ａ　Ｍ　６　）におけるデータエリア（長方形領域）の
大きさと、転送先（ＶＲＡＭ６またはＣＰＵＩ）でのデ
ータエリアの大きさとに応じて、転送図形の拡大、縮小
を自動的に行うものである。

矩形描画回路２５は、長方形の対角線上の２頂点を、ス
テータスレジスタ２２から受は取り、４辺の直線描画命
令に変換する。この直線描画命令は、ＤＤＡ２６に対し
てなされる。

０ＤＡ（ディジタル・ディファレンシャル・アナライザ
）２６は、描画すべき直線の始点と終点との座標差から
、直線のドツト座標を発生する、周知の手段である。以
上の構成要素２５．２６によって、長方形の描画に必要
なデータが得られる。

次に、多角形の塗りつぶしに必要な構成要素にっき説明
する。

多角形塗りつぶしコントローラ２７は、データハンドラ
２１から多角形の頂点アドレスを受は取り、外形描画を
するか塗りつぶしをするかを制御する。多角形外形描画
コントローラ２８は、表示領域７Ａ、７Ｂ、７０．７Ｄ
への多角形の描画を制御するものである。すなわち、各
辺の始点、終点をＤＤＡ２６に供給し、順次直線を発生
させる。

次に、多角形作業領域描画回路２つは、ＤＤＡ２６から
供給されるドツトデータに基づいて、多角形の外形に対
応する図形（塗りつぶし枠）を、作業領域８に描画する
ための制御を行う。

多角形塗りつぶし回路３０は、塗りつぶすべき多角形を
含む最小の長方形の範囲内で、作業領域８のデータを読
み出すように、スキャナ３１に指令する。スキャナ３１
は、作業領域８を走査し、塗りつぶすべき範囲のアドレ
スを求める。

上述のようにして、描画すべき直線、塗りつぶすべき水
平線分が決定されると、これらを構成するドツトが１つ
ずつ、テクスチャ発生器３２に供給される。テクスチャ
発生器３２は、これらの直線を実線で表示するか、破線
で表示するか等の指示に従い、上記ドツトを表示するか
否かを決定する。すなわち、テクスチャ発生器３２は、
線、塗りつぶしのためのテクスチャを保存しているノく
ターンメモリ３３に上記ドツトのＸ−Ｙ座標を供給し、
指定されたテクスチャと、座標とに応じたドツトデータ
を読み出し、上記ドツトに対応したテクスチャ上の値（
“Ｉ”、“０”）を発生する。

描画すべき点の座標と値が決定されると、点描画回路３
４は、ｌピクセル（画素）分の描画を行う。

この描画は、以下の各種変換あるいは制限の下に行なイ
つれる。

まず、ポイント・エキスパンダ３５は、ｌピクセルの描
画を１ベルの大きさに拡大する。ここで、１ペルとは、
ロジカルな画素の大きさで、例えば、普通の線の場合は
［ｘｌビクセルからなり、太線の場合は２×３ピクセル
からなる等々である。なお、■ベルの大きさは、ステー
タスレジスタ２２に格納されている。

次に、透明チェッカ３６は、描画しようとしている色が
、透明にすべき色か否かをチェックし、透明にする場合
には描画しないようにする。この指示は、ｃｐｕ　＋側
からコマンドによって与えられ、カラーレジスタ３７を
介して供給されるもので、例えば、点線を描く場合に、
点の間は背景の色を消して透明にし、点線らしく見せた
いというような場合に有効である。

上記カラーレジスタ３７は、ＶＲＡＭ６の表示領域７　
Ａ、７　Ｂ、７　Ｃ，７Ｄへ書き込むカラー・データ（
４ビツト）を記録するとともに、表示領域７Ａ、７Ｂ、
７　Ｇ、７Ｄから読み出したカラー・データを格納する
ものである。ここで、カラー・データは１画素分４ビッ
トであり、最大４画素分のカラー・データが、カラーレ
ジスタ３７に読み込まれるようになっている。すなわち
、カラーレジスタ３７は、４のレジスタＣＲＯ，ＣＲＩ
、ＣＲ２゜ＣＲ３からなり（第５図参照）、１画素の場
合はレジスタＣＲＯにデータがロードされ、４画素の場
合はレジスタＣＲＯ〜ＣＲ３に１画素分ずつロードされ
る。

クリッピング・チェッカ３８は、描画すべき点がクリッ
ピング領域の内か外かをチェ・ツクする乙のである。こ
のクリッピング領域は、長方形によって与えられ、クリ
ッピング・チェッカ３８は、この長方形の水平方向（Ｘ
方向）の最小座標ＸＣと最大座標ｘｈ、垂直方向（Ｙ方
向）の最小座標ＹＱと最大座標Ｙｈとを記憶する４個の
レジスタと、描画点がこの長方形内に入るか否かを調べ
る比較器とを有している。そして、入っている場合にの
み、ＶＲＡＭｅ上の描画アドレスを出力する。

次に、マスキング・チェッカ３９は、作業領域８に形成
されたマスキングパターンと、描画すべき点とを突き合
わせ、描画点をマスキングするか否かを決定する。そし
て、マスキングする場合には、描画しない。つまり、描
画アドレスを出力しない。

描画コントローラ４０は、表示領域７Ａ、７Ｂ。

７Ｃ，７Ｄおよび作業領域８への描画のスイ・ソチを行
うもので、ＶＲＡＭアドレスを座標データの形で出力す
る。これによって、カラーレジスタ３７に格納されたカ
ラー・データが、ＶＲＡＭインターフェイス１６を介し
てＶＲＡＭ６の当該アドレスに描画される。なお、上記
座標データは、ＶＲＡＭインターフェイス１６によって
、実際のＶＲＡＭアドレスに変換される。

なお、上記カラーレジスタ３７から出力されたカラー・
データは、第２図に示すように、ＶＲＡＭデータとして
ＶＲＡＭインターフェイスＩ６へ供給されるとともに、
後述する変換部５０へ供給される。また、描画コントロ
ーラ４０から出力されたアドレスも、ＶｌｌＩＡｈ４ア
ドレスとしてＶＲＡＭインターフェイス１６に供給され
るとともに、変換部５０へ供給される。

第４図は、上記変換部５０の構成を示すブロック図であ
る。図において、５Ｉは、第３図の描画コントローラ４
０から供給されるＶｌ’ＲＡＭアドレス（描画アドレス
）を格納する描画アドレスレジスタである。描画アドレ
スレジスタ５１の上位ビットは、４ビット単位で割り付
けられたＶ　ＲＡＭアドレス（第７図のアドレスＡ。、
　Ａ　Ｉ、　Ａ　２　、・・・・・・）を示し、下位２
ビツトは前記４ビツトのどれか（第７図のビットＤ。−
Ｄ３）を示すものである。これにより、ＶＲＡＭアドレ
スの任意のビットを指示できるようになっている。そし
て、描画アドレスレジスタ５１の上位ビットがＶＲＡＭ
アドレスレジスタ５２に供給され、下位２ビツトが書き
換えロジック５３に供給される。

一方、カラーレジスタ３７から送られてきたＶＲＡＭデ
ータ（カラーデータ）は、描画データレジスタ５４にロ
ードされ、書き換えロジック５３に供給される。書き換
えロジック５３は、描画アドレスレジスタ５１の下位２
ビツトの指定により、ＶＲＡＭデータレジスタ５５の内
容を書き換える。

なお、この書き換え動作については、後で説明する。

こうして、Ｖｒ（ＡＭアドレスレジスタ５２から出力さ
れたＶＲＡＭアドレス（描画アドレス）と、ＶＲＡＭデ
ータレジスタ５５から出力されたＶＲＡＭデータ（描画
データ）とがＶＲＡＭインターフエイス１６に供給され
、描画が行なわれる。

次に、本実施例の要旨である複数画素の同時操作につい
て説明する。

ここで、複数画素の同時操作とは、第５図に示すように
、水平方向の複数画素（図では４画素）に対応するカラ
ーデータを、ＶＲＡＭ６の表示領域７、あるいはＣＰＵ
Ｉ側からカラーレジスタ３７に同時に読み込んだり（同
図（ａ乃、逆に、カラーレジスタ３７に格納された複数
画素分のカラーデータを一度に表示領域７に描画する（
同図（ｂ））ことである。

また、本実施例では、単に、読み出し、書き込みを行う
だけでなく、読み出したカラーデータに種々の変換を加
えて書き込む操作が可能である。

例えば、第６図に示す表示領域７において、転送元領域
ＤＳから転送先領域ＤＤにデータを転送する場合、その
まま転送しないで、一定の変換を施すことができる。−
例として、転送元領域ＤＳ内のカラーデータｃＱ２を透
明にし、カラーデータｃＱ１とカラーデータｃｉ２３と
を交換して、転送先領域ＤＤに転送するといった操作が
可能となる。

以下、この動作を順を追って説明する。

（１）ＣＰＵＩは、グラフィック・ディスプレイ・コン
トローラ４にコマンドを供給し、表示領域７の転送元領
域ＤＳおよび転送先領域ＤＤの大きさとアドレスを、ス
テータスレジスタ２２に設定する。

（２）ステータスレジスタ２２は、転送コントローラ２
３にこれらのデータを供給し、転送を開始させる。

（３）転送コントローラ２３は、第５図（ａ）に示すよ
うに、４画素分のカラーデータを、転送元領域ＤＳから
読み出すように制御する。つまり、第３図の拡大・縮小
回路２４〜描画コントローラ４０間の各構成要素を介し
て、転送元領域ＤＳのアドレス（４画素の最後のアドレ
ス；第７図のＸ　、、Ｘ　。

・・・・・・に相当）をＶＲＡＭインターフェイス１６
に供給し、該当アドレスからカラーデータを４画素分同
時にリードする。これにより、カラーレジスタ３７のレ
ジスタＣＲＯ〜ＣＲ３には、第５図（ａ）に示すように
、４画素分のカラーデータがロードされる。

（４）転送コントローラ２３は、カラーレジスタ３７に
セットされたカラーデータを変換する。この例では、第
６図に示すように、カラーデータｃＱ１をカラーデータ
ｃＱ３に、カラーデータｃＱ２を透明に、カラーデータ
ｃ１２３をカラーデータｃ１２１に変換する。変換され
たカラーデータは再びカラーレジスタ３７にロードされ
る。

（５）次に、転送コントローラ２３は、転送先領域ＤＤ
の描画アドレスを出力する。このアドレスは、第４図の
描画アドレスレジスタ５１およびＶｒ（ＡＭアドレスレ
ジスタ５２を介して、ＶＲＡＭインターフェイス１６に
供給される。この結果、カラーレジスタ３７に格納され
た４画素分のカラーデータが、第４図の描画データレジ
スタ５４、書き換えロジック５３およびＶＲＡＭデータ
レジスタ５５を介してＶＲＡＭインターフェイス１６に
供給され、転送先領域ＤＤの該当アドレスに書き込まれ
る。

以上が複数画素の同時読み出しおよび書き込みの概要で
ある。ところで、この場合、転送元領域ＤＳと転送先領
域ＤＤとではビット位置が一致しないのが普通である。

例えば第７図において、表示領域７には４画素（４ビツ
ト）毎に、アドレスＡ。、　Ａ　３．　Ａ　ｔ　、　Ａ
　ａ・・・・・・が割り付けられている。つまり、アド
レスＡｉには４つのビット位置Ｄ　、、Ｄ　、、Ｄ　、
、Ｄ　３があることになる。そして、第７図の場合、転
送元領域ＤＳのアドレスＣｋ（ｋ＝　Ｏ、ｌ　、２．３
　、・・・・・・）からリードされた４画素分のカラー
データＣｋｏ、　Ｃｋ、、　Ｃｋ、。

Ｃｋ、は、転送先領域ＤＤでは、各アドレスＡｋの第３
ビツト目Ｄ３から書き込まれる。

以下、第７図を参照して、ビット位置がずれる場合の動
作を説明する。なお、描画データは、転送元領域ＤＳの
アドレスＣ６の第３ビツトＣ８３から始まり、これらが
ＶＲＡＭ６の転送先領域ＤＤのアドレス八〇の第２ビツ
トＤ２から順に描画されるものとする。なお、このアド
レスは、表示画面上の座標では（Ｘｏ、Ｙｏ）となって
いる。

（１）最初の描画データＣ６３は、■ビットだけ描画す
る。これにより、表示座標（ｘｏ、ｙｏ）に対応する、
転送先領域ＤＤの描画開始アドレスＡｏが描画アドレス
レジスタ５１の上位ビットにセットされるとともに、開
始ビットＤ２がこのレジスタ５Ｉの下位２ビツトにセッ
トされる。つまり、描画アドレス（ｘｏ＋Ｙｏ）に対応
して、描画アドレスレジスタ５１の上位ビットにアドレ
スＡ。が入り、下位２ビツトに「ＩＯ」がセットされる
。

（２）次に、転送元領域ＤＳのアドレスＣ１から描画デ
ータＣ７゜〜Ｃ１３を４ビット同時に読み出す。

読み出された描画データは、転送コントローラ２３で変
換されてカラーレジスタ３７に転送され、更に、描画デ
ータレジスタ５４にロードされる。

すなわち、描画データレジスタ５４には、描画データＣ
５゜〜ＣＩ３がロードされる。

（３）次に、転送先のアドレスＡ。の第３ビツトＤ３を
書き替えるために、このアドレスＡ。の全４ビツトを読
み出す。これにより、ＶＲＡＭデータレジスタ５５には
、先に書き込んだＣｏｓを含む４ビツトがロードされる
。

（４）ＶＲＡＭデータレジスタ５５の第３ヒツト目をＣ
７゜に書き替える。この書き替えは、書き換えロジック
５３により行う。ずなイつち、書き換えロジック５３は
、描画データレジスタ５４の内容を１ビツトだけレフト
シフトし、左端から出たビットＣ１ｏをＶＲＡＭデータ
レジスタ５５の第３ビツトに書き込む。また、ソフト結
果を描画データレジスタ５４にロードする。これにより
、描画データレジスタ５４には左端から、３ビツトのデ
ータＣＩＩ〜ＣＩ３がセットされる。なお、この場合の
シフト量は描画アドレスレジスタ５１の下位２ビツトに
より指定される。

（５）ＶＲＡＭデータレジスタ５５の内容をＶ　ＲＡＭ
６のアドレスＡ。ｉ、：書き込む。これにより、アドレ
ス八〇の描画が終了する。

（６）次の描画アドレスＡＩを描画アドレスレジスタ５
１とＶＲＡＭアドレスレジスタ５２とにロードする。こ
れにより、各レジスタ５１，５２，５４゜５５の内容は
、第８図（ａ）のようになる。

（７）ＶＲＡＭ６のアドレスＡＩの４ビツトをリードす
る。これにより、アドレスＡ１の内容（Ｖ＋ｏ〜Ｖ１３
）がＶＲＡＭデータレジスタ５５に読み込まれる（第８
図（ｂ））。

（８）描画データレジスタ５４の上位３ビツトに格納さ
れティる描画データＣＩｌ＋Ｃ＋ｔ、ｃ　１３を、ＶＲ
ＡＭデータレジスタ５５の上位３ビツトに書き込む（第
８図（Ｃ））。

（９）転送元領域ＤＳから次のアドレスＣ３の描画デー
タＣ１゜〜Ｃ２３を読み出す。このデータＣ１゜〜Ｃ２
３は、上述したように、転送コントローラ２３の変換を
受けてカラーレジスタ３７に書き込まれる。

（１０）上記カラーレジスタ３７のデータを、描画デー
タレジスタ５４にロードし、書き換えロジック５３で１
ビツトだけレフトシフトし、第０ビツト目のデータＣ７
゜をＶｒｔＡＭデータレジスタ５５の第３ビツト目に書
き込む。これにより、ＶＲＡＭデータレジスタ５５には
、４ビツトの描画データＣ＋ｚＣ＋ｔ、Ｃ＋＋＋Ｃｔｏ
がセットサレル。マタ、残りの３ビツトのデータＣｚ＋
〜Ｃ２ａは描画データレジスタ５４に書き込まれる（第
８図（ｄ））。

（１１）ＶＲＡＭデータレジスタ５５にセットされた４
ビツトのデータＣ＋＋、Ｃ＋ｔ、Ｃ＋３．ＣｔｏをＶＲ
ＡＭ６のアドレスＡ１に書き込む。これにより、アドレ
スＡＩへの描画が完了する。

以下同様に、描画アドレスをＡ　、−＋　Ａ　３−１−
　Ａ４−＋・・・・・・と１つずつ上げて、上記（６）
〜（１１）の動作を繰り返し、４画素率位の読み出し、
書き込みを行なう。

なお、上記の説明においては、転送元アドレスの第３ビ
ット目Ｃ８，からデータ転送を開始する場合につき説明
したが、他のビットから始まる場合は、第３ビツト目に
達するまで１ビツトずつ描画し、以後上述した描画処理
を行えばよい。

本実施例によれば、転送処理の速度はほぼ４倍になる。

すなわち、転送する領域の水平方向の長さＮを Ｎ＝４Ｎ！＋Ｎ２・・・・・・（１） （ここで、Ｎｌ、Ｎ２は正の整数で、Ｎ２は剰余）とす
ると、１画素操作の場合と４画素操作の場合の処理時間
の比は、■水平方向毎に、次のようになる。

Ｉ画素操作処理時間／４画素操作処理時間−４−３・Ｎ
２／（Ｎ１＋Ｎ２）・・・・・（２）つまり、（１）式
において、Ｎｌが０で、Ｎが４より小さいときだけ効果
がなく、Ｎが大きくなるに従って、処理速度は４倍に近
付くことになる。

［発明の効果］ 以上説明したように、この発明は、複数画素分のデータ
を同時に読み出し、同時に書き込むようにしたから、画
像データの処理を高速化できる。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体構成を示すブロック
図、第２図は同実施例のグラフィック・ディスプレイ・
コントローラの構成を示すブロック図、第３図は同グラ
フィック・ディスプレイ・コントローラのファンクショ
ナル・コントローラの構成を示すブロック図、第４図は
変換部５０の構成を示すブロック図、第５図は４画素の
同時読み出し、同時書き込みを説明するための概念図、
第６図はＶ　Ｉｔ　Ａ　Ｍ　Ｇ上の領域ＤＳから領域Ｄ
Ｄへのデータ転送を示す概念図、第７図は上記の領域Ｄ
Ｓ、ＤＤのビット位置がずれたときのデータ転送を説明
するための概念図、第８図は同データ転送時のレジスタ
の状態を示す状態図である。 ■・・・・・・ＣＰＵ（中央処理装置）、４・・・・・
・グラフィック・ディスプレイ・コントローラ（表示制
御装置）、５・・・・・・表示装置、６・・・・・・Ｖ
ＲＡＭ（記憶装置）、２０・・・・・・ファンクショナ
ル・コントローラ（読み出し手段、描画手段）、５０・
・・・・・変換部、５３・・・・・・書き換えロジック
（書き換え手段）。

Claims (1)

【特許請求の範囲】
1. 中央処理装置と、表示装置と、この表示装置の画素に対
   応する表示データを記憶する記憶装置と、前記表示装置
   への表示を制御する表示制御装置とを具備してなる図形
   表示装置において、前記中央処理装置あるいは記憶装置
   から描画データを複数画素分同時に読み出す読み出し手
   段と、前記読み出された描画データをビット操作する書
   き換え手段と、前記書き換えられた描画データを複数画
   素分同時に前記記憶装置に書き込む描画手段とを具備す
   ることを特徴とする表示制御装置。