KR100252648B1

KR100252648B1 - 그래픽스시스템및그래픽스드로잉방법

Info

Publication number: KR100252648B1
Application number: KR1019970005700A
Authority: KR
Inventors: 곽종택; 홍채오
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-02-25
Filing date: 1997-02-25
Publication date: 2000-04-15
Also published as: KR19980068903A; TW362200B

Abstract

본 발명은 그래픽스 시스템 및 그래픽스 드로잉의 방법에 관한 것으로, 반복되는 그래픽스 드로잉시에 그래픽스 컨트롤러는 호스트로부터 소정의 이미지 패턴을 제공받아 프레임 버퍼의 오프 스크린 영역에 저장하고, 상기 이미지 패턴의 각 픽셀라인을 순차적으로 독출하여 상기 이미지 패턴이 반복적으로 드로잉 될 프레임 버퍼의 온 스크린 영역의 해당 전 영역에 순차적으로 기입하므로 고속의 그래픽스 드로잉을 수행할 수 있으며 그래픽스 컨트롤러의 내부 게이트수가 감소되어 최소한의 칩 사이즈로 그래픽스 컨트롤러 칩을 구현할 수 있다.

Description

그래픽스 시스템 및 그래픽스 드로잉 방법

본 발명은 그래픽스 시스템(graphics system) 및 그래픽스 드로잉(graphics drawing)의 방법에 관한 것으로, 반복되는 그래픽스 드로잉시에 고속의 그래픽스 드로잉을 수행할 수 있는 그래픽스 시스템 및 그래픽스 드로잉 방법에 관한 것이다.

현재, 그래픽스 시스템의 성능이 향상됨에 따라 전체적인 컴퓨터 시스템(computer system)의 성능도 더욱 향상되고 있다. 초기 그래픽스 시스템은 기본적인 화면 출력 기능만을 수행하였으나, 현재 그래픽스 시스템은 데이터 처리 비트 수의 증가 및 가속기능을 구비하여 2차원, 3차원 그래픽을 고속으로 드로잉 할 수 있는 기능을 구비하였다.

도 1은 종래의 그래픽스 시스템의 개략적인 구성을 보여주는 블록도이다.

도 1에 도시된바와 같이, 종래의 그래픽스 시스템(100)은 크게 그래픽스 컨트롤러(110)와, 클락 발생부(clock generator, 120)와, 바이오스(BIOS; basic input output system, 130)와, 프레임 버퍼(frame buffer, 140)와, RAMDAC(150)을 포함하여 구성된다.

상기 그래픽스 컨트롤러(110)는 호스트(컴퓨터 시스템)의 시스템 버스(200)로부터 해당되는 어드레스신호(address signal), 데이터신호(data signal), 제어신호(control signal)를 제공받고, 전체적인 그래픽스 시스템(100)의 제어를 수행한다. 상기 클락 발생부(120)는 그래픽스 컨트롤러(110)에 해당 동작 클락을 제공하며, 상기 바이오스(130)는 그래픽스 시스템(100)의 전반적인 제어를 수행하는 제어 프로그램을 갖고 있다. 상기 프레임 버퍼(140)는 그래픽 데이터의 저장을 위한 메모리이며 통상 비디오 메모리(video memory)라 칭한다. 상기 RAMDAC(150)은 디스플레이장치(300)로 화면 출력을 위한 그래픽 데이터를 디지탈 신호(digital signal)에서 아날로그로 신호(analog signal) 변환하여 제공한다.

이상과 같은 그래픽스 시스템은 시스템 버스(200)를 통해 호스트로부터 그래픽 데이터를 제공받아 디스플레이장치(300)로 화면 출력을 위한 해당 신호를 출력한다.

한편, 상술한바와 같은 그래픽스 시스템은 여러 그래픽스 드로잉 기능을 구비하고 있다. 이러한 그래픽스 드로잉 기능중 비트블릿(BitBlt) 기능이 있으며, 이는 일정한 칼라 패턴(color pattern)으로 구성된 이미지(image)를 바둑판 모양으로 여러개 붙여서 반복되는 큰 패턴을 그리는 것을 말한다. 첨부 도면 도 2에 비트블릿 기능을 설명하기 위한 도면을 도시하였다.

도 2를 참조하여, 예를 들어 8×8 픽셀(pixel)의 일정한 사이즈로 구성된 이미지 패턴(400)은 비트블릿 과정을 통해 해당 영역에 반복하여 드로잉 되어 전체적으로 상기 이미지 패턴(400)이 반복되는 완성된 이미지 패턴(500)이 드로잉 된다.

일반적으로 이러한 반복된 패턴을 그릴 때에는 한 이미지 패턴을 메모리에 저장하고 있다가 화면에 디스플레이 할 때 그 패턴을 반복적으로 읽어서 화면을 채우게 된다. 이러한 회로를 구현하는 방법으로는 여러 가지가 있다.

도 3은 종래의 그래픽스 시스템의 비트블릿 동작을 설명하기 위한 도면이고, 도 4는 그래픽스 컨트롤러의 내부 레지스터를 이용한 비트블릿 동작을 설명하기 위한 도면이다.

도 3을 참조하여, 호스트로부터 일정한 픽셀 크기 예를 들면 8×8 픽셀의 이미지 패턴(400)을 제공받아 프레임 버퍼(140)의 오프 스크린 영역(off screen area, 140b)에 저장한다. 그래픽스 컨트롤러(110)는 상기 오프 스크린 영역(140b)에 저장된 이미지 패턴(400)을 독출(read)하여 상기 프레임 버퍼(140)의 온 스크린 영역(on screen area, 140a)의 해당 부분에 기입(write)한다. 한 이미지 패턴의 기입이 완료되면 이어 반복해서 그 옆에 다시 동일한 이미지 패턴을 타일을 붙이는 방식으로 반복한다.

그런데 이 방법은 프레임 버퍼(140)가 그래픽스 컨트롤러(110)의 외부에 위치하므로 그래픽스 드로잉시에 반복적인 엑세스(access)에 따라 그래픽스 시스템의 성능(performance)이 저하되는 문제점을 갖는다. 즉, 비트블릿 동작을 수행하기 위해 오프 스크린 영역(140b)의 이미지 패턴(400)을 반복적으로 독출하여 이를 온 스크린 영역(140b)에 기입하여야 하므로 반복된 기입/독출을 위해 프레임 버퍼(140)를 반복하여 엑세스 하여야 한다.

다른 방법으로는, 도 4를 참조하여, 상기와 같이 호스트로부터 일정한 픽셀 크기 예를 들면 8×8 픽셀의 이미지 패턴(400)을 제공받아 프레임 버퍼(140)의 오프 스크린 영역(off screen area, 140b)에 저장한다. 그래픽스 컨트롤러(110)는 상기 오프 스크린 영역(140b)에 저장된 이미지 패턴(400)을 독출(read)하여 내부의 구비된 레지스터(112)에 저장한다. 이어 그래픽스 컨트롤러(110)는 상기 레지스터(112)에 저장된 이미지 패턴을 반복적으로 프레임 버퍼(140)의 온 스크린 영역(140a)에 반복적으로 기입한다.

그런데, 예를 들어 16만 칼라 32bpp(bit per pixel)의 경우 8×8 픽셀의 칼라 이미지 패턴을 저장하기 위해서는 최대 2048비트(bit)의 사이즈(size)를 갖는 레지스터가 필요하게 된다. 이 2048비트의 사이즈를 갖는 레지스터를 구현하기 위해서는 약 10000개 정도의 게이트 수(gate count)를 갖는다.

그러므로 그래픽스 컨트롤러(110)의 내부에 레지스터(112)를 구비하는 경우에는 그래픽스 시스템의 성능을 향상시킬 수는 있으나 그래픽스 컨트롤러의 칩 사이가 커지는 문제점을 갖고 있다.

본 발명의 목적은 상술한 문제점을 해결하기 위해 제안된 것으로서, 그래픽스 컨트롤러의 칩 사이즈를 최소화하고, 고속의 그래픽스 드로잉 동작을 수행하는 그래픽스 시스템 및 그래픽스 드로잉 방법을 제공하는데 있다.

도 1은 종래의 그래픽스 시스템의 개략적인 구성을 보여주는 블록도,

도 2는 비트블릿 기능을 설명하기 위한 도면,

도 3은 종래의 그래픽스 시스템의 비트블릿 동작을 설명하기 위한 도면,

도 4는 그래픽스 컨트로러의 내부 레지스터를 이용한 비트블릿 동작을 설명하기 위한 도면,

도 5는 본 발명의 제1 실시예에 따른 그래픽스 시스템의 동작을 설명하기 위한 도면,

도 6A 내지 6D는 본 발명의 실시예에 따른 비트블릿 동작을 설명하기 위한 도면,

도 7은 본 발명의 제2 실시예에 따른 그래픽스 시스템의 동작을 설명하기 위한 도면.

도 8은 이미지 패턴이 256 칼라일 때 각 픽셀의 순서가 결정되어 출력되는 경우를 설명하기 위한 도면,

도 9는 이미지 패턴이 64K 칼라일 때 각 픽셀의 순서가 결정되어 출력되는 경우를 설명하기 위한 도면,

도 10은 이미지 패턴이 16M 칼라일 때 각 픽셀의 순서가 결정되어 출력되는 경우를 설명하기 위한 도면.

*도면의 주요 부분에 대한 부호의 설명*

100 : 그래픽스 시스템110 : 그래픽스 컨트롤러

112 : 레지스터120 : 클락 발생부

130 : 바이오스140 : 프레임 버퍼

150 : RAMDAC200 : 시스템 버스

300 : 디스플레이장치400 : 이미지 패턴

500 : 완성된 이미지 패턴

(구성)

상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 그래픽스 시스템은 : 화면 출력을 위한 데이터가 저장되는 프레임 버퍼와; 소정의 이미지 패턴을 호스트로부터 제공받아 상기 프레임 버퍼의 오프스크린영역에 저장하고, 상기 오프스크린영역으로부터 상기 이미지 패턴의 각 픽셀라인을 순차적으로 독출하여 상기 이미지 패턴이 반복적으로 드로잉될 상기 프레임 버퍼의 온스크린영역의 해당 전 영역에 기입하는 그래픽스 컨트롤러를 포함한다.

이 실시예에 있어서, 상기 그래픽스 컨트롤러는 내부에 상기 한 픽셀라인이 저장되는 레지스터를 구비한다.

이 실시예에 있어서, 상기 그래픽스 컨트롤러는 내부에 구비된 FIFO를 공유하여 상기 한 픽셀라인을 저장한다.

본 발명의 다른 특징에 의하면, 그래픽스 컨트롤러와 프레임 버퍼를 포함하여 구성되는 그래픽스 시스템의 그래픽스 드로잉 방법은 : 상기 그래픽스 컨트롤러는 호스트로부터 소정의 이미지 패턴을 제공받아 상기 프레임 버퍼의 오프 스크린 영역에 저장하고, 상기 이미지 패턴의 각 픽셀라인을 순차적으로 독출하여 상기 이미지 패턴이 반복적으로 드로잉 될 프레임 버퍼의 온 스크린 영역의 해당 전 영역에 순차적으로 기입한다.

이 실시예에 있어서, 상기 FIFO로 독출된 한 픽셀라인을 상기 온 스크린 영역에 기입할 때, 설정된 칼라 모드에 따라 상기 한 픽셀라인의 각 픽셀의 X축, Y축 어드레스 값에 따라 출력될 각 픽셀의 순서가 결정된다.

(작용)

이상과 같은 본 발명에 의하면, 그래픽스 컨트롤러는 호스트로부터 소정의 이미지 패턴을 제공받아 프레임 버퍼의 오프 스크린 영역에 저장하고, 상기 이미지 패턴의 각 픽셀라인을 순차적으로 독출하여 온 스크린 영역의 해당 전 영역에 순차적으로 기입한다.

(실시예 1)

이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.

도 5는 본 발명의 제1 실시예에 따른 그래픽스 시스템의 동작을 설명하기 위한 도면이고, 도 6A 내지 6D는 본 발명의 실시예에 따른 비트블릿 동작을 설명하기 위한 도면이다.

도 5에 도시된바와 같이, 본 발명의 실시예에 따른 그래픽스 컨트롤러(600)는 내부에 레지스터(610)를 구비한다. 상기 레지스터(600)는 예를 들어 8×8픽셀의 이미지 패턴의 한 픽셀라인(pixel line)을 저장할 수 있는 저장 용량을 갖는다.

도 6A 내지 도 6D에 도시된바와 같이, 상기 그래픽스 컨트롤러(600)의 비트블릿 동작은 다음과 같다.

먼저, 드로잉 하고자 하는 이미지 패턴(400) 예를 들어, 8×8픽셀의 칼라 패턴의 이미지 패턴(400)을 호스트로부터 제공받아 프레임 버퍼(140)의 오프 스크린 영역(140b)에 저장한다.

이어, 화면에 상기 이미지 패턴(400)의 드로잉을 시작 할 때 오프 스크린 영역(140b)에 저장된 이미지 패턴(400)에서 8×8픽셀 중 첫 번째 픽셀 라인(400a)의 8픽셀 데이터를 상기 레지스터(610)로 독출한다. 그리고 온-스크린 영역(140a)에 설정된 완성된 이미지 패턴(500)의 영역 전 범위에 상기 첫 번째 픽셀 라인(400a)과 일치되는 스팬 라인(span line)에 모두 기입한다. 이때, 온 스크린 영역(140)에서 해당되는 한 스팬 라인의 마지막 X축 포인트까지 기입이 완료되면 Y축의 값은 8씩 점프하여 다음 스팬 라인의 X축 처음 포인트부터 기입을 시작한다.

첫 번째 스팬 라인의 드로잉 동작이 끝나면 오프 스크린 영역(14b)에 저장된 이미지 패턴(400)의 두 번째 픽셀 라인(400b)의 8픽셀 데이터를 상기 레지스터(610)로 독출한다. 그리고 온 스크린 영역(140a)에 앞서 드로잉한 스팬 라인의 다음 라인에 상기 첫 번째 픽셀 라인(400a)의 드로잉 동작과 동일하게 두 번째 픽셀 라인(400b)의 드로잉 동작을 진행한다.

이상과 같이, 8×8픽셀의 이미지 패턴의 경우 비트블릿 동작을 수행하기 위해서는 총 8단계의 오프 스크린 영역(140b)의 데이터 독출 및 온 스크린 영역(140a)에 스팬 방식의 기입 사이클(write cycle)을 수행하면 화면에 완성된 이미지 패턴을 드로잉 할 수 있게 된다.

이상의 본 발명의 제1 실시예에 의하면, 원하는 화면 전체를 드로잉 할 때 8번의 메모리 리드 사이클(memory read cycle)을 수행하여 비트블릿 동작이 완료되므로 종래의 비트블릿 동작과 같이 매번 8×8픽셀의 이미지 패턴을 읽는 것보다 훨씬 빠른 성능을 낼 수 있다. 그리고 내부에 구비되는 레지스터도 최소화되어 그래픽스 컨트롤러의 칩 사이즈도 최소화 할 수 있다.

(실시예 2)

도 7은 본 발명의 제2 실시예에 따른 그래픽스 시스템의 동작을 설명하기 위한 도면이다.

도 7에 도시된바와 같이, 본 발명의 제2 실시예에 따른 비트블릿 동작은 그래픽스 컨트롤러(600)의 내부에 구비된 FIFO(first in first out, 620)를 공유한다. 상기 FIFO(620)는 서로 다른 동작 주파수를 갖는 두 블록간의 데이터 전송을 위한 것으로 프레임 버퍼(140)와 그래픽스 컨트롤러(600)의 내부와의 데이터 입출력을 위해 구비된 것이다. 비트블릿 등의 패턴 드로잉 동작 시에 소오스 데이터(source data)와 패턴 데이터(pattern data)는 동시에 쓰여지는 경우가 없음으로 FIFO(620)의 공유가 가능하다.

이 제2 실시예에서 상기 FIFO(620)는 최소한 64비트로 4단 이상을 갖도록 구성된다. 왜냐하면, 이미지 패턴(400)의 8픽셀을 FIFO(620)에 저장할 때 칼라 해상도(color resolution)가 16만 칼라인 32bpp인 경우 64비트는 2픽셀을 나타내므로 64비트 4단이 있어야 8픽셀을 프레임 버퍼(140)부터 가져올 수 있다. 이러한 FIFO(620)를 이용하여 비트블릿 동작을 수행하며, 전체적인 동작은 상술한 제1 실시예와 동일하다.

한편, 오프 스크린 영역(140)에 저장된 이미지 패턴(400)을 FIFO(620)로 독출하는 동작은 일반적으로 프레임 버퍼(140)로부터 해당되는 소오스 데이터를 독출하는 방법과 동일하다. 그러나 FIFO(620)에 독출된 한 픽셀라인의 8픽셀 데이터를 온 스크린 영역(140a)에 기입 할 때는 화면상의 X, Y 좌표의 하위 3비트 어드레스 Xaddr[2:0]에 의하여 각 픽셀의 값이 선택되어 출력된다. 각각의 경우를 첨부도면 도 8 내지 도 10을 참조하여 설명한다.

도 8A는 이미지 패턴이 256 칼라일 때 각 픽셀의 순서가 결정되어 출력되는 경우를 설명하기 위한 도면이고, 도 9는 이미지 패턴이 64K 칼라일 때 각 픽셀의 순서가 결정되어 출력되는 경우를 설명하기 위한 도면이고, 도 10은 이미지 패턴이 16M 칼라일 때 각 픽셀의 순서가 결정되어 출력되는 경우를 설명하기 위한 도면이다.

도 8A를 참조하여, 표현 가능한 칼라의 수가 256 칼라인 경우에 한 픽셀은 8비트로 표현되며, 8×8픽셀 이미지 패턴(400)의 한 스팬라인을 구성하는 8픽셀은 64비트로 구성된다. 이때, 이 8픽셀을 저장하기 위해서는 FIFO(620)의 64비트 1단(620a)이 사용된다.

도 8A에 도시된바와 같이, FIFO(620)의 64비트 1단(620a)에 저장된 8픽셀의 데이터는 Xaddr[2:0]의 값에 따라 선택적으로 프레임 버퍼(140)의 온 스크린 영역(140a)으로 출력된다. 예를 들어, Xaddr[2:0] = 2인 경우(700)에 FIFO(620)의 64비트 1단에 저장된 8픽셀 데이터(620a)는 FIFO(620)의 뒤에서부터 2번째, 1번째, 8번째, 7번째, 6번째, 5번째, 4번째, 3번째의 픽셀 데이터 순(710)으로 순차적으로 출력된다.

이와 같이, 각 픽셀 데이터의 순서가 바뀌어야 하는 이유는 칼라 패턴의 드로잉시에 X좌표, Y좌표의 시작 옵셋(offset)값을 지정해 주기 때문에 각 X, Y 옵셋 값에 의하여 픽셀 순서가 바뀌어야 하기 때문이다.

도 8B를 참조하여, 표현 가능한 칼라의 수가 64K 칼라인 경우에 한 픽셀은 16비트로 표현되며, 8×8픽셀의 이미지 패턴(400)의 한 스팬 라인을 구성하는 8픽셀은 128비트로 구성된다. 이때, 이 8픽셀을 저장하기 위해서는 FIFO(620)의 64비트 2단(620a, 620b)이 사용된다.

도 8B에 도시된바와 같이, FIFO(620)의 64비트 2단(620a, 620b)에 저장된 8픽셀의 데이터는 Xaddr[2:0]의 값에 따라 선택적으로 프레임 버퍼(140)의 온 스크린 영역(140a)으로 출력된다.

도 8C를 참조하여, 표현 가능한 칼라의 수가 16M 칼라인 경우에 한 픽셀은 32비트로 표현되며, 8×8픽셀 이미지 패턴(400)의 한 스팬 라인을 구성하는 8픽셀은 256비트로 구성된다. 이때, 이 8픽셀을 저장하기 위해서는 FIFO(620)의 64비트 4단(620a, 620b, 620c, 620d)이 사용된다.

도 8C에 도시된바와 같이, FIFO(620)의 64비트 4단(620a, 620b, 620c, 620d)에 각각 저장된 8픽셀의 데이터는 Xaddr[2:0]의 값에 따라 선택적으로 프레임 버퍼(140)의 온 스크린 영역(140a)으로 출력된다.

이상과 같이 X, Y 옵셋에 맞게 화면에 출력될 픽셀의 순서를 정해 주기 위해서는 하기 수학식 1A 및 1B와 같이 X, Y 어드레스를 계산한다.

[수학식 1A]

Xaddr[2:0] = xv_new[2:0] + Xoffset[2:0]

단,256 칼라일 때 xv_new[2:0] = 3'b0,

64K 칼라일 때 xv_new[2:0] = {xv[0], 2'b0}

16M 칼라일 때 xv_new[2:0] = {xv[1:0], 1'b0}

[수학식 1B]

Yaddr[2:0] = Source_Yaddr[2:0] + Dest_Yaddr[2:0] + Yoffset[2:0]

상기 수학시 1A에서 3'b0는 3비트의 바이너리(binary)값 제로(zero)를, 2'b0는 2비트의 바이너리값 제로를, 1'b0는 1비트의 바이너리값 제로를 각각 나타낸다. 그리고 xv는 최초로 지정되는 화면의 X 좌표값이다. Xoffset[2:0]의 값과 각 칼라 별로 다른 xv_new[2:0]의 값을 가산하여 Xaddr[2:0]을 구한다.

상기 수학식 1B와 같이, Yaddr[2:0]을 구하기 위해서는 Yoffset[2:0]의 값과 화면상에 드로잉 될 Y좌표값 Dest_Yaddr[2:0]과 그리고 오프 스크린 영역(140b)에 저장된 패턴 이미지(400)의 해당 Y좌표값 Source_Yaddr[2:0]을 가산하여 Yaddr[2:0]을 구한다.

이상과 같이, 그래픽스 컨트롤러의 내부에 소정의 레지스터(610)를 구비하거나 또는 내부에 구비된 FIFO(620)를 이용하여 비트블릿에 따른 칼라 패턴 드로잉을 수행하면 프레임 버퍼(140)의 리드 사이클이 감소되어 고속의 그래픽 드로잉이 가능하며, 그래픽스 컨트롤러의 칩 사이즈를 줄일 수 있다.

이상과 같은 본 발명에 의하면, 비트블릿 동작시 메모리의 리드 사이클이 줄어 그래픽스 시스템의 성능이 향상되며, 종래의 그래픽스 컨트롤러 내의 FIFO를 공유하여 사용하는 경우 별도의 이미지 패턴의 저장을 위한 레지스터를 구비할 필요가 없게 된다. 그러므로 그래픽스 컨트롤러의 내부 게이트 수도 감소되어 최소화된 칩사이즈의 구현이 가능하다.

Claims

그래픽스 시스템에 있어서 :

화면 출력을 위한 데이터가 저장되는 프레임 버퍼(140)와;

소정의 이미지 패턴(400)을 호스트로부터 제공받아 상기 프레임 버퍼(140)의 오프스크린영역(140b)에 저장하고, 상기 오프스크린영역(140b)으로부터 상기 이미지 패턴(400)의 각 픽셀라인(400a∼400h)을 순차적으로 독출하여 상기 이미지 패턴(400)이 반복적으로 드로잉될 상기 프레임 버퍼(140)의 온스크린영역(140a)의 해당 전 영역(500)에 기입하는 그래픽스 컨트롤러(600)를 포함하는 것을 특징으로 하는 그래픽스 시스템.
제 1 항에 있어서,

상기 그래픽스 컨트롤러(600)는,

내부에 상기 한 픽셀라인(400a∼400h)이 저장되는 레지스터(610)를 구비하는 것을 특징으로 하는 그래픽스 시스템.
제 1 항에 있어서,

상기 그래픽스 컨트롤러(600)는,

내부에 구비된 FIFO(620)를 공유하여 상기 한 픽셀라인(400a∼400h)을 저장하는 것을 특징으로 하는 그래픽스 시스템.
그래픽스 컨트롤러(600)와 프레임 버퍼(140)를 포함하여 구성되는 그래픽스 시스템의 그래픽스 드로잉 방법에 있어서 :

상기 그래픽스 컨트롤러(600)는 호스트로부터 소정의 이미지 패턴(400)을 제공받아 상기 프레임 버퍼(140)의 오프 스크린 영역(140b)에 저장하고, 상기 이미지 패턴(400)의 각 픽셀라인(400a∼400b)을 순차적으로 독출하여 상기 이미지 패턴(400)이 반복적으로 드로잉 될 프레임 버퍼(140)의 온 스크린 영역(140a)의 해당 전 영역(500)에 순차적으로 기입하는 그래픽스 드로잉 방법.
제 4 항에 있어서,

상기 그래픽스 컨트롤러(600)는,

내부에 상기 한 픽셀라인(400a∼400h)이 저장되는 레지스터(610)를 구비하는 것을 특징으로 하는 그래픽스 드로잉 방법.
제 4 항에 있어서,

상기 그래픽스 컨트롤러(600)는,

내부에 구비된 FIFO(620)를 공유하여 상기 한 픽셀라인(400a∼400h)을 저장하는 것을 특징으로 하는 그래픽스 드로잉 방법.
제 6 항에 있어서,

상기 FIFO(620)로 독출된 한 픽셀라인(400a∼400h)을 상기 온 스크린 영역(140a)에 기입할 때, 설정된 칼라 모드에 따라 상기 한 픽셀라인(400a∼400h)의 각 픽셀의 X축, Y축 어드레스 값에 따라 출력될 각 픽셀의 순서가 결정되는 그래픽스 드로잉 방법.