JPH0569224B2 - - Google Patents

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JPH0569224B2
JPH0569224B2 JP60055128A JP5512885A JPH0569224B2 JP H0569224 B2 JPH0569224 B2 JP H0569224B2 JP 60055128 A JP60055128 A JP 60055128A JP 5512885 A JP5512885 A JP 5512885A JP H0569224 B2 JPH0569224 B2 JP H0569224B2
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Takatoshi Ishii
Makoto Kaneko
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ASCII Corp
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Yamaha Corp
ASCII Corp
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Publication date
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Priority to US07/218,463 priority patent/US4835526A/en
Publication of JPH0569224B2 publication Critical patent/JPH0569224B2/ja
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    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/02Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
    • G09G5/026Control of mixing and/or overlay of colours in general
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/08Cursor circuits

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Controls And Circuits For Display Device (AREA)

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、液晶表示装置あるいは、CRT(ブ
ラウン管)表示装置等に用いられるデイスプレ
イ・コントローラに関する。
「従来の技術」 液晶表示装置やCRT表示装置に用いられるデ
イスプレイ・コントローラにおいては、画面上に
カーソルを表示し、このカーソルの位置に文字や
種々のキヤラクタパターンを入力するようにして
いる。この場合、カーソルの位置は、キーやマウ
ス(座標入力装置)を操作することによつて任意
の位置に移動し得るようになつている。
「発明が解決しようとする問題点」 ところで、カーソルの色と背景の色とが一致し
てしまうと、カーソルの輪郭が不鮮明になり、カ
ーソルの位置が認識できなくなるという問題が発
生した。
この発明は、上述した事情に鑑みてなされたも
ので、背景が何色であつても、カーソルの位置を
常に明確に表示することができるデイスプレイ・
コントローラを提供することを目的としている。
「問題点を解決するための手段」 この発明は、上述した問題点を解決するため
に、第1カーソルパターンのドツトデータが記憶
される第1カーソルパターンメモリと、前記第1
カーソルパターンに重ねて表示される第2カーソ
ルパターンのドツトデータが記憶される第2カー
ソルパターンメモリと、前記第1カーソルパター
ンメモリに記憶された各ドツトデータの表示タイ
ミングにおいて、背景色のカラーコードと予め設
定された第1のカラーコードとの論理積をとつて
新たなカラーコードとして出力する第1論理演算
回路と、前記第2カーソルパターンメモリに記憶
された各ドツトデータの表示タイミングにおい
て、前記第1論理演算回路の出力カラーコードと
予め設定された第2のカラーコードとの排他的論
理和をとつて新たなカラーコードとして出力する
第2論理演算回路とを具備し、前記第2論理演算
回路が出力するカラーコードによつてカーソル表
示を行うようにしている。
「作用」 前記第2カーソルパターンが前記第1カーソル
パターンによつて縁取りされるか、又は前記第1
カーソルパターンが前記第2カーソルパターンに
よつて縁取りされ、かつ、前記第1、第2カーソ
ルパターンの色が、前記第1、第2論理演算回路
によつて、常に異なつた配色となる。
「実施例」 (実施例の構成) 以下、図面を参照してこの発明の実施例につい
て説明する。
第1図はこの発明の一実施例の構成を示すブロ
ツク図である。図において、1はデイスプレイ・
コントローラであり、外部機器であるCPU2と
データの授受を行いながら図示せぬ表示部
(CRTデイスプレイあるいは液晶デイスプレイ)
に各種のドツト表示を行う。3はCPU2におい
て用いられるプログラムが記憶されたメモリであ
る。
次に、デイスプレイ・コントローラ1の各構成
要素について、詳細に説明する。
パルスジエネレータ5は、周期が1ドツト表示
タイミングに対応するドツトクロツクパルスφを
発生するものであり、このドツトクロツクパルス
φが水平カウンタ6、パラレル・シリアル変換器
7,8および表示制御回路10に供給される。水
平カウンタ6は、ドツトクロツクパルスφをカウ
ントすることによつて、表示面における走査の水
平位置を指示するものであり、そのカウント出力
H−COUNTは、比較器11と表示制御回路10
とに供給されている。また、水平カウンタ6は、
その最大カウント値が水平方向の表示ドツト数に
対応して設定され、また最大カウント値と初期値
との間を繰り返すうようになつており、最大カウ
ント値から初期値へ移行する際に、パルス信号P
1を垂直カウンタ13に供給する。したがつて、
垂直カウンタ13のカウント内容は、表示面にお
ける走査の垂直方向の位置を指示する内容とな
る。この垂直カウンタ13のカウント出力V−
COUNTはアダー15と表示制御回路10とに供
給されている。
次に、比較器11は、カウント出力H−
COUNTとレジスタ12内のデータとを比較する
もので、比較値が一致すると、一致検出パルスP
2をアンドゲートAN1の一方の入力端に供給す
る。この場合、レジスタ12内のデータは、第2
図に示すようにカーソル20のX座標データであ
り、CPU2によつて書き込まれるようになつて
いる。また、カーソル20のY座標データは、
CPU2によつてレジスタ16に書き込まれるよ
うになつており、このレジスタ16内のデータ
は、各々インバータINV、INV……を介してア
ダー15に供給される。この場合、アダー15の
キヤリー入力端Ciには、常に“1”信号が供給さ
れており、この結果、アダー15はレジスタ16
内のデータの補数と、カウント出力V−COUNT
との加算を行う。言い替えれば、アダー15は、
カウント出力V−COUNTからレジスタ16内の
データを減算する動作となる。また、アダー15
の上位側出力端子がノアゲートNOR1の入力端
に各々接続されており、さらに、アダー15のキ
ヤリー出力端Coが、インバータINV1を介して
ノアゲートNOR1の入力端に接続されている。
そして、ノアゲートNOR1の出力端はアンドゲ
ートAN1の他方の入力端に接続され、アンドゲ
ートAN1の出力端はパラレル・シリアル変換器
7,8のロード/シフト切換端子L/に接続さ
れている。
パラレル・シリアル変換器7,8は、各々端子
L/に供給される信号が立ち上がると、カーソ
ルパターンメモリ21,22から16ビツトのパラ
レルデータを読み込み、端子L/に供給されて
いる信号が立ち下がると、読み込んだパラレルデ
ータをドツトクロツクパルスφに基づいて1ビツ
トずつシフトして出力端S0から出力する。そし
て、パラレル・シリアル変換器7,8の出力端子
S0は、各々アンドゲートAN2およびナンドゲー
トNAN1の各一方の入力端に接続されている。
この場合、パラレル・シリアル変換器7,8の出
力端S0は内部データの最上位ビツトに直結されて
おり、この結果、パラレルデータがロードされる
と、その最上位ビツトはロード時点において出力
されるようになつている。また、シリアルデータ
入力端Siには“0”信号が供給されるようになつ
ており、この結果、読み込んだパラレルデータを
すべて出力し終えた後は、出力端S0からは“0”
信号が継続して出力される。
次に、カーソルパターンメモリ22,21は、
各々異なる形状のカーソルのパターンPT1,PT
2が記憶される16ビツト×16ビツトのメモリであ
り、CPU2によつてこれらのパターンPT1,
PT2が書き込まれるようになつている。また、
表示時にはパターンPT1にパターンPT2が重ね
て表示されるようになつている。ここで、第3図
イ,ロにパターンPT1とPT2の一例を示す。こ
の図に破線で示すエリアe1,e2は、各々カーソル
パターンメモリ21,22の記憶エリアを示して
おり、この例の場合、パターンPT1は縦横16ド
ツトの正方形パターン、パターンPT2は縦横10
ドツトの正方形パターンとなつている(斜線を付
した部分が“1”データ)。そして、表示時には、
これらのパターンが重合されて同図ハに示すよう
な表示となる。そして、カーソルパターンメモリ
21,22は、そのアドレス入力端が各々アダー
15の下位側ビツト(4ビツト)に接続されてお
り、この下位側4ビツトによつて共通にアクセス
されようになつている。なお、CPU2によつて
パターンの書込が行なわれるときは、カーソルパ
ターンメモリ21,22のアドレスは、CPU2
によつて支配されるようになつている。
次に、表示用メモリ24は、表示面に対応する
メモリであり、表示ドツトの色を指定する4ビツ
トのカラーコードが、表示面の総てのドツトに対
応して設けられている。この表示用メモリ24内
のカラーコードは、表示制御回路10によつて、
読み出し/書き込みが行なわれるようになつてい
る。ここで、第4図にカラーコードと表示色との
関係を示す。この図に示すRD,GD,BDは各々
カラーコードをデコードすることによつて得られ
るカラーデータであり、各々レツド、グリーン、
ブルー各色の輝度情報となつている。そして、こ
の場合のデコード処理は、カラーパレツト25に
よつて行なわれるようになつている。
次いで、表示制御回路10は、ドツトクロツク
パルスφ、カウント出力H−COUNTおよびV−
COUNTに基づいて、表示面上の走査位置を認識
し、走査位置に対応する表示用メモリ24内のカ
ラーコードを読み出して出力する回路である。ま
た、表示制御回路10は上記カウント出力に基づ
いて、表示装置用の水平同期信号H,SYNCと垂
直同期信号V,SYNCとを出力するようになつて
おり、さらに、CPU2から供給される種々のコ
マンドに基づいて、表示用メモリ24内のカラー
コードを適宜書き替えるようになつている。そし
て、表示制御回路10から出力される4ビツトの
カラーコードは、各々アンドゲートAN10〜
AN13の各一方の入力端に供給される。
次ぎに、26,27,28は各々2ビツト、4
ビツト、4ビツトのレジスタであり、CPU2に
よつてその内容が書き換えられるようになつてい
る。この場合、レジスタ26のD0,D1ビツト出
力は、各々ナンドゲートNAN1、アンドゲート
AN2の各他方の入力端に供給され、レジスタ2
7のD0〜D3ビツト出力は各々オアゲートOR0〜
OR3の各一方の入力端に供給され、また、レジ
スタ28のD0〜D3ビツト出力は、アンドゲート
AN20〜AN23の各一方の入力端に供給され
るようになつている。そして、ナンドゲート
NAN1の出力端がオアゲートOR0〜OR3の各
他方の入力端に共通接続され、アンドゲートAN
2の出力端がアンドゲートAN20〜AN23の
各他方の入力端に共通接続されている。この場
合、レジスタ27,28内には、カラーコードが
書き込まれるようになつている。
また、オアゲートOR0〜OR3の各出力端が
各々アンドゲートAN10〜AN13の各他方の
入力端に接続され、アンドゲートAN10〜AN
13の出力端が各々イクスクルーシブオアゲート
EXOR10〜EXOR13の各一方の入力端に接
続され、また、アンドゲートAN20〜AN23
の出力端が各々イクスクルーシブオアゲート
EXOR10〜EXOR13の各他方の入力端に接
続されている。そして、イクスクルーシブオアゲ
ートEXOR10〜EXOR13の出力信号がカラ
ーパレツト25の入力端にカラーコードとして供
給されている。このカラーパレツト25から出力
されるカラーデータRD,GD,BDは、各々デイ
ジタル/アナログコンバータDAC30〜DAC3
2を介して、アナログRGB信号として出力され
る。
(実施例の動作) 次に、上述した構成によるこの実施例の動作に
ついて説明する。
今、仮にレジスタ12,16に書き込まれたカ
ーソル20のXY座標データが、各々[10],
[20]であつたとすると、比較器11は水平カウ
ンタ6のカウント出力H−COUNTが[10]にな
る毎に、すなわち、走査線が第5図に示す直線l
1と交差する時点毎に、パルスP2を出力する。
一方、走査線が画面上部から順次下方に移つてい
くと、垂直カウンタ13のカウント出力V−
COUNTが増加してゆくため、アダー15の出力
データ値は順次1ずつインクリメントされてゆ
く。この場合、アダー15における演算は、垂直
カウント出力V−COUNTからレジスタ16内の
データ値を減算する演算であるから、カウント出
力V−COUNTが[20]になるまでは、アダー1
5の演算結果は負となり、キヤリー信号Coは出
力されない。そして、垂直カウント出力V−
COUNTの値が[20]になると、アダー15の出
力データが[0]になるとともに、キヤリー出力
端Coから“1”信号が出力され、この結果、ノ
アゲートNOR1の全入力端に“0”信号が供給
され、このノアゲートNOR1の出力端から“1”
信号が出力される。すなわち、最上端の走査線を
1番とすれば、20番目の走査線が現れた時点で、
ノアゲートNOR1の出力端から“1”信号が出
力される。この場合、アダー15の演算結果は、
20番目の走査線の時が(0)で、以後走査線が、21
番目、22番目……と進む毎に1づつインクリメン
トされて行くから、35番目の時の演算結果は(15)と
なる。そして、アダー15の演算結果が0〜15の
間は、アダー15の上位側のビツトは全て“0”
であり、また、この間はキヤリー出力端Coから
“1”信号が出力されているからノアゲートNOR
1の全入力端が全て“0”になり、この結果、ノ
アゲートNOR1から“1”信号が出力され続け
る。そして、前述のようにパルス信号P2は、走
査線が第5図に示す直線l1と交差する毎に出力
されるから、同図に示す点P20〜P35の時点におい
ては、アンドゲートAN1の出力信号が“1”に
なる。この場合、走査線が36番目以降になると、
アダー15の上位側ビツトに“1”信号が現れる
ため、ノアゲートNOR1が“1”信号を出力す
ることはない。
そして、アンドゲートAN1の出力信号が
“1”信号に立ち上がると、パラレル・シリアル
変換器7,8は、各々カーソルパターンメモリ2
1,22が出力する16ビツトのデータを読み込
み、アンドゲートAN1の出力信号が“0”に立
ち下がると、カーソルパターンメモリ21,22
はドツトクロツクφに基づくシフト動作を行う。
また、カーソルパターンメモリ21,22は、
走査線が20番目の時は、アダー15の下位4ビツ
トの値がOH(Hはヘキサデシマル)であるから、
OH番地がアクセスされ、また同様に、アダー1
5の下位4ビツトが1H〜FHのときは、カーソル
パターンメモリ21,22の1H〜FH番地がアク
セスされる。
したがつて、パラレル・シリアル変換器8,7
からは第3図イ,ロに示すカーソルパターンPT
1,PT2のパターンデータが、カーソル20の
表示タイミングに同期して順次出力されて行く。
次に、パラレル・シリアル変換器8から出力さ
れたパターンデータは、ナンドゲートNAN1の
入力端に供給されるが、レジスタ26のD0ビツ
トが“0”であれば、ナンドゲートNAN1の出
力信号は、パラレル・シリアル変換器8の出力信
号によらず、常に“1”信号となる。この結果、
オアゲートOR0〜OR3の出力信号は常に“1”
信号となり、アンドゲートAN10〜AN13が
常に開状態となり、表示制御回路10から出力さ
れるカラーコードは、アンドゲートAN10〜
AN13をそのまま通過する。一方、レジスタ2
6のD0ビツトが“1”であれば、ナンドゲート
NAN1は、パラレル・シリアル変換器8の出力
信号に対しては、インバータとして作用するか
ら、パラレル・シリアル変換器8の出力信号が
“0”の時は、ナンドゲートNAN1の出力信号
が“1”となつて、アンドゲートAN10〜AN
13が開状態となり、また、パラレル・シリアル
変換器8の出力信号が“1”の時は、ナンドゲー
トNAN1の出力信号が“0”となるから、オア
ゲートOR0〜OR3の出力信号は、レジスタ2
7内のカラーコードによつて一義的に決定され
る。すなわち、レジスタ27内のカラーコード
が、オアゲートOR0〜OR3からそのまま出力
される。この結果、アンドゲートAN10〜AN
13の出力信号は、表示制御回路10が出力する
カラーコードと、レジスタ27に書き込まれたカ
ラーコードとの論理積となる。そして、表示制御
回路10から出力されるカラーコードは、カーソ
ル20の背景となる部分の色を指定するカラーコ
ードであるから、アンドゲートAN10〜AN1
3から出力されるカラーコードは、レジスタ27
内のカラーコードと背景色との論理積となる。
上記説明から判るように、レジスタ26のD0
ビツトが“0”の場合は、カーソルパターンメモ
リ22内のカーソルパターンPT1は表示される
ことがなく、また、レジスタ26のD0ビツトが
“1”の場合は、カーソルパターンPT1はレジス
タ27内のカラーコードと背景色の論理積によつ
て決定される色で表示される。
次に、パラレル・シリアル変換器7の出力信号
は、アンドゲートAN2の入力端に供給される
が、レジスタ26のD1ビツトが“0”の場合は、
パラレル・シリアル変換器7の出力信号によら
ず、アンドゲートAN2の出力信号が常に“0”
信号となる。したがつて、アンドゲートAN20
〜AN23の出力信号は全て“0”となり、イク
スクルーシブオアゲートEXOR10〜EXOR1
3がアンドゲートAN10〜AN13の出力信号
に対しては、単なるバツフアとして作用し、この
結果、アンドゲートAN10〜AN13から出力
されるカラーコードは、イクスクルーシブオアゲ
ートEXOR10〜EXOR13をそのまま通過し
て、カラーパレツト25の入力端に供給される。
一方、レジスタ26のD1ビツトが“1”の時
は、アンドゲートAN2が常に開状態となるか
ら、パラレル・シリアル変換器7の出力信号は、
アンドゲートAN2をそのまま通過してアンドゲ
ートAN20〜AN23の一方の入力端に供給さ
れる。この結果、パラレル・シリアル変換器7の
出力信号が“1”の時は、レジスタ28内のカラ
ーコードが、イクスクルーシブオアゲート
EXOR10〜EXOR13の入力端に供給され、
これにより、カラーパレツト25に供給されるカ
ラーコードは、アンドゲートAN10〜AN13
から出力されるカラーコードと、レジスタ28内
のカラーコードの排他的論理和となる。また、パ
ラレル・シリアル変換器7の出力信号が“0”信
号の時は、アンドゲートAN20〜AN23の出
力信号が全て“0”信号となるから、アンドゲー
トAN10〜AN13から出力されるカラーコー
ドはイクスクルーシブオアゲートEXOR10〜
EXOR13をそのまま通過してカラーパレツト
25に供給される。
上記説明から判るように、レジスタ26のD1
ビツトが“0”の時は、カーソルパターンメモリ
21内のカーソルパターンPT2は表示されず、
レジスタ26のD1ビツトが“1”の時は、カー
ソルパターンPT2が、アンドゲートAN10〜
AN13から出力されるカラーコードとレジスタ
28内のカラーコードとの排他的論理和によつて
決定される色で表示される。
ここで、レジスタ26内のD1,D2ビツトが
各々[00],[01],[10],[11]の各場合につい
て、上述した動作をまとめると、以下の通りにな
る。
まず、D1,D0ビツトが[0,0]の場合は、
パラレル・シリアル変換機7,8の出力信号が
各々アンドゲートAN2、ナンドゲートNAN
1によつて遮断されるから、表示制御回路10
が出力するカラーコードは、アンドゲートAN
10〜AN13およびイクスクルーシブオアゲ
ートEXOR10〜EXOR13をそのまま通過
して、カラーパレツト25に供給される。した
がつて、カーソルパターンPT1,PT2は表示
されず、この結果、カーソル20が表示される
べき位置には、単に背景色のみが表示される。
D1,D0ビツトが[0,1]の場合は、パラ
レル・シリアル変換機7の出力信号はアンドゲ
ートAN2によつて遮断されるが、パラレル・
シリアル変換機8の出力信号はナンドゲート
NAN1を介してオアゲートOR0〜OR3の入
力端に供給されるから、カーソルパターンPT
1のみが、背景色とレジスタ27内のカラーコ
ードとの論理積によつて決定される色で表示さ
れる。そして、この場合レジスタ27内に黒の
カラーコード(0000)を書き込んでおけば、背
景が何色であつてもアンドゲートAN10〜
AN13の出力信号が必ず“0”信号となるか
ら、カーソルパターンPT1が黒によつて表示
される。
D1,D0ビツトが[1,0]の場合は、パラ
レル・シリアル変換機8の出力信号は、ナンド
ゲートNAN1によつて遮断されるが、パラレ
ル・シリアル変換機7の出力信号はアンドゲー
トAN2を介してアンドゲートAN20〜AN
23に供給されるから、カーソルパターンPT
2のみが、背景色とレジスタ28内のカラーコ
ードとの排他的論理和によつて決定される色で
表示される。例えば、背景色が赤でレジスタ2
8内のカラーコードが高輝度白色であれば、カ
ラーコード(0100)と(1111)との排他的論理
和がとられ、カラーコード(1011)の色、すな
わちライト・シアンによつて表示される。
D1,D0ビツトが[1,1]の場合は、パラ
レル・シリアル変換機7,8の出力信号が各々
アンドゲートAN20〜AN23およびオアゲ
ートOR0〜OR3に供給されるから、カーソ
ルパターンPT1,PT2の双方が同時に表示さ
れる。この場合、例えばレジスタ27内のカラ
ーコードが黒、レジスタ28内のカラーコード
が高輝度白色であれば、第3図ハに示すカーソ
ルパターンPT1の部分が黒で表示され、同図
に示すカーソルパターンPT2の部分が黒と高
輝度白色の排他的論理和によつて決定される色
で表示される。ただし、黒(0000)と高輝度白
色(1111)の排他的論理和は、高輝度白色
(1111)となるので、この場合のカーソルパタ
ーンPT2は、レジスタ28内のカラーコード
である高輝度白色によつて表示される。すなわ
ち、この場合のカーソル20は、白色の正方形
に黒の縁取りがされたパターンで表示される。
そして、この場合は、レジスタ27,28に適
当なカラーコードを書込めば、カーソルパター
ンPT1,PT2は必ず異なる色によつて表示さ
れるから、背景が何色であつてもカーソル20
の位置を確実に認識することができる。
このように、上記実施例によれば、レジスタ
26内のD1,D0ビツトを適宜設定することに
より、カーソルパターンPT1,PT2の表示切
換を任意に行うことができ、また、レジスタ2
7,28内のカラーコードを適宜設定すること
により、カーソルパターンPT1,PT2の表示
色を切換えることができる。
なお、上記説明は、カーソル20の表示につい
てのみの説明であつたが、この発明は、カーソル
の表示に限らず、画面上を移動する種々の動画の
表示にも勿論適用することができる。
「発明の効果」 以上説明したように、この発明によれば、第1
カーソルパターンのドツトデータが記憶される第
1カーソルパターンメモリと、前記第1カーソル
パターンに重ねて表示される第2カーソルパター
ンのドツトデータが記憶される第2カーソルパタ
ーンメモリと、前記第1カーソルパターンメモリ
に記憶された各ドツトデータの表示タイミングに
おいて、背景色のカラーコードと予め設定された
第1のカラーコードとの論理積をとつて新たなカ
ラーコードとして出力する第1論理演算回路と、
前記第2カーソルパターンメモリに記憶された各
ドツトデータの表示タイミングにおいて、前記第
1論理演算回路の出力カラーコードと予め設定さ
れた第2のカラーコードとの排他的論理和をとつ
て新たなカラーコードとして出力する第2論理演
算回路とを具備し、前記第2論理演算回路が出力
するカラーコードによつてカーソル表示を行うよ
うにしたので、背景が何色であつてもカーソルの
位置を確実に認識することができる。また、背景
色との論理演算によつてカーソルの色が決定され
るから、背景色に応じてカーソルの色を変化させ
るような、特殊な表示上の効果を奏することがで
きる。
【図面の簡単な説明】
第1図は、この発明の一実施例の構成を示すブ
ロツク図、第2図は同実施例におけるカーソル2
0の座標を示す図、第3図イ,ロは各々カーソル
パターンメモリ22,21内のカーソルパターン
PT1,PT2の形状を示す図、第3図ハはカーソ
ルパターンPT1,PT2が重ね合わせて表示され
る場合を示す図、第4図は同実施例におけるカラ
ーコード、表示色、およびカラーデータの対応関
係を示す図、第5図は第1図に示すパルスP2の
発生タイミングを説明するための表示面の正面図
である。 21……カーソルパターンメモリ(第2カーソ
ルパターンメモリ)、22……カーソルパターン
メモリ(第1カーソルパターンメモリ)、27…
…レジスタ(第1のカラーコードが書き込まれる
レジスタ)、28……レジスタ(第2のカラーコ
ードが書き込まれるレジスタ)、AN10〜AN1
3……アンドゲート(第1論理演算回路)、
EXOR100〜EXOR13……イクスクルーシ
ブオアゲート(第2の論理演算回路)。

Claims (1)

  1. 【特許請求の範囲】 1 表示ドツトの色を決定するカラーコードを、
    表示面の走査に合わせて出力し、これにより、カ
    ラードツト表示を行うデイスプレイ・コントロー
    ラにおいて、 第1カーソルパターンのドツトデータが記憶さ
    れる第1カーソルパターンメモリと、 前記第1カーソルパターンに重ねて表示される
    第2カーソルパターンのドツトデータが記憶され
    る第2カーソルパターンメモリと、 前記第1カーソルパターンメモリに記憶された
    各ドツトデータの表示タイミングにおいて、背景
    色のカラーコードと予め設定された第1のカラー
    コードとの論理積をとつて新たなカラーコードと
    して出力する第1論理演算回路と、 前記第2カーソルパターンメモリに記憶された
    各ドツトデータの表示タイミングにおいて、前記
    第1論理演算回路の出力カラーコードと予め設定
    された第2のカラーコードとの排他的論理和をと
    つて新たなカラーコードとして出力する第2論理
    演算回路 とを具備し、前記第2論理演算回路が出力するカ
    ラーコードによつてカーソル表示を行うことを特
    徴とするデイスプレイ・コントローラ。
JP60055128A 1985-03-19 1985-03-19 デイスプレイ・コントロ−ラ Granted JPS61213892A (ja)

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JP60055128A JPS61213892A (ja) 1985-03-19 1985-03-19 デイスプレイ・コントロ−ラ
US07/218,463 US4835526A (en) 1985-03-19 1988-07-13 Display controller

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JP60055128A JPS61213892A (ja) 1985-03-19 1985-03-19 デイスプレイ・コントロ−ラ

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JP60055128A Granted JPS61213892A (ja) 1985-03-19 1985-03-19 デイスプレイ・コントロ−ラ

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JPS61213892A (ja) 1986-09-22
US4835526A (en) 1989-05-30

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