JPH0569224B2

JPH0569224B2 -

Info

Publication number: JPH0569224B2
Application number: JP60055128A
Authority: JP
Inventors: Takatoshi Ishii; Makoto Kaneko
Original assignee: Yamaha Corp; ASCII Corp
Current assignee: Yamaha Corp; ASCII Corp
Priority date: 1985-03-19
Filing date: 1985-03-19
Publication date: 1993-09-30
Also published as: JPS61213892A; US4835526A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、液晶表示装置あるいは、CRT（ブ
ラウン管）表示装置等に用いられるデイスプレ
イ・コントローラに関する。

「従来の技術」液晶表示装置やCRT表示装置に用いられるデ
イスプレイ・コントローラにおいては、画面上に
カーソルを表示し、このカーソルの位置に文字や
種々のキヤラクタパターンを入力するようにして
いる。この場合、カーソルの位置は、キーやマウ
ス（座標入力装置）を操作することによつて任意
の位置に移動し得るようになつている。

「発明が解決しようとする問題点」ところで、カーソルの色と背景の色とが一致し
てしまうと、カーソルの輪郭が不鮮明になり、カ
ーソルの位置が認識できなくなるという問題が発
生した。

この発明は、上述した事情に鑑みてなされたも
ので、背景が何色であつても、カーソルの位置を
常に明確に表示することができるデイスプレイ・
コントローラを提供することを目的としている。

「問題点を解決するための手段」この発明は、上述した問題点を解決するため
に、第１カーソルパターンのドツトデータが記憶
される第１カーソルパターンメモリと、前記第１
カーソルパターンに重ねて表示される第２カーソ
ルパターンのドツトデータが記憶される第２カー
ソルパターンメモリと、前記第１カーソルパター
ンメモリに記憶された各ドツトデータの表示タイ
ミングにおいて、背景色のカラーコードと予め設
定された第１のカラーコードとの論理積をとつて
新たなカラーコードとして出力する第１論理演算
回路と、前記第２カーソルパターンメモリに記憶
された各ドツトデータの表示タイミングにおい
て、前記第１論理演算回路の出力カラーコードと
予め設定された第２のカラーコードとの排他的論
理和をとつて新たなカラーコードとして出力する
第２論理演算回路とを具備し、前記第２論理演算
回路が出力するカラーコードによつてカーソル表
示を行うようにしている。

「作用」前記第２カーソルパターンが前記第１カーソル
パターンによつて縁取りされるか、又は前記第１
カーソルパターンが前記第２カーソルパターンに
よつて縁取りされ、かつ、前記第１、第２カーソ
ルパターンの色が、前記第１、第２論理演算回路
によつて、常に異なつた配色となる。

「実施例」（実施例の構成）以下、図面を参照してこの発明の実施例につい
て説明する。

第１図はこの発明の一実施例の構成を示すブロ
ツク図である。図において、１はデイスプレイ・
コントローラであり、外部機器であるCPU２と
データの授受を行いながら図示せぬ表示部
（CRTデイスプレイあるいは液晶デイスプレイ）
に各種のドツト表示を行う。３はCPU２におい
て用いられるプログラムが記憶されたメモリであ
る。

次に、デイスプレイ・コントローラ１の各構成
要素について、詳細に説明する。

パルスジエネレータ５は、周期が１ドツト表示
タイミングに対応するドツトクロツクパルスφを
発生するものであり、このドツトクロツクパルス
φが水平カウンタ６、パラレル・シリアル変換器
７，８および表示制御回路１０に供給される。水
平カウンタ６は、ドツトクロツクパルスφをカウ
ントすることによつて、表示面における走査の水
平位置を指示するものであり、そのカウント出力
Ｈ−COUNTは、比較器１１と表示制御回路１０
とに供給されている。また、水平カウンタ６は、
その最大カウント値が水平方向の表示ドツト数に
対応して設定され、また最大カウント値と初期値
との間を繰り返すうようになつており、最大カウ
ント値から初期値へ移行する際に、パルス信号Ｐ
１を垂直カウンタ１３に供給する。したがつて、
垂直カウンタ１３のカウント内容は、表示面にお
ける走査の垂直方向の位置を指示する内容とな
る。この垂直カウンタ１３のカウント出力Ｖ−
COUNTはアダー１５と表示制御回路１０とに供
給されている。

次に、比較器１１は、カウント出力Ｈ−
COUNTとレジスタ１２内のデータとを比較する
もので、比較値が一致すると、一致検出パルスＰ
２をアンドゲートAN１の一方の入力端に供給す
る。この場合、レジスタ１２内のデータは、第２
図に示すようにカーソル２０のＸ座標データであ
り、CPU２によつて書き込まれるようになつて
いる。また、カーソル２０のＹ座標データは、
CPU２によつてレジスタ１６に書き込まれるよ
うになつており、このレジスタ１６内のデータ
は、各々インバータINV、INV……を介してア
ダー１５に供給される。この場合、アダー１５の
キヤリー入力端Ciには、常に“１”信号が供給さ
れており、この結果、アダー１５はレジスタ１６
内のデータの補数と、カウント出力Ｖ−COUNT
との加算を行う。言い替えれば、アダー１５は、
カウント出力Ｖ−COUNTからレジスタ１６内の
データを減算する動作となる。また、アダー１５
の上位側出力端子がノアゲートNOR１の入力端
に各々接続されており、さらに、アダー１５のキ
ヤリー出力端Coが、インバータINV１を介して
ノアゲートNOR１の入力端に接続されている。
そして、ノアゲートNOR１の出力端はアンドゲ
ートAN１の他方の入力端に接続され、アンドゲ
ートAN１の出力端はパラレル・シリアル変換器
７，８のロード／シフト切換端子Ｌ／に接続さ
れている。

パラレル・シリアル変換器７，８は、各々端子
Ｌ／に供給される信号が立ち上がると、カーソ
ルパターンメモリ２１，２２から16ビツトのパラ
レルデータを読み込み、端子Ｌ／に供給されて
いる信号が立ち下がると、読み込んだパラレルデ
ータをドツトクロツクパルスφに基づいて１ビツ
トずつシフトして出力端S₀から出力する。そし
て、パラレル・シリアル変換器７，８の出力端子
S₀は、各々アンドゲートAN２およびナンドゲー
トNAN１の各一方の入力端に接続されている。
この場合、パラレル・シリアル変換器７，８の出
力端S₀は内部データの最上位ビツトに直結されて
おり、この結果、パラレルデータがロードされる
と、その最上位ビツトはロード時点において出力
されるようになつている。また、シリアルデータ
入力端Siには“０”信号が供給されるようになつ
ており、この結果、読み込んだパラレルデータを
すべて出力し終えた後は、出力端S₀からは“０”
信号が継続して出力される。

次に、カーソルパターンメモリ２２，２１は、
各々異なる形状のカーソルのパターンPT１，PT
２が記憶される16ビツト×16ビツトのメモリであ
り、CPU２によつてこれらのパターンPT１，
PT２が書き込まれるようになつている。また、
表示時にはパターンPT１にパターンPT２が重ね
て表示されるようになつている。ここで、第３図
イ，ロにパターンPT１とPT２の一例を示す。こ
の図に破線で示すエリアe₁，e₂は、各々カーソル
パターンメモリ２１，２２の記憶エリアを示して
おり、この例の場合、パターンPT１は縦横16ド
ツトの正方形パターン、パターンPT２は縦横10
ドツトの正方形パターンとなつている（斜線を付
した部分が“１”データ）。そして、表示時には、
これらのパターンが重合されて同図ハに示すよう
な表示となる。そして、カーソルパターンメモリ
２１，２２は、そのアドレス入力端が各々アダー
１５の下位側ビツト（４ビツト）に接続されてお
り、この下位側４ビツトによつて共通にアクセス
されようになつている。なお、CPU２によつて
パターンの書込が行なわれるときは、カーソルパ
ターンメモリ２１，２２のアドレスは、CPU２
によつて支配されるようになつている。

次に、表示用メモリ２４は、表示面に対応する
メモリであり、表示ドツトの色を指定する４ビツ
トのカラーコードが、表示面の総てのドツトに対
応して設けられている。この表示用メモリ２４内
のカラーコードは、表示制御回路１０によつて、
読み出し／書き込みが行なわれるようになつてい
る。ここで、第４図にカラーコードと表示色との
関係を示す。この図に示すRD，GD，BDは各々
カラーコードをデコードすることによつて得られ
るカラーデータであり、各々レツド、グリーン、
ブルー各色の輝度情報となつている。そして、こ
の場合のデコード処理は、カラーパレツト２５に
よつて行なわれるようになつている。

次いで、表示制御回路１０は、ドツトクロツク
パルスφ、カウント出力Ｈ−COUNTおよびＶ−
COUNTに基づいて、表示面上の走査位置を認識
し、走査位置に対応する表示用メモリ２４内のカ
ラーコードを読み出して出力する回路である。ま
た、表示制御回路１０は上記カウント出力に基づ
いて、表示装置用の水平同期信号Ｈ，SYNCと垂
直同期信号Ｖ，SYNCとを出力するようになつて
おり、さらに、CPU２から供給される種々のコ
マンドに基づいて、表示用メモリ２４内のカラー
コードを適宜書き替えるようになつている。そし
て、表示制御回路１０から出力される４ビツトの
カラーコードは、各々アンドゲートAN１０〜
AN１３の各一方の入力端に供給される。

次ぎに、２６，２７，２８は各々２ビツト、４
ビツト、４ビツトのレジスタであり、CPU２に
よつてその内容が書き換えられるようになつてい
る。この場合、レジスタ２６のD₀，D₁ビツト出
力は、各々ナンドゲートNAN１、アンドゲート
AN２の各他方の入力端に供給され、レジスタ２
７のD₀〜D₃ビツト出力は各々オアゲートOR０〜
OR３の各一方の入力端に供給され、また、レジ
スタ２８のD₀〜D₃ビツト出力は、アンドゲート
AN２０〜AN２３の各一方の入力端に供給され
るようになつている。そして、ナンドゲート
NAN１の出力端がオアゲートOR０〜OR３の各
他方の入力端に共通接続され、アンドゲートAN
２の出力端がアンドゲートAN２０〜AN２３の
各他方の入力端に共通接続されている。この場
合、レジスタ２７，２８内には、カラーコードが
書き込まれるようになつている。

また、オアゲートOR０〜OR３の各出力端が
各々アンドゲートAN１０〜AN１３の各他方の
入力端に接続され、アンドゲートAN１０〜AN
１３の出力端が各々イクスクルーシブオアゲート
EXOR１０〜EXOR１３の各一方の入力端に接
続され、また、アンドゲートAN２０〜AN２３
の出力端が各々イクスクルーシブオアゲート
EXOR１０〜EXOR１３の各他方の入力端に接
続されている。そして、イクスクルーシブオアゲ
ートEXOR１０〜EXOR１３の出力信号がカラ
ーパレツト２５の入力端にカラーコードとして供
給されている。このカラーパレツト２５から出力
されるカラーデータRD，GD，BDは、各々デイ
ジタル／アナログコンバータDAC３０〜DAC３
２を介して、アナログRGB信号として出力され
る。

（実施例の動作）次に、上述した構成によるこの実施例の動作に
ついて説明する。

今、仮にレジスタ１２，１６に書き込まれたカ
ーソル２０のXY座標データが、各々［10］，
［20］であつたとすると、比較器１１は水平カウ
ンタ６のカウント出力Ｈ−COUNTが［10］にな
る毎に、すなわち、走査線が第５図に示す直線ｌ
１と交差する時点毎に、パルスＰ２を出力する。
一方、走査線が画面上部から順次下方に移つてい
くと、垂直カウンタ１３のカウント出力Ｖ−
COUNTが増加してゆくため、アダー１５の出力
データ値は順次１ずつインクリメントされてゆ
く。この場合、アダー１５における演算は、垂直
カウント出力Ｖ−COUNTからレジスタ１６内の
データ値を減算する演算であるから、カウント出
力Ｖ−COUNTが［20］になるまでは、アダー１
５の演算結果は負となり、キヤリー信号Coは出
力されない。そして、垂直カウント出力Ｖ−
COUNTの値が［20］になると、アダー１５の出
力データが［０］になるとともに、キヤリー出力
端Coから“１”信号が出力され、この結果、ノ
アゲートNOR１の全入力端に“０”信号が供給
され、このノアゲートNOR１の出力端から“１”
信号が出力される。すなわち、最上端の走査線を
１番とすれば、20番目の走査線が現れた時点で、
ノアゲートNOR１の出力端から“１”信号が出
力される。この場合、アダー１５の演算結果は、
20番目の走査線の時が(0)で、以後走査線が、21
番目、22番目……と進む毎に１づつインクリメン
トされて行くから、35番目の時の演算結果は(15)と
なる。そして、アダー１５の演算結果が０〜15の
間は、アダー１５の上位側のビツトは全て“０”
であり、また、この間はキヤリー出力端Coから
“１”信号が出力されているからノアゲートNOR
１の全入力端が全て“０”になり、この結果、ノ
アゲートNOR１から“１”信号が出力され続け
る。そして、前述のようにパルス信号Ｐ２は、走
査線が第５図に示す直線ｌ１と交差する毎に出力
されるから、同図に示す点P₂₀〜P₃₅の時点におい
ては、アンドゲートAN１の出力信号が“１”に
なる。この場合、走査線が36番目以降になると、
アダー１５の上位側ビツトに“１”信号が現れる
ため、ノアゲートNOR１が“１”信号を出力す
ることはない。

そして、アンドゲートAN１の出力信号が
“１”信号に立ち上がると、パラレル・シリアル
変換器７，８は、各々カーソルパターンメモリ２
１，２２が出力する16ビツトのデータを読み込
み、アンドゲートAN１の出力信号が“０”に立
ち下がると、カーソルパターンメモリ２１，２２
はドツトクロツクφに基づくシフト動作を行う。

また、カーソルパターンメモリ２１，２２は、
走査線が20番目の時は、アダー１５の下位４ビツ
トの値がOH（Ｈはヘキサデシマル）であるから、
OH番地がアクセスされ、また同様に、アダー１
５の下位４ビツトが1H〜FHのときは、カーソル
パターンメモリ２１，２２の1H〜FH番地がアク
セスされる。

したがつて、パラレル・シリアル変換器８，７
からは第３図イ，ロに示すカーソルパターンPT
１，PT２のパターンデータが、カーソル２０の
表示タイミングに同期して順次出力されて行く。

次に、パラレル・シリアル変換器８から出力さ
れたパターンデータは、ナンドゲートNAN１の
入力端に供給されるが、レジスタ２６のD₀ビツ
トが“０”であれば、ナンドゲートNAN１の出
力信号は、パラレル・シリアル変換器８の出力信
号によらず、常に“１”信号となる。この結果、
オアゲートOR０〜OR３の出力信号は常に“１”
信号となり、アンドゲートAN１０〜AN１３が
常に開状態となり、表示制御回路１０から出力さ
れるカラーコードは、アンドゲートAN１０〜
AN１３をそのまま通過する。一方、レジスタ２
６のD₀ビツトが“１”であれば、ナンドゲート
NAN１は、パラレル・シリアル変換器８の出力
信号に対しては、インバータとして作用するか
ら、パラレル・シリアル変換器８の出力信号が
“０”の時は、ナンドゲートNAN１の出力信号
が“１”となつて、アンドゲートAN１０〜AN
１３が開状態となり、また、パラレル・シリアル
変換器８の出力信号が“１”の時は、ナンドゲー
トNAN１の出力信号が“０”となるから、オア
ゲートOR０〜OR３の出力信号は、レジスタ２
７内のカラーコードによつて一義的に決定され
る。すなわち、レジスタ２７内のカラーコード
が、オアゲートOR０〜OR３からそのまま出力
される。この結果、アンドゲートAN１０〜AN
１３の出力信号は、表示制御回路１０が出力する
カラーコードと、レジスタ２７に書き込まれたカ
ラーコードとの論理積となる。そして、表示制御
回路１０から出力されるカラーコードは、カーソ
ル２０の背景となる部分の色を指定するカラーコ
ードであるから、アンドゲートAN１０〜AN１
３から出力されるカラーコードは、レジスタ２７
内のカラーコードと背景色との論理積となる。

上記説明から判るように、レジスタ２６のD₀
ビツトが“０”の場合は、カーソルパターンメモ
リ２２内のカーソルパターンPT１は表示される
ことがなく、また、レジスタ２６のD₀ビツトが
“１”の場合は、カーソルパターンPT１はレジス
タ２７内のカラーコードと背景色の論理積によつ
て決定される色で表示される。

次に、パラレル・シリアル変換器７の出力信号
は、アンドゲートAN２の入力端に供給される
が、レジスタ２６のD₁ビツトが“０”の場合は、
パラレル・シリアル変換器７の出力信号によら
ず、アンドゲートAN２の出力信号が常に“０”
信号となる。したがつて、アンドゲートAN２０
〜AN２３の出力信号は全て“０”となり、イク
スクルーシブオアゲートEXOR１０〜EXOR１
３がアンドゲートAN１０〜AN１３の出力信号
に対しては、単なるバツフアとして作用し、この
結果、アンドゲートAN１０〜AN１３から出力
されるカラーコードは、イクスクルーシブオアゲ
ートEXOR１０〜EXOR１３をそのまま通過し
て、カラーパレツト２５の入力端に供給される。

一方、レジスタ２６のD₁ビツトが“１”の時
は、アンドゲートAN２が常に開状態となるか
ら、パラレル・シリアル変換器７の出力信号は、
アンドゲートAN２をそのまま通過してアンドゲ
ートAN２０〜AN２３の一方の入力端に供給さ
れる。この結果、パラレル・シリアル変換器７の
出力信号が“１”の時は、レジスタ２８内のカラ
ーコードが、イクスクルーシブオアゲート
EXOR１０〜EXOR１３の入力端に供給され、
これにより、カラーパレツト２５に供給されるカ
ラーコードは、アンドゲートAN１０〜AN１３
から出力されるカラーコードと、レジスタ２８内
のカラーコードの排他的論理和となる。また、パ
ラレル・シリアル変換器７の出力信号が“０”信
号の時は、アンドゲートAN２０〜AN２３の出
力信号が全て“０”信号となるから、アンドゲー
トAN１０〜AN１３から出力されるカラーコー
ドはイクスクルーシブオアゲートEXOR１０〜
EXOR１３をそのまま通過してカラーパレツト
２５に供給される。

上記説明から判るように、レジスタ２６のD₁
ビツトが“０”の時は、カーソルパターンメモリ
２１内のカーソルパターンPT２は表示されず、
レジスタ２６のD₁ビツトが“１”の時は、カー
ソルパターンPT２が、アンドゲートAN１０〜
AN１３から出力されるカラーコードとレジスタ
２８内のカラーコードとの排他的論理和によつて
決定される色で表示される。

ここで、レジスタ２６内のD₁，D₂ビツトが
各々［00］，［01］，［10］，［11］の各場合につい
て、上述した動作をまとめると、以下の通りにな
る。

まず、D₁，D₀ビツトが［０，０］の場合は、
パラレル・シリアル変換機７，８の出力信号が
各々アンドゲートAN２、ナンドゲートNAN
１によつて遮断されるから、表示制御回路１０
が出力するカラーコードは、アンドゲートAN
１０〜AN１３およびイクスクルーシブオアゲ
ートEXOR１０〜EXOR１３をそのまま通過
して、カラーパレツト２５に供給される。した
がつて、カーソルパターンPT１，PT２は表示
されず、この結果、カーソル２０が表示される
べき位置には、単に背景色のみが表示される。

D₁，D₀ビツトが［０，１］の場合は、パラ
レル・シリアル変換機７の出力信号はアンドゲ
ートAN２によつて遮断されるが、パラレル・
シリアル変換機８の出力信号はナンドゲート
NAN１を介してオアゲートOR０〜OR３の入
力端に供給されるから、カーソルパターンPT
１のみが、背景色とレジスタ２７内のカラーコ
ードとの論理積によつて決定される色で表示さ
れる。そして、この場合レジスタ２７内に黒の
カラーコード（0000）を書き込んでおけば、背
景が何色であつてもアンドゲートAN１０〜
AN１３の出力信号が必ず“０”信号となるか
ら、カーソルパターンPT１が黒によつて表示
される。

D₁，D₀ビツトが［１，０］の場合は、パラ
レル・シリアル変換機８の出力信号は、ナンド
ゲートNAN１によつて遮断されるが、パラレ
ル・シリアル変換機７の出力信号はアンドゲー
トAN２を介してアンドゲートAN２０〜AN
２３に供給されるから、カーソルパターンPT
２のみが、背景色とレジスタ２８内のカラーコ
ードとの排他的論理和によつて決定される色で
表示される。例えば、背景色が赤でレジスタ２
８内のカラーコードが高輝度白色であれば、カ
ラーコード（0100）と（1111）との排他的論理
和がとられ、カラーコード（1011）の色、すな
わちライト・シアンによつて表示される。

D₁，D₀ビツトが［１，１］の場合は、パラ
レル・シリアル変換機７，８の出力信号が各々
アンドゲートAN２０〜AN２３およびオアゲ
ートOR０〜OR３に供給されるから、カーソ
ルパターンPT１，PT２の双方が同時に表示さ
れる。この場合、例えばレジスタ２７内のカラ
ーコードが黒、レジスタ２８内のカラーコード
が高輝度白色であれば、第３図ハに示すカーソ
ルパターンPT１の部分が黒で表示され、同図
に示すカーソルパターンPT２の部分が黒と高
輝度白色の排他的論理和によつて決定される色
で表示される。ただし、黒（0000）と高輝度白
色（1111）の排他的論理和は、高輝度白色
（1111）となるので、この場合のカーソルパタ
ーンPT２は、レジスタ２８内のカラーコード
である高輝度白色によつて表示される。すなわ
ち、この場合のカーソル２０は、白色の正方形
に黒の縁取りがされたパターンで表示される。
そして、この場合は、レジスタ２７，２８に適
当なカラーコードを書込めば、カーソルパター
ンPT１，PT２は必ず異なる色によつて表示さ
れるから、背景が何色であつてもカーソル２０
の位置を確実に認識することができる。

このように、上記実施例によれば、レジスタ
２６内のD₁，D₀ビツトを適宜設定することに
より、カーソルパターンPT１，PT２の表示切
換を任意に行うことができ、また、レジスタ２
７，２８内のカラーコードを適宜設定すること
により、カーソルパターンPT１，PT２の表示
色を切換えることができる。

なお、上記説明は、カーソル２０の表示につい
てのみの説明であつたが、この発明は、カーソル
の表示に限らず、画面上を移動する種々の動画の
表示にも勿論適用することができる。

「発明の効果」以上説明したように、この発明によれば、第１
カーソルパターンのドツトデータが記憶される第
１カーソルパターンメモリと、前記第１カーソル
パターンに重ねて表示される第２カーソルパター
ンのドツトデータが記憶される第２カーソルパタ
ーンメモリと、前記第１カーソルパターンメモリ
に記憶された各ドツトデータの表示タイミングに
おいて、背景色のカラーコードと予め設定された
第１のカラーコードとの論理積をとつて新たなカ
ラーコードとして出力する第１論理演算回路と、
前記第２カーソルパターンメモリに記憶された各
ドツトデータの表示タイミングにおいて、前記第
１論理演算回路の出力カラーコードと予め設定さ
れた第２のカラーコードとの排他的論理和をとつ
て新たなカラーコードとして出力する第２論理演
算回路とを具備し、前記第２論理演算回路が出力
するカラーコードによつてカーソル表示を行うよ
うにしたので、背景が何色であつてもカーソルの
位置を確実に認識することができる。また、背景
色との論理演算によつてカーソルの色が決定され
るから、背景色に応じてカーソルの色を変化させ
るような、特殊な表示上の効果を奏することがで
きる。

【図面の簡単な説明】

第１図は、この発明の一実施例の構成を示すブ
ロツク図、第２図は同実施例におけるカーソル２
０の座標を示す図、第３図イ，ロは各々カーソル
パターンメモリ２２，２１内のカーソルパターン
PT１，PT２の形状を示す図、第３図ハはカーソ
ルパターンPT１，PT２が重ね合わせて表示され
る場合を示す図、第４図は同実施例におけるカラ
ーコード、表示色、およびカラーデータの対応関
係を示す図、第５図は第１図に示すパルスＰ２の
発生タイミングを説明するための表示面の正面図
である。２１……カーソルパターンメモリ（第２カーソ
ルパターンメモリ）、２２……カーソルパターン
メモリ（第１カーソルパターンメモリ）、２７…
…レジスタ（第１のカラーコードが書き込まれる
レジスタ）、２８……レジスタ（第２のカラーコ
ードが書き込まれるレジスタ）、AN１０〜AN１
３……アンドゲート（第１論理演算回路）、
EXOR１００〜EXOR１３……イクスクルーシ
ブオアゲート（第２の論理演算回路）。

Claims

【特許請求の範囲】１表示ドツトの色を決定するカラーコードを、
表示面の走査に合わせて出力し、これにより、カ
ラードツト表示を行うデイスプレイ・コントロー
ラにおいて、第１カーソルパターンのドツトデータが記憶さ
れる第１カーソルパターンメモリと、前記第１カーソルパターンに重ねて表示される
第２カーソルパターンのドツトデータが記憶され
る第２カーソルパターンメモリと、前記第１カーソルパターンメモリに記憶された
各ドツトデータの表示タイミングにおいて、背景
色のカラーコードと予め設定された第１のカラー
コードとの論理積をとつて新たなカラーコードと
して出力する第１論理演算回路と、前記第２カーソルパターンメモリに記憶された
各ドツトデータの表示タイミングにおいて、前記
第１論理演算回路の出力カラーコードと予め設定
された第２のカラーコードとの排他的論理和をと
つて新たなカラーコードとして出力する第２論理
演算回路とを具備し、前記第２論理演算回路が出力するカ
ラーコードによつてカーソル表示を行うことを特
徴とするデイスプレイ・コントローラ。