JPS60169935A - デイスプレイコントロ−ラ - Google Patents
デイスプレイコントロ−ラInfo
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- JPS60169935A JPS60169935A JP2579684A JP2579684A JPS60169935A JP S60169935 A JPS60169935 A JP S60169935A JP 2579684 A JP2579684 A JP 2579684A JP 2579684 A JP2579684 A JP 2579684A JP S60169935 A JPS60169935 A JP S60169935A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電子計算機の端末ａあるいはテレビゲーム等
に用いられるディスプレイコントローラに関する。
に用いられるディスプレイコントローラに関する。
近年、ＣＰＵ （中央処理装置）の制御の下に、ＣＲＴ
（ブラウン管）表示装置の画面に動画および静止画の
表示を行うディスプレイコントローラが種々開発されて
いる。第１図はこの種のディスプレイコントローラを用
いたカラーディスプレイ装置の構成を示すブロック図で
あシ、この図において２はＣＰＵ、３はＣＰＵ ２にお
いて用いられるプログラムが記憶されたＲＡＭ （リー
ドオンリメモリ）およびデータ記憶用のＲＡＭ （ラン
ダムアクセスメモリ）からなるメモリ、４はＶＲＡＭ（
ビデオＲＡＭ ）、５はＣＲＴ表示装置である。
（ブラウン管）表示装置の画面に動画および静止画の
表示を行うディスプレイコントローラが種々開発されて
いる。第１図はこの種のディスプレイコントローラを用
いたカラーディスプレイ装置の構成を示すブロック図で
あシ、この図において２はＣＰＵ、３はＣＰＵ ２にお
いて用いられるプログラムが記憶されたＲＡＭ （リー
ドオンリメモリ）およびデータ記憶用のＲＡＭ （ラン
ダムアクセスメモリ）からなるメモリ、４はＶＲＡＭ（
ビデオＲＡＭ ）、５はＣＲＴ表示装置である。
この場合、ＶＲＡＭ４には、複数の静止画パターン（ド
ツトパターン）が記憶される静止画パターンテーブル、
静止画パターンを表示すべき位置が記憶される静止画位
置テーブル、各静止画パター°ンのカラーがカラーコー
ド（４ビツト）によって記憶される静止画カラーテーブ
ル、複数の動画パターンが記憶される動画パターンテー
ブル、動画パターンを表示すべき位置のＸ、Ｙ座標およ
び動画パターンのカラー（力２−コード）が記憶される
動画表示テーブルが各々設けられており、また、各テー
ブルの書込みはＣＰＵ ２によって行われる。
ツトパターン）が記憶される静止画パターンテーブル、
静止画パターンを表示すべき位置が記憶される静止画位
置テーブル、各静止画パター°ンのカラーがカラーコー
ド（４ビツト）によって記憶される静止画カラーテーブ
ル、複数の動画パターンが記憶される動画パターンテー
ブル、動画パターンを表示すべき位置のＸ、Ｙ座標およ
び動画パターンのカラー（力２−コード）が記憶される
動画表示テーブルが各々設けられており、また、各テー
ブルの書込みはＣＰＵ ２によって行われる。
そして、カラーディスプレイコントローラ１は、ＣＰＵ
２からの表示指令に基づいてＶＲＡＭ Ａ内の動画パ
ターン、静止画パターン、カラーコード等を読出し、読
出した各データに基づいてＲＧＢ（レッド・グリーン・
ブ次−）カラー信号を作成し、同期信号と共にＣＲＴ
表示装置５へ出力する。
２からの表示指令に基づいてＶＲＡＭ Ａ内の動画パ
ターン、静止画パターン、カラーコード等を読出し、読
出した各データに基づいてＲＧＢ（レッド・グリーン・
ブ次−）カラー信号を作成し、同期信号と共にＣＲＴ
表示装置５へ出力する。
これＫより、動画パターンおよび静止画パターンがＣＲ
Ｔ 画面にカラーによって表示される。また、動画パタ
ーンの移動は、ＶＲＡＭ ４内の動画表示テーブルのＸ
、Ｙ座標を、ＣＰＵ ２のプログラムによって書き換え
ることによシ行われる。
Ｔ 画面にカラーによって表示される。また、動画パタ
ーンの移動は、ＶＲＡＭ ４内の動画表示テーブルのＸ
、Ｙ座標を、ＣＰＵ ２のプログラムによって書き換え
ることによシ行われる。
ところで、従来のディスプレイコントローラ１にあって
は、ＣＰＵ ２への割込信号を一画面の全走査が終了し
た時点で発生するようになっておシ、このため、画像表
示中におけるＶＲＡＭ ４の書き換え、あるいはディス
プレイコントローラ１内のレジスタの書換え等の処理を
、垂直帰線期間においてでしか行うことができなかった
。
は、ＣＰＵ ２への割込信号を一画面の全走査が終了し
た時点で発生するようになっておシ、このため、画像表
示中におけるＶＲＡＭ ４の書き換え、あるいはディス
プレイコントローラ１内のレジスタの書換え等の処理を
、垂直帰線期間においてでしか行うことができなかった
。
この発明は上記事情に鑑みてなされたもので、その目的
は、画面の水平走査が終了した時点で割込信号を発生す
ることができ、したがって、ＣＰＵが水平帰線期間にお
いてもＶＲＡＭ 書き換え等の処理を行うことができる
ディスプレイコントローラを提供することにある。
は、画面の水平走査が終了した時点で割込信号を発生す
ることができ、したがって、ＣＰＵが水平帰線期間にお
いてもＶＲＡＭ 書き換え等の処理を行うことができる
ディスプレイコントローラを提供することにある。
ＣＰＵから出力される走査線番号を記憶するレジスタと
、このレジスタの出力と垂直カウンタの出力とを比較し
、両者が一致した時一致信号を出力する一致回路とを設
け、前記一致信号に基づいて割込信号を形成し、出力す
ることを特徴としている。
、このレジスタの出力と垂直カウンタの出力とを比較し
、両者が一致した時一致信号を出力する一致回路とを設
け、前記一致信号に基づいて割込信号を形成し、出力す
ることを特徴としている。
第２図は、この発明の一実施例によるディスプレイコン
トローラ７を用いたドツト表示によるカラーディスプレ
イ装置の構成を示すプ四ツク図である。この図において
、タイミング信号発生回路８は、内部に設けられた水晶
振動子によって基本クロックパルスを発生し、また、こ
の基本り四ツクハルスに基ツいてドツトクロックパルス
ＤＣＰおよび同期信号８ＹＮＣを発生する。そして、ド
ツトクロックパルスＤＣＰ を水平カウンタ９のクロッ
ク端子ＣＫへ、ま九、同期信号５ＹＮｅ ｔ−ＣＲＴ表
示装置５へ各々出力する。ここで、ドツトクロックパル
スＤＣＰ は、ＣＲＴ 表示画面に表示される各ドツト
に対応するクロックパルスであシ、言い換えれば、画面
の水平走査によって順次表示される各ドツトの表示タイ
ミングに同期して出力されるクロックパルスである。ま
た、このタイミング信号発生回路８は、画像データの処
理に必要な各種のタイミング信号を発生し、画像データ
処理回路１０へ出力する。
トローラ７を用いたドツト表示によるカラーディスプレ
イ装置の構成を示すプ四ツク図である。この図において
、タイミング信号発生回路８は、内部に設けられた水晶
振動子によって基本クロックパルスを発生し、また、こ
の基本り四ツクハルスに基ツいてドツトクロックパルス
ＤＣＰおよび同期信号８ＹＮＣを発生する。そして、ド
ツトクロックパルスＤＣＰ を水平カウンタ９のクロッ
ク端子ＣＫへ、ま九、同期信号５ＹＮｅ ｔ−ＣＲＴ表
示装置５へ各々出力する。ここで、ドツトクロックパル
スＤＣＰ は、ＣＲＴ 表示画面に表示される各ドツト
に対応するクロックパルスであシ、言い換えれば、画面
の水平走査によって順次表示される各ドツトの表示タイ
ミングに同期して出力されるクロックパルスである。ま
た、このタイミング信号発生回路８は、画像データの処
理に必要な各種のタイミング信号を発生し、画像データ
処理回路１０へ出力する。
水平カウンタ９は３４１進のアップカウンタであシ、画
面表示の開始時点において初期リセットされ、また、ド
ツトクロックパルスＤＣＰ を３４１パルスカウントす
る毎に信号ＨＰを垂直カウンタ１１のクロック端子ＣＫ
へ出力する。この水平カウンタ９のカウント出力は、Ｃ
ＲＴ 表示装置５の電子ビームが画面の左から何番目の
ドツトを走査しているかを示している。すなわち、例え
ばカウント出力が「０」の時は電子ビームの走査が画面
の最左端にあシ、また「１００」の時は電子ビームが画
面圧から１０１番目のドツト位置を走査している。なお
、この実施例においては画面の横１ラインに２５６ドツ
ト表示するようになっている。
面表示の開始時点において初期リセットされ、また、ド
ツトクロックパルスＤＣＰ を３４１パルスカウントす
る毎に信号ＨＰを垂直カウンタ１１のクロック端子ＣＫ
へ出力する。この水平カウンタ９のカウント出力は、Ｃ
ＲＴ 表示装置５の電子ビームが画面の左から何番目の
ドツトを走査しているかを示している。すなわち、例え
ばカウント出力が「０」の時は電子ビームの走査が画面
の最左端にあシ、また「１００」の時は電子ビームが画
面圧から１０１番目のドツト位置を走査している。なお
、この実施例においては画面の横１ラインに２５６ドツ
ト表示するようになっている。
したがって、水平カウンタ９のカウント出力が［２５６
Ｊ〜「３４０Ｊの間は見掛は上の水平帰線期間となる。
Ｊ〜「３４０Ｊの間は見掛は上の水平帰線期間となる。
垂直カウンタ１１は２６２進のアップカウンタであり、
画面光示の開始時点において初期リセットされる。この
垂直カウンタ１１のカウント出力は、ＣＲＴ 表示装置
５の電子ビームが画面の上から何番目のラインを走査し
ているかを示している。
画面光示の開始時点において初期リセットされる。この
垂直カウンタ１１のカウント出力は、ＣＲＴ 表示装置
５の電子ビームが画面の上から何番目のラインを走査し
ているかを示している。
また、この実施例においては、ライン数が１９２となっ
ておシ、シたがって、垂直カウント出力がｒｌ ９２Ｊ
〜「２６１Ｊの間は見掛は上の垂直帰線期間となる。
ておシ、シたがって、垂直カウント出力がｒｌ ９２Ｊ
〜「２６１Ｊの間は見掛は上の垂直帰線期間となる。
次に、ＶＲＡＭ ４は第１図に示す４のと同−構成であ
シ、内部に静止画パターンテーブル、静止画位置テーブ
ル、静止画カラーテーブル、動画パターンテーブル、動
画表示テーブルが各々設けられている。このＶＲＡＭ
４の各テーブルへ書込むべきデータはＣＰＵ ２から出
力され、インターフェイス回路１２を介して画像データ
処理回路１０へ供給される。画像データ処理回路１０は
供給された各データを順次ＶＲＡＭ ４の各テーブルに
書込む。次に、ＶＲＡＭ ４の書込みが終了した後、Ｃ
ＰＵ ２から表示指令が出力されると、以後、画像デー
タ処理回路１０はＶＲＡＭ Ａ内の各データを読出し、
読出したデータに基づいてＣＲＴ 画面の各ドツト位置
にいかなる色のドツト表示を行えばよりかを検知し、水
平カクンタ９および垂直カラ／り１１の各カウント出力
が示す電子ビームの走査位置に合わせて端子ＴＧから順
次カラーコート責４ビット）を出力し、力２−パレット
１３へ供給する。
シ、内部に静止画パターンテーブル、静止画位置テーブ
ル、静止画カラーテーブル、動画パターンテーブル、動
画表示テーブルが各々設けられている。このＶＲＡＭ
４の各テーブルへ書込むべきデータはＣＰＵ ２から出
力され、インターフェイス回路１２を介して画像データ
処理回路１０へ供給される。画像データ処理回路１０は
供給された各データを順次ＶＲＡＭ ４の各テーブルに
書込む。次に、ＶＲＡＭ ４の書込みが終了した後、Ｃ
ＰＵ ２から表示指令が出力されると、以後、画像デー
タ処理回路１０はＶＲＡＭ Ａ内の各データを読出し、
読出したデータに基づいてＣＲＴ 画面の各ドツト位置
にいかなる色のドツト表示を行えばよりかを検知し、水
平カクンタ９および垂直カラ／り１１の各カウント出力
が示す電子ビームの走査位置に合わせて端子ＴＧから順
次カラーコート責４ビット）を出力し、力２−パレット
１３へ供給する。
カラーパレット１３は一種の；−ド変換回路であ如、４
ビツトのカラーコードを９ビツトの力２−データに変換
して出力する。このカラーパレット１３は、例えばす０
〜す１５の１６個のラッチ（各９ビツト）と、カラーコ
ードをデコードするデコーダとから構成され、供給され
たカラーコードに対応するラッチ内のデータがカラーデ
ータとして出力される。そして、出力されたカラーデー
タの上位３ビツトがグリーンカラーデータＧＤとして、
中位３ビツトがレッドカラーデータＲＤとして、また下
位３ビツトがブルーカラーデータＢＤとしてＤＡＣ（デ
ィジタル／アナログ変換器）１４へ出力される。ＤＡＣ
１４はカラーデータＧＤ 、ＲＤ 、ＢＤを各々グリー
ンカラー信号ＧＶ 、レッドカラー信号ＲＶ 、ブルー
カラー信号ＢＹ （いずれもアナログ信号）Ｋ変換し、
Ｃ’ＲＴ表示装置５へ出力する。なお、第３図にカラー
コード、カラーデータ、表示色の対応関係の一例を示す
。また、カラーパレット１３内のラッチに書込まれるデ
ータはＣＰＵ ２からインターフェイス回路１２を介し
て供給される。
ビツトのカラーコードを９ビツトの力２−データに変換
して出力する。このカラーパレット１３は、例えばす０
〜す１５の１６個のラッチ（各９ビツト）と、カラーコ
ードをデコードするデコーダとから構成され、供給され
たカラーコードに対応するラッチ内のデータがカラーデ
ータとして出力される。そして、出力されたカラーデー
タの上位３ビツトがグリーンカラーデータＧＤとして、
中位３ビツトがレッドカラーデータＲＤとして、また下
位３ビツトがブルーカラーデータＢＤとしてＤＡＣ（デ
ィジタル／アナログ変換器）１４へ出力される。ＤＡＣ
１４はカラーデータＧＤ 、ＲＤ 、ＢＤを各々グリー
ンカラー信号ＧＶ 、レッドカラー信号ＲＶ 、ブルー
カラー信号ＢＹ （いずれもアナログ信号）Ｋ変換し、
Ｃ’ＲＴ表示装置５へ出力する。なお、第３図にカラー
コード、カラーデータ、表示色の対応関係の一例を示す
。また、カラーパレット１３内のラッチに書込まれるデ
ータはＣＰＵ ２からインターフェイス回路１２を介し
て供給される。
次に、割込処理回路１６について説明する。この割込処
理回路１６はＣＰＵ Ｚ＆Ｃ対する割込信号ＩＲを発生
する回路であり、ＣＰＵ ２からインターフェイス回路
１２を介して供給されるラインナンバ（走査線番号）が
書込まれるレジスタ１７と、このレジスタ１７内のライ
ンナンバと垂直カウンタ１１０カウント出力とを比較し
、両者が一致した時一致信号ｏ （１１＊信号）を出力
する一致回路１８と、水平カウンタ９のカウント出力が
ｒｚ５６Ｊとなった時１１１信号を出力するデコーダ１
９と、アンドゲート２０とから構成されている。そして
、ＣＰＵ ２がレジスタ１７内に、例えばラインナンバ
「２０」を書込むと、垂直カウンタ１１０カウント出力
が「２０」に立った時、師ち、画面の上から第２１番目
のラインの走査が開始される時、一致回路１８から１致
信号Ｄ（１１″信号）が出力され、これにより、アンド
ゲート２０が開状態となる。次いで、同２１番目（０９
インの走査が終了した時点において水平カウンタ９のカ
ウント出力がｌ”２５６ｊになると、デコーダ１９から
１１１信号が出力され、この１１１信号がアンドゲート
２０を通過し、割込信号ＩＲとして出力され、インター
フェイス回路１２を介してＣＰＵ ２へ供給される。
理回路１６はＣＰＵ Ｚ＆Ｃ対する割込信号ＩＲを発生
する回路であり、ＣＰＵ ２からインターフェイス回路
１２を介して供給されるラインナンバ（走査線番号）が
書込まれるレジスタ１７と、このレジスタ１７内のライ
ンナンバと垂直カウンタ１１０カウント出力とを比較し
、両者が一致した時一致信号ｏ （１１＊信号）を出力
する一致回路１８と、水平カウンタ９のカウント出力が
ｒｚ５６Ｊとなった時１１１信号を出力するデコーダ１
９と、アンドゲート２０とから構成されている。そして
、ＣＰＵ ２がレジスタ１７内に、例えばラインナンバ
「２０」を書込むと、垂直カウンタ１１０カウント出力
が「２０」に立った時、師ち、画面の上から第２１番目
のラインの走査が開始される時、一致回路１８から１致
信号Ｄ（１１″信号）が出力され、これにより、アンド
ゲート２０が開状態となる。次いで、同２１番目（０９
インの走査が終了した時点において水平カウンタ９のカ
ウント出力がｌ”２５６ｊになると、デコーダ１９から
１１１信号が出力され、この１１１信号がアンドゲート
２０を通過し、割込信号ＩＲとして出力され、インター
フェイス回路１２を介してＣＰＵ ２へ供給される。
このように、第２図に示す実施例においては、画面の水
平走査が終了した時点においてＣＰＵ ２に対する割込
信号ＩＲを発生することができ、この結果、ＣＰＵ ２
は水平帰線期間においてＶＲＡＭ４の書き換え、カラー
パレット１３内のラッチの書き換え等の処理を行うこと
ができる。１＊、上記実施例によれば、どのラインの走
査が終了した時点において割込信号ＩＲを発生させるか
をＣＰＵ２が指定することができるので、次の様な処理
が可能となる。例えば、レジスタ１７に画面の中央のラ
インのラインナンバを設定しておき、同ラインナンバに
基づく割込信号ＩＲが発生した時点でカラーパレット１
３内の各ラッチを書き換えれば、画面の上半分の表示色
と下半分の表示色とを全く変えることができる。また、
例えば水平走査が終了する毎に次のラインのラインナン
バをレジスタ１７に設定すると、１ラインの水平走査が
終了する毎に割込信号ＩＲが発生する。この割込信号Ｉ
Ｒが発生する毎に、カラーパレット１３内の各ラッチを
書き換えるようにすると、各ライン毎に５１２色（上記
ラッチのビット数９に対応）で表示を行うことが可能と
なシ、シたがって、全画面を５１２色によって表示する
ことが可能となる。
平走査が終了した時点においてＣＰＵ ２に対する割込
信号ＩＲを発生することができ、この結果、ＣＰＵ ２
は水平帰線期間においてＶＲＡＭ４の書き換え、カラー
パレット１３内のラッチの書き換え等の処理を行うこと
ができる。１＊、上記実施例によれば、どのラインの走
査が終了した時点において割込信号ＩＲを発生させるか
をＣＰＵ２が指定することができるので、次の様な処理
が可能となる。例えば、レジスタ１７に画面の中央のラ
インのラインナンバを設定しておき、同ラインナンバに
基づく割込信号ＩＲが発生した時点でカラーパレット１
３内の各ラッチを書き換えれば、画面の上半分の表示色
と下半分の表示色とを全く変えることができる。また、
例えば水平走査が終了する毎に次のラインのラインナン
バをレジスタ１７に設定すると、１ラインの水平走査が
終了する毎に割込信号ＩＲが発生する。この割込信号Ｉ
Ｒが発生する毎に、カラーパレット１３内の各ラッチを
書き換えるようにすると、各ライン毎に５１２色（上記
ラッチのビット数９に対応）で表示を行うことが可能と
なシ、シたがって、全画面を５１２色によって表示する
ことが可能となる。
以上説明したように、この発明によれば、ＣＰＵから出
力される走査線番号を記憶するレジスタと、該レジスタ
の出力と垂直カウンタのカウント出力とを比較し、両者
が一致したとき一致信号を出力する一致回路とを設け、
前記一致信号に基づいて割込信号を出力するようにした
ので、ＣＰＵ が水平帰線期間において各処理を行うこ
とが可能になると共に、画面表示を従来以上に多彩に変
化させることが可能になる。
力される走査線番号を記憶するレジスタと、該レジスタ
の出力と垂直カウンタのカウント出力とを比較し、両者
が一致したとき一致信号を出力する一致回路とを設け、
前記一致信号に基づいて割込信号を出力するようにした
ので、ＣＰＵ が水平帰線期間において各処理を行うこ
とが可能になると共に、画面表示を従来以上に多彩に変
化させることが可能になる。
第１図はディスプレイコントローラを用いたディスプレ
イ装置の構成例を示すブロック図、第２図はこの発明の
一実施例によるディスプレイコントローラ７を用いたデ
ィスプレイ装置の構成を示すブロック図、第３図はカラ
ーコードとカラーデータと表示色との対応関係を示す図
である。 ２・・・・・・中央処理装置（ＣＰＵ）、７・・・・・
・ディスプレイコントローラ、１７・・・・・・レジス
タ、１８・・・・・・−数回路、ＩＲ割込信号、Ｄ・・
・・・・一致信号。
イ装置の構成例を示すブロック図、第２図はこの発明の
一実施例によるディスプレイコントローラ７を用いたデ
ィスプレイ装置の構成を示すブロック図、第３図はカラ
ーコードとカラーデータと表示色との対応関係を示す図
である。 ２・・・・・・中央処理装置（ＣＰＵ）、７・・・・・
・ディスプレイコントローラ、１７・・・・・・レジス
タ、１８・・・・・・−数回路、ＩＲ割込信号、Ｄ・・
・・・・一致信号。
Claims (1)
- 中央処理装置の制御の下に、ラスクスキャン方式の表示
装置に画像表示を行うディスプレイコントローラにおい
て、前記中央処理装置から出力される走査線番号を記憶
するレジスタと、前記レジスタの出力と垂直カウンタの
カウント出力とを比較し、両者が一致した時一致信号を
出力する一致回路とを具備し、前記一致信号に基づいて
前記中央処理装置に対する割込信号を出力することを特
徴とするディスプレイコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025796A JPH0616261B2 (ja) | 1984-02-14 | 1984-02-14 | ディスプレイコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025796A JPH0616261B2 (ja) | 1984-02-14 | 1984-02-14 | ディスプレイコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60169935A true JPS60169935A (ja) | 1985-09-03 |
| JPH0616261B2 JPH0616261B2 (ja) | 1994-03-02 |
Family
ID=12175801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59025796A Expired - Lifetime JPH0616261B2 (ja) | 1984-02-14 | 1984-02-14 | ディスプレイコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616261B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000076039A (ja) * | 1998-03-31 | 2000-03-14 | Hewlett Packard Co <Hp> | コンピュ―タ・グラフィックス用フレ―ム・バッファ転送方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614291A (en) * | 1979-07-17 | 1981-02-12 | Tokyo Shibaura Electric Co | Indication data transfer system for cathode ray display tube control circuit |
| JPS5674738A (en) * | 1979-11-21 | 1981-06-20 | Toshiba Corp | Transfer system of display data |
| JPS56140433A (en) * | 1980-03-31 | 1981-11-02 | Ricoh Co Ltd | Duplex transmission system |
| JPS5756893A (en) * | 1980-09-22 | 1982-04-05 | Nippon Electric Co | Cathode ray tube display unit |
-
1984
- 1984-02-14 JP JP59025796A patent/JPH0616261B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614291A (en) * | 1979-07-17 | 1981-02-12 | Tokyo Shibaura Electric Co | Indication data transfer system for cathode ray display tube control circuit |
| JPS5674738A (en) * | 1979-11-21 | 1981-06-20 | Toshiba Corp | Transfer system of display data |
| JPS56140433A (en) * | 1980-03-31 | 1981-11-02 | Ricoh Co Ltd | Duplex transmission system |
| JPS5756893A (en) * | 1980-09-22 | 1982-04-05 | Nippon Electric Co | Cathode ray tube display unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000076039A (ja) * | 1998-03-31 | 2000-03-14 | Hewlett Packard Co <Hp> | コンピュ―タ・グラフィックス用フレ―ム・バッファ転送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0616261B2 (ja) | 1994-03-02 |
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| EXPY | Cancellation because of completion of term |