JP3252359B2 - 画像処理装置 - Google Patents
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この発明は動画のみならず背景画（又は静止画）をラ
スタ走査型モニタでアニメーション的に表示する、例え
ばビデオゲーム機やパーソナルコンピュータなどの画像
表示装置に関する。
スタ走査型モニタでアニメーション的に表示する、例え
ばビデオゲーム機やパーソナルコンピュータなどの画像
表示装置に関する。
ラスタスキャン型モニタを用いて画像を表示する画像
表示装置が平成２年２月19日付で出願公告された特願公
告された特公平２−7478号に開示されている。 この種画像表示装置においては、ラスタスキャン型モ
ニタにより表示する画像データを格納するビデオデータ
メモリを備える。このビデオデータメモリには、複数ド
ットすなわち、キャラクタ単位で構成されるキャラクタ
データとしての画像データが格納されている。
表示装置が平成２年２月19日付で出願公告された特願公
告された特公平２−7478号に開示されている。 この種画像表示装置においては、ラスタスキャン型モ
ニタにより表示する画像データを格納するビデオデータ
メモリを備える。このビデオデータメモリには、複数ド
ットすなわち、キャラクタ単位で構成されるキャラクタ
データとしての画像データが格納されている。
上述した従来の画像表示装置においては、ビデオデー
タメモリのキャラクタデータを示すパターン領域即ちス
クリーン領域とキャラクタ領域とが固定されている。 しかしながら、ゲームによって使用される上記領域の
量はまちまちであり、そのため、従来は考えられる使用
態用を満足する夫々最大の領域を確保しておく必要があ
り、メモリが必要以上に大きくなるという問題があっ
た。 この発明はビデオデータメモリを最適な方法で使用で
き、メモリ容量を小さくすることができる画像表示装置
を提供することをその課題とする。
タメモリのキャラクタデータを示すパターン領域即ちス
クリーン領域とキャラクタ領域とが固定されている。 しかしながら、ゲームによって使用される上記領域の
量はまちまちであり、そのため、従来は考えられる使用
態用を満足する夫々最大の領域を確保しておく必要があ
り、メモリが必要以上に大きくなるという問題があっ
た。 この発明はビデオデータメモリを最適な方法で使用で
き、メモリ容量を小さくすることができる画像表示装置
を提供することをその課題とする。
この発明は、表示装置に画像信号を出力する画像表示
装置（実施例ではCRTディスプレイ８）であって、所定
の画像表示のための処理を行い、画像データを転送する
CPU（実施例ではCPU2）、前記CPUのワークエリアとして
用いられる一時記憶手段（実施例ではRAM4）、複数の画
素で構成されるキャラクタの画像データであるキャラク
タデータを記憶する動画キャラクタデータ領域並びに背
景キャラクタデータ領域と複数のキャラクタで構成され
る背景画面のキャラクタの配置を定めるスクリーンデー
タを記憶する背景スクリーンデータ領域とを含むアドレ
ス空間を有し、前記CPUによって転送された動画キャラ
クタデータ並びに背景キャラクタデータと背景スクリー
ンデータとからなる画像データを一時記憶するビデオデ
ータメモリ（実施例ではVRAM7）、前記表示装置の表示
タイミングに応じて前記ビデオデータメモリに記憶され
ている画像データに基づく画像信号を発生する画像信号
発生手段（実施例では色信号発生器28）、前記CPUによ
って可変設定され、前記動画キャラクタ領域並びに背景
キャラクタデータ領域と前記背景スクリーンデータ領域
のそれぞれの領域を設定するデータを一時記憶するレジ
スタ手段（実施例では背景パターンベースアドレス発生
手段102および背景キャラクタベースアドレス発生手段1
13）、および前記レジスタ手段に記憶されたデータに基
づき、表示装置の表示タイミングに応じて前記ビデオデ
ータメモリの前記動画キャラクタ領域並びに背景キャラ
クタデータ領域と背景スクリーンデータ領域のアドレス
を算出する演算手段（実施例では動画アドレス制御22お
よび静止アドレス制御24）、を備え、 前記レジスタ手段の領域設定データに基づいて、前記
ビデオデータメモリの任意の記憶領域に前記動画キャラ
クタ領域並びに背景キャラクタデータ領域と前記背景ス
クリーンデータ領域を設定可能にしたことを特徴とす
る。 又、前記ビデオデータメモリのアドレス空間内は、複
数の背景画面の背景キャラクタデータ領域と背景スクリ
ーンデータ領域を共有すると共に、両領域を前記CPUに
より任意に設定可能に構成し、前記画像発生手段は、複
数の背景画面を表示する画像信号を発生するように構成
することもできる。 又、前記ビデオデータメモリ内に複数の背景スクリー
ンデータ領域を備え、当該複数の背景スクリーンデータ
領域を組み合わせて使用することにより、表示装置の表
示画面を越えるスクリーンサイズの背景領域を設定可能
に構成することもできる。 又、前記ビデオデータメモリのアドレス空間内は、複
数の背景画面の背景キャラクタデータ領域と背景スクリ
ーンデータ領域を共有すると共に、両領域を前記CPUに
より任意に設定可能に構成することもできる。 又、前記ビデオデータメモリの動画キャラクタ領域を
固定の領域とCPUからの指示により切替可能な領域とか
らなる構成にすることもできる。
装置（実施例ではCRTディスプレイ８）であって、所定
の画像表示のための処理を行い、画像データを転送する
CPU（実施例ではCPU2）、前記CPUのワークエリアとして
用いられる一時記憶手段（実施例ではRAM4）、複数の画
素で構成されるキャラクタの画像データであるキャラク
タデータを記憶する動画キャラクタデータ領域並びに背
景キャラクタデータ領域と複数のキャラクタで構成され
る背景画面のキャラクタの配置を定めるスクリーンデー
タを記憶する背景スクリーンデータ領域とを含むアドレ
ス空間を有し、前記CPUによって転送された動画キャラ
クタデータ並びに背景キャラクタデータと背景スクリー
ンデータとからなる画像データを一時記憶するビデオデ
ータメモリ（実施例ではVRAM7）、前記表示装置の表示
タイミングに応じて前記ビデオデータメモリに記憶され
ている画像データに基づく画像信号を発生する画像信号
発生手段（実施例では色信号発生器28）、前記CPUによ
って可変設定され、前記動画キャラクタ領域並びに背景
キャラクタデータ領域と前記背景スクリーンデータ領域
のそれぞれの領域を設定するデータを一時記憶するレジ
スタ手段（実施例では背景パターンベースアドレス発生
手段102および背景キャラクタベースアドレス発生手段1
13）、および前記レジスタ手段に記憶されたデータに基
づき、表示装置の表示タイミングに応じて前記ビデオデ
ータメモリの前記動画キャラクタ領域並びに背景キャラ
クタデータ領域と背景スクリーンデータ領域のアドレス
を算出する演算手段（実施例では動画アドレス制御22お
よび静止アドレス制御24）、を備え、 前記レジスタ手段の領域設定データに基づいて、前記
ビデオデータメモリの任意の記憶領域に前記動画キャラ
クタ領域並びに背景キャラクタデータ領域と前記背景ス
クリーンデータ領域を設定可能にしたことを特徴とす
る。 又、前記ビデオデータメモリのアドレス空間内は、複
数の背景画面の背景キャラクタデータ領域と背景スクリ
ーンデータ領域を共有すると共に、両領域を前記CPUに
より任意に設定可能に構成し、前記画像発生手段は、複
数の背景画面を表示する画像信号を発生するように構成
することもできる。 又、前記ビデオデータメモリ内に複数の背景スクリー
ンデータ領域を備え、当該複数の背景スクリーンデータ
領域を組み合わせて使用することにより、表示装置の表
示画面を越えるスクリーンサイズの背景領域を設定可能
に構成することもできる。 又、前記ビデオデータメモリのアドレス空間内は、複
数の背景画面の背景キャラクタデータ領域と背景スクリ
ーンデータ領域を共有すると共に、両領域を前記CPUに
より任意に設定可能に構成することもできる。 又、前記ビデオデータメモリの動画キャラクタ領域を
固定の領域とCPUからの指示により切替可能な領域とか
らなる構成にすることもできる。
この発明によれば、ビデオデータメモリの動画キャラ
クタデータ領域並びに背景キャラクタデータ領域と複数
のキャラクタで構成される背景画面のキャラクタの配置
を定めるスクリーンデータを記憶する背景スクリーンデ
ータ領域を同一のビデオデータメモリにCPUより任意に
設定できることにより、プログラム作成における自由度
が増すと共に、ビデオデータメモリをその動作に最適な
使用ができメモリの有効利用が図れる。 又、複数の背景画面の背景スクリーンデータ領域、背
景キャラクタデータ領域を任意に設定できることで、更
にプログラムの自由度が向上する。 又、キャラクタ領域を固定領域とプログラマブルなセ
レクト領域に分けることにより、例えばビデオゲームの
ように、常に表示する味方のキャラクタは固定領域に持
ち、どんどん変えたい敵のキャラクタは、セレクト領域
に持つことにより、CPUは負担なく敵キャラクタの変更
が可能となる。
クタデータ領域並びに背景キャラクタデータ領域と複数
のキャラクタで構成される背景画面のキャラクタの配置
を定めるスクリーンデータを記憶する背景スクリーンデ
ータ領域を同一のビデオデータメモリにCPUより任意に
設定できることにより、プログラム作成における自由度
が増すと共に、ビデオデータメモリをその動作に最適な
使用ができメモリの有効利用が図れる。 又、複数の背景画面の背景スクリーンデータ領域、背
景キャラクタデータ領域を任意に設定できることで、更
にプログラムの自由度が向上する。 又、キャラクタ領域を固定領域とプログラマブルなセ
レクト領域に分けることにより、例えばビデオゲームの
ように、常に表示する味方のキャラクタは固定領域に持
ち、どんどん変えたい敵のキャラクタは、セレクト領域
に持つことにより、CPUは負担なく敵キャラクタの変更
が可能となる。
以下の実施例では、本発明の画像表示装置をテレビゲ
ーム機に適用した場合を説明するが、本発明はラスタス
キャン方式等のCRTディスプレイに接続して使用される
ゲーム以外の処理を目的としたパーソナルコンピュータ
等の各種の画像表示装置にも適用できることを予め指摘
しておく。 第１図は本発明の一実施例であるテレビゲーム装置の
ブロック図である。 実施例の説明に先立ち、この実施例が適用されるディ
スプレイを説明する。一般に、テレビゲーム機に適用さ
れるディスプレイは、RGBモニタまたは標準テレビジョ
ン受像機等のラスタスキャン型CRTディスプレイが用い
られる。その１画面は、256×256ドットの画素（ピクセ
ル）に分割される。但し、垂直方向のドット数は、ブラ
ウン官の曲面により上下の数ラインで正確に画像を表示
できない部分があるので、実際にはそのラインを除いた
224ドットが利用される。従って、背景画（及び／又は
動画）の最小単位の１キャラクタが８×８ドットからな
る場合は、１画面で同時に32×28＝896個のキャラクタ
を表示できる。 このテレビゲームは、プレイヤの操作によっては個々
に変化を与えることのできない背景となる背景画（また
は静止画）と、プレイヤの操作またはCPU2の制御により
移動する動画とが独立して制御されるもので、背景画と
動画を合成したビデオ信号をCRTディスプレイ８に出力
して表示する画像処理ユニット１を備える。特に、画像
処理ユニット１が静止画（背景画）アドレス制御回路24
を含み、この回路が背景画（または静止画）を回転及び
／又は拡大縮小処理時において、背景画の画像データが
格納されているVRAM7の読出アドレスを演算処理によっ
て求めて、画像データに変化を加えることなく読出アド
レスを変化させるだけで回転及び／又は拡大縮小処理を
行うことを特徴としている。 第１図において、テレビゲーム機の各種制御を行うた
めのCPU2には、アドレスバス11、データバス12及びコン
トロールバス13を介して、リードオンリメモリ（ROM）
３、RAM4及びキーボード５が接続される。 ROM3はテレビゲーム機の制御のためのプログラムデー
タと該プログラムを実行するために必要なデータとキャ
ラクタデータを記憶するものであり、例えばテレビゲー
ム機に対して着脱自在なカートリッジ（図示せず）に収
納される。このプログラムデータは、どのような種類の
動画キャラクタおよび／または背景キャラクタをどのタ
イミングで画像のどの座標位置に表示させるかを決める
データや、回転・拡大・縮小処理のためのデータ等を含
む。ここで、動画キャラクタデータ（動画属性データ）
としては、１キャラクタにつき、水平位置を指定する水
平位置データ（Hc;8ビット）、垂直位置を指定する垂直
位置データ（Vc;8ビット）、キャラクタの種類を指定す
るキャラクタコード（９ビット）およびカラーパレット
を指定するパレットコード（３ビット）、キャラクタの
上下左右の反転表示を指定する反転コード（２ビッ
ト）、キャラクタのドットサイズを指定するサイズコー
ド（１ビット）および背景画との優先順位を指定する優
先順位データ（２ビット）が含まれる。背景キャタクタ
データとしては、１キャラクタにつき、キャラクタの種
類を指定するキャタクタコード（８ビット）およびキャ
ラクタを構成している画素毎の色データ（８ビット）等
が含まれる。この背景キャラクタを多数組み合わせて表
示することによって背景（静止画）が構成され、動画キ
ャラクタを複数表示することによって動画が構成され、
背景画（静止画）と動画が同じ画面上で合成されて表示
される。但し、１つの背景画を表示させるためのデータ
としては、どの背景キャラクタを後述のVRAMエリアの縦
横のどのアドレスに書込みかつそれに対応する画面上の
所望の位置（座標）に表示すべきかを指定するために、
背景画の各アドレスに対応する背景キャラクタコードで
指定される。 RAM4は、上記CPU2のワークエリアとして用いられる。
キーボード５は、プレイヤが動画キャラクタを制御する
ための情報を入力するものである。 さらに、CPU2には、アドレスバス11、データバス12及
びコントロールバス13を介して、画像処理ユニット１に
含まれるCPUインタフェース回路21が接続される。画像
処理ユニット１には、基準信号発生器６、２つのRAM（7
a、7b）を含むVRAM7、及びRGBモニタまたは標準テレビ
ジョン受像機等のCRTディスプレイ８が接続される。 画像処理ユニット１は、CPU2の制御に基づいて、垂直
帰線期間中または強制転送タイミングにおいて動画及び
背景画の画像データをVRAM7に転送するとともに、VRAM7
に記憶されている動画及び／又は背景画の画像データを
そのまま読出制御しもしくは回転・拡大・縮小の処理を
して得られる画像データを出力し、その画像データをRG
B信号及び／又はNTSCカラー信号に変換して出力するも
のである。 具体的には、画像処理ユニット１はCPUインターフェ
ース21を含み、CPUインターフェース21にはデータバス1
4を介して動画アドレス制御回路22、静止画アドレス制
御回路24、VRAMインタフェース27及び色信号発生回路28
が接続される。動画アドレス制御回路22にはアドレスバ
ス15が接続され、静止画アドレス制御回路24及びVRAMイ
ンタフェース27にはアドレスバス15及びデータバス16が
接続される。アドレスバス15及びデータバス16のそれぞ
れは、２つのVRAM7a、7bのそれぞれに対応するバス15
a、15bとバス16a、16bを含む。そして、データバス16に
は、動画データ処理回路23及び静止画データ処理回路24
が共通接続される。この動画アドレス制御回路22及び動
画データ処理回路23によって動画に関する画像処理が行
われ、静止画アドレス制御回路24及び静止画データ処理
回路25によって背景画に関する画像処理が行われる。動
画データ処理回路23及び静止画データ処理回路25の出力
が優先度制御回路26に与えられる。優先度制御回路26の
出力が色信号発生器28でRGB信号に変換され、直接RGBモ
ニタ８に与えられるとともに、NTSCエンコーダ29でNTSC
カラーテレビ信号に変換されて出力端子43から標準テレ
ビ受像機に出力される。 さらに、画像処理ユニット１は、タイミング信号発生
器30及びHVカウンタ31を含む。このタイミング信号発生
器30は、基準信号発生器６から出力される21.447MHzの
クロックと垂直同期信号及び水平同期信号に基づいて各
種タイミング信号を発生する。HVカウンタ31は、基準信
号発生器６からのクロック、垂直同期信号及び水平同期
信号に基づいて、第２図の表示画像エリア41内の水平方
向及び垂直方向の表示位置のそれぞれを指定するカウン
タデータHc、Vcを計数する。 第２図は各スクリーンサイズにおけるVRAMへの領域設
定の関係を示す図で、第２図（イ）は１画面の場合、第
２図（ロ）は横２画面の場合、第２図（ハ）は縦２画面
の場合、第２図（ニ）は縦横２画面、即ち４画面の場
合、第２図（ホ）は縦横４画面、即ち16画面の場合を示
す。このように、使用するスクリーンサイズ、即ち、画
面数、縦横の並びの設定に対応して第２図のように、画
像表示装置がVRAMアクセスを変更することにより、無駄
なくVRAM7を使用することができる。 VRAM7は、第３図に示すように、それぞれ同一の記憶
容量を有する２個のVRAM7a及び7bから成る。各VRAM7a、
7bは、例えばそれぞれ０から32Kまでのアドレスを有
し、各アドレスに対して８ビットのデータを記憶し得
る。 そして、１キャラクタについて見れば、縦横８×８ド
ットに対応するビット数でありかつ各ドット毎に８ビッ
トの色データを含むため、512ビット（64バイト）の記
憶容量を有し、この１キャラクタ毎にキャラクタコード
が決められる。VRAM7bのエリア52は、第２図のVRAMエリ
アの縦横のます目に対応するバイト数を有し、縦横の座
標で指定されるアドレスに背景画のキャラクタコードを
記憶するスクリーンエリアとして用いられる。 次に、第１図の各部について更に説明する。 CPUインタフェース21は、CPU2の制御に基づいて、垂
直帰線期間中または強制的転送命令中ダイレクトメモリ
アクセスにより背景キャラクタ及び動画キャラクタに関
するデータをVRAMインタフェース27に転送すると同時
に、回転・拡大・縮小のための制御データを静止画アド
レス制御回路24に転送するためのラッチ信号を発生す
る。この背景キャラクタ及び動画キャラクタに関するデ
ータがVRAMインタフェース27によって、VRAM7に予め書
込まれる。 動画アドレス制御回路22は動画属性メモリとインレン
ジ検出回路と動画アドレスデータ発生回路とを含み、そ
の詳細は例えば本願出願人の出願に係る特開昭59−1181
84号で知られている。動画属性メモリには、ある垂直帰
線期間中に、CPU2からCPUインタフェース21及びデータ
バス14を介して128個の動画キャラクタの属性データが
転送されて記憶される。インレンジ検出回路は、１走査
線毎に、動画属性メモリに記憶されているデータのうち
次の水平走査出表示すべきものの検索を行う。動画アド
レスデータ発生回路は、インレンジ検出された属性デー
タのうちＶ反転データが“H"のとき反転を行ったときの
表示エリア41内の位置を示すVRAM7の格納アドレスを発
生してアドレスバス15を介して出力する。一方、Ｖ反転
データが“L"のとき、キャラクタデータの表示エリア41
に対応するVARM7のアドレスをそのままアドレスバス15
を介してVRAM7に出力する。これに応答してVRAM7は、動
画アドレス制御回路22内の動画アドレス発生回路から出
力されたアドレスに対応する、動画キャラクタエリア5
3、54に記憶されている動画の色データ（１ドット当り
４ビット）をデータバス16を介して動画データ処理回路
23に与える。また動画アドレス発生回路は、インレンジ
検出された動画キャラクタの属性データのうちＨ反転デ
ータ（１ビット）と色パレットデータ（３ビット）と優
先度係数データ（２ビット）を、直接に動画データ処理
回路23に与える。 従って、動画データ処理回路23には、VRAM7から読出
された色データと動画アドレス制御回路22から直接与え
られたＨ反転データ、色パレットデータ及び優先係数デ
ータの１ドット当り10ビットのデータが、１走査線の25
6ドットについて順次入力される。 動画データ処理回路23は、水平帰線期間中に入力され
た次の１走査線分のデータを一次記憶した後、そのデー
タに含まれるＨ反転データが“H"のときＨ反転データを
除く１ドット当り９ビットのデータを入力順とは逆の順
序で、一次記憶することによってＨ反転処理を行なう。
一方、この回路23はＨ反転データが“L"のとき、９ビッ
トのデータを入力順序で一次記憶する。一次記憶された
１走査分の動画データは、HVカウンタ31出力のカウント
データHCに基づいて水平走査に同期して優先度制御回路
26に出力する。 静止画アドレス制御回路24は、背景画の通常処理時に
おいて、CPU2から与えられる画面のオフセットデータH
P、VP並びにＨ反転データHF及びＶ反転データVFを含む
制御データと,HVカウンタ31から与えられる画面のカウ
ントデータHc及びVcとに基づいて、背景画のドットに対
応してVRAM7bのスクリーンエリア52に予め記憶されてい
るキャラクタコードの読出しアドレス（16ビット）を算
出し、このアドレスをアドレスバス15bを介してVRAM7b
に与える。 又、静止画アドレス制御回路24はCPU2から与えられる
画面のオフセットデータHp,Vpに基づいて、画面のスク
ロール処理を行った後の背景画の１ドットに対応するキ
ャラクタコードの読出しアドレスを算出する。これと同
時に、静止画アドレス制御回路24はＨ反転データHFが
“H"のときＨ反転処理を行った後の背景画の１ドットに
対応するキャラクタコードの読み出しアドレスを算出
し、Ｖ反転データVFが“H"のとき、Ｖ反転処理を行った
後の背景画の１ドットに対応するキャラクタネームの読
出しアドレスを算出する。ここで、背景画アドレス制御
回路24で算出される16ビットの読出しアドレスデータ
は、上位２ビットが“00"であって、下位14ビットが背
景画の表示位置に対応するキャラクタの位置データxc、
yc（各７ビット）である。 VRAM7bは、背景画アドレス制御回路24から与えられる
アドレスに記憶されたキャラクタコードをデータバス15
bを介して静止画アドレス制御回路24に与える。これに
応じて、静止画アドレス制御回路24は上位ビットの“0
0"と、８ビットのキャラクタコードと、背景画の表示位
置に対応するドットの位置データyd（３ビット）及びxd
（３ビット）から成るアドレスをアドレスバス15を介し
てVRAM7aに与える。VRAM7aは、静止画アドレス制御回路
24から与えられたアドレスに記憶されている８ビットの
色データを読出して、データバス16aを介して静止画デ
ータ処理回路24に与える。これに応じて、静止画データ
回路25は、入力された１ドット当り８ビットの色データ
をラッチした後、HVカウンタ31出力のカウントデータHc
に基づいて８ビットの色データを優先度制御回路26に与
える。 優先度制御回路26は、動画データ処理回路23から入力
される７ビットの動画データと背景画データ処置回路25
から入力される８ビットの背景画データのうち、優先度
データに基づいて優先判定を行ない、動画データまたは
背景画データのうちの優先度の高いものを色信号発生器
28に出力する。例えば、優先度制御回路26は優先度デー
タが“00"の時最上位３ビット“000"と８ビットの色デ
ータからなる背景画データを色信号発生器28に出力し、
優先度データが“01"の時３ビットの色パレットデータ
と４ビットの色データからなる計７ビットの動画データ
を色信号発生器28に出力する。 色信号発生器28は、８ビットのアドレスを有するRAM
にてなる色パレットテーブルを含み、垂直帰腺期間中に
CPU2から与えられる色信号データを色パレットテーブル
に記憶しておく。そして、水平走査期間中における色信
号発生器28は、優先度制御回路26から入力される８ビッ
トの動画データまたは背景画データに基づいて、色パレ
ットテーブルの対応アドレスに記憶されている色信号デ
ータを読み出した後、色信号データを各色５ドットのRG
B信号に変換する。更に、色信号発生器28は、HVカウン
タ31から与えられるカウントデータHc及びVcに同期して
RGB信号をRGBモニタ8aに直接出力すると同時に、NTSCエ
ンコーダ29はRGB信号を各色ごとにデジタル／アナログ
変換した後、NTSCカラーテレビ信号に変換して出力端子
43から標準テレビ8bに出力する。 さて、この発明は、上述したVRAM7の領域をCPU2より
任意に設定できるように構成したことを特徴とするもの
である。即ち、ROM3に書き込まれたプログラムにより任
意に設定するものである。例えば第４図（イ）及び
（ロ）に示すように、BGスクリーンデータ領域、OBJキ
ャラクタデータ領域、BGキャラクタデータ領域をそのプ
ログラムによって最適な設定にするものである。又、複
数の面画のスクリーン等のVRAM7への設定は第５図
（イ）及び（ロ）に示すように行われる。 更に、第６図に示すように、キャラクタ領域を固定エ
リア１、セレクトエリア１〜４に分けることにより、常
に表示する味方のキャラクタは固定エリア１に持ち、ど
んどん変えていきたい敵のキャラクタはセレクトエリア
１からセレクトエリア４に持つことでCPUの負担なく敵
キャラクタとの変更が行える。 領域の設定は下表１のようにセレクトすることで行え
る。 次に第７図及び第８図に従いこの発明の要部を示す静
止画（背景画）アドレス制御回路について説明する。第
７図（イ）及び（ロ）は全体の機能ブロック図、第８図
は要部の具体的回路図である。 スクリーンサイズ発生手段101は、CPU2よりスクリー
ンサイズを書き込むレジスタであり、この実施例におい
ては第８図に示すように４画面に対応するレジスタを備
える。このスクリーンサイズ発生手段101に、CPU2から
のデータ、アドレスデコード／ライト信号及びタイミン
グ信号が入力される。 背景パターンベースアドレス発生手段102は、背景パ
ターン（スクリーン）領域の先頭を示すベースアドレス
をCPU2より書き込むためのレジスタを備える。この実施
例においては第８図に示すように４画面に対応するレジ
スタを備える。この背景パターンベースアドレス発生手
段102に、同じくCPU2からのデータ、アドレスデコード
／ライト信号及びタイミング信号が入力される。 背景パターンＶ−オフセット選択手段103は、背景パ
ターンのＶオフセットデータをCPU2より書き込むための
レジスタを備える。この実施例においては、第８図に示
すように４画面に対応するレジスタを備える。この背景
パターンＶ−オフセット選択手段103に、CPU2およびVRA
M7からのデータ及びタイミング信号等が入力される。 Ｖ方向モザイク制御手段104は、Ｖ方向の色を強制的
に同一色にして、モザイク的な表現をするための回路
で、通常モザイクがかかっていないとき、即ちモザイク
＝１のときは、Ｖカウント値（VC0〜VC7）がそのまま、
Ｖオフセット演算手段106へ入力されるが、モザイクが
かかっているときは、Ｖカウント値をモザイク値だけ保
持する。例えば、モザイク＝３のときには、Ｖオフセッ
ト演算手段106へ入力されるＶカウント値はVC＝00h、00
h、00h、03h、03h、03h、06h06hといった値で変化す
る。Ｖオフセット演算手段106は第８図に示すように、1
0ビットのフルアダーで構成され、Ｖ方向モザイク制御
手段104は、４ビットカウンタ、ラッチするためのフリ
ップフロップ、３ステートバッファ等で構成されてい
る。背景パターンＨ−オフセット選択手段105は、背景
パターンのＨオフセットデータをCPU2より書き込むため
のレジスタ及び３ステートバッファを備える。この実施
例においては、４画面に対応するレジスタを備える。こ
の背景パターンＨ−オフセット選択手段105に、CPU2お
よびVRAM7からのデータ及びタイミング信号等が入力さ
れる。 前記のＶオフセット演算手段106は、背景パターンＶ
−オフセット選択手段103からのＶオフセット値とＶ方
向モザイク制御手段104からのＶカウント値を加算する
回路である。Ｖカウント値はTV画面の走査線のライン数
に相当する。 Ｈオフセット演算手段107は、背景パターンＨ−オフ
セット選択手段105からのＨオフセット値と走査線カウ
ンタからのＨカウント値を加算する回路で、第８図に示
すように７ビットのフルアダーで構成されている。Ｈカ
ウント値はTV画面の走査線のドット数に相当する。 Ｖサイズ選択手段108及びＨサイズ選択手段109は、背
景キャラクタのサイズが８×８ドット、16×16ドットの
２種類からサイズを選択するもので、第８図に示すよう
にセレクタで構成される。 スクリーンサイズ選択手段110は、スクリーンサイズ
発生手段101に与えられた各画面のスクリーンサイズに
合わせてVRAM7のアドレスを選択するものである。これ
ら回路は第８図に示すようにセレクタで構成される。 背景パターンベースアドレス演算手段111は、背景パ
ターンベースアドレス発生手段102からの各画面の背景
パターンベースアドレスをＶオフセット演算手段106、
Ｈオフセット演算手段107、Ｖサイズ選択手段108、Ｈサ
イズ選択手段109及びスクリーンサイズ選択手段110で生
成したパターンアドレスに加える回路であり、第８図に
示すように、６ビットのフルアダーで構成される。この
回路により、背景パターンのVRAM7上の領域が決定され
る。 背景パターンアドレス選択手段112は、Ｖサイズ選択
手段108、Ｈサイズ選択手段109及び背景パターンベース
アドレス演算手段111で生成した背景パターンのVRAMア
ドレスを、各画面の出力すべきタイミングでVRAM7へ出
力する回路であり、第８図に示すように、３ステートバ
ッファ、ナンド回路等で構成される。 背景キャラクタベースアドレス発生手段113は、背景
キャラクタ領域の先頭を示すベースアドレスをCPU2より
書き込むレジスタである。又、複数の画面のベースアド
レスを書き込むレジスタを備える。この実施例では、第
８図に示すように、４つのレジスタを備える。 背景キャラクタネーム選択手段114はVRAM7からのパタ
ーン（ネーム）データを一時記憶するレジスタであり、
第８図に示すように、この実施例においては４つのレジ
スタと４つの３ステートバッファを備える。 背景キャラクタ大サイズフリップ手段115は、キャラ
クタをVRAM7よりリードするとき、キャラクタが16×16
ドットの大サイズの場合、８×８のキャラクタを２回リ
ードすることになるが、その順序を変更する回路であ
る。 背景キャラクタ下位アドレス遅延手段116は、上位ア
ドレスを演算している間、データを保持するレジスタで
あり、第８図に示すようにこの実施例においては、４つ
のレジスタを備える。 背景キャラクタ下位アドレスフリップ手段117は、キ
ャラクタをＶ方向反転する場合にVRAM7をリードする順
番を入れ替える回路である。 背景キャラクタアドレスオフセット演算手段106は、
前記Ｖオフセット演算手段106と共通で使用され、背景
キャラクタネーム選択手段114と背景キャラクタ大サイ
ズフリップ手段115からの大サイズデータを加算する回
路である。 背景キャラクタアドレス色数選択手段118は、キャラ
クタの色を表すデータビットの数により、VRAMアドレス
を選択する回路であり、第８図に示すようにセレクタで
構成される。 キャラクタベースアドレス演算手段111は背景パター
ンベースアドレス演算手段と共通で使用され、背景キャ
ラクタベースアドレスと、背景キャラクタＶサイズ選択
手段106と背景キャラクタアドレス色数選択手段118で生
成されたアドレスの上位を加算することにより、背景キ
ャラクタのVRAM7上の領域を決定する。 背景キャラクタアドレス切替手段112は背景パターン
アドレス切替手段と共通で使用され、背景キャラクタア
ドレス色数選択手段118、キャラクタベースアドレス演
算手段111からの背景キャラクタのVRAMアドレスを各画
面の出力すべきタイミングでVRAM7へ出力する回路であ
る。 第９図はキャラクタ指定方法に関する動画アドレス制
御ブロック図である。この回路は、オブジェクトを処理
する動画処理回路120と、レジスタ121、フルアダー122
及び２個のアンド回路123、124からなり、動画処理回路
120からの出力ob12とCPU2より書き込むベースアドレスb
ase0〜base2及びセレクトse10、se11によりvaa12〜vaa1
5が下表２のように設定される。
ーム機に適用した場合を説明するが、本発明はラスタス
キャン方式等のCRTディスプレイに接続して使用される
ゲーム以外の処理を目的としたパーソナルコンピュータ
等の各種の画像表示装置にも適用できることを予め指摘
しておく。 第１図は本発明の一実施例であるテレビゲーム装置の
ブロック図である。 実施例の説明に先立ち、この実施例が適用されるディ
スプレイを説明する。一般に、テレビゲーム機に適用さ
れるディスプレイは、RGBモニタまたは標準テレビジョ
ン受像機等のラスタスキャン型CRTディスプレイが用い
られる。その１画面は、256×256ドットの画素（ピクセ
ル）に分割される。但し、垂直方向のドット数は、ブラ
ウン官の曲面により上下の数ラインで正確に画像を表示
できない部分があるので、実際にはそのラインを除いた
224ドットが利用される。従って、背景画（及び／又は
動画）の最小単位の１キャラクタが８×８ドットからな
る場合は、１画面で同時に32×28＝896個のキャラクタ
を表示できる。 このテレビゲームは、プレイヤの操作によっては個々
に変化を与えることのできない背景となる背景画（また
は静止画）と、プレイヤの操作またはCPU2の制御により
移動する動画とが独立して制御されるもので、背景画と
動画を合成したビデオ信号をCRTディスプレイ８に出力
して表示する画像処理ユニット１を備える。特に、画像
処理ユニット１が静止画（背景画）アドレス制御回路24
を含み、この回路が背景画（または静止画）を回転及び
／又は拡大縮小処理時において、背景画の画像データが
格納されているVRAM7の読出アドレスを演算処理によっ
て求めて、画像データに変化を加えることなく読出アド
レスを変化させるだけで回転及び／又は拡大縮小処理を
行うことを特徴としている。 第１図において、テレビゲーム機の各種制御を行うた
めのCPU2には、アドレスバス11、データバス12及びコン
トロールバス13を介して、リードオンリメモリ（ROM）
３、RAM4及びキーボード５が接続される。 ROM3はテレビゲーム機の制御のためのプログラムデー
タと該プログラムを実行するために必要なデータとキャ
ラクタデータを記憶するものであり、例えばテレビゲー
ム機に対して着脱自在なカートリッジ（図示せず）に収
納される。このプログラムデータは、どのような種類の
動画キャラクタおよび／または背景キャラクタをどのタ
イミングで画像のどの座標位置に表示させるかを決める
データや、回転・拡大・縮小処理のためのデータ等を含
む。ここで、動画キャラクタデータ（動画属性データ）
としては、１キャラクタにつき、水平位置を指定する水
平位置データ（Hc;8ビット）、垂直位置を指定する垂直
位置データ（Vc;8ビット）、キャラクタの種類を指定す
るキャラクタコード（９ビット）およびカラーパレット
を指定するパレットコード（３ビット）、キャラクタの
上下左右の反転表示を指定する反転コード（２ビッ
ト）、キャラクタのドットサイズを指定するサイズコー
ド（１ビット）および背景画との優先順位を指定する優
先順位データ（２ビット）が含まれる。背景キャタクタ
データとしては、１キャラクタにつき、キャラクタの種
類を指定するキャタクタコード（８ビット）およびキャ
ラクタを構成している画素毎の色データ（８ビット）等
が含まれる。この背景キャラクタを多数組み合わせて表
示することによって背景（静止画）が構成され、動画キ
ャラクタを複数表示することによって動画が構成され、
背景画（静止画）と動画が同じ画面上で合成されて表示
される。但し、１つの背景画を表示させるためのデータ
としては、どの背景キャラクタを後述のVRAMエリアの縦
横のどのアドレスに書込みかつそれに対応する画面上の
所望の位置（座標）に表示すべきかを指定するために、
背景画の各アドレスに対応する背景キャラクタコードで
指定される。 RAM4は、上記CPU2のワークエリアとして用いられる。
キーボード５は、プレイヤが動画キャラクタを制御する
ための情報を入力するものである。 さらに、CPU2には、アドレスバス11、データバス12及
びコントロールバス13を介して、画像処理ユニット１に
含まれるCPUインタフェース回路21が接続される。画像
処理ユニット１には、基準信号発生器６、２つのRAM（7
a、7b）を含むVRAM7、及びRGBモニタまたは標準テレビ
ジョン受像機等のCRTディスプレイ８が接続される。 画像処理ユニット１は、CPU2の制御に基づいて、垂直
帰線期間中または強制転送タイミングにおいて動画及び
背景画の画像データをVRAM7に転送するとともに、VRAM7
に記憶されている動画及び／又は背景画の画像データを
そのまま読出制御しもしくは回転・拡大・縮小の処理を
して得られる画像データを出力し、その画像データをRG
B信号及び／又はNTSCカラー信号に変換して出力するも
のである。 具体的には、画像処理ユニット１はCPUインターフェ
ース21を含み、CPUインターフェース21にはデータバス1
4を介して動画アドレス制御回路22、静止画アドレス制
御回路24、VRAMインタフェース27及び色信号発生回路28
が接続される。動画アドレス制御回路22にはアドレスバ
ス15が接続され、静止画アドレス制御回路24及びVRAMイ
ンタフェース27にはアドレスバス15及びデータバス16が
接続される。アドレスバス15及びデータバス16のそれぞ
れは、２つのVRAM7a、7bのそれぞれに対応するバス15
a、15bとバス16a、16bを含む。そして、データバス16に
は、動画データ処理回路23及び静止画データ処理回路24
が共通接続される。この動画アドレス制御回路22及び動
画データ処理回路23によって動画に関する画像処理が行
われ、静止画アドレス制御回路24及び静止画データ処理
回路25によって背景画に関する画像処理が行われる。動
画データ処理回路23及び静止画データ処理回路25の出力
が優先度制御回路26に与えられる。優先度制御回路26の
出力が色信号発生器28でRGB信号に変換され、直接RGBモ
ニタ８に与えられるとともに、NTSCエンコーダ29でNTSC
カラーテレビ信号に変換されて出力端子43から標準テレ
ビ受像機に出力される。 さらに、画像処理ユニット１は、タイミング信号発生
器30及びHVカウンタ31を含む。このタイミング信号発生
器30は、基準信号発生器６から出力される21.447MHzの
クロックと垂直同期信号及び水平同期信号に基づいて各
種タイミング信号を発生する。HVカウンタ31は、基準信
号発生器６からのクロック、垂直同期信号及び水平同期
信号に基づいて、第２図の表示画像エリア41内の水平方
向及び垂直方向の表示位置のそれぞれを指定するカウン
タデータHc、Vcを計数する。 第２図は各スクリーンサイズにおけるVRAMへの領域設
定の関係を示す図で、第２図（イ）は１画面の場合、第
２図（ロ）は横２画面の場合、第２図（ハ）は縦２画面
の場合、第２図（ニ）は縦横２画面、即ち４画面の場
合、第２図（ホ）は縦横４画面、即ち16画面の場合を示
す。このように、使用するスクリーンサイズ、即ち、画
面数、縦横の並びの設定に対応して第２図のように、画
像表示装置がVRAMアクセスを変更することにより、無駄
なくVRAM7を使用することができる。 VRAM7は、第３図に示すように、それぞれ同一の記憶
容量を有する２個のVRAM7a及び7bから成る。各VRAM7a、
7bは、例えばそれぞれ０から32Kまでのアドレスを有
し、各アドレスに対して８ビットのデータを記憶し得
る。 そして、１キャラクタについて見れば、縦横８×８ド
ットに対応するビット数でありかつ各ドット毎に８ビッ
トの色データを含むため、512ビット（64バイト）の記
憶容量を有し、この１キャラクタ毎にキャラクタコード
が決められる。VRAM7bのエリア52は、第２図のVRAMエリ
アの縦横のます目に対応するバイト数を有し、縦横の座
標で指定されるアドレスに背景画のキャラクタコードを
記憶するスクリーンエリアとして用いられる。 次に、第１図の各部について更に説明する。 CPUインタフェース21は、CPU2の制御に基づいて、垂
直帰線期間中または強制的転送命令中ダイレクトメモリ
アクセスにより背景キャラクタ及び動画キャラクタに関
するデータをVRAMインタフェース27に転送すると同時
に、回転・拡大・縮小のための制御データを静止画アド
レス制御回路24に転送するためのラッチ信号を発生す
る。この背景キャラクタ及び動画キャラクタに関するデ
ータがVRAMインタフェース27によって、VRAM7に予め書
込まれる。 動画アドレス制御回路22は動画属性メモリとインレン
ジ検出回路と動画アドレスデータ発生回路とを含み、そ
の詳細は例えば本願出願人の出願に係る特開昭59−1181
84号で知られている。動画属性メモリには、ある垂直帰
線期間中に、CPU2からCPUインタフェース21及びデータ
バス14を介して128個の動画キャラクタの属性データが
転送されて記憶される。インレンジ検出回路は、１走査
線毎に、動画属性メモリに記憶されているデータのうち
次の水平走査出表示すべきものの検索を行う。動画アド
レスデータ発生回路は、インレンジ検出された属性デー
タのうちＶ反転データが“H"のとき反転を行ったときの
表示エリア41内の位置を示すVRAM7の格納アドレスを発
生してアドレスバス15を介して出力する。一方、Ｖ反転
データが“L"のとき、キャラクタデータの表示エリア41
に対応するVARM7のアドレスをそのままアドレスバス15
を介してVRAM7に出力する。これに応答してVRAM7は、動
画アドレス制御回路22内の動画アドレス発生回路から出
力されたアドレスに対応する、動画キャラクタエリア5
3、54に記憶されている動画の色データ（１ドット当り
４ビット）をデータバス16を介して動画データ処理回路
23に与える。また動画アドレス発生回路は、インレンジ
検出された動画キャラクタの属性データのうちＨ反転デ
ータ（１ビット）と色パレットデータ（３ビット）と優
先度係数データ（２ビット）を、直接に動画データ処理
回路23に与える。 従って、動画データ処理回路23には、VRAM7から読出
された色データと動画アドレス制御回路22から直接与え
られたＨ反転データ、色パレットデータ及び優先係数デ
ータの１ドット当り10ビットのデータが、１走査線の25
6ドットについて順次入力される。 動画データ処理回路23は、水平帰線期間中に入力され
た次の１走査線分のデータを一次記憶した後、そのデー
タに含まれるＨ反転データが“H"のときＨ反転データを
除く１ドット当り９ビットのデータを入力順とは逆の順
序で、一次記憶することによってＨ反転処理を行なう。
一方、この回路23はＨ反転データが“L"のとき、９ビッ
トのデータを入力順序で一次記憶する。一次記憶された
１走査分の動画データは、HVカウンタ31出力のカウント
データHCに基づいて水平走査に同期して優先度制御回路
26に出力する。 静止画アドレス制御回路24は、背景画の通常処理時に
おいて、CPU2から与えられる画面のオフセットデータH
P、VP並びにＨ反転データHF及びＶ反転データVFを含む
制御データと,HVカウンタ31から与えられる画面のカウ
ントデータHc及びVcとに基づいて、背景画のドットに対
応してVRAM7bのスクリーンエリア52に予め記憶されてい
るキャラクタコードの読出しアドレス（16ビット）を算
出し、このアドレスをアドレスバス15bを介してVRAM7b
に与える。 又、静止画アドレス制御回路24はCPU2から与えられる
画面のオフセットデータHp,Vpに基づいて、画面のスク
ロール処理を行った後の背景画の１ドットに対応するキ
ャラクタコードの読出しアドレスを算出する。これと同
時に、静止画アドレス制御回路24はＨ反転データHFが
“H"のときＨ反転処理を行った後の背景画の１ドットに
対応するキャラクタコードの読み出しアドレスを算出
し、Ｖ反転データVFが“H"のとき、Ｖ反転処理を行った
後の背景画の１ドットに対応するキャラクタネームの読
出しアドレスを算出する。ここで、背景画アドレス制御
回路24で算出される16ビットの読出しアドレスデータ
は、上位２ビットが“00"であって、下位14ビットが背
景画の表示位置に対応するキャラクタの位置データxc、
yc（各７ビット）である。 VRAM7bは、背景画アドレス制御回路24から与えられる
アドレスに記憶されたキャラクタコードをデータバス15
bを介して静止画アドレス制御回路24に与える。これに
応じて、静止画アドレス制御回路24は上位ビットの“0
0"と、８ビットのキャラクタコードと、背景画の表示位
置に対応するドットの位置データyd（３ビット）及びxd
（３ビット）から成るアドレスをアドレスバス15を介し
てVRAM7aに与える。VRAM7aは、静止画アドレス制御回路
24から与えられたアドレスに記憶されている８ビットの
色データを読出して、データバス16aを介して静止画デ
ータ処理回路24に与える。これに応じて、静止画データ
回路25は、入力された１ドット当り８ビットの色データ
をラッチした後、HVカウンタ31出力のカウントデータHc
に基づいて８ビットの色データを優先度制御回路26に与
える。 優先度制御回路26は、動画データ処理回路23から入力
される７ビットの動画データと背景画データ処置回路25
から入力される８ビットの背景画データのうち、優先度
データに基づいて優先判定を行ない、動画データまたは
背景画データのうちの優先度の高いものを色信号発生器
28に出力する。例えば、優先度制御回路26は優先度デー
タが“00"の時最上位３ビット“000"と８ビットの色デ
ータからなる背景画データを色信号発生器28に出力し、
優先度データが“01"の時３ビットの色パレットデータ
と４ビットの色データからなる計７ビットの動画データ
を色信号発生器28に出力する。 色信号発生器28は、８ビットのアドレスを有するRAM
にてなる色パレットテーブルを含み、垂直帰腺期間中に
CPU2から与えられる色信号データを色パレットテーブル
に記憶しておく。そして、水平走査期間中における色信
号発生器28は、優先度制御回路26から入力される８ビッ
トの動画データまたは背景画データに基づいて、色パレ
ットテーブルの対応アドレスに記憶されている色信号デ
ータを読み出した後、色信号データを各色５ドットのRG
B信号に変換する。更に、色信号発生器28は、HVカウン
タ31から与えられるカウントデータHc及びVcに同期して
RGB信号をRGBモニタ8aに直接出力すると同時に、NTSCエ
ンコーダ29はRGB信号を各色ごとにデジタル／アナログ
変換した後、NTSCカラーテレビ信号に変換して出力端子
43から標準テレビ8bに出力する。 さて、この発明は、上述したVRAM7の領域をCPU2より
任意に設定できるように構成したことを特徴とするもの
である。即ち、ROM3に書き込まれたプログラムにより任
意に設定するものである。例えば第４図（イ）及び
（ロ）に示すように、BGスクリーンデータ領域、OBJキ
ャラクタデータ領域、BGキャラクタデータ領域をそのプ
ログラムによって最適な設定にするものである。又、複
数の面画のスクリーン等のVRAM7への設定は第５図
（イ）及び（ロ）に示すように行われる。 更に、第６図に示すように、キャラクタ領域を固定エ
リア１、セレクトエリア１〜４に分けることにより、常
に表示する味方のキャラクタは固定エリア１に持ち、ど
んどん変えていきたい敵のキャラクタはセレクトエリア
１からセレクトエリア４に持つことでCPUの負担なく敵
キャラクタとの変更が行える。 領域の設定は下表１のようにセレクトすることで行え
る。 次に第７図及び第８図に従いこの発明の要部を示す静
止画（背景画）アドレス制御回路について説明する。第
７図（イ）及び（ロ）は全体の機能ブロック図、第８図
は要部の具体的回路図である。 スクリーンサイズ発生手段101は、CPU2よりスクリー
ンサイズを書き込むレジスタであり、この実施例におい
ては第８図に示すように４画面に対応するレジスタを備
える。このスクリーンサイズ発生手段101に、CPU2から
のデータ、アドレスデコード／ライト信号及びタイミン
グ信号が入力される。 背景パターンベースアドレス発生手段102は、背景パ
ターン（スクリーン）領域の先頭を示すベースアドレス
をCPU2より書き込むためのレジスタを備える。この実施
例においては第８図に示すように４画面に対応するレジ
スタを備える。この背景パターンベースアドレス発生手
段102に、同じくCPU2からのデータ、アドレスデコード
／ライト信号及びタイミング信号が入力される。 背景パターンＶ−オフセット選択手段103は、背景パ
ターンのＶオフセットデータをCPU2より書き込むための
レジスタを備える。この実施例においては、第８図に示
すように４画面に対応するレジスタを備える。この背景
パターンＶ−オフセット選択手段103に、CPU2およびVRA
M7からのデータ及びタイミング信号等が入力される。 Ｖ方向モザイク制御手段104は、Ｖ方向の色を強制的
に同一色にして、モザイク的な表現をするための回路
で、通常モザイクがかかっていないとき、即ちモザイク
＝１のときは、Ｖカウント値（VC0〜VC7）がそのまま、
Ｖオフセット演算手段106へ入力されるが、モザイクが
かかっているときは、Ｖカウント値をモザイク値だけ保
持する。例えば、モザイク＝３のときには、Ｖオフセッ
ト演算手段106へ入力されるＶカウント値はVC＝00h、00
h、00h、03h、03h、03h、06h06hといった値で変化す
る。Ｖオフセット演算手段106は第８図に示すように、1
0ビットのフルアダーで構成され、Ｖ方向モザイク制御
手段104は、４ビットカウンタ、ラッチするためのフリ
ップフロップ、３ステートバッファ等で構成されてい
る。背景パターンＨ−オフセット選択手段105は、背景
パターンのＨオフセットデータをCPU2より書き込むため
のレジスタ及び３ステートバッファを備える。この実施
例においては、４画面に対応するレジスタを備える。こ
の背景パターンＨ−オフセット選択手段105に、CPU2お
よびVRAM7からのデータ及びタイミング信号等が入力さ
れる。 前記のＶオフセット演算手段106は、背景パターンＶ
−オフセット選択手段103からのＶオフセット値とＶ方
向モザイク制御手段104からのＶカウント値を加算する
回路である。Ｖカウント値はTV画面の走査線のライン数
に相当する。 Ｈオフセット演算手段107は、背景パターンＨ−オフ
セット選択手段105からのＨオフセット値と走査線カウ
ンタからのＨカウント値を加算する回路で、第８図に示
すように７ビットのフルアダーで構成されている。Ｈカ
ウント値はTV画面の走査線のドット数に相当する。 Ｖサイズ選択手段108及びＨサイズ選択手段109は、背
景キャラクタのサイズが８×８ドット、16×16ドットの
２種類からサイズを選択するもので、第８図に示すよう
にセレクタで構成される。 スクリーンサイズ選択手段110は、スクリーンサイズ
発生手段101に与えられた各画面のスクリーンサイズに
合わせてVRAM7のアドレスを選択するものである。これ
ら回路は第８図に示すようにセレクタで構成される。 背景パターンベースアドレス演算手段111は、背景パ
ターンベースアドレス発生手段102からの各画面の背景
パターンベースアドレスをＶオフセット演算手段106、
Ｈオフセット演算手段107、Ｖサイズ選択手段108、Ｈサ
イズ選択手段109及びスクリーンサイズ選択手段110で生
成したパターンアドレスに加える回路であり、第８図に
示すように、６ビットのフルアダーで構成される。この
回路により、背景パターンのVRAM7上の領域が決定され
る。 背景パターンアドレス選択手段112は、Ｖサイズ選択
手段108、Ｈサイズ選択手段109及び背景パターンベース
アドレス演算手段111で生成した背景パターンのVRAMア
ドレスを、各画面の出力すべきタイミングでVRAM7へ出
力する回路であり、第８図に示すように、３ステートバ
ッファ、ナンド回路等で構成される。 背景キャラクタベースアドレス発生手段113は、背景
キャラクタ領域の先頭を示すベースアドレスをCPU2より
書き込むレジスタである。又、複数の画面のベースアド
レスを書き込むレジスタを備える。この実施例では、第
８図に示すように、４つのレジスタを備える。 背景キャラクタネーム選択手段114はVRAM7からのパタ
ーン（ネーム）データを一時記憶するレジスタであり、
第８図に示すように、この実施例においては４つのレジ
スタと４つの３ステートバッファを備える。 背景キャラクタ大サイズフリップ手段115は、キャラ
クタをVRAM7よりリードするとき、キャラクタが16×16
ドットの大サイズの場合、８×８のキャラクタを２回リ
ードすることになるが、その順序を変更する回路であ
る。 背景キャラクタ下位アドレス遅延手段116は、上位ア
ドレスを演算している間、データを保持するレジスタで
あり、第８図に示すようにこの実施例においては、４つ
のレジスタを備える。 背景キャラクタ下位アドレスフリップ手段117は、キ
ャラクタをＶ方向反転する場合にVRAM7をリードする順
番を入れ替える回路である。 背景キャラクタアドレスオフセット演算手段106は、
前記Ｖオフセット演算手段106と共通で使用され、背景
キャラクタネーム選択手段114と背景キャラクタ大サイ
ズフリップ手段115からの大サイズデータを加算する回
路である。 背景キャラクタアドレス色数選択手段118は、キャラ
クタの色を表すデータビットの数により、VRAMアドレス
を選択する回路であり、第８図に示すようにセレクタで
構成される。 キャラクタベースアドレス演算手段111は背景パター
ンベースアドレス演算手段と共通で使用され、背景キャ
ラクタベースアドレスと、背景キャラクタＶサイズ選択
手段106と背景キャラクタアドレス色数選択手段118で生
成されたアドレスの上位を加算することにより、背景キ
ャラクタのVRAM7上の領域を決定する。 背景キャラクタアドレス切替手段112は背景パターン
アドレス切替手段と共通で使用され、背景キャラクタア
ドレス色数選択手段118、キャラクタベースアドレス演
算手段111からの背景キャラクタのVRAMアドレスを各画
面の出力すべきタイミングでVRAM7へ出力する回路であ
る。 第９図はキャラクタ指定方法に関する動画アドレス制
御ブロック図である。この回路は、オブジェクトを処理
する動画処理回路120と、レジスタ121、フルアダー122
及び２個のアンド回路123、124からなり、動画処理回路
120からの出力ob12とCPU2より書き込むベースアドレスb
ase0〜base2及びセレクトse10、se11によりvaa12〜vaa1
5が下表２のように設定される。
以上説明したように、この発明によれば、動画キャラ
クタデータ領域並びに背景キャラクタデータ領域と複数
のキャラクタで構成される背景画面のキャラクタの配置
を定めるスクリーンデータを記憶する背景スクリーンデ
ータ領域を同一のビデオデータメモリにCPUより任意に
設定できることにより、プログラム作成における自由度
が増すと共に、ビデオデータメモリをその動作に最適な
使用ができメモリの有効利用が図れる。
クタデータ領域並びに背景キャラクタデータ領域と複数
のキャラクタで構成される背景画面のキャラクタの配置
を定めるスクリーンデータを記憶する背景スクリーンデ
ータ領域を同一のビデオデータメモリにCPUより任意に
設定できることにより、プログラム作成における自由度
が増すと共に、ビデオデータメモリをその動作に最適な
使用ができメモリの有効利用が図れる。
第１図は本発明の一実施例の全体構成を示すブロック図
である。 第２図（イ）ないし第２図（ホ）は表示画面エリアとVR
AMの記憶エリアとの関係を示す模式図である。 第３図はVRAMのメモリマップを示す模式図である。 第４図（イ）及び第４図（ロ）はVRAMのスクリーン領域
の設定状態を示す模式図である。 第５図（イ）及び第５図（ロ）はVRAMの複数のスクリー
ン領域の設定状態を示す模式図である。 第６図はVRAMの固定エリアとセレクトエリアの設定状態
を示す模式図である。 第７図（イ）及び第７図（ロ）は本発明に用いられるア
ドレス制御回路の全体機能ブロック図、第８図は要部の
具体的回路図である。 第９図は動画アドレス制御ブロック図である。 １……画像処理ユニット、 ２……CPU, ３……ROM, ４……RAM, ７……VRAM。
である。 第２図（イ）ないし第２図（ホ）は表示画面エリアとVR
AMの記憶エリアとの関係を示す模式図である。 第３図はVRAMのメモリマップを示す模式図である。 第４図（イ）及び第４図（ロ）はVRAMのスクリーン領域
の設定状態を示す模式図である。 第５図（イ）及び第５図（ロ）はVRAMの複数のスクリー
ン領域の設定状態を示す模式図である。 第６図はVRAMの固定エリアとセレクトエリアの設定状態
を示す模式図である。 第７図（イ）及び第７図（ロ）は本発明に用いられるア
ドレス制御回路の全体機能ブロック図、第８図は要部の
具体的回路図である。 第９図は動画アドレス制御ブロック図である。 １……画像処理ユニット、 ２……CPU, ３……ROM, ４……RAM, ７……VRAM。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 豊文 東京都大田区中馬込１丁目３番６号 株 式会社リコー内 (72)発明者 向井 琢雄 東京都大田区中馬込１丁目３番６号 株 式会社リコー内 (56)参考文献 特公 平２−7478（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/00 - 5/42 A63F 13/00 G06T 1/60
Claims (4)
- 【請求項１】表示装置に画像信号を出力する画像表示装
置であって、 所定の画像表示のための処理を行い、画像データを転送
するCPU、 前記CPUのワークエリアとして用いられる一時記憶手
段、 複数の画素で構成されるキャラクタの画像データである
キャラクタデータを記憶する動画キャラクタデータ領域
並びに背景キャラクタデータ領域と複数のキャラクタで
構成される背景画面のキャラクタの配置を定めるスクリ
ーンデータを記憶する背景スクリーンデータ領域とを含
むアドレス空間を有し、前記CPUによって転送された動
画キャラクタデータ並びに背景キャラクタデータと背景
スクリーンデータとからなる画像データを一時記憶する
ビデオデータメモリ、 前記表示装置の表示タイミングに応じて前記ビデオデー
タメモリに記憶されている画像データに基づく画像信号
を発生する画像信号発生手段、 前記CPUによって可変設定され、前記動画キャラクタ領
域並びに背景キャラクタデータ領域と前記背景スクリー
ンデータ領域のそれぞれの領域を設定するデータを一時
記憶するレジスタ手段、および 前記レジスタ手段に記憶されたデータに基づき、表示装
置の表示タイミングに応じて前記ビデオデータメモリの
前記動画キャラクタ領域並びに背景キャラクタデータ領
域と背景スクリーンデータ領域のアドレスを算出する演
算手段、を備え、 前記レジスタ手段の領域設定データに基づいて、前記ビ
デオデータメモリの任意の記憶領域に前記動画キャラク
タ領域並びに背景キャラクタデータ領域と前記背景スク
リーンデータ領域を設定可能にしたことを特徴とする画
像表示装置。 - 【請求項２】前記ビデオデータメモリのアドレス空間内
は、複数の背景画面の背景キャラクタデータ領域と背景
スクリーンデータ領域を共有すると共に、両領域を前記
CPUにより任意に設定可能に構成し、前記画像発生手段
は、複数の背景画面を表示する画像信号を発生すること
特徴とする請求項第１に記載の画像表示装置。 - 【請求項３】前記ビデオデータメモリ内に複数の背景ス
クリーンデータ領域を備え、当該複数の背景スクリーン
データ領域を組み合わせて使用することにより、表示装
置の表示画面を越えるスクリーンサイズの背景領域を設
定可能にしたことを特徴とする請求項第１又は第２に記
載の画像表示装置。 - 【請求項４】前記ビデオデータメモリの動画キャラクタ
領域を固定の領域とCPUからの指示により切替可能な領
域とからなる構成にしたことを特徴とする請求項第１に
記載の画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31708990A JP3252359B2 (ja) | 1990-11-20 | 1990-11-20 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31708990A JP3252359B2 (ja) | 1990-11-20 | 1990-11-20 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04186295A JPH04186295A (ja) | 1992-07-03 |
| JP3252359B2 true JP3252359B2 (ja) | 2002-02-04 |
Family
ID=18084311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31708990A Expired - Lifetime JP3252359B2 (ja) | 1990-11-20 | 1990-11-20 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3252359B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008126227A1 (ja) * | 2007-03-29 | 2008-10-23 | Fujitsu Microelectronics Limited | 表示制御装置、情報処理装置、および表示制御プログラム |
-
1990
- 1990-11-20 JP JP31708990A patent/JP3252359B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04186295A (ja) | 1992-07-03 |
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