KR960006527B1 - 화상처리장치 - Google Patents

화상처리장치 Download PDF

Info

Publication number
KR960006527B1
KR960006527B1 KR1019910700337A KR910700337A KR960006527B1 KR 960006527 B1 KR960006527 B1 KR 960006527B1 KR 1019910700337 A KR1019910700337 A KR 1019910700337A KR 910700337 A KR910700337 A KR 910700337A KR 960006527 B1 KR960006527 B1 KR 960006527B1
Authority
KR
South Korea
Prior art keywords
data
mentioned
image
input
position data
Prior art date
Application number
KR1019910700337A
Other languages
English (en)
Other versions
KR920701938A (ko
Inventor
1996년05월17일
미찌따까 미요시
마사히로 오따께
사또시 니시우미
Original Assignee
가부시끼가이샤 리코
히루마 겐지
닌뗀도 가부시끼가이샤
야마우찌 히로시
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=16418397&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR960006527(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 가부시끼가이샤 리코, 히루마 겐지, 닌뗀도 가부시끼가이샤, 야마우찌 히로시 filed Critical 가부시끼가이샤 리코
Publication of KR920701938A publication Critical patent/KR920701938A/ko
Application granted granted Critical
Publication of KR960006527B1 publication Critical patent/KR960006527B1/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T3/00—Geometric image transformations in the plane of the image
    • G06T3/02—Affine transformations
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/391—Resolution modifying circuits, e.g. variable screen formats
    • A—HUMAN NECESSITIES
    • A63—SPORTS; GAMES; AMUSEMENTS
    • A63F—CARD, BOARD, OR ROULETTE GAMES; INDOOR GAMES USING SMALL MOVING PLAYING BODIES; VIDEO GAMES; GAMES NOT OTHERWISE PROVIDED FOR
    • A63F2300/00—Features of games using an electronically generated display having two or more dimensions, e.g. on a television screen, showing representations related to the game
    • A63F2300/60—Methods for processing data by generating or executing the game program
    • A63F2300/66—Methods for processing data by generating or executing the game program for rendering three dimensional images

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Image Processing (AREA)
  • Acyclic And Carbocyclic Compounds In Medicinal Compositions (AREA)
  • Adjustment Of Camera Lenses (AREA)
  • Saccharide Compounds (AREA)
  • Processing Or Creating Images (AREA)
  • Photoreceptors In Electrophotography (AREA)
  • Polarising Elements (AREA)
  • Apparatus For Radiation Diagnosis (AREA)
  • Studio Circuits (AREA)

Abstract

내용 없음.

Description

화상처리장치
본 발명은 동화만이 아니고 배경화(또는 정지화)도 표시가능한 T.V게임장치등에 이용되는 화상처리장치에 관한 것이다.
(종래 기술)
동화를 회전시키는 기술로서는 특공소 55-45225호 및 특개소 51-113529호(대응 USP4,026,555호)가 있다.
한편 배경화를 회전시키는 기술로서는 제17도에 나타낸 회로가 알려져 있다.
제14도에 있어서, 화상처리유니트(101)에는 랜덤액세스메모리(이하「램」이라 한다)에서 이루어지는 비디오램(이하「VRAM」이라 한다)(102)이 접속됨과 동시에 CPU(103)가 접속된다.
CPU(103)에는 배경화와 동화의 화상데이터와 함께 이 화상데이터를 표시제어하기 위한 제어데이터를 기억한 주메모리(104)가 접속된다
주메모리(104)에 기억된 화상데이터는 화상처리유니트(101)를 통하여 VRAM(102)으로 전송된다.
CPU(103)에서의 제어데이터에 기인하여 화상처리유니트(101)가 VRAM(102)에서 적당 데이터를 판독해서 비디오신호로써 디스플레이장치(105)에 출력하여 해당 데이터의 화상을 표시시킨다.
또한 VRAM(102)의 어드레스는 디스플레이장치(105)에 표시되는 화상의 수평방향위치와 수직방향위치에 대응하고, VRAM(102)의 각 어드레스에 상기 동화 또는 배경화(경우에 따라서는 이에 덧붙여서 동화)의 화상데이터가 격납된다.
상기 종래 비디오게임장치에 있어서, 소정의 배경화를 회전 또는 확대축소시켜서 디스플레이장치(105)에 표시시키는 경우 비디오신호의 수직귀선 기간중에 있어서 VRAM(102)에 격납된 원래의 배경화의 화상데이터인 표시화면의 수평방향위치(이하「수평위치」)와 수직방향위치(이하「수직위치」)에 기인하여, CPU(103)가 해당 배경화를 회전 또는 확대축소시킨 경우의 수평위치 및 수직위치의 각각을 계산하고, 원래의 배경화의 화상데이터를 계산된 수평위치 및 수직위치에 대응하는 VRAM(102)의 어드레스에 기입한다.
그후 화상처리유니트(101)가 수평주사 기간중에 VRAM(102)에 기입된 데이터를 순차 비디오신호로 변환해서 디스플레이장치(105)에 출력한다.
한편 배경화를 확대축소하는 기술로서는 특개소 60-172088호(대응 USP 4754270호)가 있다.
그러나 특공소 55-45225호 또는 특개소 51-113529호의 기술은 배경화의 회전에는 사용할 수 없다.
또 제17도에 나타낸 종래 기술은 배경화를 회전 또는 확대축소시키는 경우 CPU(103)가 회전 또는 확대축소시켰을 때의 수평위치 및 수직위치를 계산할 될요가 있기 때문에 CPU(103)의 효율이 저하해서 CPU(103)가 다른 화상처리를 실시할 수 없고, 배경화의 회전 또는 확대축소의 처리가 비교적 긴 시간을 요하는 문제점이 있었다.
또 전술한 바와같이 배경화는 회전 또는 확대축소처리를 실시하는 경우 VRAM(102)에 격납된 배경화의 화상데이터를 바꿔쓰고 있기 때문에 회전 또는 확대축소처리전인 원래의 배경화의 화상데이터를 보존할 수 없다.
따라서 예를들어 원래의 배경화를 30번씩 반복하여 회동시켜서, 결과적으로 원래의 배경화를 계 360도만회전(1회전)시켰을 때 각 회동시의 계산오차가 누적되어 원래의 배경화와 다른 좌표위치에 표시됨과 동시에 배경화의 형상이 원래의 형상과는 다른 도면형상으로서 표시되게 된다.
즉 전술한 바와같이 원래의 배경화를 보존할 수 없기 때문에 원래의 정확한 위치에 원래의 배경화와 동일한 형상으로 표시할 수 없는 문제점이 있었다.
또한 특개소 60-172088호의 기술은 배경화를 회전시키면서 확대축소할 수 없고, 게다가 회전처리와 확대축소처리를 공통의 회로에 실현할 수 없는 문제점이 있었다.
(발명의 개요)
그러므로 본 발명의 주목적은 회전전과 후에도 원래의 배경화상이 변형하는 일없이 완전히 동일한 형상의 배경화상을 표시할 수 있는 화상처리장치를 제공하는 것이다.
본 발명의 다른 목적은 배경화상의 회전 및/또는 확대축소의 처리를 CPU의 부담없이 비교적 고속으로 실행할 수 있고, 윈래의 화상이 변형하는 일없이 재현할 수 있는 화상처리장치를 제공하는 것이다.
본 발명의 또다른 목적은 배경화상을 회전시키면서 동시에 확대축소처리를 실현할 수 있는 화상처리장치를 제공하는 것이다.
본 발명은 회전처리전의 배경화상의 표시위치에 대응하는 어드레스에 배경화상의 화상데이터를 격납하는 기억수단과, 회전처리의 제어데이터에 기인하여 배경화상의 회전처리를 실시했을 때의 배경화상의 표시위치에 대응하는 기억수단의 어드레스를 연산하는 연산수단과, 연산수단에 의해 연산된 기억수단의 어드레스에 격납되어 있는 화상데이터를 판독하는 판독수단과, 판독수단에 의해 판독된 화상데이터에 기인하여 영상신호를 발생하는 영상신호발생수단을 구비한 것을 특징으로 한다.
다른 발명은 회전 및 확대축소 처리전의 배경화상의 표시위치에 대응하는 어드레스에 배경화상인 화상데이터를 격납하는 기억수단과, 회전 및 확대축소처리의 제어데이터에 기인하여 배경화상에 대한 회전처리 및 확대축소처리중 적어도 어느쪽인가 하나의 처리를 실시했을 때의 배경화상의 표시위치에 대응하는 상기 기억수단의 어드레스를 연산하는 연산수단과, 상기 연산수단에 의해 연산된 상기 기억수단의 어드레스에 격납되어 있는 화상데이터를 판독하는 판독수단과, 상기 판독수단에 의해 판독된 화상데이터에 기인하여 영상신호를 발생하는 영상신호발생수단을 구비한 것을 특징으로 한다.
이상과 같이 구성함에 따라 화상에 대한 회전(및/또는 확대축소)처리전에 있어서, 기억수단이 회전(및/또는 확대축소)처리전의 화상의 표시위치에 대응하는 어드레스에 화상인 화상데이터를 격납한다.
다음에 화상에 대한 회전(및/또는 확대축소)처리에 있어서, 연산수단이 회전(및/또는 확대축소)처리의 제어데이터에 기인하여 화상에 대한 회전(및/또는 확대축소)처리를 실시했을 때의 화상의 표시위치에 대응하는 기억수단의 어드레스를 연산한 후, 판독수단이 연산수단에 연산된 기억수단의 어드레스에 격납되어 있는화상데이터를 판독하고, 영상신호발생수단이 판독수단에 의해 판독된 화상데이터에 기인하여 영상신호를 발생한다.
이에 따라 기억수단에 의해 격납된 화상데이터의 화상에 대한 회전처리(및/또는 확대축소)중 적어도 어느쪽인가 하나의 처리를 실시했을 때의 영상신호를 얻을 수 있다
본 발명에 의하면 회전전과 회전후에서 원래의 배경화상이 변형하는 일없이 완전히 동일한 형상의 배경화상을 표시할 수 있다.
또 배경화상의 회전 및/또는 확대축소처리를 CPU의 부담없이 고속으로 실현할 수 있고 원래의 화상의 변형도 발생하지 않는다.
본 발명의 전술한 목적 및 그외의 목적, 특징, 국면 및 잇점은 첨부도면에 관련해서 실시되는 이하 실시예의 상세한 설명에서 한층 확실하게 될 것이다.
(발명을 실시하기 위한 최량의 형태)
이하 실시예에서는 본 발명의 화상처리장치를 비디오게임기에 적용한 경우를 설명하지만, 본 발명은 래스터스캔방식등의 CRT 디스플레이에 접속해서 사용되는 게임이외의 처리도 목적으로 한 퍼스널컴퓨터등의 각종 화상처리장치에도 적용할 수 있는 것을 미리 지적해 둔다.
제1도는 본 발명의 한 실시예인 T.V게임장치의 블록도이다.
실시예의 설명에 앞서 본 실시예가 적용되는 디스플레이를 설명한다.
일반적으로 T.V게임기에 적용되는 디스플레이는 RGB 모니터 또는 표준 T.V수상기등의 래스터스캔형CRT 디스플레이가 이용된다.
그 한 화면은 256×256도트의 화소(픽셀)로 분할된다.
다만 수직방향의 도트수는 브라운관의 곡면에 의해 상하의 수라인으로 정확하게 화상을 표시할 수 없는 부분이 있기 때문에 실제로는 그 라인을 제외한 224도트가 이용된다.
따라서 배경화(및/또는 동화)의 최소단위인 1캐랙터가 8×8도트로 이루어지는 경우는 한 화면으로 동시에 32×28=896개의 캐랙터를 표시할 수 있다.
이 T.V게임은 플레이어의 조작에 의해서는 개개에 변화를 줄 수 없는 배경이 되는 배경화(또는 정지화)와, 플레이어의 조작 또는 CPU(2)의 제어에 의해 이동하는 동화가 독립해서 제어되는 것으로 배경화와 동화를 합성한 비디오신호를 CRT 디스플레이(8)에 출력해서 표시하는 화상처리유니트(1)를 구비한다.
특히 화상처리유니트(1)가 배경화 어드레스 제어회로(24)를 포함하고, 이 회로가 배경화를 회전 및/또는 확대축소 처리시에 있어서 배경화의 화상데이터가 격납되어 있는 VRAM(7)의 판독어드레스를 연산처리에 의해 구하고, 화상데이터에 변화를 가하는 일없이 판독어드레스를 변화시키는 것만으로 회전 및/또는 확대축소처리를 실시하는 것을 특징으로 하고 있다.
제1도에 있어서 T.V게임기의 각종 제어를 실시하기 위한 CPU(2)에는 어드레스버스(11), 데이터버스(12) 및 콘트롤버스(13)를 통해서 판독전용 메모리(롬 ; ROM)(3), 램(RAM)(4) 및 키보드(4)가 접속된다.
롬(3)은 T.V게임기의 제어를 위한 프토그램데이터와 해당 프로그램을 실행하기 위해 될요한 데이터와 캐랙터데이터를 기억하는 것이고, 예를들어 T.V게임기에 대하여 착탈 자유로운 카트릿지(도시하지 않음)에 수납된다.
이 프로그램데이터는 어떠한 종류의 이동캐랙터 및/또는 배경캐랙터를 어떤 타이밍에서 화면의 어떤 좌표위치에 표시시키는가를 정하는 데이터와, 회전·확대·축소처리를 위한 데이터등을 포함한다.
여기에서 이동캐랙터데이터(동화속성데이터(Hc ; 8비트), 수직위치를 지정하는 수직위치데이터(Vc ; 8비트), 캐랙터의 종류를 지정하는 캐랙터코드(9비트) 및 칼라 팔레트(palette)를 지정하는 팔레트코드(3비트), 캐랙터의 상하좌우의 반전표시를 지정하는 반전코드(2비트), 캐랙터의 도트사이즈를 지정하는 사이즈코드(1비트) 및 배경화와의 우선순위를 지정하는 우선순위데이터(2비트)가 포함된다.
배경캐랙터데이터로서는 한 캐랙터에 대해 캐랙터의 종류를 지정하는 캐랙터코드(8비트) 및 캐랙터를 구성하고 있는 화소마다의 색데이터(8비트)등이 포함된다.
이 배경캐랙터를 다수 구성하여 표시함에 따라 배경화(정지화)가 구성되고, 이동캐랙터를 복수 표시함에 따라 동화가 구성되고, 배경화와 동화가 같은 화면상에서 합성되어 표시된다.
다만 하나의 배경화를 표시시키기 위한 데이터로서는 어떤 배경캐랙터를 후술하는 VRAM영역(40)의 가로세로의 어떤 어드레스에 기입하는 동시에, 따라서 그것에 대응하는 화면상의 소정위치(좌포)에 표시해야 하는가를 지정하기 위해 배경화의 각 어드레스에 대응하는 배경캐랙터코드로 지정된다.
램(4)은 상기 CPU(2)의 제작영역으로서 이용된다.
키보드(4)는 플레이어가 이동캐랙터를 제어하기 위한 정보를 입력하는 것이다.
또한 CPU(2)에는 어드레스버스(11), 데이터버스(12) 및 콘트롤버스(13)를 통해서 화상처리유니트(1)에 포함되는 CPU 인터페이스회로(21)가 접속된다.
화상처리유니트(1)에는 기준신호 발생기(6), 두개의 램(7a)(7b)을 포함하는 VRAM(7) 및 RGB 모니터(8a), 또는 기준 T.V수상기(8b)등의 CRT 디스플레이(8)가 접속된다.
화상처리유니트(1)는 CPU(2)의 제어에 기인하여 수직귀선(歸線)기간중 또는 강제전송타이밍에 있어서, 동화 및 배경화의 화상데이터를 VRAM(7)에 전송함과 함께 VRAM(7)에 기억되어 있는 동화 및/또는 배경화의 화상데이터를 그대로 판독제어하고, 혹은 본 발명의 특징이 되는 회전·확대·축소의 처리를 해서 얻어지는 화상데이터를 출력해서 그 화상데이터를 RGB 신호 및/또는 NTSC 칼라신호로 변환해서 출력하는 것이다.
구체적으로는 화상처리유니트(1)는 CPU 인더페이스(21)를 포함하고, CPU 인터페이스(21)에는 데이터버스(14)를 통해서 동화 어드레스 제어회로(22), 배경화 어드레스 제어회로(23), VRAM 인터페이스(27) 및색신호발생회로(28) 가 접속된다.
동화 어드레스 제어회로(22)에는 어드레스(15)가 접속되고, 배경화 어드레스 제어회로(23) 및 VRAM 인터페이스(27)에는 어드레스버스(15) 및 데이터버스(16)가 접속된다.
어드레스버스(15) 및 데이터버스(16)의 각각은 두개의 VRAM(7a)(7b)의 각각에 대응하는 버스(15a)(15b)와 버스(16a)(16b)를 포함한다.
그리고 데이터버스(16)에는 동화 데이터 처리회로(23) 및 배경화 데이터 처리회로(24)가 공통 접속된다.
이 동화 어드레스 제어회로(22) 및 동화 데이터 처리회로(23)에 의해 동화에 관한 화상처리가 실시되고, 배경화 어드레스 제어회로(23) 및 배경화 데이터 처리회로(24)에 의해 배경화에 관한 화상처리가 실시된다.
동화 데이터 처리회로(23) 및 배경화 데이터 처리회로(24)의 출력이 우선도 제어회로(26)에 주어진다.
우선도 제어회로(26)의 출력이 색신호발생기(28)에서 RGB 신호로 변환되고, 직접 RGB 모니터(8a)에 주어짐과 동시에 NTSC 인코우더(encoder)(29)에서 NTSC 칼라 T,V신호로 변환되어 출력단자(9)에서 표준T.V수상기(8b)로 출력된다.
또한 화상처리유니트(1)는 타이밍 신호발생기(30) 및 HV 카운터(31)를 포함한다.
이 타이밍 신호발생기(30)는 기준신호발생기(6)에서 출력되는 21,447MHz의 클럭과 수직동기신호 및 수평동기신호에 기인하여 각종 타이밍신호를 발생한다.
HV 카운터(31)는 기준신호발생기(6)에서의 클럭, 수직동기신호 및 수평동기신호에 기인하여 제2도의 표시화상영역(51)내의 수평방향 및 수직방향의 표시위치의 각각을 지정하는 카운터데이터 Hc,Vc를 계수한다.
제2도는 CRT의 표시화면영역과 VRAM(7)의 배경화 기억영역의 관계를 나타내는 도면이다.
CRT 디스플레이(8)의 표시화면영역(41)은 예를들어 수평(횡 ; x)방향으로 32문자, 수직(종 ; y)방향으로 28문자의 장방형으로 구성된다.
한편 배경화 기억가능영역(이하「VRAM영역」이라고 한다)(40)이 화면을 축소표시할 때 화면에 보이지않는 부분에도 배경화의 화상데이터를 지니고 있지 않으면, 현재 보이고 있는 배경화 이외의 부분이 검게 표시되어 아무 배경이 없는 화면이 된다.
또 배경화면 전체를 상하로 스크롤시켜서 표시하는 경우에는 배경화상데이터를 리얼타임으로 바꿔쓰고 있어서는 매끄러운 스크롤을 실현할 수 없다.
그래서 VRAM영역(40)은 종횡으로 표시화면영역(41)의 수배의 영역이 필요하게 된다.
실시예에서는 VRAM영역(40)이 각각 7비트의 어드레스데이터에서 수평위치와 수직위치를 지정할 수 있도록 X방향 및 Y방향의 어느쪽도 128문자(128×128=16384개)의 기억영역을 갖는다.
그리고 x와 y방향의 각각의 좌표데이터에서 지정되는 어드레스에 표시해야 하는 배경문자코드가 기입된다.
여기에서 VRAM영역(50)의 원점은 도면의 왼쪽 상단부로 정해서 x=0 및 y=0으로 표시하고, 해당 VRAM영역(50)상의 어떤 도트의 표시위치를 P(x,y)로 나타낸다.
또 표시화면영역(51)의 왼쪽 상단부의 위치(53)를 나타내기 위해 원점에서의 x방향 및 y방향의 거리(이하 오프세트라 한다)를 각각 Hp 및 Vp로 한다.
또한 x 및 y좌표를 지정하는 어드레스데이터의 각각은 제3도에 나타낸 바와같이 VRAM영역(50)내의 문자의 위치를 나타내는 xc, yc(각 7비트)와, 1문자(52)내의 도트의 위치를 나타내는 xd, yd(각 3비트)로 나타내는 것으로 한다.
VRAM(7)은 제4도에 나타낸 바와같이 각각 동일한 기억용량을 갖는 2개의 VRAM(7a)(7b)으로 이루어진다.
각 VRAM(7a)(7b)은 예를들어 각각 0에서 32k까지의 어드레스를 갖고, 각 어드레스에 대하여 비트의 데이터를 기억할 수 있다.
그리고 VRAM(7a)(7b)은 각각 16k마다의 영역(51)(52)의 배경화에 관한 데이터를 기억하기 위해 이용되고, 어드레스 16k＋1에서 32k까지의 영역(53)(54)이 동화에 관한 데이터(즉 VRAM영역(40)에서 같은 배경화가 기억되어 있는 기간중에 표시해야 하는 다수의 이동문자데이터)를 기억하기 위해 이용된다.
구체적으로는 VRAM(7a)의 영역(51)은 최대 256개의 배경문자의 색데이터를 기억하는 캐랙터영역으로서 이용된다.
1문자에 대하여 보면 제5도에 나타낸 바와같이 종횡 8×8도트에 대응하는 비트수인 동시에 각 도트마다에 8비트의 색데이터를 포함하기 때문에 512비트(64바이트)의 기억용량을 갖고, 이 1문자마다에 문자코드가 결정된다.
VRAM(7b)의 영역(52)은 제2도의 VRAM영역(40)의 종횡 128×128개의 눈에 대응하는 바이트수를 갖고, 종횡의 좌표로 지정되는 어드레스에 배경화의 문자코드를 기억하는 스크린영역으로서 이용된다.
이 영역(51)(52)에 기입되는 데이터의 포맷의 한 예가 6도에 나타내어진다.
다음에 제1도 내지 제 6 도를 참조해서 제 1도의 각 부의 작용을 설명한다.
CPU 인터페이스(21)는 CPU(2)의 제어에 기인하여 수직귀선기간중 또는 강제적 전송명령중 다이렉토 메모리 액세스(DMA)에 의해 배경캐랙터 및 이동캐랙더에 관한 데이터를 VRAM 인터페이스(27)에 전송함과 동시에, 회전·확대·축소를 위한 제어데이터를 배경화 어드레스 제어회로(24)에 전송하기 위한 래치신호 LA1∼LA4, LA11, LA12, LA14 및 LA15를 발생한다.
이 배경캐랙터 및 이동캐랙터에 관한 데이터가 VRAM 인터페이스(27)에 의해 VRAM(7)에 미리 기입된다.
동화 어드레스 제어회로(22)는 동화속성메모리와 인레인지(inrange) 검출회로와 동화 어드레스데이터 발생회로를 포함하고, 그 상세한 것은 예를들어 본원 출원인의 출원에 관계되는 특개소 59-118184호로 알려져 있다.
동화속성메모리에는 어떤 수직귀선기간중에 CPU(2)에서 CPU 인터페이스(21) 및 데이터버스(14)를 통하여 128개의 이동캐랙터의 속성데이터가 전송되고 기억된다.
인레인지 검출회로는 1주사선마다 동화속성메모리에 기억되어 있는 데이터중 다음의 수평주사로 표시해야하는 검색을 실시한다.
동화 어드레스데이터 발생회로는 인레인지 검출된 속성데이터중 V반전데이터가 “H”일 때, 반전을 실시했을 때의 표시영역(41)내의 위치를 나타내는 VRAM(7)의 격납어드레스를 발생해서 어드레스버스(15)를 통하여 출력된다.
한편 V반전데이터가 “L”인 때 캐랙터데이터의 표시영역(41)에 대응하는 VRAM(7)의 어드레스를 그대로 어드레스(15)를 통해서 VRAM(7)으로 출력한다.
이에 응답하여 VRAM(7)은 동화 어드레스 제어회로(22)내의 동화 어드레스 발생회로에서 출력된 어드레스에 대응하는 동화캐랙터영역(53)(44)에 기억되어 있는 동화의 색데이터(1도트당 4비트)를 데이터버스(16)를 통하여 동화 데이터 처리회로(23)에 준다.
또 동화 어드레스 발생회로는 인레인지 검출된 이동캐랙터의 속성데이터중 H반전데이터(1비트)와 색팔레트데이터(3비트)와 우선도계수데이터(2비트)를 직접적으로 동화 데이터 처리회로(23)에 준다.
따라서 동화 데이터 처리회로(23)에는 VRAM(7)에서 판독된 색데이터와 동화 어드레스 제어회로(22)에서 직접 주어진 H반전데이터, 색팔레트데이터 및 우선도계수데이터의 1도트당 10비트의 데이터가 1주사선의 256도트에 대하여 순차 입력된다.
동화 데이터 처리회로(23)는 수평귀선기간중에 입력된 다음의 1주사성분의 데이터를 일시 기억한 후, 그 데이터에 포함되는 H반전데이터가“L”인 때 H반전데이터를 제외하고 1도트당 9비트의 데이터를 입력순서와는 반대의 순서로 일시 기억함에 따라 H반전처리를 실시한다.
한편 이 회로(23)는 H반전데이터가“L”인 때 9버트의 데이터를 입력순서로 일시 기억한다.
일시 기억된 1주사선분의 동화 데이터는 HV카운터(31)출력의 카운트데이터(Hc)에 기인하여 수평주사에 동기해서 우선도 제어회로(26)에 출력한다.
배경화 어드레스 제어회로(24)는 배경화의 통상처리시에 있어서 CPU(2)에서 얻어지는 화면의 오프세트데이터(Hp)(Vp), H반전데이터(HF) 및 V반전데이터(VF)를 포함하는 제어데이터와, HV카운터(31)에서 얻어지는 카운트데이터(Hc)(Vc)에 기인하여 배경화의 도트에 대응해서 VRAM(7b)의 스크린영역(52)에 미리 기억되어 있는 캐랙터코드의 판독어드레스(16비트)를 산출하고, 배경화 어드레스 제어회로(24)는 배경화의 회전 및 확대축소 처리시에 있어서 CPU(2)에서 얻어지는 화면의 오프세트데이터(Hp)(Vp), H반전데이터(HF), V반전데이터(VF), 회전 및 확대축소시의 처리정수(A,B,C,D)를 포함하는 파라이터와, HV카운터(31)에서 얻어지는 카운트데이터(Hc)(Vc)에 기인하여 회전 및 확대축소시의 배경화의 도트에 대응하는 캐랙터코드의 판독어드레스를 산출하고 해당 어드레스를 VRAM(7b)에 준다.
이 회전·확대·축소를 위한 연산처리의 원리는 후술한 제7도를 참조하여 설명한다.
또한 배경화 어드레스 제어회로(24)는 CPU(2)에서 얻어지는 화면의 오프세트데이터(Hp)(Vp)에 기인하여 화면의 스크롤처리를 실시한 후, 배경화의 1도토에 대응하는 캐랙터코드의 판독어드레스를 산출한다.
이와 동시에 배경화 어드레스 제어회로(24)는 H반전데이터(HF)가“H”인 때 H반전처리를 실시한 후, 배경화의 1도트에 대응하는 캐랙터코드의 판독어드레스를 산출하고, V반전데이터(VF)가“H”인 때 V반전처리를 실시한 후, 배경화의 1도트에 대응하는 캐랙터이름의 판독어드레스를 산출한다.
여기에서 배경화 어드레스 제어회로(24)에서 연산되는 16비트의 판독어드레스데이터는 제6도에 나타낸바와같이 상위 2비트가 “00”이고, 하위 14비트가 배경화의 표시위치에 대응하는 캐랙터의 위치데이터(xc)(yc)(각 7비트)이다.
VRAM(7b)은 배경화 어드레스 제어회로(24)에서 주어지는 어드레스에 기억된 캐랙터코드를 데이터버스(15b)를 통하여 배경화 어드레스 제어회로(24)에 준다.
이에 따라 배경화 어드레스 제어회로(24)는 상위 2비트의“00”과, 8비트의 캐랙터코드와, 배경화의 표시위치에 대응하는 도트의 위치데이터(yd)(3비트) 및 (xd)(3비트)에서 이루어지는 어드레스를 어드레스버스(15a)를 통하여 VRAM(7a)에 준다.
VRAM(7a)은 배경화 어드레스 제어회로(24)에서 얻어진 어드레스에 기억되어 있는 8비트의 색데이터를 판독하고 데이터버스(42a)를 통하여 배경화 데이터 처리회로(25)에 준다.
이에 따라 배경화 데이터 처리회로(25)는 입력된 1도트당 8비트의 색데이터를 래치한 후, HV카운터(31)출력의 카운트데이터(Hc)에 기인하여 8비트의 색데이터를 우선도 제어회로(26)에 준다.
우선도 제어회로(26)는 동화 데이터처리회로(23)에서 입력되는 7비트의 동화 데이터와, 배경화 데이터 처리회로(25)에서 입력되는 8비트의 배경화 데이터중 우선도데이터에 기인하여 우선판정을 실시하고, 동화 데이터 또는 배경화 데이터중 우선도가 높은 것을 신호발생기(28)에 출력한다.
예를들어 우선도 제어회로(26)는 우선도데이터가“00”인 때 최상위 3비트“000”과 8비트의 색데이터에서이루어지는 배경화 데이터를 색신호발생기(28)에 출력한다.
색신호발생기(28)는 8비트의 어드레스를 갖는 램으로 이루어지는 색팔레트테이블을 포함하고, 수직귀선기간중에 CPU(2)에서 얻어지는 색신호데이터를 색팔레트테이블에 기억해 둔다.
그리고 수평주사기간중에 있어서의 색신호발생기(28)는 우선도 제어회로(26)에 입력되는 8비트의 동화 데이터 또는 배경화 데이터에 기인하여 색팔레트테이블의 대응어드레스에 기억되어 있는 색신호데이터를 판독한 후, 색신호데이터를 각 색 5비트의 RGB 모니터(8a)로 변환한다.
또한 색신호발생기(28)는 HV 카운터(31)에서 얻어지는 카운트데이터(Hc)(Vc)에 동기해서 RGB 신호를RGB 모니터(8a)에 직접 출력함과 동시에 NTSC 인코우더(29)에 출력한다.
NTSC 인코우더(29)는 RGB 신호를 각 색마다 디지털/아날로그변환한 후 NTSC 칼라 T.V신호로 변환해서 출력단자(9)에서 표준 T.V(8b)에 출력한다.
제7도는 배경화 어드레스 제어회로(24)가 배경화의 회전 및 확대축소처리를 실시하는 경우의 원리를 설명하기 위한 도면이다.
도면에 있어서 CRT 디스플레이(8)의 화면상의 수평방향의 도트단위의 좌표를 x로 하고 수직방향의 도트단위의 좌표를 y로 한다.
다만 y방향은 제2도의 경우와는 반대로 나타낸다.
배경화 어드레스 제어회로(24)가 회전 및 확대축소처리를 실시하기 전인 원래의 배경화의 좌표를 P(x1)(y1)로 하고, 원래의 배경화를 좌표 R(x0)(y0)을 중심으로 해서 각도 γ[rad]만 회전했을 때의 배경화의 좌표를 Q'(x2') (y2') 로 한다.
또한 좌표 Q'(x2')(y2')를 갖는 배경화를 좌표 R(x0)(y0)을 기준으로 해서 x방향의 확대축소배율(α) 및 y방향의 확대축소배율(β)로 확대 또는 축소한 경우의 배경화의 좌표를 Q(x2,y2)로 하면 각 좌표 P, R, Q간의관계는 (1)식으로 나타내어진다.
여기에서 정수(파라미터) A,B,C 및 D는 (2) 내지 (5)식으로 나타내어진다.
A=1/α cos γ …………………………………………………………………(2)
B=1/α sin γ …………………………………………………………………(3)
C=-1/β sin γ…………………………………………………………………(4)
D=1/β cos γ …………………………………………………………………(5)
배경화의 확대 또는 축소처리를 실시하지 않고 회전처리만을 실시하는 경우에는 α=β=1이다.
따라서 이 경우의 정수 A,B,C 및 D는 (6)식 내지 (9)식으로 나타내어진다.
A=cos γ ………………………………………………………………………(6)
B=sin γ ………………………………………………………………………(7)
C=-sin γ………………………………………………………………………(8)
D=cos γ ………………………………………………………………………(9)
또 배경화의 회전처리를 실시하지 않고 확대 또는 축소처리만을 실시하는 경우에는 γ=0으로 되기 때문에 정수 A,B,C 및 D는 (10)식 내지 (11)식으로 나타내어진다.
A=1/α …………………………………………………………………………(10)
B=C=0 …………………………………………………………………………(11)
D=1/β …………………………………………………………………………(12)
(1)식에 있어서 원래의 배경화의 좌표 P(x1)(y1)는 제2도의 VRAM 영역(40)에 있어서의 전술한 오프세트데이터(Hp)(Vp) 및 VH 카운터(31)에서 출력되는 카운트데이터(Hc)(Vc)를 이용하여 나타내면 (13)식 및 (14)식으로 나타내어진다.
x1=Hp＋Hc ………………………………………………………………………(13)
y1=Vp＋Vc ………………………………………………………………………(14)
따라서 (1)식에 상기 (13)식 및 (14)식을 대입해서 x2및 y2를 전개한 식을 구하면 x2및 y2는 (15) 및 (16)식으로 나타내어진다.
x2=[x0＋(Hp-x0) : A＋(Vp-y0) B＋Vc B]＋Hc A ……………………………(15)
y2=[y0＋(Vp-y0) D＋(Hp-x0) C＋Vc D]＋Hc C ……………………………(16)
상기 (15)식 및 (16)식에 있어서 Hc A 및 Hc C의 항은 화면의 도트단위로 변화하는 항이고, Hc A 및Hc C 이외의 항(즉 [ ]내의 항)은 1주사선에 있어서 불변의 항이다.
따라서 Hc A 및 Hc C의 항은 수평주사기간의 도트단위 계산을 실시할 필요가 있다.
한편 Hc A 및 Hc C 이의의 항은 수평주사기간중에 계산할 필요성이 없고, 오히려 수평주사의 도트단위의 극단시간에 한번에 계산하는 것이 곤란하기 때문에 1주사선의 개시전에 일괄해서 계산(앞처리)해 두기로한다.
그래서 (15)식 및 (16)식의 앞처리해야 하는 일부의 식을 간단한 회로로 계산하기 위해 다음의 (17)식 내지 (24)식과 같이 바꿔놓고 단계적으로 연산하기로 한다.
E1=Hp-x0………………………………………………………………………(17)
E2=Vp-y0………………………………………………………………………(18)
E3=x0＋E1 A ……………………………………………………………………(19)
E4=y0＋E2 D ……………………………………………………………………(20)
E5=E3＋E2 B……………………………………………………………………(21)
E6=E4＋E1 C……………………………………………………………………(22)
E7=E5＋Vc B……………………………………………………………………(23)
E8=E6＋Vc D……………………………………………………………………(24)
제8도는 배경화 어드레스 제어회로(24)의 상세한 회로도이다.
이 배경화 어드레스 제어회로(24)는 상기 (1)식을 이용하여 배경화의 회전 및 확대축소시의 좌표(x2)(y2)를 매트릭스연산에 의하여 구한 후, 이 좌표데이터를 스크린영역(52)의 판독어드레스 및 캐랙터영역(51)의 판독어드레스로서 출력하는 것이다.
구체적으로는 배경화 어드레스 제어회로(24)는 복수의 지연형(D형) 플립플롭에서 이루어지는 레지스터(FF1∼FF23)를 포함한다.
각 레지스터(FF1∼23)는 래치신호가 주어진 타이밍으로 입력단자에 주어진 데이터를 래치하고 그 데이터를 출력단자에 출력한다.
또한 레지스터 (FF13) (FF19)의 각각에는 타이밍 신호발생기(30) 출력의 10.739MHz의 클럭(10MCK)을 반전한 반전클럭이 입력된다.
레지스터(FF18)(FF20)(FF21)(FF22) 및 (FF23)의 각각에는 타이밍 신호발생기(30)에서 출력되는 5.369MHz의 클럭(5MCK)을 반전한 반전클럭이 입력된다.
레지스터(FF1) 내지 (4)의 각각에는, CPU(2)에서 CPU 인터페이스회로(21) 및 데이터버스(40)를 통하여얻어지는 16비트의 정수데이터 A, B, C, D가 대응하는 래치신호(LA1∼LA4)가 주어진 타이밍으로 래치된다.
이 래치데이터가 전환기(SW1)의 입력단자 a, b, c, d에 주어진다.
전환기(SW1)는 타이밍 신호발생기(20) 출력의 XS신호에 기인하여 입력단자 a, b, c, d에 입력되는 래치데이터중 어느쪽인가 하나를 선택해서 곱셈기(MPY)의 입력단자(a)에 출력한다.
HV카운터(31) 출력의 카운트데이터(Hc)가 배타적 OR 회로(XOR1)에 입력된다.
레지스터(FF5)는 HV 카운터(31) 출력의 8비트 카운트데이터(Vc)를 래치하고 배타적 OR 회로(XOR2)에 출력한다
레지스터(FF6) 및 (7)는 각각 CPU(2)에서 얻어지는 1비트의 H반전데이터(HF)와 1비트의 V반전데이터(VF)를 CPU(2)의 머신클럭의 동작개시로 래치하고, H반전데이터(VF)와 각 비트가 동일한 레벨을 갖는 8비트의 데이터를 각각 배타적 OR 회로(XOR1)(XOR2)에 출력한다.
여기에서 배타적 OR 회로(XOR1) 및 (XOR2)를 상세히 설명하면 양자는 각각 8개의 배타적 OR 게이트를 포함한다.
배타적 OR 회로(XOR1)에 포함되는 8개의 배타적 OR 게이트의 각각의 한쪽 입력으로서 카운트데이터(Hc)의 각 비트 데이터가 얻어지고, 각각의 다른쪽 입력으로서 레지스터(FF6)에 대응하는 각 비트 데이터가 얻어진다.
배타적 OR 회로(XOR2)에 포함되는 8개의 배타적 OR 게이트는 각각의 한쪽 입력으로서 카운트데이터(Vc)의 각 비트 데이터가 얻어지고, 각각의 다른쪽 입력으로서 레지스터(FF7)에 대응하는 각 비트 데이터가 얻어진다.
그리고 배타적 OR 회로(XOR1) 또는 (XOR2)에 포함되는 각각의 8개의 배타적 OR 게이트는 각각의 두개의 입력의 배타적 논리화를 구하고, 그 연산결과의 8비트 데이터를 직접적으로 또는 레지스터(FF8)를 통하여 전환기(SW2)의 a입력단자와 b입력단자에 준다.
이 전환기(SW2)는 1l비트의 입력단자를 갖지만 a 및 b입력단자의 상위 3비트가 어스에 접속되어 있다.
또한 전환기(SW2)는 c 및 d입력단자를 포함하고, 이 c 또는 d입력단자에는 레지스터(FF9) 또는 (FF10)에서의 11비트 데이터가 입력된다.
레지스터(FF9)는 곱셈기(ADD)에서 얻어지는 18비트 데이터중의 하위 11비트의 데이터(E1)를 타이밍 신호발생기(30) 출력의 래치신호(LA9)의 동작개시로 래치하고, 그 래치데이터를 전환기(SW2)의 입력단자(c)에준다.
레지스터(FF10)는 곱셈기(ADD)에서 얻어지는 18비트 데이터증의 하위 11비트의 데이터(E2)를 타이밍신호발생기(30) 출력의 래치신호(LA10)의 동작개시로 래치하고, 그 래치데이터를 전환기(SW2)의 입력단자(d)에 준다.
전환기(SW2)는 타이밍 신호발생기(20) 출력의 YS 신호에 기인하여 a, b, c, d 입력단자에 입력되는 데이터중의 어느 쪽인가를 선택해서 곱셈기(MPY)의 입력단자(b)에 준다.
곱셈기(MPY)는 입력단자(a)에 입력되는 데이터 A-D의 어느쪽인가 및 입력단자(b)에 입력되는 데이터 E1, E2, Vc의 어느쪽인가를 곱하여 (19)식-(24)식의 어느쪽인가의 제2항을 구하고, 곱셈결과의 데이터를 레지스터(FF13)를 통하여 전환기(SW3)의 입력단자(c)에 준다.
레지스터(FF11)는 CPU(2)에서 얻어지는 x방향의 오프세트데이터(Hp)(10비트)를 머신클럭의 동작개시로 래치하여 전환기(SW3)의 입력단자(a)에 준다.
또 레지스터(FF12)는 CPU(2)에서 얻어지는 y방향의 오프세트데이터(Vp)(10비트)를 머신클럭의 동작개시로 래치하여 전환기(SW3)의 입력단자(b)에 준다.
전환기(SW3)의 입력단자(a) 및 입력단자(b)의 각각의 상위 6비트 및 하위 2비트는 어스에 접속된다.
또한 전환기(SW3)의 각 입력단자에 입력되는 데이터의 하위 2비트는 소수점 이하의 데이터에 대응한다.
전환기(SW3)는 타이밍 신호발생기(20) 출력의 AS 신호에 기인하여 입력단자 a, b, c에 입력되는 각 데이터중 하나의 데이터를 선택해서 덧셈기(ADD)의 입력단자(a)에 준다.
레지스터(FF14)는 CPU(2)에서 얻어지는 원래의 배경화의 x방향의 위치데이터 x0(데이터버스 (40)의 하위 8비트)를 머신클럭의 동작개시로 래치한 후, 최상위 2비트“00”과 래치데이터의 합계 10비트의 데이터를전환기(SW4)의 입력단자(a)에 준다.
또 레지스터(FF15)는 CPU(2)에서 얻어지는 원래의 배경화의 y방향의 위치데이터(y0)(데이터버스(40)의상기 x0보다도 상위의 2비트)를 머신클럭의 동작개시로 래치한 후, 상위 8비트“0000 0000”와 래치데이터의합계 10비트의 데이터를 전환기(SW4)의 입력단자(b)에 준다.
전환기(SW4)의 입력단자(a) 및 입력단자(b)의 각각의 상위 6비트 및 하위 2비트는 어스에 접속된다.
또한 전환기(SW4)의 각 입력단자에 입력되는 데이터의 하위 2비트는 소수점 이하의 데이터에 대응한다.
레지스터(FF16)는 덧셈기(ADD)출력의 18비트 데이터를 타이밍 신호발생기(30) 출력의 클럭(CK16)의 동작개시로 래치하여 전환기(SW4)의 입력단자(c)에 준다.
또 레지스터(FF17)는 덧셈기(ADD) 출력의 18비트 데이터를 타이밍 신호발생기(30) 출력의 클럭(CK17)의 동작개시로 래치하여 전환기(SW4)의 입력단자(d)에 준다.
전환기(SW4)는 타이밍 신호발생기(20) 출력의 BS 신호에 기인하여 입력단자 a, b, c, d에 입력되는 각데이터중 하나의 18비트 데이터를 배타적 OR 회로(XOR3)에 준다,
배타적 OR 회로(XOR3)는 18개의 배타적 OR 게이트를 포함하고, 각 배타적 OR 게이트의 각각의 한쪽입력으로서 전환기(SW4)의 대응비트 출력이 얻어지고, 다른쪽 입력으로서 타이밍 신호발생기(30) 출력의ADS 신호가 얻어진다.
또 ADS 신호가 있는 1비트가 덧셈기(ADD)의 캐리·인단자에 입력되는 1비트의 ADS 신호가“H”인때 배타적 OR 회로(XOR3)의 각 배타적 OR 게이트의 한쪽 입력단자에 입력되는 ADS 신호는 18비트 전부가“H”인 신호이다.
한편 덧셈기(ADD)의 캐리·인단자에 입력되는 1비트의 ADS 신호가“L”인때 배타적 OR 회로(XOR3)의 각 배타적 OR 게이트의 다른쪽 입력단자에 입력된 데이터의 배타적 논리화의 연산을 실시하고, 연산결과를 덧셈기(ADD)의 입력단자(b)에 준다.
곱셈기(ADD)는 입력단자(a)와 (b)에 입력되는 양 데이터를 더하고, 또한 캐리·인단자에“H”의 ADS신호가 입력되어 있을때만 덧셈결과에 1을 더한다.
그후 덧셈결과중 18비트 데이터가 레지스터(FF16)(FF17)에 저장되고, 하위 11비트 데이터가 레지스터(FF9)(FF10)에 저장되고, 10비트 데이터가 레지스터(FF18)(FF19)에 저장되고, 하위 8비트 데이터가 레지스터(FF21)에 저장된다.
따라서 캐리·인단자에“H”신호가 입력되었을때 배타적 OR 회로(XOR3)와 곱셈기(ADD)의 동작에 따라서 전환기(SW3)의 출력데이터에서 전환기(SW4)의 출력데이터를 빼는 동작이 실시된다.
한편 캐리·인단자에“L”신호가 입력되었을때 배타적 OR 회로(XOR3)에 의한 반전동작 및 덧셈기(ADD)에 의한 1을 더하는 동작이 실시되지 않고, 따라서 전환기(SW3)의 출력데이터와 전환기(SW4)의 출력데이터를 단순히 더하는 동작이 실시된다.
그리고 본 실시예에서는 곱셈기(MPY)와 덧셈기(ADD)가 전환기(SW1-SW4)의 전환에 의해 얻어지는 2데이터(좌표데이터, 정수데이터 또는 직전의 연산결과데이터)의 곱셈동작 또는 덧셈동작을 시분할적으로 반복해서 실행함에 따라 (17)식 내지 (24)식을 순차 연산하고, 최종적으로는 각각 1개의 회로에서 (15)식내지 (16)식의 연산동작을 실시하고 있다.
또한 정수데이터를 바꿈에 따라 공통의 회로에서 회전 및/또는 확대·축소·처리를 달성할 수 있다.
레지스터(FF18)는 입력된 10비트의 데이터를 래치한 후, 상위 7비트의 데이터(yc)를 3스데이트 버퍼 앰프(이하「버퍼 앰프」라 한다)(BA2)를 통하여 어드레스버스(15a)의 상위 3비트째에서 상위 8비트째의 어드레스데이터로서 출력함과 동시에 하위 3비트의 데이터(yd)를 레지스터 (FF22)에 준다.
레지스터(FF19)는 입력된 10비트 데이터(xc)를 레치한후 레지스트(FF20)에 준다.
레지스터(FF20)는 입력된 10비트의 데이터를 래치한후, 상위 7비트 데이터(xc)를 버퍼 앰프(BA3)를 통하여 어드레스버스(15a)의 하위 7비트의 어드레스데이터로서 출력함과 동시에 하위 3비트의 데이터(xd)를 레지스터(FF22)에 준다.
레지스터(FF21)는 VRAM(7b)에서 데이터버스(42b)를 통하여 입력된 8비트의 캐랙터코드를 래치한후, 버퍼 앰프(BA5)를 통하여 어드레스버스(15b)의 상위 3비트째에서 상위 7비트째의 어드레스데이터로서 출력한다.
레지스터(FF22)는 입력된 2가지의 3비트 데이터(yd)(xd)를 래치한후, 레지스터(FF23) 및 버퍼 앰프(BA6)를 통하여 어드레스버스(15b)의 최하위 6비트의 어드레스데이터로서 출력한다.
또한 버퍼 앰프(BA1)의 2비트의 입력단자는 어스에 접속되고, 해당 버퍼 앰프(BA1)의 출력단자(2비트)는 어드레스버스(15a)의 상위 2비트에 접속된다.
제9도 및 제10도는 본 실시예의 특징이 되는 배경화의 확대. 축소 및/또는 회전처리의 동작을 설명하기위한 타임챠트이다.
특히 제9도는 1수평 주사기간 및 수평 블랭킹 기간을 나타내고, 제10도는 한예로서 H 카운트치가 9 내지 17.5까지의 앞처리와 리얼타임처리의 일부의 기간을 나타낸다.
다음에 제1도 내지 제10도를 참조하여 본 실시예의 특징이 되는 배경화의 확대. 축소 및/또는 회전처리의상세한 동작을 설명한다.
여기에서 제7도를 참조하여 전술한 바와같이 제2도의 VRAM 영역(40)중 표시화상영역(41)내에 위치하는 배경화를 기준좌표(R)(x0)(y0)를 중심으로 해서 각도 γ만 회전하는 동시에 x 방향의 확대축소배율(α)및 y 방향의 확대축소배율(β)로 확대 또는 축소하는 경우에 대하여 1주사선분의 처리를 실시하는 배경화 어드레스 제어회로(24)의 처리동작에 대해 서술한다.
또한 상기 α,β 및 γ에 기인하여 상기 (2)식 내지 (5)식을 이용해서 미래 정수 A, B, C, D가 CPU(2)에 의해 계산되고, 이들 정수 A, B, C, D의 데이터가 CPU(2)에 있어서 미리 계산되고, CPU(2)에서 CPU 인터페이스회로(21) 및 데이터버스(14)를 통하여 플립플롭(FF1) 내지 (FF4)에 입력되어 래치된다.
또 화면의 상기 오프세트데이터(HF)(Vp), 상기 기준좌표데이터(x0)(y0) 및 배경화에 대해서의 H 반전데이터(HF) 및 V 반전데이터(VF)가 각각 CPU(2)에서 출력되어 CPU 인터페이스회로(21) 및 데이터버스(14)를 통하여 플립플롭(FF11)(FF12)(FF14)(FF15)(FF6)(FF7)에 입력되어 래치된다.
여기에서 H 반전데이터(HF)가“H”인때 HV 카운터(31)에서 입력되는 데이터(Hc)가 배타적 OR 게이트(XOR1)에 의해 반전되어 전환기(SW2)의 입력단자(a)에 출력되고, 한편 H 반전데이터(HF)가“L”인때 HV 카운터(31)에서 입력되는 데이터(Hc)가 그대로 배타적 OR 게이트(XOR1)를 통하여 전환기(SW2)의 입력단자(a)에 출력된다.
또 V 반전데이터(VF)가“H”인때 HV 카운터(31)에서 입력되어 플립플롭(FF5)에 1주사선처리 사이에 래치되는 데이터(Vc)가 배타적 OR 게이트(XOR2)에 의해 반전되어 플립플롭(FF8)에 입력되어 래치되고, 한편 V 반전데이터(VF)가“L”인때 상기 데이터(Vc)가 그대로 배타적 OR 게이트(XOR2)를 통하여 플립플롭(FF8)에 입력되어 래치된다.
상기 배타적 OR 게이트(XOR1) 및 (XOR2)의 반전동작에 의하여 각각 배경화의 H 반전 및 V 반전의 동작이 실시된다.
상기 배타적 OR 게이트(XOR1) 및 (XOR2)에서 출력되는 데이터는 반전되는 안되는지에 불구하고 이하 설명의 편의상 각각 데이터(Hc) 및 (Vc)로 부른다.
또한 회전 및 확대축소처리전의 원래의 배경화의 캐랙터 이름 및 색데이터가 각각 VRAM(7b)의 배경화 시크린영역(52) 및 VRAM(7a)의 배경화 캐랙터영역(52)에 미리 기억되어 있는 것으로 한다.
제10도에 있어서 타이밍신호 발생기(30)에서 출력되는 10.739MHz의 클럭(10Mck)(이하 기호위에 붙는바(bar)에 대시하여 기호앞에 1를 붙여 나타낸다)의 각 동작 원료등을 설명의 편의상 시각 t1, t2, t3,…t,20,…으로 한다.
여기에서 시각(t1)에서 시각(t9)까지의 처리는 화상처리회로(1)에서 출력되는 비디오신호의 화상신호 기간전의 수직귀선 소거기간에 있어서 실시되는 정수(E1) 내지 E8를 계산하는 도입처리이다.
시각(t9)이후의 처리는 비디오신호인 RGB 분리 디지털신호인 화상신호의 생성 및 표시와 동기하여 실시되는 리얼타임처리이고, 도입처리로 계산된 정수와 카운터데이터(Hc)(Vc)에 기인하여 회전 및 확대축소의 배경화의 좌표 Q(x2,y2)를 구하고, VRAM(7b)의 배경화 스크린영역(52)의 어드레스를 출력한후, 해당 영역(52)에서 판독된 캐랙터코드에 기인하여 VRAM(7a)의 배경화 캐랙터영역(51)의 어드레스를 출력하는 처리이다.
시각(t1)에서 시각(t2)에 있어서 전환기(SW3) 및 (SW4)가 함께 입력단자(a)로 전환되고, 데이터(Hp)가 플립플롭(FF11)에서 전환기(SW3)를 통하여 덧셈기(ADD)의 입력단자(a)에 입력된다.
한편 데이터(x0)가 플럽플롭(FF14)에서 전환기(SW4) 및 배타적 OR 게이트(XOR3)를 통하여 덧셈기(ADD)의 입력단자(b)에 입력된다.
여기에서 ADS 신호가 “H”로 되어 있기 때문에 배타적 OR 게이트(XOR3) 및 덧셈기(ADD)는 전술한 바와같이 뺄셈처리를 실시하기 때문에 데이터 E1=(Hp-x0)의 연산을 실시해서 출력한다.
데이터(E1)는 시각(t2)에 래치신호(LA9)의 동작개시로 플립플롭(FF9)에 입력되어 래치된다.
시각(t2)에서 (t3)에 있어서 전환기(SW1) 및 (SW2)가 각각 입력단자(a) 및 입력단자(c)로 전환되고, 데이터(A)가 플립플롭(FF1)에서 전환기(SW1)를 통하여 곱셈기(MPY)의 입력단자(a)에 입력된다.
한편 데이터(E1)가 플립플롭(FF9)에서 전환기(SW2)를 통하여 곱셈기(MPY)의 입력단자(b)에 입력된다.
곱셈기(MPY)는 데이터(A.E1)의 연산을 실시하여 출력한다.
데이터(A.E1)는 시각(t3)에 있어서 클럭/10Mck의 동작개시로 플립플롭(FF13)에 입력되어 래치된다.
또 시각(t2)에서 시각(t3)에 있어서 전환기(SW3) 및 (SW4)가 함께 입력단자(b)로 전환되고, 데이터(Vp)가 플립플롭(FF11)에서 전환기(SW3)를 통하여 덧셈기(ADD)의 입력단자(a)에 입력된다.
한편 데이터(y0)가 플립플롭(FF15)에서 전환기(SW4) 및 배타적 OR 게이트(XOR3)를 통하여 덧셈기(ADD)의 입력단자(b)에 입력된다.
여기에서 ADS 신호가 “H”로 되어 있기 때문에 배타적 OR 게이트(XOR3) 및 덧셈기(ADD)는 전술한 바와같이 뺄셈처리를 실시하기 때문에 데이터 E2=(Vp-yo)의 연산을 실시하여 출력한다.
데이터(E2)는 시각(t3)에 있어서 래치신호(LA10)의 동작 개시로 플립플릅(FF10)에 입력되어 래치된다.
다음의 시각(t3)에서 (t4)에 있어서 전환기(SW1) 및 (SW2)가 함께 입력단자(d)로 전환되고, 데이터(D)가 플림플롭(FF4)에서 전환기(SW1)를 통하여 곱셈기(MPY)의 입력단자(a)에 입력된다.
한편 데이터(E2)가 플립플롭(FF10)에서 전환기(SW2)를 통하여 곱셈기(MPY)의 입력단자(b)에 입력된다.
곱셈기(MPY)는 데이터(D.E2)의 연산을 실시하여 출력한다.
데이터(D.E2)는 시각(t4)에 있어서 클럭/10Mck의 동작개시로 플럽플롭(FF13)에 입력되어 래치된다.
또 시각(t3)에서 시각(t4)에 있어서 전환기(SW3) 및 (SW4)가 각각 입력단자(c) 및 입력단자(a)로 전환되고, 데이터(A.E1)가 플립플롭(FF13)에서 전환기(SW3)를 통하여 덧셈기(ADD)의 입력단자(b)에 입력된다.
여기에서 ADD 신호가 “L”로 되어 있기 때문에 배타적 OR 게이트(XOR3) 및 덧셈기(ADD)는 전술한 바와같이 덧셈처리를 실시하기 때문에 데이터 E3=(A.E1)＋xo의 연산을 실시하여 출력한다.
데이터(E3)는 시각(t4)에 있어서 클럭(16cK)의 동작 개시로 플립플롭(FF16)에 입력되어 래치된다.
다음의 시각(t4)에서 (t5)에 있어서 전환기(SW1) 및 (SW2)가 각각 입력단자(b) 및 입력단자(d)로 데이터(B)가 플립플롭(FF2)에서 전환기(SW1)를 통하여 곱셈기(MPY)의 입력단자(a)에 입력된다. 한편 데이터(E2)가 플립플롭(FF10)에서 전환기(SW2)를 통하여 곱셈기(MPY)의 입력단자(b)에 입력된다.
곱셈기(MPY)는 데이터(B.E2)의 연산을 실시하여 출력한다.
데이터(B.E2)는 시각(t5)에 있어서 클럭/10McK의 동작개시로 플립플롭(FF13)에 입력되어 래치된다.
또 시각(t4)에서 시각(t5)에 있어서 전환기(SW3) 및 (SW4)가 각각 입력단자(c) 및 입력단자(b)로 전환되고, 데이터(D.E2)가 플립플롭(FF13)에서 전환기(SW3)를 통하여 덧셈기(ADD)의 입력단자(a)에 입력된다.
한편 데이터(yo)가 플립클롭(FF15)에서 전환기(SW4) 및 배타적 OR 게이트(XOR3)를 통하여 덧셈기(ADD)의 입력단자(b)에 입력된다.
한편 데이터(yo)가 플립플롭(FF15)에서 전환기(SW4) 및 배타적 OR 게이트(XOR3)를 통하여 덧셈기(ADD)의 입력단자(b)에 입력된다.
여기에서 ADS 신호가 “L”로 되어 있기 때문에 배타적 OR 게이트(XOR3) 및 덧셈기(ADD)는 전술한 바와같이 덧셈처리를 실시하기 때문에 데이터 E4=(D E2)＋yo의 연산을 실시하여 출력한다.
데이터(E4)는 시각(t5)에 있어서 클럭(17cK)의 동작 개시로 플립플롭(FF17)에 입력되어 래치된다.
다음의 시각(t5)에서 시각(t6)에 있어서 전환기(SW1) 및 (SW2)가 함께 입력단자(c)로 전환되고, 데이터(c)가 플립플롭(FF13)에서 전환기(SW1)를 통하여 곱셈기(MPY)의 입력단자(a)에 입력된다.
한편 데이터(E1)가 플립플롭(FF9)에서 전환기(SW2)를 통하여 곱셈기(MPY)의 입력단자(b)에 입력된다.
곱셈기(MPY)는 데이터(C.E1)의 연산을 실시하여 츨력한다.
데이터(C.E1)는 시각(t6)에 클럭/10McK의 동작개시로 플립플롭(FF13)에 입력되어 래치된다.
또 시각(t5)에서 시각(t6)에 있어서 전환기(SW3) 및 (SW4)가 함께 입력단자(c)로 전환되고, 데이터(BE2)가 플립플롭(FF13)에서 전환기(SW3)를 통하여 덧셈기(ADD)의 입력단자(a)에 입력된다.
한편 데이터(E3)가 플립플롭(FF16)에서 전환기(SW4) 및 배타적 OR 게이트(XOR3)를 통하여 덧셈기(ADD)의 입력단자(b)에 입력된다.
여기에서 ADS 신호가 “L”로 되어 있기 때문에 배타적 OR 게이트(XOR3) 및 덧셈기(ADD)는 전술한 바와같이 덧셈처리를 실시하기 때문에 데이터 E5=(B.E2)＋E3의 연산을 실시하여 출력한다.
데이터(E5)는 시각(t6)에 있어서 클럭(16cK)의 동작 개시로 플럽플롭(FF16)에 입력되어 래치된다.
다음의 시각(t6)에서 (t7)에 있어서 전환기(SW1) 및 (SW2)가 함께 입력단자(b)로 전환되고, 데이터(B)가 플립플롭(FF2)에서 전환기(SW1)를 통하여 곱셈기(MPY)의 입력단자(a)에 입력된다.
한편 데이터(Vc)가 클럽플롭(FF8)에서 전환기(SW2)를 통하여 곱셈기(MPY)의 입력단자(b)에 입력된다.
곱셈기(MPY)는 데이터(B.Vc)의 연산을 실시하여 출력한다.
데이터(B.Vc)는 시각(t7)에 있어서 클럭/10McK의 동각 개시로 플립플롭(FF13)에 입력되어 래치된다.
또 시각(t6)에서 시각(t7)에 있어서 전환기(SW3) 및 (SW4)가 각각 입력단자(c) 및 입력단자(d)로 전환되고, 데이터(C.E1)가 플립플롭(FF13)에서 전환기(SW3)를 통하여 덧셈기(ADD)의 입력단자(a)에 입력된다
한편 데이터(E4)가 플럽플롭(FF17)에서 전환기(SW4) 및 배타적 OR 게이트(XOR3)를 통하여 덧셈기(ADD)의 입력단자(b)에 입력된다.
여기에서 ADS 신호가 “L”로 되어 있기 때문에 배타적 OR 게이트(XOR3) 및 덧셈기(ADD)는 전술한 바와같이 덧셈처리를 실시하기 때문에 데이터 E6=(C.E1)＋E4의 연산을 실시하여 출력한다.
데이터(E6)는 시각(t7)에 있어서 클럭(17cK)의 동작 개시로 플립플롭(FF17)에 입력되어 래치된다.
다음의 시각(t7)에서 (t8)에 있어서 전환기(SW1) 및 (SW2)가 각각 입력단자(d) 및 입력단자(b)로 전환되고 데이터(D)가 플립플롭(FF4)에서 전환기(SW1)를 통하여 곱셈기(MPY)의 입력단자(a)에 입력된다.
한편 데이터(Vc)가 클럽플롭(FF8)에서 전환기(SW2)를 통하여 곱셈기(MPY)의 입력단자(b)에 입력된다.
곱셈기(MPY)는 데이터(D.Vc)의 연산을 실시하여 출력한다.
데이터(D.Vc)는 시각(t8)에 있어서 클럭/10McK의 동작개시로 플립플롭(FF13)에 입력되어 래치된다.
또 시각(t7)에서 시각(t8)에 있어서 전환기(SW3) 및 (SW4)가 함께 입력단자(c)로 전환되고, 데이터(B.Vc)가 플립플롭(FF13)에서 전환기(SW3)를 통하여 덧셈기(ADD)의 입력단자(a)에 입력된다.
한편 데이터(E5)가 플럽플롭(FF16)에서 전환기(SW4) 및 배타적 OR 게이트(XOR3)를 통하여 덧셈기(ADD)의 입력단자(b)에 입력된다.
여기에서 ADS 신호가 “L”로 되어 있기 때문에 배타적 OR 게이트(XOR3) 및 덧셈기(ADD)는 전술한 바와같이 덧셈처리를 실시하기 때문에 데이터 E7=(B.Vc)＋E5의 연산을 실시하여 출력한다.
데이터(E7)는 시각(t8)에 있어서 클럭(16cK)의 동작 개시로 플립플롭(FF16)에 입력되어 래치된다.
다음의 시각(t8)에서 (t9)에 있어서 전환기(SW2)가 함께 입력단자(a)로 전환되고, 데이터(A)가 플립플롭(FF1)에 전환기(SW1)를 통하여 곱셈기(MPY)의 입력단자(a)에 입력된다.
한편 데이타(Hc)가 HV 카운터(31)에서 배타적 OR 게이트(XOR1) 및 전환기(SW2)를 통하여 곱셈기(MPY)의 입력단자(b)에 입력된다.
곱셈기(MPY)는 데이터(A.Hc)의 연산을 실시하여 출력한다.
해당 데이터(A.Hc)는 시각(t9)에 있어서 클럭/10McK의 동작개시로 플립플롭(FF13)에 입력되어 래치된다.
또 시각(t8)에서 시각(t9)에 있어서 전환기(SW3) 및 (SW4)가 각각 입력단자(c) 및 입력단자(d)로 전환되고, 데이터(D.Vc) 가 플립플롭(FF13) 에서 전환기(SW3) 를 통하여 덧셈기(ADD) 의 입력단자(a)에 입력된다.
한편 데이터(E6)가 플립플롭(FF17)에서 전환기(SW4) 및 배타적 OR 게이트(XOR3)를 통하여 덧셈기(ADD)의 입력단자(b)에 입력된다.
여기에서 ADS 신호가 “L”로 되어 있기 때문에 OR 게이트(XOR3) 및 덧셈기(ADD)는 전술한 바와같이 덧셈처리를 실시하기 때문에 데이터 E8=(D.Vc)＋E6의 연산을 실시하여 출력한다.
해당 데이터(E8)는 시각(t9)에 있어서 클럭(19cK)의 동작 개시로 플립플롭(FF17)에 입력되어 래치된다.
이상의 동작에 의해 도입처리가 종료되고, 데이터(E7)가 플립플롭(FF16)에 래치되고, 데이터(E8)가 플립플롭(FF17)에 래치된다.
또한 시각(t9)에서 시각(t10)에 있어서 전환기(SW1) 및 (SW2)가 각각 입력단자(c) 및 입력단자(a)로 전환되고, 데이터(c)가 플럽플롭(FF3)에서 전환기(SW1)를 통하여 곱셈기(MPY)의 입력단자(a)에 입력된다.
한편 데이터(Hc)가 HV 카운터(31)에서 배타적 OR 게이트(XOR1) 및 전환기(SW2)를 통하여 곱셈기(MPY)의 입력단자(b)에 입력된다.
곱셈기(MPY)는 데이터(C.Hc)의 연산을 실시하여 출력한다.
데이터(C.Hc)는 시각(t10)에 있어서 클럭/10McK의 동작개시로 플립플롭(FF13)에 입력되어 래치된다.
또 시각(t9)에서 시각(t10)에 있어서 전환기(SW3) 및 (SW4)가 함께 입력단자(c)로 전환되고, 데이터(A.Hc)가 플립플롭(FF13)에서 전환기(SW3)를 통하여 덧셈기(ADD)의 입력단자(b)에 입력된다.
한편 데이터(E7)가 플립플롭(FF16)에서 전환기(SW4) 및 배타적 OR 게이트(XOR3)를 통하여 덧셈기(ADD)의 입력단자(b)에 입력된다.
여기에서 ADS 신호가 “L”로 되어 있기 때문에 배타적 OR 게이트(XOR3) 및 덧셈기(ADD)는 (A.Hc)＋E7의 가산처리를 실시하여 연산결과를 데이터(x2)로서 출력한다,
데이터(X2)는 시각(t10)에 있어서 클럭/10MCK의 동작개시로 플립플롭(FF19)에 입력되어 래치된 후, 시각(t11)에 있어서 클럭/5MCK의 동작개시로 플립플롭(FF20)에 입력되어 래치된다.
다음의 시각(t10)에서 시각(t11)에 있어서 전환기(SW1) 및 (SW2)가 함께 입력단자(a)로 전환되고, 데이터(A)가 플립플롭(FF1)에서 전환기(SW1)를 통하여 곱셈기(MPY)의 입력단자(a)에 입력된다.
한편 데이터(Hc)가 HV 카운터(31)에서 배타적 OR 게이트(XOR1) 및 전환기(SW2)를 통하여 곱셈기(MPY)의 입력단자(b)에 입력된다.
곱셈기(MPY)는 데이터(A.Hc)의 연산을 실시하여 출력한다.
데이터(A.Hc)는 시각(t11)에 있어서 클럭/10MCK의 동작개시로 플립플롭(FF13)에 입력되어 래치된다.
또 시각(t10)에서 시각(t11)에 있어서 전환기(SW3) 및 (SW4)가 각각 입력단자(c) 및 입력단자(d)로 전환된고, 데이터(C.Hc)가 플립플롭(FF13)에서 전환기(SW3)를 통하여 덧셈기(ADD)의 입력단자(a)에 입력된다.
한편 데이터(E8)가 플립플롭(FF17)에서 전환기(SW4) 및 배타적 OR 게이트(XOR3)를 통하여 덧셈기(ADD)의 입력단자(b)에 입력된다.
여기에서 ADS 신호가 “L”로 되어 있기 때문에 배타적 OR 게이트(XOR3) 및 덧셈기(ADD)는 (C.Hc)＋E8의 가산처리를 실시하고 그 연산결과를 데이터(y2)로서 출력한다.
데이터(y2)는 시각(t11)에 있어서 클럭/5MCK의 동작개시로 플립플롭(FF18)에 입력되어 래치된다.
전술한 시각(t9)에서 시각(t10)에 있어서 Hc=0인 때의 데이터(x2)가 계산되고, 시각(t10)에서 시각(t11)에 있어서 Hc=0인 때의 데이터(y2)가 계산된다.
이하 시각(t11)이후에 있어서 데이터(Hc), 즉 1에서 255까지의 데이터(X2) 및 (Y2)가 동일하게 계산되고 1주 사선분의 데이터(x2)(y2)가 계산된다.
시각(t11)에 있어서 타이밍신호 발생기(30)에서 출력되는 AE 신호가 동작완료되고, 이때 3스테이트 버퍼앰프(BA1) 내지 (BA6)가 이네이블된다.
따라서 시각(t11)에서 시각(t13)에 있어서 3스테이트 버퍼 앰프(BA1)에서 출력되는 최상위 2비트의 데이터 “00”와 플립플롭(FF18) 및 (FF20)에 각각 래치된 Hc=0인 때의 데이터(y2)(10비트) 및 (x2)(10비트)중의 각 상위의 7비트의 상기 yc 및 xc에서 구성되는 합계 16비트의 어드레스(CAA0)가 어드레스버스(B41b)를 통하여 VRAM(7b)에 출력된다.
VRAM(7b)은 시각(t13)에 있어서 어드레스(CAA0)를 압력한다.
또한 플립플롭(FF18) 및 (FF20)에 각각 래치된 Hc=0인 때의 데이터(y2) 및 (x2)중의 각 하위의 3비트데이터(yd) 및 (xd)는 각각 플립플롭(FF22)을 통하여 플립플롭(FF23)에 래치된다.
이하 시각(t13)이후에 있어서 클럭/5MCK의 주기로 데이터 Hc=1에서 255까지의 데이터(yc) 및 (xc)를 포함하는 어드레스(CAA1) 내지 (CAA255)가 주기적으로 반복해서 어드레스버스(15b)를 통하여 VRAM(7b)에 출력된다.
또 각 데이터(Hc)에 대응하는 데이터(yd) 및 (xd)는 각각 전술과 동일하게 플립플롭(FF22)을 통하여 플립플롭(FF23)에 래치된다.
VRAM(7b)은 배경화 어드레스 제어회로(24)에서 어드레스(15b)를 통하여 입력되는 어드레스(CAA0) 내지 (CAA255)에 응답해서 각 어드레스에 격납된 8비트의 캐랙터코드(CA0) 내지 (CA255)를 클럭/10MCK의 주기로 데이터버스(16b)를 통하여 배경화 어드레스 제어회로(24)내의 플립플롭(FF21)에 출력한다.
이 8비트의 캐랙터코드(CA0) 내지 (CA255)가 플립플롭(FF21)에 래치된다.
한편 캐랙터코드에 대응하는 데이터(yd) 및 (xd)(계 6비트)가 전술한 바와같이 플립플롭(FF23)에 래치되어 있다.
따라서 시각(t15)에서 시각(t17)에 있어서 최상위 2비트의 “00”와 플립플롭(FF21)에 래치된 8비트의 캐랙터코드와 데이터(yd) 및 (xd)(계 6비트)에서 구성되는 16비트의 어드레스(CCA0)가 3스테이트 버퍼 앰프(BA4) 내지 (BA6) 및 어드레스버스(15a)를 통하여 VRAM(7a)에 출력된다.
VRAM(7a)에는 시각(t17)에 있어서 어드레스(CCA0)가 입력된다.
이하 시각(t17)이후에 있어서 동일하게 하여 데이터 Hc=1에서 255까지의 기간에 있어서의 어드레스(CCA1) 내지 (CCA255)가 배경화 어드레스 제어회로(24)에서 어드레스버스(15a)를 통하여 VRAM(7a)에 출력된다.
VRAM(7a)은 배경화 어드레스 제어회로(24)에서 어드레스버스(15a)를 통하여 입력되는 어드레스(CCA0) 내지 (CCA255)에 응답해서 각 어드레스에 격납된 8비트의 색데이터(CD0)를 내지 (CD255)를 클럭/10MCK의 주기로 데이터버스(42a)를 통하여 배경화 데이터 처리회로(25)에 출력한다.
이상에 서술한 1주 사선에 대해서의 배경화의 회전 및 확대축소처리를 제2도에 나타낸 바와같이 28개 캐랙터분의 224주사선분에 대해서 실시함에 따라 하나의 표시화상영역(41)에 대해서의 배경화의 회전 및 확대축소처리를 실현할 수 있다.
이상 설명한 바와같이 배경화 어드레스 제어회로(24)는 CPU(2)에서 입력되는 회전 및 확대축소처리의 정수데이터 A, B, C, D에 기인하여 회전 및 확대축소시의 정지화의 캐랙터코드가 격납되어 있는 어드레스(CAA0) 내지 (CAA255)를 산출해서 출력하고, 이것에 응답하여 VRAM(7b)에서 출력되는 캐랙터코드(8비트)와 데이터(yd) 및 (xd)에서 구성되는 어드레스(CCA0) 내지 (CCA255)를 출력함에 따라, 회전 및 확대축소처리시의 1비트당 8비트의 색데이터를 VRAM(7a)에서 배경화 데이터 처리회로(25)에 출력할 수 있다.
그후 배경화의 색데이터(8비트)는 배경화 데이터 처리회로(25)에 래치된 후 우선도 제어회로(26)에 입력된다.
한편 7비트의 동화데이터가 동화데이터 처리회로(23)에서 우선도 제어회로(25)에 입력된다.
이것에 응답하여 우선도 제어회로(26)는 동화데이터와 배경화 데이터에서 동화데이터내에 포함되는 2비트의 우선도 데이터에 기인하여 우선 판정을 실시하고, 동화데이터 또는 배경화 데이터중의 우선도가 높은 쪽을 색신호 발생기(29)에 출력한다.
이것에 응답하여 색신호 발생기(29)는 입력되는 동화데이터 또는 배경화 데이터를 각 색 5비트의 RGB분리 디지털신호로 변환하고, RGB 분리 디지털신호를 HV 카운터(31)에서 얻어지는 카운터데이터(Hc) 및(Vc)에 기인하여 디스플레이장치(8) 및 NTSC 인코우더(32)에 출력한다.
따라서 이상의 처리에 의해 CPU(2)에서 입력된 회전 및 확대축소처리의 회전각도(γ) 및 확대축소배율(α)(β)에 기인하여 VRAM(7)에 격납된 배경화 데이터에 대응하는 원래의 배경화 즉 회전 및 확대 또는 축소된 배경화가 디스플레이장치(8)가 표시되게 된다.
따라서 본 실시예에서는 예를들어 제11도에 나타낸 바와같은 화상을 표시하기 위한 평면적인 하나의 배경화상 데이터에 기인하여 제12도 내지 제16도의 각각에 나타낸 바와같은 입체감과 안길이가 있는 배경 또는 도로가 구부러져 있는 배경을 표시할 수 있다.
또 본 발명을 예를 들어 시뮬레이션 게임에 적용한 경우에 있어서 바람직한 실시예로서 배경화상을 회전시키면서 동시에 확대축소처리를 실시하면 비행기가 이착륙할때에 배경화면을 3차원적 또는 입체적으로 표시하여 마치 활주로나 공중에서 본 지도가 멀어지거나 가까워지면서 선회하고 있는듯한 배경화상을 표시할수 있고, 배경화상 표현을 한층 향상할 수 있다.
상세하게 설명하면 제11도와 같은 원래의 배경화상을 제12도에 나타낸 바와같은 배경화상으로 변화시키는경우 회전처리는 실시하지 않는다.
이 경우에는(10)식에 있어서의 파라미터(A)의 x 방향의 확대축소율(α)을 화면 밑을 향함에 따라 크게하면 좋다.
또한 이 경우에 y 방향의 확대축소처리는 하지 않기 때문에(12)식의 파라미터(D)의 y 방향 확대축소율(β)은 일정한 상태로 좋다.
제11도와 같은 원래의 배경화상을 제13도에 나타낸 바와같은 배경화상으로 변화시키는 경우 x 방향의 스크롤 오프세트치(Hp)를 1라인 마다 변화시킴과 동시에 x 방향의 확대처리를 실시한다.
이 경우에는 (13)식에 있어서의 파라미터(x1)를 순차 변경함과 동시에, (2) 및 (3)식의 파라미터(A) 및 (B)의 x 방향의 확대축소율(α)을 화면의 밑을 향함에 따라 크게 하면 좋다.
또한 이 경우에는 y 방향의 확대축소처리는 하지 않기 때문에 (4) 및 (5)식의 파라미터(C) 및 (D)의 y방향 확대축소율(β)은 일정한 상태로 좋다.
제11도와 같은 원래의 배경화상을 제14도에 나타낸 바와같은 배경화상으로 변화시키는 경우 y 방향의 확대처리를 실시한다.
이 경우에는 (12)식에 있어서의 파라미터(D)와 y 방향의 확대축소율(β)을 화면의 밑을 향함에 따라서 크게 하면좋다.
또한 이 경우에는 x 방향의 확대축소처리는 하지 않기 때문에 (10)식의 파라미터(A)의 x 방향의 확대축소율(α)은 일정한 상태로 좋다.
제11도와 같은 2차원적인 원래의 배경화상을 제15도에 나타낸 바와같은 3차원적인 입체감 있는 배경화상으로 변화시키는 경우 제13도 및 제14도의 처리를 구성한다.
즉 이 경우에는 (10)식에 있어서의 파라미터(A)의 확대축소율(α)을 화면 밑을 향함에 따라서 크게 함과 동시에 스크롤 오프세트치(Hp)를 1라인마다 변화시켜서 (13)식에 있어서의 파라미터(x1)를 순차 변경하고 또한 (4) 및 (5)식의 파라미터(C) 및 (D)의 y 방향의 확대축소율(β)을 화면 밑을 향함에 따라서 크게 하면 좋다.
다음에 회전처리를 구체적으로 설명한다.
제11도에 나타나는 원래의 배경화상을 예를들어 제16도에 나타낸 바와같이 1프레임 기간에 있어서 1화면을 수직방향으로 복수(제16도에서는 세가지)로 분할하여 서로 회전방향을 45°로 변화시키고 싶은 경우, 분할해야 하는 수직좌표위치 마다 (2)-(5)식에 있어서의 파라미터(A)의 각도(γ)를 전환하면 좋다.
또한 제11도에 나타나는 원래의 배경화상을 그대로 회전시키고 싶은 경우에는 1프레임마다 (2)-(5)식에 있어서의 파라미터(A)의 각도(γ)를 일정치씩 서서히 변화시키면 좋다.
다만 이 경우에는 그 상대를 도시하기 곤란하기 때문에 도해는 생략했다
이상 설명한 바와같이 VRAM(7)에 격납된 배경화 데이터에 대응하는 원래의 배경화를 회전 및 확대축소한 경우의 VRAM(7)에 있어서의 어드레스를 정지화 어드레스 제어회로(24)에 의해 산출하고 VRAM(7)에서 회전 및 확대축소처리시의 배경화의 색데이터를 판독하여 비디오신호를 생성하고 디스플레이장치(8)에표시하도록 한 것이기 때문에 CPU(2)는 정수를 설정하는 것만으로 회전 및 확대축소한 화상의 각 위치를 계산할 필요가 없고 이에 따라 다른 화상처리를 실시할 수 있다.
따라서 종래의 회전 또는 확대축소처리기술에 비하여 CPU의 효울을 향상할 수 있는 잇점이 있다.
또 전술한 바와같이 전환기(SW1) 내지 (SW4), 곱셈기(MPY), 덧셈기(ADD) 등의 하드웨어에서 구성되는 배경화 어드레스 제어회로(24)에 의해 회전 및 확대축소시켰을 때의 수평방향 및 수직방향의 각 위치에 대응하는 VRAM(7)에 있어서의 배경화의 화상데이터의 격납 어드레스를 계산하고 있기 때문에 종래 기술에 비하여 고속으로 회전 및 확대축소의 처리를 실시할 수 있다.
또한 한개의 배경화 어드레스 제어회로(24)의 각종 회로가 시분할 처리에 의해 회전처리 또는 확대처리혹은 축소처리를 실현하기 때문에 처리별로 전용회로를 설치하는 경우에 비하여 회로구성을 간략화할 수 있고 값이 싸지는 잇점이 있다.
또 화상처리장치(1)에 있어서는 회전 및 확대축소한 배경화 데이터의 격납 어드레스를 산출하여 배경화데이터를 구하도록 했기 때문에 원래의 배경화 데이터를 보존할 수 있다.
따라서 화상이 1회전했을 경우에 있어서 종래와 같이 각 회전시의 계산오차가 누적되어 원래의 배경화와 다른 위치로 표시되는 것과 배경화의 형상이 원래의 배경화에 변형하는 일이 없다.
또한 이상의 실시예에서는 배경화를 회전 및 확대축소시켜서 표시시키는 화상처리장치(1)에 대하여 서술하고 있지만 이에 한하지 않고 회전처리 및 확대축소처리중 적어도 어느쪽인가 하나의 처리를 실시하도록 구성해도 좋다.
이때 배경화 어드레스 제어회로(24)의 구성은 바뀌지 않고 회전처리만인 경우 전술한 바와같이 CPU(2)에 의해 연산되는 정수(α) 및 (β)를 0으로 하고, 또 확대축소처리만인 경우 CPU(2)에 의해 연상되는 정수(γ)를 0으로 하면좋다.
또 실시예에서는 캐랙터방식의 화상처리장치에 대하여 서술하고 있지만 이에 한하지 않고 본 발명은VRAM 영역(50)에 대응하여 색데이터를 갖는 VRAM을 이용해서 도트단위로 어드레스를 지정하여 색데이터를 얻는 이른바 도트맵방식의 화상처리장치에 적용 가능한 것은 말할 것도 없다.
본 발명이 상세하게 설명되고 도시되었지만 그것은 단순한 도해 및 일례로서 이용한 것으로 한정적이라고 이해되어야 하는 것이 아닌 것은 확실하며, 본 발명의 사상 및 범위는 첨부된 특허청구범위에 의해서만 한정된다.
제1도는 본 발명의 한 실시예인 T.V게임장치의 블록도.
제2도는 VRAM(7)내에 격납되는 배경화 데이터중 VRAM영역과 표시화상영역의 관계를 나타내는 도해도.
제3도는 제2도의 VRAM영역내의 위치를 나타내는 좌표 x,y의 비트구성을 나타내는 도면.
제4도는 VRAM의 메모리맵을 나타내는 도면.
제5도는 제1도의 VRAM에 있어서 격납되는 배경화의 색데이터의 격납상황을 나타내는 도면.
제6도는 제1도의 VRAM내의 배경화 캐랙터영역 및 배경화 스크린영역에 있어서의 어드레스 및 데이터의 비트구성을 나타내는 도면.
제7도는 배경화의 회전 및 확대축소처리의 원리를 설명하기 위한 도면.
제8도는 배경화 어드레스 제어회로의 상세한 회로도
제9도 및 제10도는 배경화 어드레스 제어회로의 동작을 나타내는 타이밍 챠트.
제11도는 원래의 배경화상의 표시예를 나타내고,
제12도 내지 제16도는 각각 그 원래의 배경화상을 확대·회전·축소 혹은 이들을 구성처리한 경우의 표시예를 나타내고,
제17도는 종래예의 T.V게임장치의 블록도이다.

Claims (10)

  1. 수평방향 및 수직방향에 각각 복수의 화소로 구성되는 표시화면을 갖는 표시수단에 정지화상을 표시하는 화상처리장치에 있어서, 전술한 표시화면상의 전술한 수평방향 및 전술한 수직방향의 위치를 나타내는 제1의 위치데이터를 발생하기 위한 위치데이터 발생수단과, 전술한 정지화상의 회전을 위한 파라미터데이터를 주기위한 파라미터데이터 부여수단과, 전술한 제1의 위치데이터 및 전술한 파라미터데이터에 기인하여 전술한 회전후의 전술한 표시화면상의 제2의 위치데이터를 연산하는 위치데이터 연산수단과, 각각이 복수의 화소에서 이루어지는 복수의 캐랙터를 나타내는 캐랙터데이터를 기억하기 위한 제1의 기억수단과, 전술한 위치데이터 연산수단에 의해 연산된 전술한 제2의 위치데이터에 기인하여 전술한 제1의 기억수단에서 캐랙터데이터를 판독하기 위한 제1의 판독수단과, 전술한 캐랙터를 구성하는 각각의 화소의 색데이터를기억하기 위한 제2의 기억수단과, 전술한 제1의 판독수단에 의해 판독된 캐랙터데이터 및 전술한 제2의 위치데이터에 기인하여 영상신호를 발생하는 영상신호 발생수단을 구비한 것을 특징으로 하는 화상처리장치.
  2. 수평방향 및 수직방향에 각각 복수의 화소로 구성되는 표시화면을 갖는 표시수단에 정지화상을 표시하는 화상처리장치에 있어서, 전술한 표시화면상의 전술한 수평방향 및 전술한 수직방향의 위치를 나타내는 제1의 위치데이터를 발생하기 위한 위치데이터 발생수단과, 전술한 정지화상의 회전, 확대 및 축소의 적어도 한가지를 위한 파라미터데이터를 주기위한 파라미터데이터 부여수단과, 전술한 제1의 위치데이터 및 전술한 파라미터데이터에 기인하여 전술한 회전, 확대 및 축소의 적어도 한가지 후의 전술한 표시화면상의 제2의 위치데이터를 연산하는 위치데이터 연산수단과, 각각이 복수의 화소에서 이루어치는 복수의 캐랙터를 나타내는 캐랙터데이터를 기억하기 위한 제1의 기억수단과, 전술한 위치데이터 연산수단에 의해 연산된 전술한 제2의 위치데이터에 기인하여 전술한 제1의 기억수단에서 전술한 캐랙터데이터를 판독하기 위한 제1의 판독수단과, 전술한 캐랙터를 구성하는 각각의 화소의 색데이터를 기억하기 위한 제2의 기억수단과,전술한 제1의 판독수단에 의해 판독된 캐랙터데이터 및 전술한 제2의 위치에 기인하여 전술한 제2의 기억수단에서 전술한 색데이터를 판독하기 위한 제2의 판독수단 및, 전술한 제2의 판독수단에 의해 판독된 색데이터에 기인하여 영상신호를 발생하는 영상신호 발생수단을 구비하는 것을 특징으로 하는 화상처리장치.
  3. 제1항 또는 제2항에 있어서, 전술한 제1의 판독수단은 전술한 제2의 위치데이터의 일부에 기인하여 전술한 제1의 기억수단을 액세스하고, 전술한 제2의 판독수단은 전술한 캐랙터데이터 및 전술한 제2의 위치데이터의 남은 부분에 기인하여 전술한 제2의 기억수단을 액세스하도륵 된 것을 특징으로 하는 화상처리장치.
  4. 제2항에 있어서, 전술한 파라미터데이터 부여수단은 파라미터데이터(A),(B),(C) 및 (D)를 발생하고, 전술한 위치데이터 발생수단은 전술한 표시회면상의 전술한 제1의 위치데이터(x1)(y1)를 발생하고, 전술한위치데이터 연산수단은 전술한 회전, 확대 및 축소의 적어도 한가지를 위한 중심좌포데이터(x0)(y0)를 발생하는 중심좌표데이터 발생수단을 포함하는 동시에, 전술한 파라미터데이터(A,B,C,D), 전술한 제1의 위치데이터(x1)(y1) 및 전술한 중심좌표데이터(x0)(y0)에 기인하여 다음식에 따라서 매트릭스연산을 실행해서 전술한 회전, 확대 및 축소의 적어도 한가지 후의 전술한 표시화면상의 화소의 전술한 제2의 위치데이터(x2)(y2)를 산출하는 매트릭스 연산수단을 포함하는 것을 특징으로 하는 화상처리장치.
    여기서, 확대 또는 축소를 위한 전술한 수평방향의 배율을 α로 하고, 확대 또는 축소를 위한 전술한 수직방향의 배율을 β로 하고, 회전되어야 하는 각도를 γ로 했을 때 전술한 파라미터 A,B,C 및 D는 다음 식으로부여됨.
    A=1/α·cos γ
    B=1/α·sin γ
    C= -1/β·sin γ
    D=1/β·cos γ
  5. 제3항에 있어서, 그 가운데 전술한 위치데이터 발생수단은 전술한 수평방향 및 전술한 수직방향의 오프세트데이트를 Hp 및 Vp로 하는 동시에, 전술한 표시화면상의 전술한 화소의 전술한 수평방향 및 전술한 수직방향의 위치데이터를 Hc 및 Vc로 했을 때, x1=Hp＋Hc 및 y1=Vp＋Vc로 표시되는 전술한 제1의 위치데이터(x1)(y1)를 발생하도록된 것을 특징으로 하는 화상처리장치.
  6. 제4항에 있어서, 전술한 표시수단은 래스터스캔 디스플레이를 포함하고, 전술한 연산수단은 전술한 래스터스캔 디스플레이의 수평귀선기간중에 다음의 수평주사기간에 필요한 전술한 매트릭스 연산의 일부를 실행하고, 전술한 다음의 수평주사기간에 각 화소마다 전술한 매트릭스 연산의 남은 부분을 실행하도록된 것을 특징으로 하는 화상처리장치.
  7. 제6항에 있어서, 전술한 제1의 기억수단은 전술한 래스터스캔 디스플레이의 표시화면 사이즈보다도 큰 기억영역을 포함하고, 전술한 데이터 발생수단은 전술한 제1의 기억수단에 기억되어 있는 캐랙터중 표시되어야 하는 캐랙터의 캐랙터데이터를 지정하는 데이터를 발생하기 위한 수단을 포함하는 것을 특징으로하는 화상처리장치.
  8. 제5항에 있어서, 전술한 연산수단은 다음식에 따라서 전술한 제2의 좌표데이터(x2)(y2)를 연산하는것을 특징으로 하는 화상처리장치.
    x2=A(Hp-x0)＋B(Vp-y0)＋X0＋A·Hc＋B ·Vc
    y2=C(Hp-x0)＋D(Vp-y0)＋X0＋C·Hc＋D·Vc
  9. 제8항에 있어서, 전술한 표시수단은 래스터스캔 디스플레이를 포함하고, 전술한 연산수단은 전술한 래스터스캔 디스플레이의 수평주사기간에 각 화소마다 전술한 식의 항 “＋A·Hc” 및 “＋C·Hc”를 실행하고, 그 수평주사기간보다 전의 수평귀선기간중에 전술한 수평주사기간에 필요한 전술식의 남은 부분을 실행하는 것을 특징으로 하는 화상처리장치.
  10. 수평방향 및 수직방향에 각각 복수의 화소로 구성되는 표시화면을 갖는 래스터스캔 디스플레이에 정지화상을 표시하는 화상처리장치에 있어서, 정지화상의 표시위치에 대응하는 어드레스에 전술한 정지화상의 화상데이터를 기억하기 위한 기억수단과, 전술한 정지화상의 회전, 확대 및 축소의 적어도 한가지를 위해 매트릭스연산을 실행하며, 전술한 래스터스캔 디스플레이의 수평귀선기간중에 다음의 수평주사기간에 필요한 전술한 매트릭스 연산의 일부를 실행하여, 전술한 다음의 수평주사기간에 각 화소마다 전술한 매트릭스 연산의 남은 부분을 실행하는 매트릭스 연산수단과, 전술한 매트릭스 연산수단에 의한 연산결과에 기인하여 전술한 기억수단에서 전술한 화상데이터를 판독하기 위한 판독수단과, 전술한 판독수단에 의해 판독된 화상데이터에 기인하여 영상신호를 발생하는 영상신호 발생수단을 구비한 것을 특징으로 하는 화상처리장치.
KR1019910700337A 1989-08-01 1990-07-26 화상처리장치 KR960006527B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP??01-200073 1989-08-01
JP01-200073 1989-08-01
JP1200073A JP2725062B2 (ja) 1989-08-01 1989-08-01 画像処理装置
PCT/JP1990/000958 WO1991002345A1 (fr) 1989-08-01 1990-07-26 Unite de traitement d'images

Publications (2)

Publication Number Publication Date
KR920701938A KR920701938A (ko) 1992-08-12
KR960006527B1 true KR960006527B1 (ko) 1996-05-17

Family

ID=16418397

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910700337A KR960006527B1 (ko) 1989-08-01 1990-07-26 화상처리장치

Country Status (14)

Country Link
US (1) US5327158A (ko)
EP (1) EP0437630B1 (ko)
JP (1) JP2725062B2 (ko)
KR (1) KR960006527B1 (ko)
CN (1) CN1022351C (ko)
AT (1) ATE141707T1 (ko)
AU (2) AU643693B2 (ko)
CA (1) CA2037909C (ko)
DE (1) DE69028195T2 (ko)
ES (1) ES2090138T3 (ko)
HK (1) HK40797A (ko)
RU (1) RU2113727C1 (ko)
SG (1) SG82551A1 (ko)
WO (1) WO1991002345A1 (ko)

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3253113B2 (ja) * 1991-10-30 2002-02-04 キヤノン株式会社 カラー画像処理装置及びカラー画像処理方法
US5831681A (en) * 1992-09-30 1998-11-03 Hudson Soft Co., Ltd. Computer system for processing sound data and image data in synchronization with each other
US5459485A (en) * 1992-10-01 1995-10-17 Hudson Soft Co., Ltd. Image and sound processing apparatus
US5596693A (en) * 1992-11-02 1997-01-21 The 3Do Company Method for controlling a spryte rendering processor
US5572235A (en) * 1992-11-02 1996-11-05 The 3Do Company Method and apparatus for processing image data
US5838389A (en) * 1992-11-02 1998-11-17 The 3Do Company Apparatus and method for updating a CLUT during horizontal blanking
US5481275A (en) 1992-11-02 1996-01-02 The 3Do Company Resolution enhancement for video display using multi-line interpolation
US5411272A (en) * 1992-11-20 1995-05-02 Sega Of America, Inc. Video game with spiral loop graphics
US5752073A (en) * 1993-01-06 1998-05-12 Cagent Technologies, Inc. Digital signal processor architecture
EP0652524A4 (en) * 1993-05-21 1996-01-03 Sega Enterprises Kk IMAGE PROCESSING METHOD AND APPARATUS.
US6147696A (en) * 1993-06-24 2000-11-14 Nintendo Co. Ltd. Electronic entertainment and communication system
US5959596A (en) 1993-06-24 1999-09-28 Nintendo Co., Ltd. Airline-based video game and communications system
US6762733B2 (en) * 1993-06-24 2004-07-13 Nintendo Co. Ltd. Electronic entertainment and communication system
KR0169541B1 (ko) * 1993-06-30 1999-03-20 이리마지리 쇼우이찌로 화상 처리 장치 및 그 방법 그리고 화상 처리 장치를 갖는 전자 장치
CA2127053C (en) * 1993-07-02 2005-01-04 Makoto Furuhashi Method and apparatus for time-sharing cpu system bus in image generation system
JPH07152528A (ja) * 1993-11-26 1995-06-16 Fujitsu Ltd 画面スクロール装置及び方法
US5680533A (en) 1994-10-31 1997-10-21 Nintendo Co., Ltd. Videographics program/video game fabricating system and method
US5680534A (en) 1994-10-31 1997-10-21 Nintendo Co., Ltd. Video game/videographics program fabricating system and method with superimpose control
US5592609A (en) 1994-10-31 1997-01-07 Nintendo Co., Ltd. Video game/videographics program fabricating system and method with unit based program processing
CN1067785C (zh) * 1994-12-27 2001-06-27 联华电子股份有限公司 近似线性的影像缩小方法及装置
US5784047A (en) * 1995-04-28 1998-07-21 Intel Corporation Method and apparatus for a display scaler
US6241611B1 (en) 1995-05-10 2001-06-05 Nintendo Co., Ltd. Function expansion device and operating device using the function expansion device
BR9606363A (pt) 1995-05-10 1997-10-28 Nintendo Co Ltd Controlador de máquina de jogar e dispositivo operacional
CN100501768C (zh) * 1995-05-19 2009-06-17 世嘉股份有限公司 图像处理装置、方法及设备
AU734018B2 (en) 1995-10-09 2001-05-31 Nintendo Co., Ltd. Three-dimension image processing system
US6007428A (en) 1995-10-09 1999-12-28 Nintendo Co., Ltd. Operation controlling device and video processing system used therewith
JP3544268B2 (ja) 1995-10-09 2004-07-21 任天堂株式会社 三次元画像処理装置およびそれを用いた画像処理方法
JP3524247B2 (ja) 1995-10-09 2004-05-10 任天堂株式会社 ゲーム機およびそれを用いたゲーム機システム
JPH09167050A (ja) 1995-10-09 1997-06-24 Nintendo Co Ltd 操作装置およびそれを用いる画像処理システム
CA2210118C (en) 1995-11-10 2004-01-20 Nintendo Co., Ltd. Joystick device
US6155926A (en) 1995-11-22 2000-12-05 Nintendo Co., Ltd. Video game system and method with enhanced three-dimensional character and background control
US6139433A (en) * 1995-11-22 2000-10-31 Nintendo Co., Ltd. Video game system and method with enhanced three-dimensional character and background control due to environmental conditions
US6022274A (en) 1995-11-22 2000-02-08 Nintendo Co., Ltd. Video game system using memory module
US6267673B1 (en) 1996-09-20 2001-07-31 Nintendo Co., Ltd. Video game system with state of next world dependent upon manner of entry from previous world via a portal
US5802107A (en) * 1996-09-13 1998-09-01 Zenith Electronics Corporation Symbol rotator
US6139434A (en) 1996-09-24 2000-10-31 Nintendo Co., Ltd. Three-dimensional image processing apparatus with enhanced automatic and user point of view control
US6184899B1 (en) 1997-03-31 2001-02-06 Treyarch Invention, L.L.C. Articulated figure animation using virtual actuators to simulate solutions for differential equations to display more realistic movements
JP3655438B2 (ja) 1997-07-17 2005-06-02 任天堂株式会社 ビデオゲームシステム
JP3776570B2 (ja) 1997-08-18 2006-05-17 富士写真フイルム株式会社 画像処理装置およびその処理方法
US6712703B2 (en) 1998-11-19 2004-03-30 Nintendo Co., Ltd. Video game apparatus and information storage medium for video game
US6810463B2 (en) 2000-05-24 2004-10-26 Nintendo Co., Ltd. Gaming machine that is usable with different game cartridge types
US7445551B1 (en) 2000-05-24 2008-11-04 Nintendo Co., Ltd. Memory for video game system and emulator using the memory
US7083420B2 (en) * 2003-02-10 2006-08-01 Leapfrog Enterprises, Inc. Interactive handheld apparatus with stylus
US7249950B2 (en) 2003-10-10 2007-07-31 Leapfrog Enterprises, Inc. Display apparatus for teaching writing
US7837558B2 (en) 2004-03-31 2010-11-23 Nintendo Co., Ltd. Game console and emulator for the game console
US7771280B2 (en) * 2004-03-31 2010-08-10 Nintendo Co., Ltd. Game console connector and emulator for the game console
US8016681B2 (en) * 2004-03-31 2011-09-13 Nintendo Co., Ltd. Memory card for a game console
US11278793B2 (en) 2004-03-31 2022-03-22 Nintendo Co., Ltd. Game console
US8267780B2 (en) * 2004-03-31 2012-09-18 Nintendo Co., Ltd. Game console and memory card
US7512287B2 (en) * 2005-07-25 2009-03-31 Seiko Epson Corporation Method and apparatus for efficient image rotation
KR100724956B1 (ko) * 2005-12-13 2007-06-04 삼성전자주식회사 이동 통신 단말의 배경화면 표시 방법
KR100827219B1 (ko) * 2006-07-13 2008-05-07 (주)씨앤에스 테크놀로지 저전력 구조를 갖는 영상 회전 장치 및 방법
DE102007042632A1 (de) * 2007-09-07 2009-03-12 Novomatic Ag Elektronisches Spielgerät
CN101447170B (zh) * 2007-11-27 2011-09-21 上海熙讯电子科技有限公司 一种兼容led显示屏复杂布局布线的方法
DE102008038420A1 (de) 2008-08-19 2010-02-25 Nechiporenko, Igor V. Vorrichtung zur Bildung der elektronischen Darstellung für die Durchführung eines elektronischen Spiels
CN102158026B (zh) * 2011-04-02 2013-03-13 浙江钱江摩托股份有限公司 一种双转子电机和用双转子电机作动力的混合动力车
JP5855237B2 (ja) * 2011-05-03 2016-02-09 バンジー， インコーポレイテッド 分散対話型シミュレーションにおけるオブジェクトの改善された表現のための装置および方法
RU2598790C2 (ru) * 2014-12-08 2016-09-27 Сурен Петросович Буюкян Видеопроцессор для видеоизмерений
KR20230170868A (ko) 2022-06-11 2023-12-19 김치형 무선 충전 팜레스트

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4026555A (en) * 1975-03-12 1977-05-31 Alpex Computer Corporation Television display control apparatus
DE3067400D1 (en) * 1979-01-15 1984-05-17 Atari Inc Apparatus for controlling a display
JPS55108073A (en) * 1979-02-14 1980-08-19 Nec Corp Graph conversion unit
US4398189A (en) * 1981-08-20 1983-08-09 Bally Manufacturing Corporation Line buffer system for displaying multiple images in a video game
JPS58106592A (ja) * 1981-12-18 1983-06-24 日立電子株式会社 画像表示方法
US4602286A (en) * 1982-01-15 1986-07-22 Quantel Limited Video processing for composite images
JPH0673573B2 (ja) * 1982-10-29 1994-09-21 株式会社セガ・エンタ−プライゼス ビデオゲーム機における２次元メモリ方法
GB2133257B (en) * 1982-12-22 1987-07-29 Ricoh Kk T v game system
FR2546017B1 (fr) * 1983-05-11 1986-01-17 Thomson Csf Procede pour realiser une transformation geometrique sur une image video, et dispositifs mettant en oeuvre ce procede
JPS6073671A (ja) * 1983-09-30 1985-04-25 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション パタ−ン処理装置
US4754270A (en) * 1984-02-16 1988-06-28 Nintendo Co., Ltd. Apparatus for varying the size and shape of an image in a raster scanning type display
JPS60217386A (ja) * 1984-04-13 1985-10-30 株式会社　アスキ− デイスプレイコントロ−ラ
US4672541A (en) * 1984-05-31 1987-06-09 Coleco Industries, Inc. Video game with interactive enlarged play action inserts
JPS61208579A (ja) * 1985-03-14 1986-09-16 Nippon Telegr & Teleph Corp <Ntt> 幾何変換座標発生回路
US4850028A (en) * 1985-09-04 1989-07-18 Canon Kabushiki Kaisha Image processing method and apparatus therefor
JPS62139082A (ja) * 1985-12-13 1987-06-22 Canon Inc 画像処理装置
JPS62244095A (ja) * 1986-04-16 1987-10-24 セイコーインスツルメンツ株式会社 デイスプレイ装置
JPH0194388A (ja) * 1987-10-06 1989-04-13 Konami Co Ltd モニタ画面表示の制御方法
JP2664722B2 (ja) * 1988-05-06 1997-10-22 株式会社リコー 画像処理装置
US4895376A (en) * 1988-06-17 1990-01-23 Tigers Electronics, Inc. Interactive video game
JPH06292676A (ja) * 1993-04-12 1994-10-21 Olympus Optical Co Ltd 把持鉗子

Also Published As

Publication number Publication date
CN1022351C (zh) 1993-10-06
AU6046790A (en) 1991-03-11
US5327158A (en) 1994-07-05
HK40797A (en) 1997-04-11
AU2975992A (en) 1993-02-11
JP2725062B2 (ja) 1998-03-09
EP0437630A1 (en) 1991-07-24
CA2037909A1 (en) 1991-02-02
RU2113727C1 (ru) 1998-06-20
JPH0363695A (ja) 1991-03-19
ES2090138T3 (es) 1996-10-16
CA2037909C (en) 1994-02-01
KR920701938A (ko) 1992-08-12
ATE141707T1 (de) 1996-09-15
AU643693B2 (en) 1993-11-25
DE69028195T2 (de) 1997-01-23
AU652868B2 (en) 1994-09-08
DE69028195D1 (de) 1996-09-26
EP0437630B1 (en) 1996-08-21
CN1049729A (zh) 1991-03-06
EP0437630A4 (en) 1993-02-24
WO1991002345A1 (fr) 1991-02-21
SG82551A1 (en) 2001-08-21

Similar Documents

Publication Publication Date Title
KR960006527B1 (ko) 화상처리장치
EP0466936B1 (en) Animation display unit and external memory used therefor
KR910009101B1 (ko) 화상합성장치
JP3274682B2 (ja) 静止画像表示装置およびそれに用いる外部記憶装置
EP0121311A2 (en) Raster display smooth line generation
WO1984002027A1 (en) Color video system using data compression and decompression
US5121210A (en) Video composing system using special effect apparatus
EP0398810B1 (en) Apparatus for image transformation
US4607340A (en) Line smoothing circuit for graphic display units
JP3285860B2 (ja) モザイク画像表示装置
US6677950B1 (en) Graphics computer
JP2664722B2 (ja) 画像処理装置
EP0268359B1 (en) Method and apparatus for processing video image signals
JP3252359B2 (ja) 画像処理装置
JP2001076175A (ja) 演算処理回路およびその方法と画像処理装置
JP2898482B2 (ja) コンピュータゲーム装置
JP2871164B2 (ja) 画像処理装置
JPH0670742B2 (ja) 標体の表示装置
JP2905485B2 (ja) 画像処理装置
JP2647073B2 (ja) 図形表示装置
JPH06266850A (ja) 画像処理装置
JPH06348859A (ja) 立体画像処理装置
JPH06295171A (ja) 画像処理装置
JPH03206782A (ja) シンボルジェネレータ
Klimek et al. SMPTE Tutorial: The Computer-Controlled Frame Buffer as a Production Tool

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100406

Year of fee payment: 15

EXPY Expiration of term