JPH0363695A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は動画だけでなく背景画（又は静止画）も表示可
能なテレビゲーム装置等に用いられる画像処理装置に関
する。

［従来の技術］ 動画を回転させる技術としては、特公昭５５−４５、２
２５号および特開昭５１−１）３，５２９号（対応ＵＳ
Ｐ４、０２６．５５５号）がある。一方、背景画を回転
させる技術としては、第１４図に示す回路が知られてい
る。第１４図において、画像処理ユニツ）　１０１には
、ランダムアクセスメモリ（以下、ｒＲＡＭ」という）
から成るビデオＲＡＭ　（以下、「ＶＲＡＭＪという）
　１０２が接続されるとともに、ＣＰＵ１０３が接続さ
れる。ＣＰ　Ｕ　１０３には、背景画と動画の画像デー
タに併せてこの画像データを表示制御するための制御デ
ータを記憶した主メモリ１０４が接続される。主メモリ
１０４に記憶された画像データは、画像処理ユニット１
０１を介してＶＲＡ　Ｍ　１０２に転送される。ＣＰ　
Ｕ　１０３からの制御データに基づいて、画像処理ユニ
ット１０１がＶＲＡＭ　１０２から適宜データを読み出
してビデオ信号としてディスプレイ装置１０５に出力し
て該データの画像を表示させる。なお、Ｖ　ＲＡ　Ｍ　
１０２のアドレスはディスプレイ装置１０５に表示され
る画像の水平方向の位置と垂直方向の位置に対応し、Ｖ
ＲＡＭ　１０２の各アドレスに上記動画又は背景画（場
合によってはこれに加えて動画）の画像データが格納さ
れる。

上記従来テレビゲーム装置において、所定の背景画を回
転又は拡大縮小させてディスプレイ装置１０５に表示さ
せる場合、ビデオ信号の垂直帰線期間中において、Ｖ　
ＲＡ　Ｍ　１０２に格納された元の背景画の画像データ
の表示画面の水平方向位置（以下「水平位置」）と垂直
方向（以下「垂直位置」）位置に基づいて、ＣＰ　Ｕ　
１０３が該背景画を回転又は拡大縮小させた場合の水平
位置及び垂直位置のそれぞれを計算し、元の背景画の画
像データを計算された水平位置及び垂直位置に対応する
ＶＲＡ　Ｍ　１０２のアドレスに書き込む。その後、画
像処理ユニッ）　１０１が水平走査期間中にＶ　ＲＡ　
Ｍ　１０２に書き込まれたデータを順次ビデオ信号に変
換して、ディスプレイ装置１０５に出力する。

一方、背景画を拡大縮小する技術としては、特開昭６０
−１７２０８８号（対応Ｕ　Ｓ　Ｐ　４７５４２７０号
）がある。

［発明が解決しようとする課題］ しかしながら、特公昭５５−４５２２５号または特開昭
５１−１）３５２９号の技術は、背景画の回転には使用
できない。

また、第１４図に示す従来技術は、背景画を回転又は拡
大縮小させて表示させる場合、ＣＰＵ１０３が回転又は
拡大縮小させたときの水平位置及び垂直位置を計算する
必要があるために、ＣＰＵ１０３のスループットが低下
してＣＰ　Ｕ　１０３が他の画像処理を行うことができ
ず、背景画の回転又は拡大縮小の処理が比較的長い時間
を要する問題点があった。

また、上述のように背景画を回転又は拡大縮小の処理を
行う場合、Ｖ　ＲＡ　Ｍ　１０２に格納された背景画の
画像データを書き替えているので、回転又は拡大縮小の
処理前の元の背景画の画像データを保存することができ
ない。従って、例えば元の背景画を３０度ずつ繰り返し
回動させて結果的に元の背景画を計３６０度だけ回転（
１回転）させたとき、各回動時の計算誤差が累積して元
の背景画と異なる座標位置に表示されるとともに背景画
の形状が元の形状とは異なる図形として表示されること
になる。すなわち、上述のように元の背景画を保存する
ことができないので、元の正確な位置に元の背景画と同
一の形状で表示ができない問題点があった。

さらに、特開昭６０−１７２０８８号の技術は、背景画
を回転させながら拡大縮小できず、しかも回転処理と拡
大縮小処理を共通の回路で実現できない問題点があった
。

それゆえに、この発明の主たる目的は、回転前と後で元
の背景画像が変形することなく、全く同じ形状の背景画
像を表示し得る、画像処理装置を提供することである。

この発明の他の目的は、背景画像の回転および／又は拡
大縮小の処理をＣＰＵの負担なく比較的高速で実行でき
、元の画像が変形することなく再現し得る画像処理装置
を提供することである。

この発明のさらに他の目的は、背景画像を回転させなが
ら同時に拡大縮小の処理を実現し得る、画像処理装置を
提供することである。

［課題を解決するための手段］ 請求項１に係る発明は、回転処理前の背景画像の表示位
置に対応するアドレスに背景画像の画像データを格納す
る記憶手段と、回転処理の制御データに基づいて背景画
像の回転処理を行ったときの背景画像の表示位置に対応
する記憶手段のアドレスを演算する演算手段と、演算手
段によって演算された記憶手段のアドレスに格納されて
いる画像データを読み出す読出手段と、読出手段によっ
て読み出された画像データに基づいて映像信号を発生す
る映像信号発生手段とを備えたことを特徴とする 請求項２に係る発明は、回転及び拡大縮小処理前の背景
画像の表示位置に対応するアドレスに背景画像の画像デ
ータを格納する記憶手段と、回転及び拡大縮小処理の制
御データに基づいて背景画像に対する回転処理及び拡大
縮小処理のうち少なくともいずれか１つの処理を行った
ときの背景画像の表示位置に対応する上記記憶手段のア
ドレスを演算する演算手段と、上記演算手段によって演
算された上記記憶手段のアドレスに格納されている画像
データを読み出す読出手段と、上記読出手段によって読
み出された画像データに基づいて映像信号を発生する映
像信号発生手段とを備えたことを特徴とする。

［作用］ 以上のように構成することにより、画像に対する回転（
及び／又は拡大縮小）処理前において、記憶手段が回転
（及び／又は拡大縮小）処理前の画像の表示位置に対応
するアドレスに画像の画像データを格納する。

次に、画像に対する回転（及び／又は拡大縮小）処理に
おいて、演算手段が回転（及び／又は拡大縮小）処理の
制御データに基づいて画像に対する回転（及び／又は拡
大縮小）処理を行った時の画像の表示位置に対応する記
憶手段のアドレスを演算した後、読出手段が演算手段に
よって演算された記憶手段のアドレスに格納されている
画像データを読出し、映像信号発生手段が読出手段によ
って読出された画像データに基づいて映像信号を発生す
る。これによって、記憶手段によって格納された画像デ
ータの画像に対する回転処理（及び／又は拡大縮小）処
理のうち少なくともいずれか１つの処理を行った時の映
像信号が得られる。

［実施例］ 以下の実施例では、本発明の画像処理装置をテレビゲー
ム機に適用した場合を説明するが、本発明はラスタスキ
ャン方式等のＣＲＴディスプレイに接続して使用される
ゲーム以外の処理も目的としたパーソナルコンピュータ
等の各種の画像処理装置にも適用できることを予め指摘
しておく。

第１図は本発明の一実施例であるテレビゲーム装置のブ
ロック図である。

実施例の説明に先立ち、この実施例が適用されるディス
プレイを説明する。一般に、テレビゲーム機に適用され
るディスプレイは、ＲＧＢモニタまたは標準テレビジョ
ン受像機等のラスタスキャン型ＣＲＴディスプレイが用
いられる。その１画面は、２５６　Ｘ２５６　ドツトの
画素（ピクセル）に分割される。但し、垂直方向のドツ
ト数は、ブラウン管の曲面により上下の数ラインで正確
に画像を表示できない部分があるので、実際にはそのラ
インを除いた２２４　ドツトが利用される。従って、背
景画（及び／又は動画）の最小単位の１キヤラクタが８
×８ドツトからなる場合は、１画面で同時に３２ｘ２Ｂ
＝　８９６個のキャラクタを表示できる。

このテレビゲームは、プレイヤの操作によっては個々に
変化を与えることのできない背景となる背景画（または
静止画）と、プレイヤの操作またハＣＰ　Ｕ　２の制御
により移動する動画とが独立して制御されるもので、背
景画と動画を合成したビデオ信号をＣＲＴディスプレイ
８に出力して表示する画像処理ユニットｌを備える。特
に、画像処理ユニットｌが背景画アドレス制御回路２４
を含み、この回路が背景画を回転及び／又は拡大縮小処
理時において、背景画の画像データが格納されているＶ
ＲＡＭ７の読出アドレスを演算処理によって求めて、画
像データに変化を加えることなく読出アドレスを変化さ
せるだけで回転及び／又は拡大縮小処理を行うことを特
徴としている。

第１図において、テレビゲーム機の各種制御を行うため
のＣＰＵ２には、アドレスバス１）．データバス１２及
びコントロールバス１３を介して、り一ドオンリメモリ
（ＲＯＭ）３．ＲＡＭ４及びキーボード４が接続される
。

ＲＯＭ３はテレビゲーム機の制御のためのプログラムデ
ータと該プログラムを実行するために必要なデータとキ
ャラクタデータを記憶するものであり、例えばテレビゲ
ーム機に対して着脱自在なカートリッジ（図示せず）に
収納される。このプログラムデータは、どのような種類
の移動キャラクタおよび／または背景キャラクタをどの
タイミングで画面のどの座標位置に表示させるかを決め
るデータや、回転・拡大・縮小処理のためのデータ等を
含む。ここで、移動キャラクタデータ（動画属性データ
）としては、ｌキャラクタにつき、水平位置を指定する
水平位置データ（Ｈｃ；８ビツト）、垂直位置を指定す
る垂直位置データ（Ｖｃ；８ビツト）、キャラクタの種
類を指定するキャラクタコード（９ビツト）およびカラ
ーパレットを指定するパレットコード（３ビツト）、キ
ャラクタの上下左右の反転表示を指定する反転コード（
２ビツト）、キャラクタのドツトサイズを指定するサイ
ズコード（ｌビット）および背景画との優先順位を指定
する優先順位データ（２ビツト）が含まれる。背景キャ
ラクタデータとしては、ｌキャラクタにつき、キャラク
タの種類を指定するキャラクタコード（８ビツト）およ
びキャラクタを構成している画素毎の色データ（８ビツ
ト）等が含まれる。この背景キャラクタを多数組み合わ
せて表示することによって背景画（静止画）が構成され
、移動キャラクタを複数表示することによって動画が構
成され、背景画と動画が同じ画面上で合成されて表示さ
れる。但し、１つの背景画を表示させるためのデータと
しては、どの背景キャラクタを後述のＶＲＡＭエリア４
０の縦横のどのアドレスに書込みかつ従ってそれに対応
する画面上の所望の位置（座標）に表示すべきかを指定
するために、背景画の各アドレスに対応する背景キャラ
クタコードで指定される。

ＲＡＭ４は、上記ＣＰＵ２のワークエリアとして用いら
れる。キーボード４は、プレイヤが移動キャラクタを制
御するための情報を入力するものである。

さらに、ＣＰＵ２には、アドレスバス１）．データバス
１２及びコントロールバス１３を介して、画像処理ユニ
ットＩに含まれるＣＰＵインタフェース回路２１が接続
される。画像処理ユニット１には、基準信号発生器６．
２つのＲＡＭ　（７ａ、７ｂ）を含むＶＲＡＭ７．及び
ＲＧＢモニタ８ａまたは標準テレビジョン受像機８ｂ等
のＣＲＴディスプレイ８が接続される。

画像処理ユニットｌは、ＣＰＵ２の制御に基づいて、垂
直帰線期間中または強制転送タイミングにおいて動画及
び背景画の画像データをＶＲＡＭ７に転送するとともに
、ＶＲＡＭ７に記憶されている動画及び／又は背景画の
画像データをそのまま読出制御しもしくは本願の特徴と
なる回転・拡大・縮小の処理をして得られる画像データ
を出力し、その画像データをＲＧＢ信号及び／又はＮＴ
ＳＣカラー信号に変換して出力するものである。

具体的には、画像処理ユニットｌはＣＰＵインターフェ
ース２１を含み、ＣＰＵインターフェース２１にはデー
タバス１４を介して動画アドレス制御回路２２．背景画
アドレス制御回路２３．ＶＲＡＭインタフェース２７及
び色信号発生回路２８が接続される。

動画アドレス制御回路２２にはアドレスバス１５が接続
され、背景画アドレス制御回路２３及びＶＲＡＭインタ
フェース２７にはアドレスバス１５及びデータバス１６
が接続される。アドレスバス１５及びデータバス１６の
それぞれは、２つのＶＲＡＭ？ａ、７ｂのそれぞれに対
応するバス１５ａ、　１５ｂとバス１６ａ、　１６ｂを
含む。そして、データバス１６には、動画データ処理回
路２３及び背景画データ処理回路２４が共通接続される
。この動画アドレス制御回路２２及び動画データ処理回
路２３によって動画に関する画像処理が行われ、背景画
アドレス制御回路２３及び背景画データ処理回路２４に
よって背景画に関する画像処理が行われる。動画データ
処理回路２３及び背景画データ処理回路２４の出力が優
先度制御回路２６に与えられる。優先度制御回路２６の
出力が色信号発生器２８でＲＧＢ信号に変換され、直接
ＲＧＢモニタ８ａに与えられるとともに、ＮＴＳＣエン
コーダ２９でＮＴＳＣカラーテレビ信号に変換されて出
力端子９から標準テレビ受像機８ｂに出力される。

さらに、画像処理ユニットｌは、タイミング信号発生器
３０及びＨＶカウンタ３１を含む。このタイミング信号
発生器３０は、基準信号発生器６から出力される２１．
４４７Ｍ　ＨＺのクロックと垂直同期信号及び水平同期
信号に基づいて各種タイミング信号を発生する。ＨＶカ
ウンタ３１は、基準信号発生器６からのクロック、垂直
同期信号及び水平同期信号に基づいて、第２図の表示画
像エリア５１内の水平方向及び垂直方向の表示位置のそ
れぞれを指定するカウンタデータＨ，，Ｖ、を計数する
。

第２図はＣＲＴの表示画面エリアとＶＲＡＭ７の背景画
記憶エリアとの関係を示す図である。ＣＲＴディスプレ
イ８の表示画面エリア４１は、例えば水平（横；ｘ）方
向に３２キヤラクタ、垂直（縦；ｙ）方向に２８キヤラ
クタの長方形で構成される。一方、背景画記憶可能エリ
ア（以下ｒＶＲＡＭエリア」という）　４０が、画面を
縮小表示するとき画面に見えていない部分にも背景画の
画像デー夕を持っていなければ現に見えている背景画以
外の部分が黒く表示されて何も背景のない画面となる。

また、背景画面全体を上下にスクロールさせて表示する
場合は、背景画像データをリアルタイムに書換えていた
のでは滑らかなスクロールを実現できない。そこで、Ｖ
ＲＡＭエリア４０は縦横に表示画面エリア４１の数倍の
エリアが必要になる。

実施例では、ＶＲＡＭエリア４０がそれぞれ７ビツトの
アドレスデータで水平位置と垂直位置を指定できるよう
に、Ｘ方向及びＹ方向の何れも１２８キヤラクタ（１２
８Ｘ１２８　＝　１６３８４個）の記憶エリアを有する
。そして、Ｘとｙ方向のそれぞれの座標データで指定さ
れるアドレスに表示すべき背景キャラクタコードが書込
まれる。ここで、ＶＲＡＭエリア５０の原点は図の左上
端部と定めてｘ＝０及びｙ＝Ｑで表し、該ＶＲＡＭエリ
ア５０上の成るドツトの表示位置をＰ　（ｘ、ｙ）で表
す。また、表示画面エリア５１の左上端部の位置５３を
示すために、原点からのＸ方向及びｙ方向の距離（以下
、オフセットという。）をそれぞれＨｐ及びＶ、とする
。

なお、Ｘ及びｙ座標を指定するアドレスデータのそれぞ
れは、第３図に示すように、ＶＲＡＭエリア５０内のキ
ャラクタの位置を示すｘｃ、ｙｃ（各７ビツト）と、ｌ
キャラクタ５２内のドツトの位置を示すｘｄ、ｙｄ（各
３ビツト）で表すものとする。

ＶＲＡＭ７は、第４図に示すように、それぞれ同一の記
憶容量を有する２個のＶＲＡＭ７ａ及び７ｂから成る。

各部　ＲＡ　Ｍ７ａ、　７ｂは、例えばそれぞれ０から
３２Ｋまでのアドレスを有し、各アドレスに対して８ビ
ツトのデータを記憶し得る。

そして、ＶＲＡＭ７ａ及び７ｂはそれぞれ１６に毎のエ
リア５１ないし５４に分割され、アドレス０から１６Ｋ
までのエリア５１及び５２が背景画に関するデータを記
憶するために用いられ、アドレス１６Ｋ　＋　１から３
２Ｋまでのエリア５３及び５４が動画に関するデータ（
すなわちＶＲＡＭエリア４０で同じ背景画が記憶されて
いる期間中に表示すべき多数の移動キャラクタデータ）
を記憶するために用いられる。具体的には、ＶＲＡＭ７
ａのエリア５１は最大２５６個の背景キャラクタの色デ
ータを記憶するキャラクタエリアとして用いられる。ｌ
キャラクタについて見れば、第５図に示すように、縦横
８×８ドツトに対応するビット数でありかつ各ドツト毎
に８ビツトの色データを含むため、５１２ビツト（６４
バイト）の記憶容量を有し、このｌキャラクタ毎にキャ
ラクタコードが決められる。ＶＲＡＭ７ｂのエリア５２
は、第２図のＶＲＡＭ１）．）７４０（７）縦横１２８
×１２８個のます目に対応するバイト数を有し、縦横の
座標で指定されるアドレスに背景画のキャラクタコード
を記憶するスクリーンエリアとして用いられる。このエ
リア５１および５２に書込まれるデータのフォーマット
の一例が６図に示めされる。

次に、第１図ないし第６図を参照して、第１図の各部の
作用を説明する。ＣＰＵインタフェース２１は、ＣＰＵ
２の制御に基づいて、垂直帰線期間中または強制的転送
命令中ダイレクトメモリアクセスにより背景キャラクタ
及び移動キャラクタに関するデータをＶＲＡＭインタフ
ェース２７に転送すると同時に、回転・拡大・縮小のた
めの制御データを背景画アドレス制御回路２４に転送す
るためのラッチ信号ＬＡＩ　−ＬＡ４．　ＬＡＩＩ、　
ＬａＩ２．　ＬａＩ３及びＬａＩ５を発生する。この背
景キャラクタ及び移動キャラクタに関するデータがＶＲ
ＡＭインタフェース２７によって、ＶＲＡＭ７に予め書
込まれる。

動画アドレス制御回路２２は動画属性メモリとインレン
ジ検出回路と動画アドレスデータ発生回路とを含み、そ
の詳細は例えば本願出願人の出願に係る特開昭５９−１
）８１８４号で知られている。動画属性メモリには、あ
る垂直帰線期間中に、ＣＰＵ２からＣＰＵインタフェー
ス２１及びデータバス１４を介して１２８個の移動キャ
ラクタの属性データが転送されて記憶される。インレン
ジ検出回路は、ｌ走査線毎に、動画属性メモリに記憶さ
れているデータのうち次の水平走査で表示すべきものの
検索を行う。動画アドレスデータ発生回路は、インレン
ジ検出された属性データのうちＶ反転データが”Ｈ”の
とき反転を行ったときの表示エリア４１内の位置を示す
ＶＲＡＭ７の格納アドレスを発生してアドレスバス１５
を介して出力する。一方、■反転データが”Ｌ”のとき
、キャラクタデータの表示エリア４１に対応するＶＲＡ
Ｍ７のアドレスをそのままアドレスバス１５を介してＶ
ＲＡＭ７に出力する。これに応答してＶＲＡＭ７は、動
画アドレス制御回路２２内の動画アドレス発生回路から
出力されたアドレスに対応する、動画キャラクタエリア
５３．４４に記憶されている動画の色データ（１ドツト
当り４ビツト）をデータバス１６を介して動画データ処
理回路２３に与える。また動画アドレス発生回路は、イ
ンレンジ検出された移動キャラクタの属性データのうち
Ｈ反転データ（ｌビット）と色パレットデータ（３ビツ
ト）と優先度係数データ（２ビツト）を、直接に動画デ
ータ処理回路２３に与える。

従って、動画データ処理回路２３には、ＶＲＡＭ７から
読出された色データと動画アドレス制御回路２２から直
接与えられたＨ反転データ、色パレットデータ及び優先
度係数データの１ドツト当り１０ビツトのデータが、ｌ
走査線の２５６　ドツトについて順次入力される。

動画データ処理回路２３は、水平帰線期間中に入力され
た次のｌ走査線分のデータを一時記憶した後、そのデー
タに含まれるＨ反転データが”Ｈ”のときＨ反転データ
を除く１ドツト当り９ビツトのデータを入力順序とは逆
の順序で、−時記憶することによってＨ反転処理を行う
。一方、この回路２３はＨ反転データが”Ｌ”のとき、
９ビツトのデータを入力順序で一時記憶する。−時記憶
されたｌ走査線分の動画データは、ＨＶカウンタ３１出
力のカウントデータＨゎに基づいて水平走査に同期して
優先度制御回路２６に出力する。

背景画アドレス制御回路２４は、背景画の通常処理時に
おいて、ＣＰＵ２から与えられる画面のオフセットデー
タＨ，，Ｖ、並びにＨ反転データＨＦ及びＶ反転データ
ＶＦを含む制御データと、ＨＶカウンタ３１から与えら
れるカウントデータＨ６及びｖｃとに基づいて、背景画
のドツトに対応してＶＲＡＭ７ｂのスクリーンエリア５
２に予め記憶されているキャラクタコードの読出アドレ
ス（１６ビツト）を算出し、該アドレスをアドレスバス
１５ｂを介してＶＲＡＭ７ｂに与える。また、背景画ア
ドレス制御回路２４は、背景画の回転及び拡大縮小処理
時において、ＣＰＵ２から与えられる画面のオフセット
データＨ，，Ｖ、　、Ｈ反転データＨＦ、■反転データ
ＶＦ及び回転及び拡大縮小時の処理定数Ａ、Ｂ、Ｃ，Ｄ
を含むパラメータデータと、ＨＶカウンタ３１から与え
られるカウントデータＨ６及びｖ６とに基づいて、回転
及び拡大縮小時の背景画のドツトに対応するキャラクタ
コードの読出アドレスを算出し、該アドレスをＶＲＡＭ
７ｂに与える。この回転・拡大・縮小のための演算処理
の原理は、後述の第７図を参照して説明する。

なお、背景画アドレス制御回路２４はＣＰＵ２から与え
られる画面のオフセットデータＨ，，Ｖ。

に基づいて、画面のスクロール処理を行った後の背景画
のｌドツトに対応するキャラクタコードの読出アドレス
を算出する。これと同時に、背景画アドレス制御回路２
４はＨ反転データＨＦが”Ｈ”のときＨ反転処理を行っ
た後の背景画のｌドツトに対応するキャラクタコードの
読出アドレスを算出し、■反転データＶＦが”Ｈ”のと
き、■反転処理を行った後の背景画の１ドツトに対応す
るキャラクタネームの読出アドレスを算出する。ここで
、背景画アドレス制御回路２４で算出される１６ビツト
の読出アドレスデータは、第６図に示すように、上位２
ビツトが００”であって、下位１４ビツトが背景画の表
示位置に対応するキャラクタの位置データｘｃ、　ｙｃ
　（各７ビツト）である。

ＶＲＡＭ７ｂは、背景画アドレス制御回路２４から与え
られるアドレスに記憶されたキャラクタコードをデータ
バス１５ｂを介して背景画アドレス制御回路２４に与え
る。これに応じて、背景画アドレス制御回路２４は、上
位２ビツトの００”と、８ビツトのキャラクタコードと
、背景画の表示位置に対応するドツトの位置データｙｄ
（３ビツト）及びｘｄ（３ビツト）から成るアドレスを
アドレスバス１５ａを介してＶＲＡＭ７ａに与える。Ｖ
ＲＡＭ７ａは、背景画アドレス制御回路２４から与えら
れたアドレスに記憶されている８ビツトの色データを読
出して、データバス４２ａを介して背景画データ処理回
路２５に与える。これに応じて、背景画データ処理回路
２５は、入力された１ドツト当り８ビツトの色データを
ラッチした後、ＨＶカウンタ３１出力のカウントデータ
Ｈ６に基づいて８ビツトの色データを優先度制御回路２
６に与える。

優先度制御回路２６は、動画データ処理回路２３から入
力される７ビツトの動画データと背景画データ処理回路
２５から入力される８ビツトの背景画データのうち、優
先度データに基づいて優先判定を行い、動画データ又は
背景画データのうちの優先度の高いものを色信号発生器
２８に出力する。たとえば、優先度制御回路２６は、優
先度データが”００”のとき最上位３ビツト”０００”
と８ビツトの色データからなる背景画データを色信号発
生器２８に出力し、優先度データが”０１“のとき３ビ
ツトの色パレットデータと４ビツトの色データからなる
計７ビツトの動画データを色信号発生器２８に出力する
。

色信号発生器２８は、８ビツトのアドレスを有するＲＡ
Ｍにてなる色パレットテーブルを含み、垂直帰線期間中
にＣＰＵ２から与えられる色信号データを色パレットテ
ーブルに記憶しておく。そして、水平走査期間中におけ
る色信号発生器２８は、優先度制御回路２６から入力さ
れる８ビツトの動画データ又は背景画データに基づいて
、色パレットテーブルの対応アドレスに記憶されている
色信号データを読み出した後、色信号データを各色５ビ
ットのＲＧＢ信号に変換する。さらに、色信号発生器２
８は、ＨＶカウンタ３１から与えられるカウントデータ
Ｈ６及びＶＣに同期してＲＧＢ信号をＲＧＢモニタ８ａ
に直接出力すると同時に、ＮＴＳＣエンコータ２９に出
力する。ＮＴＳＣエンコーダ２９はＲＧＢ信号を各色毎
にデジタル／アナログ変換した後、ＮＴＳＣカラーテレ
ビ信号に変換して出力端子９から標準テレビ８ｂに出力
する。

第７図は背景画アドレス制御回路２４が背景画の回転及
び拡大縮小処理を行う場合の原理を説明するための図で
ある。図において、ＣＲＴＲイスプレィ８の画面上にお
ける水平方向のドツト単位の座標をＸとし、垂直方向の
ドツト単位の座標をｙとする。但し、ｙ方向は第２図の
場合とは逆に示す。

背景画アドレス制御回路２４が回転及び拡大縮小処理を
行う前の元の背景画の座標をＰ（ｘ＋−ｙｌ）とし、元
の背景画を座標Ｒ（ｘｏ　、　　ｙｏ）を中心として角
度γ［ｒａｄ　］だけ回転したときの背景画の座標をＱ
’（ｘｓ″＋ｙ＊’）とする。さｙに、座標Ｑ’　　（
ｘ、”＋ｙ２’）を有する背景画を座標Ｒ（ｘｏ、ｙａ
）を基準として、Ｘ方向の拡大縮小倍率α及びｙ方向の
拡大縮小倍率βで拡大又は縮小した場合の背景画の座標
をＱ（Ｘｌ、Ｙりとすると、各座標Ｐ、　Ｒ，Ｑ間の関
係は（１）式で表される。

・・・（１） ここで、定数（パラメータ）Ａ、Ｂ、Ｃ及びＤは、（２
）ないしく５）式で表される。

Ａ　＝　１／α・ＣＯＳ　　７　　　　　　　　　　　
　　　−　（２）Ｂ　＝　１／α・ｓｉｎ　　７　　　
　　　　　　　　　　　−（３）Ｃ＝　−１／β＊　ｓ
ｉｎ　　７　　　　　　　　　　　　−（４）Ｄ　＝　
１／β・ＣＯＳ　　γ　　　　　　　　　　　　　　・
・・（５）背景画の拡大又は縮小処理を行わずに回転処
理のみを行う場合は、α＝β＝１である。従って、この
場合の定数Ａ、Ｂ、Ｃ及びＤは、（６）式ないしく９）
式で表わされる。

Ａ＝ｃｏｓ　γ　　　　　　　　　　　　　　・・・（
６）Ｂ＝ｓｉｎ　γ“　　　　　　　　　　　　　・・
・（７）Ｃ＝　−５ｉｎ　γ　　　　　　　　　　　　
　・・・（８）Ｄ＝ｃｏｓ　γ　　　　　　　　　　　
　　　・・・（９）また、背景画の回転処理を行わずに
拡大又は縮小の処理のみを行う場合は、γ＝０となるの
で、定数Ａ、Ｂ、Ｃ及びＤは、（１０）式ないしく１）
）式で表わされる。

Ａ＝１／α Ｂ＝Ｃ＝Ｏ Ｄ＝１／β （１）式において、元の背景画の座標Ｐ・・・（１０） ・・・（１）） ・・・（１２〉 （Ｘｌ　。

ｙ＋）は、第２図のＶＲＡＭエリア４０における上述の
オフセットデータＨＰ、Ｖ、並びにＶＨカウンタ３１か
ら出力されるカウントデータＨｃ、Ｖ。

を用いて示せば、（１３）式および（１４）式で表わさ
れる。

Ｘ＋　＝）（、＋Ｈ，−（１３） 、Ｖ■＝Ｖｐ＋ＶＣ・・・（１４） 従って、（１）式に上記（１３）式及び（１４）式を代
入してｘ２及びｙ２を展開した式を求めると、ｘｔ及び
ｙ２は（１５）及び（１６）式で表わされる。

Ｘ！　＝　［ｘｏ　＋　（Ｈｐ　　Ｘｏ　）　・Ａ＋　
（ＶｐＹｏ　）　　・Ｂ＋Ｖ、　　・Ｂ）＋Ｈ，・Ａ−
（１５）Ｖｏ　−（ｙｏ　＋　（Ｖｐ　　Ｖｏ　）　・
Ｄ＋　（Ｈ。

−Ｘｏ　）−Ｃ＋Ｖ、−Ｄ〕＋Ｈ５−Ｃ・（１６）上記
（１５）式及び（１６）式において、ＨＣ−Ａ及びＨＣ
−Ｃの項は画面のドツト単位で変化する項であり、Ｈｃ
”Ａ及びＨｃ”Ｃ以外の項（すなわち〔〕内の項）はｌ
走査線において不変の項である。従って、Ｈ６・Ａ及び
ＨＣ−Ｃの項は水平走査期間のドツト単位で計算を行う
必要がある。

一方、ＨＣ−Ａ及びＨｃ”Ｃ以外の項は、水平走査期間
中に計算する必要性がなく、むしろ水平走査のドツト単
位の極短時間に一度に計算するのが困難なため、ｌ走査
線の開始前に一括して計算（前処理）しておくことにす
る。そこで、（１５〉式及び（１６）式の前処理すべき
一部の式を簡単な回路で計算するため、次の（１７）式
ないしく２４）式のようにおきかえて段階的に演算する
ことにする。

Ｅ　１　＝　Ｈｐ　　ｘ　ｏ　　　　　　　　　　　　
・・・（１７）Ｅ　２　＝Ｖ　ｐ　　ｙ　ｏ　　　　　
　　　　　　　・・・（１８〉Ｅ　３　＝ｘａ　＋Ｅ　
１　・Ａ　　　　　　　　　−（１９）Ｅ　４　”ｙｏ
　＋Ｅ　２　・Ｄ　　　　　　　　　−（２０）Ｅ５＝
Ｅ３＋Ｅ２・Ｂ　　　　　　　　・・・（２１）Ｅ６＝
Ｅ４＋Ｅ１・Ｃ・・・（２２） Ｅ７＝Ｅ５＋Ｖ、　　◆Ｂ　　　　　　　　　−（２３
）Ｅ８＝Ｅ６＋Ｖ、　・Ｄ　　　　　　　　・・・（２
４）第８図は背景画アドレス制御回路２４の詳細な回路
図である。この背景画アドレス制御回路２４は、上記（
１）式を用いて背景画の回転及び拡大縮小時の座標（Ｘ
２．ｙ２）をマトリクス演算によって求めた後、この座
標データをスクリーンエリア５２の読出アドレス並びに
キャラクタエリア５１の読出アドレスとして出力するも
のである。

具体的には、背景画アドレス制御回路２４は複数の遅延
型（Ｄ型）フリップフロップからなるレジスタＦＦＩな
いしＦＦ２３を含む。各レジスタＦＦＩないし２３は、
ラッチ信号の与えられたタイミングで入力端子に与えら
れたデータをラッチし、そのデータを出力端子へ出力す
る。なお、レジスタＦＦ１３゜ＦＦ１９のそれぞれには
、タイミング信号発生器３０出力の１０．７３９Ｍ　Ｈ
ｚのクロッ２１０Ｍ　ＣＫを反転した反転クロックが入
力される。レジスタＦＦ１８．　ＦＦ２０゜ＦＦ２１．
　ＦＦ２２及びＦＦ２３のそれぞれには、タイミング信
号発生器３０から出力される５、３６９　ＭＨｚのクロ
ック５ＭＣＫを反転した反転クロックが入力される。

レジスタＦＦＩないし４のそれぞれには、ＣＰＵ２から
ＣＰＵインタフェース回路２１及びデータバス４０を介
して与えられる１６ビツトの定数データＡ。

Ｂ、Ｃ，Ｄが対応するラッチ信号ＬＡＩ−ＬＡ４の与え
られたタイミングでラッチされる。このラッチデータが
切換器ＳＷＩの入力端子ａ、　ｂ、　ｃ、　ｄに与えら
れる。切換器ＳＷＩは、タイミング信号発生器２０出力
のＸＳ信号に基づいて、入力端子ａ、　ｂ、　ｃ、　ｄ
に入力されるラッチデータのうちのいずれか１つを選択
して乗算器ＭＰＹの入力端子ａに出力する。

ＨＶカウンタ３１出力のカウントデータＨ０が、排他的
オア回路ＸＯ旧に入力される。レジスタＦＦ５はＨＶカ
ウンタ３１出力の８ビツトカウントデータＶｅをラッチ
して排他的オア回路Ｘ０Ｒ２に出力する。

レジスタＦＦ６及び７はそれぞれ、ＣＰＵ２から与えら
れる１ビツトのＨ反転データＨＦと１ビツトのＶ反転デ
ータＶＦを、ＣＰＵ２のマシンクロックの立上りでラッ
チして、Ｈ反転データＨＦと各ビットが同一のレベルを
有する８ビツトのデータと、■反転データＶＦと各ビッ
トが同一のレベルを有する８ビツトのデータをそれぞれ
、排他的オア回路Ｘ０ＲＩ、　Ｘ０Ｒ２に出力する。

ここで、排他的オア回路ｘＯ旧及びＸ０Ｒ２の詳細を説
明すると、両者はそれぞれ８個の排他的オアゲ−トを含
む。排他的オア回路Ｘ０ＲＩに含まれる８個の排他的オ
アゲートは、それぞれの一方入力としてカウントデータ
Ｈｅの各ビットデータが与えられ、それぞれの他方入力
としてレジスタＦＦ６の対応する各ビットデータが与え
られる。排他的オア回路Ｘ０Ｒ２に含まれる８個の排他
的オアゲートは、それぞれの一方入力としてカウントデ
ータＨｅの各ビットデータが与えられ、それぞれの他方
入力としてレジスタＦＦ７の対応する各ビットデータが
与えられる。そして、排他的オア回路Ｘ０ＲＩ又はｘＯ
Ｒ２に含まれるそれぞれの８個の排他的オアゲートは、
それぞれの２つの入力の排他的論理和を求め、その演算
結果の８ビツトデータを直接に又はレジスタＦＦ８を介
して切換器ＳＷ２のａ入力端子とｂ入力端子に与える。

この切換器ＳＷ２は、１）ビツトの入力端子を有するが
、ａ及びｂ入力端子の上位３ビツトがアースに接続され
ている。さらに、切換器ＳＷ２はＣ及びｄ入力端子を含
み、このＣ又はｄ入力端子にはレジスタＦＦ９又はＦＦ
ｌ０からの１）ビツトデータが入力される。

レジスタＦＦ９は、加算器ＡＤＤから与えられる１８ビ
ツトデータのうちの下位１）ビツトのデータ（Ｅｌ）を
タイミング信号発生器３０出力のラッチ信号ＬＡ９の立
上りでラッチし、そのラッチデータを切換器ＳＷ２の入
力端子Ｃに与える。レジスタＦＦｌ０は、加算器ＡＤＤ
から与えられる１８ビツトデータのうちの下位１）ビツ
トのデータ（Ｅ２）をタイミング信号発生器３０出力の
ラッチ信号ＬＡＩＯの立上りでラッチ、そのラッチデー
タを切換器ＳＷ２の入力端子ｄに与える。切換器ＳＷ２
は、タイミング信号発生器２０出力のＹＳ信号に基づい
てａ、　ｂ、　ｃ、　ｄ入力端子に入力されるデータの
うちのいずれか選択して乗算器ＭＰＹの入力端子すに与
える。

乗算器ＭＰＹは、入力端子ａに入力されるデータＡ−Ｄ
のいずれかと入力端子すに入力されるデータＥｌ、Ｅ２
．Ｖｃのいずれかとを乗算して、（１９）式〜（２４）
式のいずれかの第２項を求め、乗算結果のデータを、レ
ジスタＦＦ１３を介して切換器ＳＷ３の入力端子Ｃに与
える。

レジスタＦＦ１３は、ＣＰＵ２から与えられるＸ方向の
オフセットデータＨ，（１０ビツト）を、マシンクロッ
クの立上りでラッチして切換器ＳＷ３の入力端子ａに与
える。また、レジスタＦＦ１２は、ＣＰＵ２から与えら
れるｙ方向のオフセットデータＶｐ　　（１０ビツト）
を、マシンクロックの立上りでラッチして切換器ＳＷ３
の入力端子すに与える。切換器ＳＷ３の入力端子ａ及び
入力端子すのそれぞれの上位６ビツト及び下位２ビツト
はアースに接続される。なお、切換器ＳＷ３の各入力端
子に入力されるデータの下位２ビツトは、少数点以下の
データに対応する。

切換器ＳＷ３は、タイミング信号発生器２０出力のＡＳ
信号に基づいて入力端子ａ、　ｂ、　ｃに入力される各
データのうち１つのデータを選択して加算器ＡＤＤの入
力端子ａに与える。

レジスタＦＦ１４は、ＣＰＵ２から与えられる元の背景
画のＸ方向の位置データＸｌ、（データバス４０の下位
８ビツト）を、マシンクロックの立上りでラッチした後
、最上位２ビツト”００”とラッチデータの計１０ビッ
トのデータを切換器ＳＷ４の入力端子ａに与える。また
、レジスタＦＦ１５は、ＣＰＵ２から与えられる元の背
景画のｙ方向の位置データｙｏ　　（データバス４０の
上記Ｘ、よりも上位の２ビツト）をマシンクロックの立
上りでラッチした後、上位８ビツト”ｏｏｏｏｏｏｏｏ
”とラッチデータの計１０ビットのデータを切換器ＳＷ
４の入力端子すに与える。切換器ＳＷ４の入力端子ａ及
び入力端子すのそれぞれの上位６ビツト及び下位２ビツ
トは、アースに接続される。なお、切換器ＳＷ４の各入
力端子に入力されるデータの下位２ビツトは、少数点以
下のデータに対応する。

レジスタＦＦ１６は、加算器ＡＤＤ出力の１８ビツトデ
ータを、タイミング信号発生器３０出力のクロックＣＫ
１６の立上りでラッチして切換器ＳＷ４の入力端子Ｃに
与える。また、レジスタＦＦ１７は、加算器ＡＤＤ出力
の１８ビツトデータを、タイミング信号発生器３０出力
のクロックＣＫ１７の立上りでラッチして切換器ＳＷ４
の入力端子ｄに与える。切換器ＳＷ４は、タイミング信
号発生器２０出力のＢＳ信号に基づいて入力端子ａ、　
ｂ、　ｃ、　ｄに入力される各データのうち１個の１８
ビツトのデータを排他的オア回路ＸＯＲ３に与える。排
他的オア回路ＸＯＲ３は１８個の排他的オアゲートを含
み、各排他的オアゲートのそれぞれの一方入力として切
換器ＳＷ４の対応ビット出力が与えられ、他方入力とし
てタイミング信号発生器３０出力のＡＤＳ信号が与えら
れる。

また、ＡＤＳ信号のある１ビツトが加算器ＡＤＤのキャ
リー・イン端子に入力される。加算器ＡＤＤのキャリー
・イン端子に入力される１ビツトのＡＤＳ信号が”Ｈ”
であるとき、排他的オア回路ＸＯＲ３の各排他的オアゲ
ートの一方入力端子に入力されるＡＤＳ信号は１８ビツ
トすべてが”Ｈ”である信号である。一方、加算器ＡＤ
Ｄのキャリー・イン端子に入力されるｌビットのＡＤＳ
信号が”Ｌ”であるとき、排他的オア回路ＸＯＲ３の各
排他的オアゲートの他方入力端子に入力されるＡＤＳ信
号は１８ビツトすべてが”Ｌ”である信号である。排他
的オア回路ＸＯＲ３は排他的オア回路ｘＯ旧及びＸ０Ｒ
２と同様に動作し、各ビットの一方入力端子に入力され
たデータと他方入力端子に人力されたデータの排他的論
理和の演算を行い、演算結果を加算器ＡＤＤの入力端子
すに与える。

加算器ＡＤＤは、入力端子ａとｂに入力される両データ
を加算し、さらにキャリー・イン端子に”Ｈ”のＡＤＳ
信号が入力されているときのみ加算結果に１を加算する
。その後、加算結果のうち、１８ビツトデータがレジス
タＦＦ１６．　ＦＦ１７にストアされ、下位１）ビツト
データがレジスタＦＦ９　、　ＦＦｌ０にストアされ、
ｌＯビットデータがレジスタＦＦ１８．　ＦＦ１９にス
トアされ、下位８ビツトデータがレジスタＦＦ２１にス
トアされる。

従って、キャリー・イン端子に”Ｈ”信号が入力された
とき、排他的オア回路ＸＯＲ３と加、算器ＡＤＤの動作
によって、切換器ＳＷ３の出力データから切換器ＳＷ４
の出力データを減算する動作が行なわれる。一方、キャ
リー・イン端子に”Ｌ”信号が入力されたとき、排他的
オア回路ＸＯＲ３による反転動作及び加算器ＡＤＤによ
るｌを加算する動作が行なわれず、従って、切換器ＳＷ
３の出力データと切換Ｂ　ＳＷ４の出力データを単に加
算する動作が行なわれる。そして、この実施例では、乗
算器ＭＰＹと加算器ＡＤＤとが切換器５ＷＩ−３Ｗ４の
切換えによって与えられる２データ（座標データ、定数
データまたは直前の演算結果データ）の乗算動作又は加
算動作を時分割的に繰り返して実行することによって（
１７）式ないしく２４）式を順次演算し、最終的にはそ
れぞれ１個の回路で（１５〉式と（１６）式の演算動作
を行っている。しかも、定数データを変えることによっ
て、共通の回路で回転及び／又は拡大・縮小処理が達成
できる。

レジスタＦＦ１８は、入力された１０ビツトのデータを
ラッチした後、上位７ビツトのデータｙｃを３ステート
バツフアアンプ（以下バッファアンプという）ＢＡ２を
介してアドレスバス１５ａの上位３ビツト目から上位８
ビツト目のアドレスデータとして出力するとともに、下
位３ビツトのデータｙｄをレジスタＦＦ２２に与える。

レジスタＦＦ１９は、入力された１０ビツトデータＸＣ
をラッチした後、レジスタＦＦ２０に与える。レジスタ
ＦＦ２０は、入力されたｌＯビットのデータをラッチし
た後、上位７ビツトデータＸＣをバッファアンプＢＡ３
を介してアドレスバス１５ａの下位７ビツトのアドレス
データとして出力するとともに、下位３ビツトのデータ
ｘｄをレジスタＦＦ２２に与える。

レジスタＦＦ２１は、ＶＲＡＭ７ｂからデータバス４２
ｂを介して入力された８ビツトのキャラクタコードをラ
ッチした後、バッファアンプＢＡ５を介してアドレスバ
ス１５ｂの上位３ビツト目から上位７ビツト目のアドレ
スデータとして出力する。レジスタＰＰ２２は入力され
た２つの３ビツトデータｙｄ。

ｘｄをラッチした後、レジスタＦＦ２３及びバッファア
ンプＢＡ６を介してアドレスバス１５ｂの最下位６ビツ
トのアドレスデータとして出力する。

なお、バッファアンプＢＡＩの２ビツトの入力端子はア
ースに接続され、該バッファアンプＢＡｌの出力端子（
２ビツト）はアドレスバス１５ａの上位２ビツトに接続
される。バッファアンプＢＡ４の２ビツトの入力端子は
アースに接続され、該バッファアンプＢＡ４の出力端子
（２ビツト）は、アドレスバス１５ａの上位２ビツトに
接続される。

第９Ａ図及び第９Ｂ図はこの実施例の特徴となる背景画
の拡大・縮小及び／又は回転処理の動作を説明するため
のタイムチャートである。特に、第９Ａ図はｌ水平走査
期間及び水平ブランキング期間を示し、第９Ｂ図は一例
としてＨカウント値が９ないし１７．５までの前処理と
リアルタイム処理の一部の期間を示す。

次に、第１図ないし第９Ｂ図を参照して、この実施例の
特徴となる背景画の拡大・縮小および／または回転処理
の詳細な動作を説明する。ここで、第７図を参照して上
述したように、第２図のＶＲＡＭエリア４０のうち表示
画像エリア４１内に位置する背景画を基準座標Ｒ（ｘａ
、Ｖｏ）を中心として角度γだけ回転しかつＸ方向の拡
大縮小倍率α及びｙ方向の拡大縮小倍率βで拡大又は縮
小する場合について、ｌ走査線分の処理を行う背景画ア
ドレス制御回路２４の処理動作について述べる。

なお、上記α、β及びγに基づいて上記（２）式ないし
く５）式を用いて予め定数Ａ、Ｂ、Ｃ，ＤがＣＰＵ２に
よって計算され、これらの定数Ａ、Ｂ。

Ｃ，ＤのデータがＣＰＵ２において予め計算され、ＣＰ
Ｕ２からＣＰＵインタフェース回路２１及びデータバス
１４を介してフリップフロップＰＦＩないしＦＦ４に入
力されてラッチされる。また、画面の上記オフセットデ
ータＨＰＩＶｚ上記基準座標のデータＸｏ＋　　ｙｏ、
並びに背景画についてのＨ反転データＨＦ及びＶ反転デ
ータＶＦがそれぞれ、ＣＰＵ２から出力されてＣＰＵイ
ンタフェース回路２１及びデータバス１４を介してフリ
ップフロップＦＦＩＩ、　ＦＦ１２．　ＦＦ１４．　Ｆ
Ｆ１５．　ＦＦ６　、　ＦＦ７に入力されてラッチされ
る。

ここで、Ｈ反転データＨＦが”Ｈ“のときＨＶカウンタ
３１から入力されるデータＨｃが排他的オアゲートＸ０
Ｒ１によって反転されて切換器ＳＷ２の入力端子ａに出
力され、一方、Ｈ反転データＨＦが”Ｌ”のときＨＶカ
ウンタ３１から入力されるデータＨａがそのまま排他的
オアゲートＸ０ＲＩを介して切換器ＳＷ２の入力端子ａ
に出力される。また、■反転データＶＦがＨ”のときＨ
Ｖカウンタ３１から入力されてフリップフロップＦＦ５
に１走査線の処理の間にラッチされるデータＶｃが、排
他的オアゲートｘＯＲ２によって反転されてフリップフ
ロップＦＦ８に入力されてラッチされ、一方、■反転デ
ータＶＦが”Ｌ”のとき上記データＶｃがそのまま排他
的オアゲートｘＯＲ２を介してフリップフロップＦＦ８
に入力されてラッチされる。上記排他的オアゲートＸ０
ＲＩ及びＸ０Ｒ２の反転動作によって、それぞれ背景画
のＨ反転及びＶ反転の動作が行なわれる。上記排他的オ
アゲー）ＸＯＲＩ及びＸ０Ｒ２から出力されるデータは
、反転されるか否かにかかわらず、以下説明の便宜上、
それぞれデータＨｃ及びＶｏと呼ぶ。

さらに、回転及び拡大縮小処理前の元の背景画のキャラ
クタネーム及び色データがそれぞれ、ＶＲＡＭ７ｂの背
景画スクリーンエリア５２及びＶＲＡＭ７ａの背景画キ
ャラクタエリア５２に予め記憶されているものとする。

第９図において、タイミング信号発生器３０から出力さ
れる１０．７３９Ｍ　ＨｚのクロックＩＯＭｃＫ（以下
、記号の上に付くバーに代えて記号の前に／を付けて示
す）の各立ち下がり時を、説明の便宜上、時刻ｔｌ、　
ｔ２．１３．・・・、１２０．・・・とする。ここで、
時刻【ｌから時刻ｔ９までの処理は、画像処理回路ｌか
ら出力されるビデオ信号の画像信号期間の前の垂直帰線
消去期間において行なわれる定数ＥｌないしＥ８を計算
する前置処理である。時刻ｔ９以降の処理は、ビデオ信
号であるＲＧＢ分離デジタル信号である画像信号の生成
及び表示と同期して行なわれるリアルタイム処理であっ
て、前置処理で計算された定数とカウンタデータＨｅ、
Ｖｃとに基づいて回転及び拡大縮小時の背景画の座標Ｑ
（Ｘｔ、Ｙ２）を求め、ＶＲＡＭ７ｂ（７）背景画スク
リーンエリア５２のアドレスを出力した後、該エリア５
２から読み出されたキャラクタコードに基づいてＶＲＡ
Ｍ７ａの背景画キャラクタエリア５１のアドレスを出力
する処理である。

時刻ｔｌから時刻ｔ２において、切換器ＳＷ３及びＳＷ
４がともに入力端子ａに切り換えられ、データＨｐがフ
リップフロップＦＦ５Ｉから切換器ＳＷ３を介して加算
器ＡＤＤの入力端子ａに入力される。一方、データＸ０
がフリップフロップＦＦ１４から切換器ＳＷ４及び排他
的オアゲートＸＯＲ３を介して加算器ＡＤＤの入力端子
すに入力される。ここで、ＡＤＳ信号が１Ｈ”となって
いるので、排他的オアゲートＸＯＲ３及び加算器ＡＤＤ
は上述のように減算処理を行うので、データＥｌ”（Ｈ
Ｐ　　ＸＯ）の演算を行って出力する。データＢ１は、
時刻ｔ２にラッチ信号ＬＡ９の立上りでフリップフロッ
プＦＦ９に入力されてラッチされる。

時刻ｔ２からｔ３において、切換器ＳＷＩ及びＳＷｌが
それぞれ入力端子ａ及び入力端子Ｃに切り換えられ、デ
ータＡがフリップフロップＦＦＩから切換器ＳＷＩを介
して乗算器ＭＰＹの入力端子ａに入力される。一方、デ
ータＢ１がフリップフロップＦＦ９から切換器ＳＷ２を
介して乗算器ＭＰＹの入力端子すに入力される。乗算器
ＭＰＹは、データＡ−Ｅｌの演算を行って出力する。デ
ータＡ−Ｅｌは、時刻ｔ３においてクロック１６ＣＫの
立上りでフリップフロップＦＦ１３に入力されてラッチ
される。

また、時刻ｔ２から時刻ｔ３において、切換器ＳＷ３及
びＳＷ４がともに入力端子すに切り換えられ、データＶ
ｐがフリップフロップＦＦ１０から切換器ＳＷ３を介し
て加算器ＡＤＤの入力端子ａに入力される。

一方、データ、Ｖ■ＪがフリップフロップＦＦ１５から
切換器ＳＷ４及び排他的オアゲートＸＯＲ３を介して加
算器ＡＤＤの入力端子すに入力される。ここで、ＡＤＳ
信号が”Ｈ“となっているので、排他的オアゲートＸＯ
Ｒ３及び加算器ＡＤＤは上述のように減算処理を行うの
で、データＥ　２　＝　（ＶＰ　　７ｏ　）の演算を行
って出力する。データＢ２は、時刻ｔ３においてラッチ
信号ＬＡＩＯの立上りでフリップフロップＦＦ１Ｏに入
力されてラッチされる。

次の時刻ｔ３からｔ４において、切換器ＳＷＩ及びＳＷ
ｌがともに入力端子ｄに切り換えられ、データＤがフリ
ップフロップＦＦ４から切換器ＳＷｌを介して乗算器Ｍ
ＰＹの入力端子ａに入力される。一方、データＢ２がフ
リップフロップＦＦｌ０から切換器ＳＷ２を介して乗算
器ＭＰＹの入力端子すに入力される。

乗算器ＭＰＹは、データＤ−Ｅ２の演算を行って出力す
る。データＤ−Ｅ２は、時刻ｔ４においてクロック／Ｉ
ＯＭＣＫの立上がりでフリップフロップＦＦ１３に入力
されてラッチされる。

また、時刻ｔ３から時刻ｔ４において、切換器ＳＷ３及
びＳＷ４がそれぞれ入力端子Ｃ及び入力端子ａに切り換
えられ、データＡ−ＥｌがフリップフロップＦＦ１３か
ら切換器ＳＷ３を介して加算器ＡＤＤの入力端子ａに入
力される。一方、データＸ、がフリップフロップＦＦ１
４から切換器ＳＷ４及び排他的オアゲー）ＸＯＲ３を介
して加算器ＡＤＤの入力端子すに入力される。ここで、
ＡＤＳ信号が”Ｌ”となっているので、排他的オアゲー
トＸＯＲ３及び加算器ＡＤＤは上述のように加算処理を
行うので、データＥ３＝（Ａ−Ｅｌ）＋ｘｏの演算を行
って出力する。データＢ３は、時刻目においてクロック
１６ＣＫの立上りでフリップフロップＦＦ１６に入力さ
れてラッチされる。

次の時刻ｔ４から１５において、切換器ＳＷＩ及びＳＷ
ｌがそれぞれ入力端子す及び入力端子ｄに切り換えられ
、データＢがフリップフロップＦＦ２から切換器ＳＷＩ
を介して乗算器ＭＰＹの入力端子ａに入力される。一方
、データＢ２がフリップフロップＦＦ１０から切換器Ｓ
Ｗ２を介して乗算器ＭＰＹの入力端子すに入力される。

乗算器ＭＰＹは、データＢ−Ｅ２の演算を行って出力す
る。データＢ−Ｅ２は、時刻ｔ５においてクロック／Ｉ
ＯＭＣＫの立上りでフリップフロップＦＦ１３に入力さ
れてラッチされる。

また、時刻ｔ４から時刻ｔ５において、切換器ＳＷ３及
びＳＷ４がそれぞれ入力端子Ｃ及び入力端子すに切り換
えられ、データＤ−Ｅ２がフリップフロップＦＦ１３か
ら切換器ＳＷ３を介して加算器ＡＤＤの入力端子ａに入
力される。一方、データン０がフリップフロップＦＦ１
５から切換器ＳＷ４及び排他的オアゲートＸＯＲ３を介
して加算器ＡＤＤの入力端子すに入力される。ここで、
ＡＤＳ信号が２Ｌ”となっているので、排他的オアゲー
）　ＸＯＲ３及び加算器ＡＤＤは上述のように加算処理
を行うので、データＥ４＝（Ｄ−Ｅ２）＋、Ｖ■の演算
を行って出力する。

データＥ４は、時刻ｔ５においてクロック１７ＣＫの立
上りでフリップフロップＦＦ１７に入力されてラッチさ
れる。

次の時刻ｔ５からｔ６において、切換器ＳＷＩ及びＳＷ
ｌがともに入力端子Ｃに切り換えられ、データＣがフリ
ップフロップＦＦ３から切換器ＳＷＩを介して乗算器Ｍ
ＰＹの入力端子ａに入力される。一方、データＥｌがフ
リップフロップＦＦ９から切換器ＳＷ２を介して乗算器
ＭＰＹの入力端子すに入力される。

乗算器ＭＰＹは、データＣ−Ｅｌの演算を行って出力す
る。データＣ−Ｅｌは、時刻【６にクロック／１０Ｍ　
ＣＫの立上りでフリップフロップＦＦ１３に入力されて
ラッチされる。

また、時刻ｔ５から時刻ｔ６において、切換器ＳＷ３及
びＳＷ４がともに入力端子Ｃに切り換えられ、データＢ
・Ｈ２がフリップフロップＦＦ１３から切換器ＳＷ３を
介して加算器ＡＤＤの入力端子ａに入力される。一方、
データＢ３がフリップフロップＦＦ１６から切換器ＳＷ
４及び排他的オアゲー）　ＸＯＲ３を介して加算器ＡＤ
Ｄの入力端子すに入力される。ここで、ＡＤＳ信号が“
Ｌ″となっているので、排他的オアゲートＸＯＲ３及び
加算器ＡＤＤは上述のように加算処理を行うので、デー
タＥ５＝　（Ｂ−Ｈ２）＋Ｅ３の演算を行って出力する
。データＢ５は、時刻ｔ６においてクロック１６ＣＫの
立上りでフリップフロップＦＦ１６に入力されてラッチ
される。

次の時刻ｔ６からｔ７において、切換器ＳＷＩ及びＳＷ
ｌがともに入力端子すに切り換えられ、データＢがフリ
ップフロップＦＦ２から切換器ＳＷＩを介して乗算器Ｍ
ＰＹの入力端子ａに入力される。一方、データＶ、がフ
リップフロップＦＦ８から切換器ＳＷ２を介して乗算器
ＭＰＹの入力端子すに入力される。

乗算器ＭＰＹは、データＢ−Ｖ。の演算を行って出力す
る。データＢ−Ｖ、は時刻ｔ７においてクロック／　Ｉ
ＯＭ　ＣＫの立上りでフリップフロップＦＦ１３に入力
されてラッチされる。

また、時刻（６から時刻ｔ７において、切換器ＳＷ３及
びＳＷ４がそれぞれ入力端子Ｃ及び入力端子ｄに切り換
えられ、データＣ−ＥｌがフリップフロップＦＦ１３か
ら切換器ＳＷ３を介して加算器ＡＤＤの入力端子ａに入
力される。一方、データＢ４がフリップフロップＦＦ１
７から切換器ＳＷ４及び排他的オアーゲートｘＯＲ３を
介して加算器ＡＤＤの入力端子すに入力される。ここで
、ＡＤＳ信号が”Ｌ”となっているので、排他的オアゲ
ートｘＯＲ３及び加算器ＡＤＤは上述のように加算処理
を行うので、データＥ６＝　（Ｃ−Ｅｌ）＋Ｅ４の演算
を行って出力する。

データＢ６は時刻ｔ７においてクロック１７ＣＫの立上
りでフリップフロップＦＦ１７に入力されてラッチされ
る。

次の時刻ｔ７からｔ８において、切換器ＳＷＩ及びＳＷ
ｌがそれぞれ入力端子ｄ及び入力端子すに切り換えられ
、データＤがフリップフロップＦＦ４から切換器ＳＷＩ
を介して乗算器ＭＰＹの入力端子ａに入力される。一方
、データＶ６がフリップフロップＦＦ８から切換器ＳＷ
２を介して乗算器ＭＰＹの入力端子すに入力される。乗
算器ＭＰＹはデータＤ−Ｖ、の演算を行って出力する。

データＤ−Ｖ、は時刻ｔ８においてクロック／ＩＯＭＣ
Ｋの立上りでフリップフロップＦＦ１３に入力されてラ
ッチされる。

また、時刻ｔ７から時刻ｔ８において、切換器ＳＷ３及
びＳＷ４がともに入力端子Ｃに切り換えられ、データＢ
−Ｖ、がフリップフロップＦＦ１３から切換器ＳＷ３を
介して加算器ＡＤＤの入力端子ａに入力される。一方、
データＢ５がフリップフロップＦＦ１６から切換器ＳＷ
４及び排他的オアゲートＸＯＲ３を介して加算器ＡＤＤ
の入力端子すに入力される。ここで、ＡＤＳ信号がＬ”
となっているので、排他的オアゲートＸＯＲ３及び加算
器ＡＤＤは上述のように加算処理を行うので、データＥ
７＝　（Ｂ−ＶＣ）＋Ｅ５の演算を行って出力する。デ
ータＥｌは、時刻【８においてクロック１６ＣＫの立上
りでフリップフロップＦＦ１６に入力されてラッチされ
る。

次の時刻ｔ８からｔ９において１．切換器ＳＷｌ及びＳ
Ｗｌがともに入力端子ａに切り換えられ、データＡがフ
リップフロップＦＦＩから切換器ＳＷＩを介して乗算器
ＭＰＹの入力端子ａに入力される。一方、データＨ６が
ＨＶカウンタ３１から排他的オアゲートＸ０ＲＩ及び切
換器ＳＷ２を介して乗算器ＭＰＹの入力端子すに入力さ
れる。乗算器ＭＰＹは、データＡ−Ｈ０の演算を行って
出力する。該データＡ−Ｈｅは時刻ｔ９においてクロッ
ク／ＩＯＭＣＫの立上りでフリップフロップＦＦ１３に
入力されてラッチされる。

また、時刻ｔ８から時刻ｔ９において、切換器ＳＷ３及
びＳＷ４がそれぞれ入力端子Ｃ及び入ノ〕端子ｄに切り
換えられ、データＤ　”　Ｖ　ｃがフリップフロップＦ
Ｆ１３から切換器ＳＷ３を介して加算器ＡＤＤの入力端
子ａに入力される。一方、データＨｅがフリップフロッ
プＦＦ１７から切換器ＳＷ４及び排他的オアゲートＸＯ
Ｒ３を介して加算器ＡＤＤの入力端子すに人力される。

ここで、ＡＤＳ信号がＬ”となっているので、排他的オ
アゲートＸＯＲ３及び加算器ＡＤＤは上述のように加算
処理を行うので、データＥ８＝（Ｄ−ＶＣ）＋Ｅ６の演
算を行って出力する。該データＨｅは、時刻ｔ９におい
てクロック１７ＣＫの立上りでフリップフロップＦＦ１
７に入力されてラッチされる。

以上の動作によって前置処理が終了し、データＥ７がフ
リップフロップＦＦ１６にラッチされ、データＨｅがフ
リップフロップＦＦ１７にラッチされる。

さらに、時刻ｔ９から時刻ｔｌｏにおいて、切換器ＳＷ
Ｉ及びＳＷ２がそれぞれ入力端子Ｃ及び入力端子ａに切
り換えられ、データＣがフリップフロップＦＦ３から切
換器ＳＷＩを介して乗算器ＭＰＹの入力端子ａに入力さ
れる。一方、データＨｅがＨＶカウンタ３１から排他的
オアゲートＸ０ＲＩ及び切換器ＳＷ２を介して乗算器Ｍ
ＰＹの入力端子すに入力される。

乗算器ＭＰＹは、データｃ−Ｈｃの演算を行って出力す
る。データＣ−ＨＣは、時刻ｔｌＯにおいてクロック１
７ＣＫの立上りでフリップフロップＦＦ１３に入力され
てラッチされる。

また、時刻ｔ９から時刻１）０において、切換器８ｗ３
及びＳＷ４がともに入力端子Ｃに切り換えられ、データ
Ａ−ＨｃがフリップフロップＦＦ１３から切換器ＳＷ３
を介して加算器ＡＤＤの入力端子ａに入力される。一方
、データＥ７がフリップフロップＦＦ１６から切換器Ｓ
Ｗ４及び排他的オアゲートＸＯＲ３を介して加算器ＡＤ
Ｄの入力端子すに入力される。ここで、ＡＤＳ信号が”
Ｌ″となっているので、排他的オアゲートＸＯＲ３及び
加算器ＡＤＤは（Ａ−Ｈｅ）＋Ｅ７の加算処理を行って
、演算結果をデータＸ２として出力する。データＸ、は
、時刻ｔｌＯにおいてクロック／ＩＯＭｃＫの立ち上が
りでフリップフロップＦＦ１９に入力されてラッチされ
た後、時刻　ｔｌｌにおいてクロック１５ＭＣＫの立上
りでフリップフロップＦＦ２０に入力されてラッチされ
る。

次の時刻ｔｌＯから時刻ｔｌｌにおいて、切換器ＳＷｌ
及びＳＷ２がともに入力端子ａに切り換えられ、データ
ＡがフリップフロップＦＦＩから切換器ＳＷＩを介して
乗算器ＭＰＹの入力端子ａに入力される。

一方、データＨｅがＨＶカウンタ３１から排他的オアゲ
ートＸＯＲ１及び切換器ＳＷ２を介して乗算器ＭＰＹの
入力端子すに入力される。乗算器ＭＰＹは、データＡ　
’　Ｈｃの演算を行って出力する。データＡ・Ｈｃは、
時刻ｔ１．１においてクロック／ＩＯＭｃＫの立上りで
フリップフロップＦＦ１３に入力されてラッチされる。

また、時刻ｔｌＯから時刻口１において、切換器ＳＷ３
及びＳＷ４がそれぞれ入力端子Ｃ及び入力端子ｄに切り
換えられ、データｃ−ＨｃがフリップフロップＦＦ１３
から切換器ＳＷ３を介して加算器ＡＤＤの入力端子ａに
入力される。一方、データＨｅがフリップフロップＦＦ
１７から切換器ＳＷ４及び排他的オアゲー）　ＸＯＲ３
を介して加算器ＡＤＤの入力端子すに入力される。ここ
で、ＡＤＳ信号が”Ｌ”となっているので、排他的オア
ゲートＸＯＲ３及び加算器ＡＤＤは（Ｃ−Ｈｃ）十Ｅ８
の加算処理を行って、その演算結果をデータ、Ｖ■とし
て出力する。データｙ！は、時刻ｔｌｌにおいてクロッ
ク１５ＭＣＫの立上りでフリップフロップＦＦ１８に入
力されてラッチされる。

上述の時刻ｔ９から時刻ｔｌｏにおいてＨｃ＝０ののと
きのデータＸ２が計算され、時刻ｔｌｏから時刻ｔｌｌ
においてＨ９＝０のときのデータン２が計算される。以
下、時刻ｔｌｌ以降において、データＨｅが１から２５
５までのデータＸ、及びｙ２が同様に計算されて、■走
査線分のデータＸ＊＋Ｖｔが計算される。

時刻ｉｌｌにおいて、タイミング信号発生器３ｏから出
力されるＡＥ信号が立下り、このとき３ステートバツフ
アアンプＢＡＩないしＢＡ６がイネーブルされる。従っ
て、時刻ｉｌｌから時刻ｔ１３において、３ステートバ
ツフアアンプＢＡＩから出力される最上位２ビツトのデ
ータ″００″と、フリップフロップＦＦ１８及びＦＦ２
０にそれぞれラッチされたＨ　ｃ　”　０のときのデー
タｙｔ　　（１０ビツト）及びＸ！　　（１０ビツト）
のうちのそれぞれ各上位の７ビツトの上記ｙｃ及びＸＣ
から構成される計１６ビツトのアドレスＣＡＡＯがアド
レスバス１５ａｂを介してＶＲＡＭ７ｂに出力される。

ＶＲＡＭ７ｂは時刻ｔ１３においてアドレスＣＡＡＯを
入力する。なお、フリップフロップＦＦ１８及びＦＦ２
０にそれぞれラッチされたＨ６二〇のときのデータン２
及びＸ、のうちの各下位の３ビツトデータｙｔｉ及びｘ
ｄは、それぞれフリップフロップＦＦ２２を介してフリ
ップフロップＦＦ２３にラッチされる。

以下、時刻ｔ１３以降において、クロック１５ＭＣＫの
周期で、データＨｅ−１から２５５までのデータｙｃ及
びＸＣを含むアドレスＣＣＡｌないしＣＡＡ２５５が周
期的に繰り返してアドレスバス１５ｂを介してＶＲＡＭ
７ｂに出力される。また、各データＨｃに対するデータ
ｙｄ及びｘｄはそれぞれ上述と同様に、フリップフロッ
プＦＦ２２を介してフリップフロップＦＦ２３にラッチ
される。

ＶＲＡＭ７ｂは、背景画アドレス制御回路２４からアド
レスバス１５ｂを介して入力されるアドレスＣＡＡＯな
いしＣＡ　Ａ　２５５に応答して、各アドレスに格納さ
れた８ビツトのキャラクタコードＣＡＯないしＣＡ　２
５５をクロック／ＩＯＭｃＫの周期でデータバス１６ｂ
を介して背景画アドレス制御回路２４内のフリップフロ
ップＦＦ２１に出力する。この８ビツトのキャラクタコ
ードＣＡＯないしＣＡ２５５がフリップフロップＦＦ２
１にラッチされる。

一方、キャラクタコードに対応するデータｙｄ及びｘｄ
　（計６ビツト）が上述のようにフリップフロップＦＦ
２３にラッチされている。従って、時刻ｔ１５から時刻
ｔ１７において、最上位２ビツトの”ＯＯ”と、フリッ
プフロップＦＦ２１にラッチされた８ビツトのキャラク
タコードと、データＨｃ＝Ｏのときのデータｙｄ及びｘ
ｄ　（計６ビツト）から構成される１６ビツトのアドレ
スＣＣＡＯが、３ステートバツフアアンプＢＡ４ないし
ＢＡ６及びアドレスバス１５ａを介してＶＲＡＭ７ａに
出力される。ＶＲＡＭ７ａには、時刻ｔ１７においてア
ドレスＣＣＡＯが入力される。

以下、時刻ｔ１７以降において、同様にして、データＨ
ｃ＝ｘから２５５までの期間におけるアドレスＣＣＡｌ
ないしＣＣＡ　２５５が、背景画アドレス制御回路２４
からアドレスバス１５ａを介してＶＲＡＭ７ａに出力さ
れる。

ＶＲＡＭ７ａは背景画アドレス制御回路２４からアドレ
スバス１５ａを介して入力されるアドレスＣＣＡＯない
しＣＣＡ　２５５に応答して、各アドレスに格納された
８ビツトの色データＣＤＯないしＣＤ２５５をクロック
／ＩＯＭＣＫの周期でデータバス４２ａを介して背景画
データ処理回路２５に出力する。

以上に述べたｌ走査線についての背景画の回転及び拡大
縮小処理を、第２図に示すように、２８キャラクタ分の
２２４走査線分について行うことにより、１つの表示画
像エリア４１についての背景画の回転及び拡大縮小処理
を実現できる。

以上説明したように、背景画アドレス制御回路２４は、
ＣＰＵ２から人力される回転及び拡大縮小処理の定数デ
ータＡ、Ｂ、Ｃ，Ｄに基づいて、回転及び拡大縮小時の
静止画のキャラクタコードが格納されているアドレスＣ
ＡＡＯないしＣＡＡ２５５を算出して出力し、これに応
答してＶＲＡＭ７ｂから出力されるキャラクタコード（
８ビツト）とデータｙｄ及びｘｄから構成されるアドレ
スＣＣＡＯないしＣＣＡ　２５５を出力することによっ
て、回転及び拡大縮小処理時のｌドツト当たり８ビツト
の色データをＶＲＡＭ７ａから背景画データ処理回路２
５に出力することができる。その後、背景画の色データ
（８ビツト）は背景画データ処理回路２５にラッチされ
た後、優先度制御回路２６に入力される。

一方、７ビツトの動画データが動画データ処理回路２３
から優先度制御回路２５に入力される。これに応答して
、優先度制御回路２６は、動画データと背景画データか
ら、動画データ内に含まれる２ビツトの優先度データに
基づいて優先判定を行い、動画データ又は背景画データ
のうちの優先度の高い方を色信号発生器２９に出力する
。これに応答して、色信号発生器２９は入力される動画
データ又は背景画データを各色５ビットのＲＧＢ分離デ
ジタル信号に変換し、ＲＧＢ分離デジタル信号をＨＶカ
ウンタ３１から与えられるカウンタデータＨ，及びＶ、
に基づいて、ディスプレイ装置８及びＮＴＳＣエンコー
ダ３２に出力する。従って、以上の処理により、ＣＰＵ
２から入力された回転及び拡大縮小処理の回転角度γ及
び拡大縮小倍率α、βに基づいて、ＶＲＡＭ７に格納さ
れた背景画データに対応する元の背景画が回転及び拡大
又は縮小された背景画がディスプレイ装置８に表示され
ることになる。

従って、この実施例では、例えば第１０図ないし第１３
図の各（Ａ）に示すような画像を表示するための平面的
な１つの背景画像データに基づいて、各図の（Ｂ）に示
すような立体感や奥行きのある背景又は道路がカーブし
ているような背景を表示できる。また、この発明を例え
ばシュミレーションゲームに適用した場合において、好
ましい実施例として背景画像を回転させながら同時に拡
大縮小処理を行えば、飛行機が離着陸する際に背景画面
を三次元的又は立体的に表示して、恰も滑走路や空中か
ら見た地図が遠ざかったり近づきながら旋回しているよ
うな背景画像を表示でき、背景画像表現を一層向上でき
る。

以上説明したように、ＶＲＡＭ７に格納された背景画デ
ータに対応する元の背景画を回転及び拡大縮小した場合
のＶＲＡＭ７におけるアドレスを静止画アドレス制御回
路２４によって算出して、ＶＲＡＭ７から回転及び拡大
縮小処理時の背景画の色データを読み出してビデオ信号
を生成してディスプレイ装置８に表示するようにしたの
で、ＣＰＵ２は定数を設定するだけで回転及び拡大縮小
した画像の各位置を計算する必要がなく、これによって
、他の画像の処理を行える。従って、従来の回転又は拡
大縮小処理技術に比べてＣＰＵのスループットを向上で
きる利点がある。また、上述のように切換器ＳＷｌない
しＳＷ４、乗算器ＭＰＹ　、加算器ＡＤＤ等のハードウ
ェアから構成される背景画アドレス制御回路２４によっ
て回転及び拡大縮小させたときの水平方向及び垂直方向
の各位置に対応するＶＲＡＭ７における背景画の画像デ
ータの格納アドレスを計算しているので、従来技術に比
べて高速で回転及び拡大縮小の処理を行うことができる
。しかも、１つの背景画アドレス制御回路２４の各種の
回路が時分割処理によって回転処理又は拡大処理若しく
は縮小処理を実現するので、処理別に専用回路を設ける
場合に比べて回路構成が簡略化でき、・安価となる利点
がある。

また、画像処理装置１においては、回転及び拡大縮小し
た背景画データの格納アドレスを算出して背景画データ
を求めるようにしたので、元の背景画データを保存でき
る。従って、画像が１回転した場合において従来のよう
に各回転時の計算誤差が累積して元の背景画と異なる位
置に表示されることや、背景画の形状が元の背景画から
変形するということがない。

なお、以上の実施例では、背景画を回転及び拡大縮小さ
せて表示させる画像処理装置ｌについて述べているが、
これに限らず、回転処理、及び拡大縮小処理のうち少な
くともいずれか１つの処理を行うように構成してもよい
。このとき、背景画アドレス制御回路２４の構成は変わ
らず、回転処理のみの場合、上述のように、ＣＰＵ２に
よって演算される定数α及びβをＯとし、また、拡大縮
小処理のみの場合、ＣＰＵ２によって演算される定数γ
を０とすればよい。

また、実施例ではキャラクタ方式の画像処理装置につい
て述べているが、これに限らず、本発明は、ＶＲＡＭエ
リア５０に対応して色データを有するＶＲＡＭを用いて
ドツト単位でアドレス指定して色データを得るいわゆる
ドツトマツプ方式の画像処理装置に適用可能であること
はいうまでもない。

［発明の効果］ この発明によれば、回転前と回転後で元の背景画像が変
形することなく、全く同じ形状の背景画像を表示できる
。また、背景画像の回転及び／又は拡大縮小処理をＣＰ
Ｕの負担なく高速に実現でき、元の画像の変形も生じな
い。

【図面の簡単な説明】

第１図は本発明の一実施例であるテレビゲーム装置のブ
ロック図である。 第２図はＶＲＡＭＴ内に格納される背景画データのうち
ＶＲＡＭエリアと表示画像エリアとの関係を示す図解図
である。 第３図は第２図のＶＲＡＭエリア内の位置を示す座標ｘ
、ｙのビット構成を示す図である。 第４図はＶＲＡＭのメモリマツプを示す図である。 第５図は第１図のＶＲＡＭにおいて格納される背景画の
色データの格納状況を示す図である。 第６図は第１図のＶＲＡＭ内の背景画キャラクタエリア
及び背景画スクリーンエリアにおけるアドレス及びデー
タのビット構成を示す図である。 第７図は背景画の回転及び拡大縮小処理の原理を説明す
るための図である。 第８図は背景画アドレス制御回路の２４の詳細な回路図
である。 第９Ａ図および第９Ｂ図は背景画アドレス制御回路の動
作を示すタイミングチャートである。 第１Ｏ図、第１）図、第１２図及び第１３図は背景画像
データに基づく平面的な表示例と、同じ背景画像データ
を用いて拡大・回転・縮小もしくはこれらの組合せ処理
した場合の表示例を示す。 第１４図は従来例のテレビゲーム装置のブロック図であ
る。 図において、ｌは画像処理ユニット、２は中央演算処理
装置（ＣＰＵ）、３はＲＯＭ、４はＲＡＭ、５はキーボ
ード、６は基準信号発生器、７はＶＲＡＭ、８はＣＲＴ
ディスプレイ、２１はＣＰＵインターフェース回路、２
２は動画アドレス制御回路、２３は動画データ処理回路
、２４は背景画アドレス制御回路、２５は背景画データ
処理回路、２６は優先度制御回路、２７はＶＲＡＭイン
ターフェース回路、２８は色信号発生器、２９はＮＴＳ
Ｃエンコーダ、３０はタイミング信号発生器、３１はＨ
Ｖカウンタを第 ２ 図 第 図 矢ｆククタのイ江夏 ドツトｎイ九工 第 図 ＲＡＭ７ 第 図 第１４ 図 第 図 第１０図 第１）図

Claims (1)

1. 【特許請求の範囲】 （１）回転処理前の背景画像の表示位置に対応するアド
   レスに、背景画像の画像データを格納する記憶手段、 回転処理の制御データに基づいて、背景画像の回転処理
   を行ったときの背景画像の表示位置に対応する前記記憶
   手段のアドレスを演算する演算手段、 前記演算手段によって演算された前記記憶手段のアドレ
   スに格納されている画像データを読み出す読出手段、お
   よび 前記読出手段によって読み出された画像データに基づい
   て、映像信号を発生する映像信号発生手段を備えた、画
   像処理装置。 （２）回転及び拡大縮小処理前の背景画像の表示位置に
   対応するアドレスに、背景画像の画像データを格納する
   記憶手段、 回転及び拡大縮小処理の制御データに基づいて、背景画
   像に対する回転処理及び拡大縮小処理のうち少なくとも
   いずれか一方の処理を行ったときの背景画像の表示位置
   に対応する前記記憶手段のアドレスを演算する演算手段
   、 前記演算手段によって演算された前記記憶手段のアドレ
   スに格納されている画像データを読み出す読出手段、お
   よび 前記読出手段によって読み出された画像データに基づい
   て、映像信号を発生する映像信号発生手段を備えた、画
   像処理装置。 （３）前記演算手段は、 回転および／または拡大縮小のためのパラメータデータ
   （Ａ，Ｂ，Ｃ，Ｄ）と、回転および／または拡大縮小の
   中心座標データ（ｘ＿０，ｙ＿０）と、背景画の座標デ
   ータ（ｘ＿１，ｙ＿１）を制御データとして発生する制
   御データ発生手段と、前記制御データ発生手段からのパ
   ラメータデータ（Ａ，Ｂ，Ｃ，Ｄ）と中心座標データ（
   ｘ＿０，ｙ＿０）と座標データ（ｘ＿１，ｙ＿１）とに
   基づいて、▲数式、化学式、表等があります▼ 式のマトリクス演算（但し、ｘ方向の拡大縮小倍率をα
   ，ｙ方向の拡大縮小倍率をβ，回転角度をγとしたとき
   Ａ＝１／α・ｃｏｓγ，Ｂ＝１／α・ｓｉｎγ、Ｃ＝−
   １／β・ｓｉｎγ、Ｄ＝１／β・ｃｏｓγとし、水平方
   向のオフセットデータをＨ＿Ｐ，水平方向の表示位置デ
   ータをＨ＿■としたときｘ＿１＝Ｈ＿Ｐ＋Ｈ＿■、垂直
   方向のオフセットデータをＶ＿Ｐ、垂直方向の表示位置
   データをＶ＿■としたときｙ＿１＝Ｖ＿Ｐ＋Ｖｃとする
   。）を行うマトリクス演算手段とを含む、請求項第２項
   記載の画像処理装置。 （４）前記画像処理装置は、ラスタスキャン型ディスプ
   レイに背景画を表示するために用いられるものであって
   、 前記演算手段は、ラスタスキャン型ディスプレイの水平
   帰線期間中に事前の演算処理を実行し、水平走査期間中
   に残りの演算処理を実行する、請求項第３項記載の画像
   処理装置。（５）前記画像処理装置は、ラスタスキャン
   型ディスプレイに背景画を表示するために用いられるも
   のであつて、 前記記憶手段は、ラスタスキャン型ディスプレイの縦横
   の表示サイズに対応する記憶エリアよりも大きな記憶エ
   リアを含み、 前記制御データ発生手段は、表示サイズよりも大きな記
   憶エリアに記憶されている画像データのうち、表示サイ
   ズに対応する表示すべきエリアを指定するデータを発生
   する手段を含む、請求項第４項記載の画像処理装置。 （６）前記演算手段は、回転および／または拡大縮小の
   ためのパラメータデータをＡ（＝１／α・ｃｏｓγ）、
   Ｂ（＝１／α・ｓｉｎγ）、Ｃ（＝−１／β・ｓｉｎγ
   ），Ｄ（＝１／β・ｃｏｓγ）とし、回転および／また
   は拡大縮小の中心座標データを（ｘ＿０，ｙ＿０）とし
   、背景画の座標データを（ｘ＿１，ｙ＿１）とし、ｘ＿
   １＝Ｈ＿Ｐ＋Ｈ＿ｃ（但し、Ｈ＿Ｐは水平方向のオフセ
   ットデータ、Ｈ＿ｃは水平方向の表示位置データ）とし
   、ｙ＿１＝Ｖ＿Ｐ＋Ｖ＿ｃ（但し、Ｖ＿Ｐは垂直方向の
   オフセットデータ、Ｖ＿■は垂直方向の表示位置データ
   ）としたとき、 ｘ＿２＝Ａ（Ｈ＿Ｐ−ｘ＿０）＋Ｂ（Ｖ＿Ｐ−Ｙ＿０）
   ＋ｘ＿０＋Ａ・Ｈ＿ｃ＋Ｂ・Ｖ＿ｃ ｙ＿２＝Ｃ（Ｈ＿Ｐ−ｘ＿０）＋Ｄ（Ｖ＿Ｐ−Ｙ＿０）
   ＋ｘ＿０＋Ｃ・Ｈ＿ｃ＋Ｄ・Ｖ＿ｃ 式の演算を行う手段を含む、請求項第２項記載の画像処
   理装置。