JP2664722B2 - 画像処理装置 - Google Patents
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- JP2664722B2 JP2664722B2 JP63110976A JP11097688A JP2664722B2 JP 2664722 B2 JP2664722 B2 JP 2664722B2 JP 63110976 A JP63110976 A JP 63110976A JP 11097688 A JP11097688 A JP 11097688A JP 2664722 B2 JP2664722 B2 JP 2664722B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はテレビゲーム装置等に用いられるラスタース
キャン方式の画像処理装置に関する。
キャン方式の画像処理装置に関する。
［従来の技術］ 第10図は従来例のテレビゲーム装置のブロック図であ
る。第10図において、画像処理装置101に随時読み出し
再書き込み可能なメモリ（以下、RAMという。）である
ビデオRAM（以下、VRAMという。）102が接続され、CPU1
03の制御によって主メモリ104から静止画と動画につい
ての画像データを画像処理装置101を介してVRAM102に転
送し、CPU103からの制御信号に従って画像処理装置101
がVRAM102から適宜データを読み出してビデオ信号とし
てディスプレイ装置105に出力して該データの画像を表
示させる。なお、VRAM102のアドレスはディスプレイ装
置105に表示される画像の水平方向の位置と垂直方向の
位置に対応し、VRAM102の各アドレスに上記動画又は静
止画の画像データが格納される。
る。第10図において、画像処理装置101に随時読み出し
再書き込み可能なメモリ（以下、RAMという。）である
ビデオRAM（以下、VRAMという。）102が接続され、CPU1
03の制御によって主メモリ104から静止画と動画につい
ての画像データを画像処理装置101を介してVRAM102に転
送し、CPU103からの制御信号に従って画像処理装置101
がVRAM102から適宜データを読み出してビデオ信号とし
てディスプレイ装置105に出力して該データの画像を表
示させる。なお、VRAM102のアドレスはディスプレイ装
置105に表示される画像の水平方向の位置と垂直方向の
位置に対応し、VRAM102の各アドレスに上記動画又は静
止画の画像データが格納される。
以上のように構成されたテレビゲーム装置において、
所定の静止画を回転又は拡大縮小させてディスプレイ装
置105に表示させる場合、ビデオ信号の垂直消去帰線期
間中において、上記VRAM102に格納された元の静止画の
画像データの表示画面の水平方向の位置と垂直方向の位
置から、該静止画を回転又は拡大縮小させた場合の上記
水平方向及び垂直方向の各位置をCPU103が計算し、元の
静止画の画像データを上記計算された水平方向及び垂直
方向の各位置に対応するVRAM102のアドレスに書き込ん
だ後、ビデオ信号の垂直消去帰線期間後に上記VRAM102
に書き込まれたデータを順次ビデオ信号に変換して、デ
ィスプレイ装置105に出力するようになっている。
所定の静止画を回転又は拡大縮小させてディスプレイ装
置105に表示させる場合、ビデオ信号の垂直消去帰線期
間中において、上記VRAM102に格納された元の静止画の
画像データの表示画面の水平方向の位置と垂直方向の位
置から、該静止画を回転又は拡大縮小させた場合の上記
水平方向及び垂直方向の各位置をCPU103が計算し、元の
静止画の画像データを上記計算された水平方向及び垂直
方向の各位置に対応するVRAM102のアドレスに書き込ん
だ後、ビデオ信号の垂直消去帰線期間後に上記VRAM102
に書き込まれたデータを順次ビデオ信号に変換して、デ
ィスプレイ装置105に出力するようになっている。
［発明が解決しようとする課題］ しかしながら、従来例の装置において、静止画を回転
又は拡大縮小させることができるが、例えば正面図で示
された所定の画像において、１本又は複数本の走査線毎
にウィンドウを設定し、上記所定の画像を上記ウィンド
ウ内に表示するように拡大縮小させて、上記所定の画像
を例えば遠近画法で表示された画像に変換することがで
きないという問題点があった。
又は拡大縮小させることができるが、例えば正面図で示
された所定の画像において、１本又は複数本の走査線毎
にウィンドウを設定し、上記所定の画像を上記ウィンド
ウ内に表示するように拡大縮小させて、上記所定の画像
を例えば遠近画法で表示された画像に変換することがで
きないという問題点があった。
本発明の目的は以上の問題点を解決し、所定の画像に
対して１本又は複数の走査線毎にウィンドウを設定する
ことができ、所定の画像を例えば遠近画法で表示された
画像に変換することができる画像処理装置を提供するこ
とにある。
対して１本又は複数の走査線毎にウィンドウを設定する
ことができ、所定の画像を例えば遠近画法で表示された
画像に変換することができる画像処理装置を提供するこ
とにある。
［課題を解決するための手段］ 本発明は、水平方向に複数の走査線を繰り返し走査さ
せて画像を形成するラスタースキャン方式の画像処理装
置において、画像処理前の画像の表示位置に対応するア
ドレスに上記画像の画像データを格納する記憶手段と、
画像処理の制御データに基づいて１本又は複数本の上記
走査線毎にウィンドウを設定し上記画像を上記ウィンド
ウ内に表示するように上記画像に対して拡大縮小処理を
行った時の上記画像の表示位置に対応する上記記憶手段
のアドレスを演算する演算手段と、上記演算手段によっ
て演算された上記記憶手段のアドレスに格納されている
画像データを読み出す読み出し手段と、上記読み出し手
段によって読み出された画像データに基づいてテレビ信
号を生成する信号生成手段とを備え、 上記信号生成手段から出力されるテレビ信号の画像の
水平方向の長さがWWLであり、上記走査線上のウィンド
ウの水平方向の長さをWWとし、上記ウィンドウの水平方
向の中心点の表示位置をx0とし、上記拡大縮小処理後の
画像の水平方向の表示位置をx1とし、上記演算手段が次
式に従って、上記拡大縮小処理後の上記表示位置x1に表
示すべき上記拡大縮小処理前の画像の水平方向の表示位
置x2を演算することを特徴とする。
せて画像を形成するラスタースキャン方式の画像処理装
置において、画像処理前の画像の表示位置に対応するア
ドレスに上記画像の画像データを格納する記憶手段と、
画像処理の制御データに基づいて１本又は複数本の上記
走査線毎にウィンドウを設定し上記画像を上記ウィンド
ウ内に表示するように上記画像に対して拡大縮小処理を
行った時の上記画像の表示位置に対応する上記記憶手段
のアドレスを演算する演算手段と、上記演算手段によっ
て演算された上記記憶手段のアドレスに格納されている
画像データを読み出す読み出し手段と、上記読み出し手
段によって読み出された画像データに基づいてテレビ信
号を生成する信号生成手段とを備え、 上記信号生成手段から出力されるテレビ信号の画像の
水平方向の長さがWWLであり、上記走査線上のウィンド
ウの水平方向の長さをWWとし、上記ウィンドウの水平方
向の中心点の表示位置をx0とし、上記拡大縮小処理後の
画像の水平方向の表示位置をx1とし、上記演算手段が次
式に従って、上記拡大縮小処理後の上記表示位置x1に表
示すべき上記拡大縮小処理前の画像の水平方向の表示位
置x2を演算することを特徴とする。
また、上記発明において、上記演算手段は、好ましく
は、上記データx1から上記データx0を減算する減算器
と、上記減算器の出力データ（x1−x0）を上記データWW
L/WWで乗算する乗算器と、上記乗算器の出力データ（x1
−x0）・WWL/WWに上記データWWL/2を加算して上記デー
タx2を演算する加算器とを含むことを特徴とする。
は、上記データx1から上記データx0を減算する減算器
と、上記減算器の出力データ（x1−x0）を上記データWW
L/WWで乗算する乗算器と、上記乗算器の出力データ（x1
−x0）・WWL/WWに上記データWWL/2を加算して上記デー
タx2を演算する加算器とを含むことを特徴とする。
［作用］ 以上のように構成することにより、上記記憶手段が、
画像処理前の画像の表示位置に対応するアドレスに上記
画像の画像データを格納する。次いで、上記演算手段が
画像処理の制御データに基づいて１本又は複数本の上記
走査線毎にウィンドウを設定し上記画像を上記ウィンド
ウ内に表示するように上記画像に対して拡大縮小処理を
行った時の上記画像の表示位置に対応する上記記憶手段
のアドレスを演算した後、上記読み出し手段が上記演算
手段によって演算された上記記憶手段のアドレスに格納
されている画像データを読み出す。さらに、上記信号生
成手段が上記読み出し手段によって読み出された画像デ
ータに基づいてテレビ信号を生成する。これによって、
上記記憶手段によって格納された画像データの画像に対
して上記ウィンドウ内に表示するように拡大縮小処理を
行った時のテレビ信号が得られる。
画像処理前の画像の表示位置に対応するアドレスに上記
画像の画像データを格納する。次いで、上記演算手段が
画像処理の制御データに基づいて１本又は複数本の上記
走査線毎にウィンドウを設定し上記画像を上記ウィンド
ウ内に表示するように上記画像に対して拡大縮小処理を
行った時の上記画像の表示位置に対応する上記記憶手段
のアドレスを演算した後、上記読み出し手段が上記演算
手段によって演算された上記記憶手段のアドレスに格納
されている画像データを読み出す。さらに、上記信号生
成手段が上記読み出し手段によって読み出された画像デ
ータに基づいてテレビ信号を生成する。これによって、
上記記憶手段によって格納された画像データの画像に対
して上記ウィンドウ内に表示するように拡大縮小処理を
行った時のテレビ信号が得られる。
また、上記信号生成手段から出力されるテレビ信号の
画像の水平方向の長さがWWLであり、上記走査線上のウ
ィンドウの水平方向の長さをWWとし、上記ウィンドウの
水平方向の中心点の表示位置をx0とし、上記拡大縮小処
理後の画像の水平方向の表示位置をx1とし、上記演算手
段が次式に従って、上記拡大縮小処理後の上記表示位置
x1に表示すべき上記拡大縮小処理前の画像の水平方向の
表示位置x2を演算することができる。
画像の水平方向の長さがWWLであり、上記走査線上のウ
ィンドウの水平方向の長さをWWとし、上記ウィンドウの
水平方向の中心点の表示位置をx0とし、上記拡大縮小処
理後の画像の水平方向の表示位置をx1とし、上記演算手
段が次式に従って、上記拡大縮小処理後の上記表示位置
x1に表示すべき上記拡大縮小処理前の画像の水平方向の
表示位置x2を演算することができる。
また、上記発明において、上記演算手段は、上記減算
器、上記乗算器及び上記加算器から構成される場合、上
記減算器が上記データx1から上記データx0を減算し、上
記乗算器が上記減算器の出力データ（x1−x0）を上記デ
ータWWL/WWで乗算した後、上記加算器が上記乗算器の出
力データ（x1−x0）・WWL/WWに上記データWWL/2を加算
して上記データx2を演算する。
器、上記乗算器及び上記加算器から構成される場合、上
記減算器が上記データx1から上記データx0を減算し、上
記乗算器が上記減算器の出力データ（x1−x0）を上記デ
ータWWL/WWで乗算した後、上記加算器が上記乗算器の出
力データ（x1−x0）・WWL/WWに上記データWWL/2を加算
して上記データx2を演算する。
［実施例］ 第１図は本発明の一実施例であるラスタースキャン方
式のテレビゲーム装置のブロック図であり、第２図は第
１図の静止画アドレス制御装置24のブロック図である。
式のテレビゲーム装置のブロック図であり、第２図は第
１図の静止画アドレス制御装置24のブロック図である。
このテレビゲーム装置において、背景となる静止画
と、操作者及びCPU2の制御により移動する動画とが独立
して制御され、上記テレビゲーム装置が、上記静止画と
動画が合成されたビデオ信号をラスタースキャン方式の
ディスプレイ装置８に出力して表示する画像処理装置１
を備え、特に、上記画像処理装置１が、上記静止画に対
して１本又は複数本の走査線毎にウィンドウを設定し、
上記静止画を上記ウィンドウ内に表示するように拡大縮
小させる処理（以下、拡大縮小処理という。）時におけ
る上記静止画の画像データが格納されているVRAM7の格
納アドレスを出力する静止画アドレス制御回路24を備え
たことを特徴としている。
と、操作者及びCPU2の制御により移動する動画とが独立
して制御され、上記テレビゲーム装置が、上記静止画と
動画が合成されたビデオ信号をラスタースキャン方式の
ディスプレイ装置８に出力して表示する画像処理装置１
を備え、特に、上記画像処理装置１が、上記静止画に対
して１本又は複数本の走査線毎にウィンドウを設定し、
上記静止画を上記ウィンドウ内に表示するように拡大縮
小させる処理（以下、拡大縮小処理という。）時におけ
る上記静止画の画像データが格納されているVRAM7の格
納アドレスを出力する静止画アドレス制御回路24を備え
たことを特徴としている。
第１図において、テレビゲーム装置の各種制御を行う
CPU2が、アドレスバス11、データバス12及びコントロー
ラバス13を介して、テレビゲーム装置の制御のためのプ
ログラム及び該プログラムを実行するために必要なデー
タを記憶するための読み出し専用メモリ（以下、ROMと
いう。）３と、上記CPU2のワークエリアとして用いられ
るRAM4に接続される。CPU2はまたデータバス12及びコン
トロールバス13を介して、操作者が上記動画を制御する
ための情報等のテレビゲーム装置の制御のための情報を
入力するためのキーボード５に接続される。さらに、CP
U2は、アドレスバス11、データバス12及びコントロール
バス13を介して、画像処理装置１内のCPUインタフェー
ス回路21に接続される。
CPU2が、アドレスバス11、データバス12及びコントロー
ラバス13を介して、テレビゲーム装置の制御のためのプ
ログラム及び該プログラムを実行するために必要なデー
タを記憶するための読み出し専用メモリ（以下、ROMと
いう。）３と、上記CPU2のワークエリアとして用いられ
るRAM4に接続される。CPU2はまたデータバス12及びコン
トロールバス13を介して、操作者が上記動画を制御する
ための情報等のテレビゲーム装置の制御のための情報を
入力するためのキーボード５に接続される。さらに、CP
U2は、アドレスバス11、データバス12及びコントロール
バス13を介して、画像処理装置１内のCPUインタフェー
ス回路21に接続される。
画像処理装置１は、CPU2の制御に基づいて動画及び静
止画の画像データをVRAM7に出力するとともに、上記VRA
M7に格納された動画及び静止画の画像データ又は該画像
データに詳細後述する所定の処理を行った時に画像デー
タをRGB信号に変換してディスプレイ装置８に出力す
る。
止画の画像データをVRAM7に出力するとともに、上記VRA
M7に格納された動画及び静止画の画像データ又は該画像
データに詳細後述する所定の処理を行った時に画像デー
タをRGB信号に変換してディスプレイ装置８に出力す
る。
この画像処理装置１は、上記CPUインタフェース回路2
1と、それぞれ動画に関する画像処理を行う動画アドレ
ス制御回路22及び動画データ処理回路23と、それぞれ静
止画に関する画像処理を行う静止画アドレス制御回路24
及び静止画データ処理回路25と、上記動画データ処理回
路23及び静止画データ処理回路25からそれぞれ出力され
る動画の画像データと静止画の画像データのうちいずれ
か１つの画像データの色データを、該動画の画像データ
に含まれる優先度係数データに基づいて出力する優先度
制御回路26とを備える。また、画像処理装置１は、CPU2
からデータバス40を介して入力される各種データをアド
レスバス41及びデータバス42を介してVRAM7に出力するV
RAMインタフェース回路27と、CPU2からデータバス40を
介して入力される各種制御データをラッチして装置１内
の各回路に出力する制御レジスタ28と、CPU2からCPUイ
ンタフェース回路21及びデータバス40を介して予め入力
されて格納される色パレットテーブルに基づいて優先度
制御回路26から出力される色データをRGB信号に変換し
てNTSCエンコーダ32及びディスプレイ装置８に出力する
色信号発生器29と、上記色信号発生器29から出力される
RGB信号をNTSCカラーテレビ信号に変換して出力するNTS
Cエンコーダ32とを備える。さらに画像処理装置１は、
基準信号発生器６から出力される21.477MHzのクロック
と垂直同期信号及び水平同期信号に基づいて各種タイミ
ング信号を発生するタイミング信号発生器30と、上記ク
ロック、垂直同期信号及び水平同期信号に基づいて第４
図の表示画像エリア51内の水平方向及び垂直方向の表示
位置をそれぞれ示すカウンタデータHc,Vcを計数するHV
カウンタ31とを備える。
1と、それぞれ動画に関する画像処理を行う動画アドレ
ス制御回路22及び動画データ処理回路23と、それぞれ静
止画に関する画像処理を行う静止画アドレス制御回路24
及び静止画データ処理回路25と、上記動画データ処理回
路23及び静止画データ処理回路25からそれぞれ出力され
る動画の画像データと静止画の画像データのうちいずれ
か１つの画像データの色データを、該動画の画像データ
に含まれる優先度係数データに基づいて出力する優先度
制御回路26とを備える。また、画像処理装置１は、CPU2
からデータバス40を介して入力される各種データをアド
レスバス41及びデータバス42を介してVRAM7に出力するV
RAMインタフェース回路27と、CPU2からデータバス40を
介して入力される各種制御データをラッチして装置１内
の各回路に出力する制御レジスタ28と、CPU2からCPUイ
ンタフェース回路21及びデータバス40を介して予め入力
されて格納される色パレットテーブルに基づいて優先度
制御回路26から出力される色データをRGB信号に変換し
てNTSCエンコーダ32及びディスプレイ装置８に出力する
色信号発生器29と、上記色信号発生器29から出力される
RGB信号をNTSCカラーテレビ信号に変換して出力するNTS
Cエンコーダ32とを備える。さらに画像処理装置１は、
基準信号発生器６から出力される21.477MHzのクロック
と垂直同期信号及び水平同期信号に基づいて各種タイミ
ング信号を発生するタイミング信号発生器30と、上記ク
ロック、垂直同期信号及び水平同期信号に基づいて第４
図の表示画像エリア51内の水平方向及び垂直方向の表示
位置をそれぞれ示すカウンタデータHc,Vcを計数するHV
カウンタ31とを備える。
第４図は、VRAM7内に格納される静止画の画像データ
に対応する静止画の全体の領域を示すVRAMエリア50と、
実際にディスプレイ装置８に表示される静止画の領域を
示す表示画像エリア51との関係を示す図である。第４図
において、VRAM50は、水平方向（以下、ｘ方向とい
う。）128キャラクタ、及び垂直方向（以下、ｙ方向と
いう。）128キャラクタの正方形状で構成され、１キャ
ラクタの画像52は８ドット×８ドット表される。上記VR
AMエリア50内において、ディスプレイ装置８によって表
示される表示画像エリア51は、ｘ方向32キャラクタ及び
ｙ方向28キャラクタの長方形状で構成される。ここで、
VRAMエリア50の原点を図上左上端部にとり、ｘ＝０及び
ｙ＝０で表し、該VRAMエリア50上のドットの表示位置を
Ｐ（x,y）で表す。また、表示画像エリア51の左上端部
の位置53を示すための上記原点からのｘ方向及びｙ方向
の距離（以下、オフセットという。）をそれぞれHp及び
Vpとする。なお、上記ｘ及びｙをそれぞれ、第５図に示
すように、VRAMエリア50内のキャラクタの位置を示すx
c,yc（各７ビット）と、１キャラクタ52内のドットの位
置を示すxd,yd（各３ビット）で表す。
に対応する静止画の全体の領域を示すVRAMエリア50と、
実際にディスプレイ装置８に表示される静止画の領域を
示す表示画像エリア51との関係を示す図である。第４図
において、VRAM50は、水平方向（以下、ｘ方向とい
う。）128キャラクタ、及び垂直方向（以下、ｙ方向と
いう。）128キャラクタの正方形状で構成され、１キャ
ラクタの画像52は８ドット×８ドット表される。上記VR
AMエリア50内において、ディスプレイ装置８によって表
示される表示画像エリア51は、ｘ方向32キャラクタ及び
ｙ方向28キャラクタの長方形状で構成される。ここで、
VRAMエリア50の原点を図上左上端部にとり、ｘ＝０及び
ｙ＝０で表し、該VRAMエリア50上のドットの表示位置を
Ｐ（x,y）で表す。また、表示画像エリア51の左上端部
の位置53を示すための上記原点からのｘ方向及びｙ方向
の距離（以下、オフセットという。）をそれぞれHp及び
Vpとする。なお、上記ｘ及びｙをそれぞれ、第５図に示
すように、VRAMエリア50内のキャラクタの位置を示すx
c,yc（各７ビット）と、１キャラクタ52内のドットの位
置を示すxd,yd（各３ビット）で表す。
VRAM7は、第６図に示すように、それぞれ同一の記憶
容量を有する２個のVRAM7a及び7bにより構成され、CPU2
からCPUインタフェース21、データバス40、及びVRAMイ
ンタフェース回路27を介して入力される静止画及び動画
に関する画像データを格納する。各VRAM7a,7bはそれぞ
れ、０から32kまでのアドレスを有し、各アドレスに対
して８ビットのデータを格納する。アドレスバス41は、
それぞれ16ビットのアドレスバスA41aとアドレスバスB4
1bから構成され、またデータバス42はそれぞれ16ビット
のデータバスA42a及びデータバスB42bから構成される。
容量を有する２個のVRAM7a及び7bにより構成され、CPU2
からCPUインタフェース21、データバス40、及びVRAMイ
ンタフェース回路27を介して入力される静止画及び動画
に関する画像データを格納する。各VRAM7a,7bはそれぞ
れ、０から32kまでのアドレスを有し、各アドレスに対
して８ビットのデータを格納する。アドレスバス41は、
それぞれ16ビットのアドレスバスA41aとアドレスバスB4
1bから構成され、またデータバス42はそれぞれ16ビット
のデータバスA42a及びデータバスB42bから構成される。
VRAM7aは、アドレスバスA41aを介して動画アドレス制
御回路22、静止画アドレス制御回路24及びVRAMインタフ
ェース回路27に接続されるとともに、データバスA42aを
介して静止画アドレス制御回路24、動画データ処理回路
23、及び静止画データ処理回路25に接続される。VRAM7b
は、アドレスバスB41bを介して動画アドレス制御回路2
2、静止画アドレス制御回路24及びVRAMインタフェース
回路27に接続されるとともに、データバスB42bを介して
静止画アドレス制御回路24、動画データ処理回路23、及
び静止画データ処理回路25に接続される。
御回路22、静止画アドレス制御回路24及びVRAMインタフ
ェース回路27に接続されるとともに、データバスA42aを
介して静止画アドレス制御回路24、動画データ処理回路
23、及び静止画データ処理回路25に接続される。VRAM7b
は、アドレスバスB41bを介して動画アドレス制御回路2
2、静止画アドレス制御回路24及びVRAMインタフェース
回路27に接続されるとともに、データバスB42bを介して
静止画アドレス制御回路24、動画データ処理回路23、及
び静止画データ処理回路25に接続される。
上記VRAM7において、第８図に示すように、VRAM7bの
アドレス０から16kまでのエリアは、最上位２ビットの
“00"と上記yc（７ビット）とxc（７ビット）により構
成されるアドレスに対して、静止画のキャラクタネーム
（８ビット）を格納する静止画スクリーンエリア62とし
て用いられる。なお、キャラクタネームとは、第７図に
示すように、１ドットに対応する１個のアドレスに対し
て８ビットの色データを格納する静止画キャラクタエリ
ア61及び後述する動画キャラクタエリア63,64における
１個のキャラクタに対する先頭アドレスである。ここ
で、上述のように１個のキャラクタは８ドット×８ドッ
トから構成されているので、静止画キャラクタエリア61
におけるキャラクタの先頭アドレスは、0,64,128,…の
ように64の倍数となり、スクリーンエリア63内のキャラ
クタネームが０である時は、０アドレス、１のときは64
アドレス、２のときは128アドレスというように、キャ
ラクタネーム64の倍数で示される。一方、動画キャラク
タエリア63,64においては、２ドットの色データが格納
されているので、上記動画キャラクタエリア63,64にお
けるキャラクタの先頭アドレスに設定される数は、上述
の静止画キャラクタエリア61とは異なる。
アドレス０から16kまでのエリアは、最上位２ビットの
“00"と上記yc（７ビット）とxc（７ビット）により構
成されるアドレスに対して、静止画のキャラクタネーム
（８ビット）を格納する静止画スクリーンエリア62とし
て用いられる。なお、キャラクタネームとは、第７図に
示すように、１ドットに対応する１個のアドレスに対し
て８ビットの色データを格納する静止画キャラクタエリ
ア61及び後述する動画キャラクタエリア63,64における
１個のキャラクタに対する先頭アドレスである。ここ
で、上述のように１個のキャラクタは８ドット×８ドッ
トから構成されているので、静止画キャラクタエリア61
におけるキャラクタの先頭アドレスは、0,64,128,…の
ように64の倍数となり、スクリーンエリア63内のキャラ
クタネームが０である時は、０アドレス、１のときは64
アドレス、２のときは128アドレスというように、キャ
ラクタネーム64の倍数で示される。一方、動画キャラク
タエリア63,64においては、２ドットの色データが格納
されているので、上記動画キャラクタエリア63,64にお
けるキャラクタの先頭アドレスに設定される数は、上述
の静止画キャラクタエリア61とは異なる。
また、VRAM7aのアドレス０から16kまでのエリアは、
最上位２ビットの“00"と上記キャラクタネーム（８ビ
ット）と上記yd（３ビット）とxd（３ビット）により構
成されるアドレスに対して、１ドット当たり８ビットの
静止画の色データを格納する静止画キャラクタエリア61
として用いられる。さらに、VRAM7a及び7bにおけるアド
レス16kから32kまでのうちの一部のアドレスのエリア
が、後述の動画属性メモリ内のキャラクタネームに対し
て、１ドットに対する色データ（２ビット）を格納する
動画キャラクタエリア63,64として用いられる。
最上位２ビットの“00"と上記キャラクタネーム（８ビ
ット）と上記yd（３ビット）とxd（３ビット）により構
成されるアドレスに対して、１ドット当たり８ビットの
静止画の色データを格納する静止画キャラクタエリア61
として用いられる。さらに、VRAM7a及び7bにおけるアド
レス16kから32kまでのうちの一部のアドレスのエリア
が、後述の動画属性メモリ内のキャラクタネームに対し
て、１ドットに対する色データ（２ビット）を格納する
動画キャラクタエリア63,64として用いられる。
動画アドレス制御回路22は、CPU2からCPUインタフェ
ース回路21及びデータバス40を介して予め入力される12
8個の動画の属性データを格納するための動画属性メモ
リと、上記動画属性メモリからディスプレイ装置８に表
示すべき動画を１走査線毎に検索するインレンジ検索回
路を備える。ここで、属性データは、表示画像エリア51
内の位置を示すアドレス（16ビット）に対して、動画の
キャラクタネーム（９ビット）、色信号発生器29内の色
パレットを指定するデータ、優先度係数データ（２ビッ
ト）、画面に対して上下の反転を行う（以下、Ｖ反転と
いう。）か否かを示すＶ反転データ（１ビット）、画面
に対して左右の反転を行う（以下、Ｈ反転という。）か
否かを示すＨ反転データ（１ビット）の計16ビットから
構成される。
ース回路21及びデータバス40を介して予め入力される12
8個の動画の属性データを格納するための動画属性メモ
リと、上記動画属性メモリからディスプレイ装置８に表
示すべき動画を１走査線毎に検索するインレンジ検索回
路を備える。ここで、属性データは、表示画像エリア51
内の位置を示すアドレス（16ビット）に対して、動画の
キャラクタネーム（９ビット）、色信号発生器29内の色
パレットを指定するデータ、優先度係数データ（２ビッ
ト）、画面に対して上下の反転を行う（以下、Ｖ反転と
いう。）か否かを示すＶ反転データ（１ビット）、画面
に対して左右の反転を行う（以下、Ｈ反転という。）か
否かを示すＨ反転データ（１ビット）の計16ビットから
構成される。
また、動画アドレス制御回路22は動画アドレス生成回
路を備え、上記動画アドレス生成回路は、上記検索され
表示すべきと判定された動画の上記属性データのうちＶ
反転データが“Ｈ“であるとき上記検索された動画に対
してＶ反転を行ったときの表示エリア51内の位置を示す
VRAM7の格納アドレスを生成してアドレスバス41を介し
てVRAM7に出力し、一方、上記Ｖ反転データが“L"であ
るとき上記キャラクタデータの上記表示エリア51内の位
置を示すVRAM7の格納アドレスをそのままアドレスバス4
1を介してVRAM7に出力する。これに応答してVRAM7は、
上記動画アドレス制御回路22内の動画アドレス生成回路
から出力された格納アドレスに対応する、動画キャラク
タエリア63,64内に格納されている動画の色データ（１
ドット当たり２ビット）をデータバス42を介して動画デ
ータ処理回路23に出力する。また動画アドレス生成回路
は、上記検索され表示すべきと判定された動画の上記属
性データのうちＨ反転データ（１ビット）、色パレット
データ（３ビット）と優先度係数データ（２ビット）
を、直接に動画データ処理回路23に出力する。
路を備え、上記動画アドレス生成回路は、上記検索され
表示すべきと判定された動画の上記属性データのうちＶ
反転データが“Ｈ“であるとき上記検索された動画に対
してＶ反転を行ったときの表示エリア51内の位置を示す
VRAM7の格納アドレスを生成してアドレスバス41を介し
てVRAM7に出力し、一方、上記Ｖ反転データが“L"であ
るとき上記キャラクタデータの上記表示エリア51内の位
置を示すVRAM7の格納アドレスをそのままアドレスバス4
1を介してVRAM7に出力する。これに応答してVRAM7は、
上記動画アドレス制御回路22内の動画アドレス生成回路
から出力された格納アドレスに対応する、動画キャラク
タエリア63,64内に格納されている動画の色データ（１
ドット当たり２ビット）をデータバス42を介して動画デ
ータ処理回路23に出力する。また動画アドレス生成回路
は、上記検索され表示すべきと判定された動画の上記属
性データのうちＨ反転データ（１ビット）、色パレット
データ（３ビット）と優先度係数データ（２ビット）
を、直接に動画データ処理回路23に出力する。
従って、動画データ処理回路23には、VRAM7からデー
タバス42を介して入力される２ビットの色データと、動
画アドレス制御回路22から直接に入力される１ビットの
Ｈ反転データ、３ビットの色パレットデータ及び２ビッ
トの優先度係数データの１ドット当たり計８ビットの動
画データが、１走査線の256ドットについて順次入力さ
れる。
タバス42を介して入力される２ビットの色データと、動
画アドレス制御回路22から直接に入力される１ビットの
Ｈ反転データ、３ビットの色パレットデータ及び２ビッ
トの優先度係数データの１ドット当たり計８ビットの動
画データが、１走査線の256ドットについて順次入力さ
れる。
動画データ処理回路23は、上記入力された１走査線分
の上記動画データを一時記憶した後、上記動画データに
含まれるＨ反転データが“H"であるとき上記動画データ
のうちＨ反転データを除く１ドット当たり７ビットの動
画データを入力された順序とは逆の順序で、７×256ビ
ットの１走査線分の動画データを格納する該回路23内の
ラインバッファに出力してＨ反転の処理を行い、一方、
上記Ｈ反転データが“L"であるとき上記７ビットの動画
データを上記Ｈ反転の処理を行わずに入力された順序
で、上記ラインバッファに出力する。ラインバッファ
は、入力された１走査線分の動画データをラッチした
後、HVカウンタから出力されるHc信号に基づいて優先度
制御回路26に出力する。
の上記動画データを一時記憶した後、上記動画データに
含まれるＨ反転データが“H"であるとき上記動画データ
のうちＨ反転データを除く１ドット当たり７ビットの動
画データを入力された順序とは逆の順序で、７×256ビ
ットの１走査線分の動画データを格納する該回路23内の
ラインバッファに出力してＨ反転の処理を行い、一方、
上記Ｈ反転データが“L"であるとき上記７ビットの動画
データを上記Ｈ反転の処理を行わずに入力された順序
で、上記ラインバッファに出力する。ラインバッファ
は、入力された１走査線分の動画データをラッチした
後、HVカウンタから出力されるHc信号に基づいて優先度
制御回路26に出力する。
静止画アドレス制御回路24は、静止画の通常処理時
に、CPU2からCPUインタフェース回路21及びデータバス4
0を介して入力される画面のオフセットデータHp,Vp並び
にＨ反転データHF及びＶ反転データＦを含む制御データ
と、HVカウンタ31から入力されるカウンタデータHc及び
Vcに基づいて、静止画のドットに対応してVRAM7bの静止
画スクリーンエリア62に予め格納されているキャラクタ
ネームの格納アドレス（16ビット）を算出し、該アドレ
スをアドレスバス41bを介してVRAM7bに出力する。また
静止画アドレス制御回路24は、CPU2から指示される静止
画の上記拡大縮小処理時に、CPU2からCPUインタフェー
ス回路21及びデータバス40を介して入力される画面のオ
フセットデータHp,Vp、Ｈ反転データHF及びＶ反転デー
タVF、上記拡大縮小処理時の処理定数x0,256/WW,128を
含む制御データと、HVカウンタ31から入力されるカウン
タデータHc及びVcに基づいて、上記拡大縮小処理時の静
止画のドットに対応する上記キャラクタネームの格納ア
ドレスを算出し、該アドレスをアドレスバス41bを介し
てVRAM7bに出力する。
に、CPU2からCPUインタフェース回路21及びデータバス4
0を介して入力される画面のオフセットデータHp,Vp並び
にＨ反転データHF及びＶ反転データＦを含む制御データ
と、HVカウンタ31から入力されるカウンタデータHc及び
Vcに基づいて、静止画のドットに対応してVRAM7bの静止
画スクリーンエリア62に予め格納されているキャラクタ
ネームの格納アドレス（16ビット）を算出し、該アドレ
スをアドレスバス41bを介してVRAM7bに出力する。また
静止画アドレス制御回路24は、CPU2から指示される静止
画の上記拡大縮小処理時に、CPU2からCPUインタフェー
ス回路21及びデータバス40を介して入力される画面のオ
フセットデータHp,Vp、Ｈ反転データHF及びＶ反転デー
タVF、上記拡大縮小処理時の処理定数x0,256/WW,128を
含む制御データと、HVカウンタ31から入力されるカウン
タデータHc及びVcに基づいて、上記拡大縮小処理時の静
止画のドットに対応する上記キャラクタネームの格納ア
ドレスを算出し、該アドレスをアドレスバス41bを介し
てVRAM7bに出力する。
ここで、上記拡大縮小処理時の処理定数x0、WWは、以
下のように定義される。すなわち、第11図に示すよう
に、表示画像エリア51において左端線WLと右端線WRを有
するウィンドウＷを設定し、ある走査線SLと上記左端線
WLの交点のｘ方向の座標をH0とし、上記走査線SLと上記
右端線WRとの交点のｘ方向の座標をH1とする。上記座標
H0とH1との間の中間点のｘ方向の座標をx0とし、上記走
査線SLにおけるウィンドウＷの幅をWWとする。すなわ
ち、座標x0と幅WWは次式で表すことができる。
下のように定義される。すなわち、第11図に示すよう
に、表示画像エリア51において左端線WLと右端線WRを有
するウィンドウＷを設定し、ある走査線SLと上記左端線
WLの交点のｘ方向の座標をH0とし、上記走査線SLと上記
右端線WRとの交点のｘ方向の座標をH1とする。上記座標
H0とH1との間の中間点のｘ方向の座標をx0とし、上記走
査線SLにおけるウィンドウＷの幅をWWとする。すなわ
ち、座標x0と幅WWは次式で表すことができる。
x0＝（H1＋H0）/2 …（１） WW＝H1−H0 …（２） なお、データ256/WWは256を上記幅のデータWWで除算
したデータであり、定数256は詳細後述されるように、
表示画像エリア51の水平方向の画素数（座標の位置の
数）である。従って、この定数は画面の水平方向の画素
数に依存して決定される。
したデータであり、定数256は詳細後述されるように、
表示画像エリア51の水平方向の画素数（座標の位置の
数）である。従って、この定数は画面の水平方向の画素
数に依存して決定される。
上記拡大縮小処理後の表示点のｘ方向の座標をx1と
し、上記表示点の座標x1に表示すべき上記拡大縮小処理
前の画像のｘ方向の座標をx2とすると、上記座標x2は座
標x0,x1及び幅WWを用いて次式で表される。
し、上記表示点の座標x1に表示すべき上記拡大縮小処理
前の画像のｘ方向の座標をx2とすると、上記座標x2は座
標x0,x1及び幅WWを用いて次式で表される。
x2＝128＋（x1−x0）・256/WW …（３） なお、上記静止画アドレス制御回路24はまた、入力さ
れる画面のオフセットデータHp,Vpに基づいて画面のス
クロール処理を行った後の静止画の１ドットに対応する
キャラクタネームの格納アドレスを算出するとともに、
入力されるＨ反転データHFが“H"であるときＨ反転処理
を行った後の静止画の１ドットに対応するキャラクタネ
ームの格納アドレスを算出し、また、入力されるＶ反転
データVFが“H"であるときＶ反転処理を行った後の静止
画の１ドットに対応するキャラクタネームの格納アドレ
スを算出する。なお、以下において、上記スクロール処
理を考慮し、上記オフセットデータHpに基づいてスクロ
ール処理を行ったときの上記拡大縮小処理後の座標をx2
とし、上記（３）式で表される座標をx20とする。すな
わち、次式のように表される。
れる画面のオフセットデータHp,Vpに基づいて画面のス
クロール処理を行った後の静止画の１ドットに対応する
キャラクタネームの格納アドレスを算出するとともに、
入力されるＨ反転データHFが“H"であるときＨ反転処理
を行った後の静止画の１ドットに対応するキャラクタネ
ームの格納アドレスを算出し、また、入力されるＶ反転
データVFが“H"であるときＶ反転処理を行った後の静止
画の１ドットに対応するキャラクタネームの格納アドレ
スを算出する。なお、以下において、上記スクロール処
理を考慮し、上記オフセットデータHpに基づいてスクロ
ール処理を行ったときの上記拡大縮小処理後の座標をx2
とし、上記（３）式で表される座標をx20とする。すな
わち、次式のように表される。
x2＝Hp＋x20 …（４） x20＝128＋（x1−x0）・256/WW …（５） ここで、上記動画アドレス制御回路24で算出される16
ビットのアドレスは、第８図に示すように、上位２ビッ
トが“00"であって、下位14ビットが静止画の表示位置
に対応する上記キャラクタの位置データyc（７ビット）
とxc（７ビット）である。
ビットのアドレスは、第８図に示すように、上位２ビッ
トが“00"であって、下位14ビットが静止画の表示位置
に対応する上記キャラクタの位置データyc（７ビット）
とxc（７ビット）である。
VRAM7bは、静止画アドレス制御回路24から入力される
アドレスに格納された８ビットのキャラクタネームをデ
ータバス42bを介して静止画アドレス制御回路24に出力
する。これに応答して静止画アドレス制御回路24は、上
位２ビットの00"と、入力される８ビットのキャラクタ
ネームと、静止画の表示位置に対応する上記ドットの位
置データyd（３ビット）及びxd（３ビット）から構成さ
れるアドレスをアドレスバス41aを介してVRAM7aに出力
する。
アドレスに格納された８ビットのキャラクタネームをデ
ータバス42bを介して静止画アドレス制御回路24に出力
する。これに応答して静止画アドレス制御回路24は、上
位２ビットの00"と、入力される８ビットのキャラクタ
ネームと、静止画の表示位置に対応する上記ドットの位
置データyd（３ビット）及びxd（３ビット）から構成さ
れるアドレスをアドレスバス41aを介してVRAM7aに出力
する。
VRAM7aは、静止画アドレス制御回路24から入力される
アドレスに格納された８ビットの色データをデータバス
42aを介して静止画データ処理回路25に出力する。これ
に応答して静止画データ処理回路25は、入力された１ド
ット当たり８ビットの色データをラッチした後、HVカウ
ンタ31から出力されるHc信号に基づいて上記８ビットの
色データを優先度制御回路26に出力する。
アドレスに格納された８ビットの色データをデータバス
42aを介して静止画データ処理回路25に出力する。これ
に応答して静止画データ処理回路25は、入力された１ド
ット当たり８ビットの色データをラッチした後、HVカウ
ンタ31から出力されるHc信号に基づいて上記８ビットの
色データを優先度制御回路26に出力する。
優先度制御回路26は、動画データ処理回路23から入力
される７ビットの上記像画データと静止画データ処理回
路25から入力される６ビットの上記静止画データから、
動画データ内に含まれる２ビットの優先度データに基づ
いて優先判定を行い、優先度の高い動画データ又は静止
画データを色信号発生器29に出力する。ここで、優先度
制御回路26は、入力される動画データの優先度データが
“00"であるとき８ビットの色データからなる静止画デ
ータを色信号発生器29に出力し、一方、入力される動画
データの優先度データが“01"であるとき最上位３ビッ
ト“000"と３ビットの色パレットデータと２ビットの色
データからなる計８ビットの動画データを色信号発生器
29に出力する。
される７ビットの上記像画データと静止画データ処理回
路25から入力される６ビットの上記静止画データから、
動画データ内に含まれる２ビットの優先度データに基づ
いて優先判定を行い、優先度の高い動画データ又は静止
画データを色信号発生器29に出力する。ここで、優先度
制御回路26は、入力される動画データの優先度データが
“00"であるとき８ビットの色データからなる静止画デ
ータを色信号発生器29に出力し、一方、入力される動画
データの優先度データが“01"であるとき最上位３ビッ
ト“000"と３ビットの色パレットデータと２ビットの色
データからなる計８ビットの動画データを色信号発生器
29に出力する。
色信号発生器29は、８ビットのアドレスを有するRAM
にてなる色パレットテーブルを備え、CPU2からCPUイン
タフェース回路21及びデータバス40を介して予め入力さ
れる色信号データが上記色パレットテーブルに格納され
る。色信号発生器29は、優先度制御回路26から入力され
る８ビットの動画データ又は静止画データを上記色パレ
ットテーブルのアドレスに出力して当該アドレスに格納
されている色信号データを読み出した後、読み出された
色信号データを各色５ビットのRGB分離デジタル信号に
変換して、HVカウンタ31から出力されるHc信号及びVc信
号に基づいて、ディスプレイ装置８及びNTSCエンコーダ
32に出力する。NTSCエンコーダ32は入力されたRGB信号
を、公知のNTSCカラーテレビ信号に符号化して出力端子
43に出力する。
にてなる色パレットテーブルを備え、CPU2からCPUイン
タフェース回路21及びデータバス40を介して予め入力さ
れる色信号データが上記色パレットテーブルに格納され
る。色信号発生器29は、優先度制御回路26から入力され
る８ビットの動画データ又は静止画データを上記色パレ
ットテーブルのアドレスに出力して当該アドレスに格納
されている色信号データを読み出した後、読み出された
色信号データを各色５ビットのRGB分離デジタル信号に
変換して、HVカウンタ31から出力されるHc信号及びVc信
号に基づいて、ディスプレイ装置８及びNTSCエンコーダ
32に出力する。NTSCエンコーダ32は入力されたRGB信号
を、公知のNTSCカラーテレビ信号に符号化して出力端子
43に出力する。
第２図は、上記式（４）及び（５）式を用いて静止画
の上記拡大縮小処理時の座標（x2,y2）を求めた後、静
止画スクリーンエリア62の格納アドレス、並びに静止画
キャラクタエリア61の格納アドレスを出力するための静
止画アドレス制御回路24の回路図である。
の上記拡大縮小処理時の座標（x2,y2）を求めた後、静
止画スクリーンエリア62の格納アドレス、並びに静止画
キャラクタエリア61の格納アドレスを出力するための静
止画アドレス制御回路24の回路図である。
第２図において、静止画アドレス制御回路24は19個の
遅延型フリップフロップFF1,FF2,FF4,FF5,FF8ないしFF1
1,FF21ないしFF25,FF31ないしFF36を備え、上記各フリ
ップフロップはそれぞれクロックの立ち上がり時に入力
端子に入力される信号をラッチして出力端子に出力す
る。なお、フリップフロップFF8,FF32にはそれぞれ、タ
イミング信号発生器30から出力される5.37MHzのクロッ
ク5MCKが入力され、フリップフロップFF4,FF5,FF9,FF3
1,FF33,FF34,FF35,FF36には上記クロック5MCKが反転さ
れた反転クロック▲▼が入力される。
遅延型フリップフロップFF1,FF2,FF4,FF5,FF8ないしFF1
1,FF21ないしFF25,FF31ないしFF36を備え、上記各フリ
ップフロップはそれぞれクロックの立ち上がり時に入力
端子に入力される信号をラッチして出力端子に出力す
る。なお、フリップフロップFF8,FF32にはそれぞれ、タ
イミング信号発生器30から出力される5.37MHzのクロッ
ク5MCKが入力され、フリップフロップFF4,FF5,FF9,FF3
1,FF33,FF34,FF35,FF36には上記クロック5MCKが反転さ
れた反転クロック▲▼が入力される。
フリッフフロップFF1,FF2はそれぞれ、CPU2において
計算されCPU2からCPUインタフェース回路21及びデータ
バス40を介して入力される16ビットの定数データk0,256
/WWを、CPU2から送信されるクロックの立ち上がり時に
ラッチして、定数データx0をそれぞれ減算器SUBのｂ入
力端子に出力し、定数データ128を加算器ADD1のｂ入力
端子に入力するとともに、上記定数データ256/WWをフリ
ップフロップFF5の入力端子に出力する。
計算されCPU2からCPUインタフェース回路21及びデータ
バス40を介して入力される16ビットの定数データk0,256
/WWを、CPU2から送信されるクロックの立ち上がり時に
ラッチして、定数データx0をそれぞれ減算器SUBのｂ入
力端子に出力し、定数データ128を加算器ADD1のｂ入力
端子に入力するとともに、上記定数データ256/WWをフリ
ップフロップFF5の入力端子に出力する。
HVカウンタ31から出力される８ビットのカウンタデー
タHcが、排他的オアゲートXOR1の第１の入力端子に入力
される。フリップフロップFF21はHVカウンタ31から出力
される８ビットのカウンタデータVcをラッチして排他的
オアゲートXOR2の第１の入力端子に出力する。フリップ
フロップFF22及び23はそれぞれ、CPU2からCPUインタフ
ェース回路21及びデータバス40を介して入力される１ビ
ットのＨ反転データHFと１ビットのＶ反転データVFを、
CPU2から出力されるクロックの立ち上がり時にラッチし
て、各データをそれぞれ、排他的オアゲートXOR1,XOR2
の各第２の入力端子に出力する。
タHcが、排他的オアゲートXOR1の第１の入力端子に入力
される。フリップフロップFF21はHVカウンタ31から出力
される８ビットのカウンタデータVcをラッチして排他的
オアゲートXOR2の第１の入力端子に出力する。フリップ
フロップFF22及び23はそれぞれ、CPU2からCPUインタフ
ェース回路21及びデータバス40を介して入力される１ビ
ットのＨ反転データHFと１ビットのＶ反転データVFを、
CPU2から出力されるクロックの立ち上がり時にラッチし
て、各データをそれぞれ、排他的オアゲートXOR1,XOR2
の各第２の入力端子に出力する。
排他的オアゲートXOR1は、第１の入力端子に入力され
た８ビットのデータと第２の入力端子に入力された１ビ
ットのデータの排他的論理和の演算を行い、８ビットの
演算結果のデータx1をフリップフロップFF24を介して減
算器SUBのａ入力端子に出力する。また排他的オアゲー
トXOR2は上記排他的オアゲートXOR1と同様に動作し、８
ビットの演算結果のデータをフリップフロップFF25を介
して切り換え器SW2のｂ入力端子に出力する。
た８ビットのデータと第２の入力端子に入力された１ビ
ットのデータの排他的論理和の演算を行い、８ビットの
演算結果のデータx1をフリップフロップFF24を介して減
算器SUBのａ入力端子に出力する。また排他的オアゲー
トXOR2は上記排他的オアゲートXOR1と同様に動作し、８
ビットの演算結果のデータをフリップフロップFF25を介
して切り換え器SW2のｂ入力端子に出力する。
減算器SUBは、ａ入力端子に入力されるデータからｂ
入力端子に入力されるデータを減算し、演算結果のデー
タ（x1−x0）をフリップフロップFF4を介して乗算器MPY
のａ入力端子に出力する。フリップフロップFF5は、フ
リップフロップFF2から出力されるデータ256/WWをラッ
チした後、乗算器MPYのｂ入力端子に出力する。乗算器M
PYはａ入力端子に入力されるデータ（x1−x0）とｂ入力
端子に入力されるデータ256/WWを乗算した後、演算結果
のデータをフリップフロップFF8を介して加算器ADD1の
ａ入力端子に出力する。加算器ADD1は、ａ入力端子に入
力されるデータとｂ入力端子に入力されるデータを加算
して、演算結果のデータをフリップフロップFF9を介し
て切り換え器SW2のａ入力端子に出力する。切り換え器S
W2は、タイミング信号発生器20から出力されるAS信号に
基づいてa,b入力端子に入力される各データのうち１個
のデータを加算器ADD2のｂ入力端子に出力する。
入力端子に入力されるデータを減算し、演算結果のデー
タ（x1−x0）をフリップフロップFF4を介して乗算器MPY
のａ入力端子に出力する。フリップフロップFF5は、フ
リップフロップFF2から出力されるデータ256/WWをラッ
チした後、乗算器MPYのｂ入力端子に出力する。乗算器M
PYはａ入力端子に入力されるデータ（x1−x0）とｂ入力
端子に入力されるデータ256/WWを乗算した後、演算結果
のデータをフリップフロップFF8を介して加算器ADD1の
ａ入力端子に出力する。加算器ADD1は、ａ入力端子に入
力されるデータとｂ入力端子に入力されるデータを加算
して、演算結果のデータをフリップフロップFF9を介し
て切り換え器SW2のａ入力端子に出力する。切り換え器S
W2は、タイミング信号発生器20から出力されるAS信号に
基づいてa,b入力端子に入力される各データのうち１個
のデータを加算器ADD2のｂ入力端子に出力する。
フリップフロップFF10は、CPU2からCPUインタフェー
ス回路21及びデータバス40を介して入力されるｘ方向の
オフセットデータHp（10ビット）を、CPU2から出力され
るクロックの立ち上がり時にラッチして切り換え器SW1
のａ入力端子に出力する。また、フリップフロップFF11
は、CPU2からCPUインタフェース回路21及びデータバス4
0を介して入力されるｙ方向のオフセットデータVp（10
ビット）を、CPU2から出力されるクロックの立ち上がり
時にラッチして切り換え器SW1のｂ入力端子に出力す
る。ここで、切り換え器SW2のｂ入力端子の最上位２ビ
ットはアースに接続される。
ス回路21及びデータバス40を介して入力されるｘ方向の
オフセットデータHp（10ビット）を、CPU2から出力され
るクロックの立ち上がり時にラッチして切り換え器SW1
のａ入力端子に出力する。また、フリップフロップFF11
は、CPU2からCPUインタフェース回路21及びデータバス4
0を介して入力されるｙ方向のオフセットデータVp（10
ビット）を、CPU2から出力されるクロックの立ち上がり
時にラッチして切り換え器SW1のｂ入力端子に出力す
る。ここで、切り換え器SW2のｂ入力端子の最上位２ビ
ットはアースに接続される。
切り換え器SW1は、タイミング信号発生器20から出力
されるAS信号に基づいてa,b入力端子に入力される各デ
ータのうち１個の10ビットのデータを加算器ADDのａ入
力端子に出力する。ここで、上記AS信号は第９図に示す
ように、上記クロック5MCKの反転クロックである。
されるAS信号に基づいてa,b入力端子に入力される各デ
ータのうち１個の10ビットのデータを加算器ADDのａ入
力端子に出力する。ここで、上記AS信号は第９図に示す
ように、上記クロック5MCKの反転クロックである。
加算器ADD2は、ａ入力端子に入力されるデータとｂ入
力端子に入力されるデータを加算し、該加算結果の10ビ
ットのデータをFF33に出力するとともに、フリップフロ
ップFF32を介してフリップフロップFF31に出力する。
力端子に入力されるデータを加算し、該加算結果の10ビ
ットのデータをFF33に出力するとともに、フリップフロ
ップFF32を介してフリップフロップFF31に出力する。
フリップフロップFF31は、入力された10ビットのデー
タをラッチした後、上位７ビットのデータycを３ステー
トバッファアンプBA2を介してアドレスバスB41bの上位
３ビット目から上位８ビット目までのビットに出力する
とともに、下位３ビットのデータydをフリップフロップ
FF35に出力する。
タをラッチした後、上位７ビットのデータycを３ステー
トバッファアンプBA2を介してアドレスバスB41bの上位
３ビット目から上位８ビット目までのビットに出力する
とともに、下位３ビットのデータydをフリップフロップ
FF35に出力する。
フリップフロップFF33は、入力された10ビットのデー
タをラッチした後、上位７ビットのデータxcを３ステー
トバッファアンプBA3を介してアドレスバスB41bの最下
位７ビットに出力するとともに、下位３ビットのデータ
xdをフリップフロップFF35に出力する。
タをラッチした後、上位７ビットのデータxcを３ステー
トバッファアンプBA3を介してアドレスバスB41bの最下
位７ビットに出力するとともに、下位３ビットのデータ
xdをフリップフロップFF35に出力する。
フリップフロップFF34は、VRAM7bからデータバスB42b
を介して入力された８ビットのキャラクタネームのデー
タをラッチした後、３ステートバッファアンプBA5を介
して、アドレスバスA41aの上位３ビット目から上位７ビ
ット目までのビットに出力する。フリップフロップFF35
は、入力された２個の３ビットのデータyd,xdをラッチ
した後、フリップフロップFF36及び３ステートバッファ
アンプBA6を介してアドレスバスA41aの最下位６ビット
に出力する。
を介して入力された８ビットのキャラクタネームのデー
タをラッチした後、３ステートバッファアンプBA5を介
して、アドレスバスA41aの上位３ビット目から上位７ビ
ット目までのビットに出力する。フリップフロップFF35
は、入力された２個の３ビットのデータyd,xdをラッチ
した後、フリップフロップFF36及び３ステートバッファ
アンプBA6を介してアドレスバスA41aの最下位６ビット
に出力する。
なお、３ステートバッファアンプBA1の２ビットの入
力端子はアースに接続され、該３ステートバッファアン
プBA1の２ビットの出力端子は、アドレスバスB41bの最
下位２ビットに接続される。３ステートバッファアンプ
BA4の２ビットの入力端子はアースに接続され、該３ス
テートバッファアンプBA4の２ビットの出力端子は、ア
ドレスバスA41aの最上位２ビットに接続される。
力端子はアースに接続され、該３ステートバッファアン
プBA1の２ビットの出力端子は、アドレスバスB41bの最
下位２ビットに接続される。３ステートバッファアンプ
BA4の２ビットの入力端子はアースに接続され、該３ス
テートバッファアンプBA4の２ビットの出力端子は、ア
ドレスバスA41aの最上位２ビットに接続される。
第９図は第２図の静止画アドレス制御回路24の動作を
示すタイミングチャートであり、以下、第９図を参照し
て、静止画アドレス制御回路24の動作について説明す
る。ここで、第11図を参照して上述したように、第４図
のVRAMエリア50のうち表示画像エリア51内に位置する静
止画において、走査線SL上の左端線の座標H0と右端線の
座標H1を有するウィンドウＷを設定して、上記ウィンド
ウＷ内に上記静止画を表示するように拡大縮小させる上
記拡大縮小処理について、１走査線分の処理を行う静止
画アドレス制御回路24の処理動作について述べる。
示すタイミングチャートであり、以下、第９図を参照し
て、静止画アドレス制御回路24の動作について説明す
る。ここで、第11図を参照して上述したように、第４図
のVRAMエリア50のうち表示画像エリア51内に位置する静
止画において、走査線SL上の左端線の座標H0と右端線の
座標H1を有するウィンドウＷを設定して、上記ウィンド
ウＷ内に上記静止画を表示するように拡大縮小させる上
記拡大縮小処理について、１走査線分の処理を行う静止
画アドレス制御回路24の処理動作について述べる。
なお、上記定数H0,H1,WWに基づいて上記（１）式及び
（２）式を用いて予め定数x0,256/WWがCPU2によって計
算され、これらの定数x0,256/WWのデータがCPU2におい
て予め計算され、CPU2からCPUインタフェース回路21及
びデータバス40を介してフリップフロップFF1,FF2に入
力されてラッチされる。また、画面の上記オフセットデ
ータHp,Vp、並びに静止画についてのＨ反転データHF及
びＶ反転データVFがそれぞれ、CPU2から出力されてCPU
インタフェース回路21及びデータバス40を介してフリッ
プフロップFF10,FF11,FF22,FF23に入力されてラッチさ
れる。
（２）式を用いて予め定数x0,256/WWがCPU2によって計
算され、これらの定数x0,256/WWのデータがCPU2におい
て予め計算され、CPU2からCPUインタフェース回路21及
びデータバス40を介してフリップフロップFF1,FF2に入
力されてラッチされる。また、画面の上記オフセットデ
ータHp,Vp、並びに静止画についてのＨ反転データHF及
びＶ反転データVFがそれぞれ、CPU2から出力されてCPU
インタフェース回路21及びデータバス40を介してフリッ
プフロップFF10,FF11,FF22,FF23に入力されてラッチさ
れる。
ここで、Ｈ反転データHFが“H"のときHVカウンタ31か
ら入力されるデータHcが排他的オアゲートXOR1によって
反転されてデータx1としてフリップフロップFF24を介し
て減算器SUBのａ入力端子に出力され、一方、Ｈ反転デ
ータHFが“L"のときHVカウンタ31から入力されるデータ
Hcがそのままデータx1として排他的オアゲートXOR1及び
フリップフロップFF24を介して減算器SUBのａ入力端子
に出力される。また、Ｖ反転データVFが“H"のときHVカ
ウンタ31から入力されフリップフロップFF23に１走査線
の処理の間にラッチされるデータVcが、排他的オアゲー
トXOR2によって反転されてフリッフフロップFF25に入力
されてラッチされ、一方、Ｖ反転データVFが“L"のとき
上記データVcがそのまま排他的オアゲートXOR2を介して
フリップフロップFF25に入力されてラッチされる。上記
排他的オアゲートXOR1及びXOR2の反転動作によって、そ
れぞれ静止画のＨ反転及びＶ反転の動作が行なわれる。
なお、上記排他的オアゲートXOR2から出力されるデータ
は、反転されるか否かにかかわらず、以下説明の便宜
上、データVcと呼ぶ。
ら入力されるデータHcが排他的オアゲートXOR1によって
反転されてデータx1としてフリップフロップFF24を介し
て減算器SUBのａ入力端子に出力され、一方、Ｈ反転デ
ータHFが“L"のときHVカウンタ31から入力されるデータ
Hcがそのままデータx1として排他的オアゲートXOR1及び
フリップフロップFF24を介して減算器SUBのａ入力端子
に出力される。また、Ｖ反転データVFが“H"のときHVカ
ウンタ31から入力されフリップフロップFF23に１走査線
の処理の間にラッチされるデータVcが、排他的オアゲー
トXOR2によって反転されてフリッフフロップFF25に入力
されてラッチされ、一方、Ｖ反転データVFが“L"のとき
上記データVcがそのまま排他的オアゲートXOR2を介して
フリップフロップFF25に入力されてラッチされる。上記
排他的オアゲートXOR1及びXOR2の反転動作によって、そ
れぞれ静止画のＨ反転及びＶ反転の動作が行なわれる。
なお、上記排他的オアゲートXOR2から出力されるデータ
は、反転されるか否かにかかわらず、以下説明の便宜
上、データVcと呼ぶ。
さらに、上記拡大縮小処理前の元の静止画のキャラク
タネーム及び色データがそれぞれ、VRAMB7bの静止画ス
クリーンエリア62及びVRAMA7aの静止画キャラクタエリ
アに予め記憶されているものとする。
タネーム及び色データがそれぞれ、VRAMB7bの静止画ス
クリーンエリア62及びVRAMA7aの静止画キャラクタエリ
アに予め記憶されているものとする。
第９図において、タイミング信号発生器30から出力さ
れる5.37MHzのクロック5MCKの各立ち下がり及び各立ち
上がりの変化時点を、説明の便宜上、時刻t1,t2,t3,…,
t22,…とする。ここで、時刻t1から時刻t7までの処理
は、画像処理回路１から出力されるビデオ信号の画像信
号期間の前の垂直帰線消去期間において行なわれる処理
であり、時刻t7以降の処理は上記ビデオ信号であるRGB
分離デジタル信号である画像信号の生成及び表示と同期
して行なわれるリアルタイム処理であって、上記拡大縮
小時の静止画の座標（x2,y2）を求めXRAMB7bの静止画ス
クリーンエリア62のアドレスを出力した後該エリア62か
ら読み出されたキャラクタネームに基づいてVRAMA7aの
静止画キャラクタエリア61のアドレスを出力する処理で
ある。
れる5.37MHzのクロック5MCKの各立ち下がり及び各立ち
上がりの変化時点を、説明の便宜上、時刻t1,t2,t3,…,
t22,…とする。ここで、時刻t1から時刻t7までの処理
は、画像処理回路１から出力されるビデオ信号の画像信
号期間の前の垂直帰線消去期間において行なわれる処理
であり、時刻t7以降の処理は上記ビデオ信号であるRGB
分離デジタル信号である画像信号の生成及び表示と同期
して行なわれるリアルタイム処理であって、上記拡大縮
小時の静止画の座標（x2,y2）を求めXRAMB7bの静止画ス
クリーンエリア62のアドレスを出力した後該エリア62か
ら読み出されたキャラクタネームに基づいてVRAMA7aの
静止画キャラクタエリア61のアドレスを出力する処理で
ある。
時刻t1以降において、上記クロック5MCKの周期毎にフ
リップフロップFF24からａ入力端子に入力されるデータ
x1とフリップフロップFF1からｂ入力端子に入力される
データx0に基づいて、減算器SUBは、（x1−x0）の演算
を行った後、フリップフロップFF4に出力する。これに
応答してフリップフロップFF4は、クロック5MCKの立ち
下がり時に上記データ（x1−x0）をラッチして、乗算器
MPYのａ入力端子に出力する。一方、フリップフロップF
F2は、１走査線において同一のデータ256/WWをフリップ
フロップFF5を介して乗算器MPYのｂ入力端子に出力す
る。乗算器MPYは、データ（x1−x0）とデータ256/WWと
の乗算を行い、演算結果のデータΔｘ＝（x1−x0）・25
6/WWをフリップフロップFF8に出力する。これに応答し
て、フリップフロップFF8は、クロック5MCKの立ち上が
り時に上記演算結果のデータΔｘをラッチして加算器AD
D1のａ入力端子に出力する。さらに、加算器ADD1は、デ
ータΔｘとデータ128を加算した後、演算結果のデータx
20＝Δｘ＋128をフリップフロップFF9に出力する。これ
に応答してフリップフロップFF9は、時刻t3以降クロッ
ク5MCKの反転クロックの立ち上がり時に上記データx20
をラッチして切り換え器SW2のａ入力端子に出力する。
上述の減算器SUB、フリップフロップFF4,FF5、乗算器MP
Y、フリップフロップFF8、加算器ADD1、及びフリップフ
ロップFF9の動作は、上記クロック5MCKの周期毎に変化
しかつ１走査線上の各画素に対応するx1の値毎に行わ
れ、時刻t3以降クロック5MCKの周期毎に演算結果のデー
タx20が、切り換え器SW2のａ入力端子に入力される。
リップフロップFF24からａ入力端子に入力されるデータ
x1とフリップフロップFF1からｂ入力端子に入力される
データx0に基づいて、減算器SUBは、（x1−x0）の演算
を行った後、フリップフロップFF4に出力する。これに
応答してフリップフロップFF4は、クロック5MCKの立ち
下がり時に上記データ（x1−x0）をラッチして、乗算器
MPYのａ入力端子に出力する。一方、フリップフロップF
F2は、１走査線において同一のデータ256/WWをフリップ
フロップFF5を介して乗算器MPYのｂ入力端子に出力す
る。乗算器MPYは、データ（x1−x0）とデータ256/WWと
の乗算を行い、演算結果のデータΔｘ＝（x1−x0）・25
6/WWをフリップフロップFF8に出力する。これに応答し
て、フリップフロップFF8は、クロック5MCKの立ち上が
り時に上記演算結果のデータΔｘをラッチして加算器AD
D1のａ入力端子に出力する。さらに、加算器ADD1は、デ
ータΔｘとデータ128を加算した後、演算結果のデータx
20＝Δｘ＋128をフリップフロップFF9に出力する。これ
に応答してフリップフロップFF9は、時刻t3以降クロッ
ク5MCKの反転クロックの立ち上がり時に上記データx20
をラッチして切り換え器SW2のａ入力端子に出力する。
上述の減算器SUB、フリップフロップFF4,FF5、乗算器MP
Y、フリップフロップFF8、加算器ADD1、及びフリップフ
ロップFF9の動作は、上記クロック5MCKの周期毎に変化
しかつ１走査線上の各画素に対応するx1の値毎に行わ
れ、時刻t3以降クロック5MCKの周期毎に演算結果のデー
タx20が、切り換え器SW2のａ入力端子に入力される。
時刻t3から時刻t4において、切り換え器SW1及びSW2が
ともにｂ入力端子に切り換えられ、データVpがフリップ
フロップFF11から切り換え器SW1を介して加算器ADD2の
ａ入力端子に入力され、一方、データVcがフリップフロ
ップFF25から切り換え器SW2を介して加算器ADD2のｂ入
力端子に入力される。これに応答して加算器ADD2は、デ
ータVpとデータVcを加算して、該加算結果のデータy2＝
（Vp＋Vc）をフリップフロップFF32に出力する。フリッ
プフロップFF32は、クロック5MCKの立ち上がり時である
時刻t4において、上記データy2をラッチして、フリップ
フロップFF31に出力する。フリップフロップFF31は、ク
ロック5MCKの反転クロックの立ち上がり時である時刻t5
において上記データy2をラッチして、上記データy2の上
位７ビットのデータycを３ステートバッファアンプBA2
を介してアドレスバスB41bに出力するとともに、上記デ
ータy2の下位３ビットのデータydをフリップフロップFF
35に出力する。
ともにｂ入力端子に切り換えられ、データVpがフリップ
フロップFF11から切り換え器SW1を介して加算器ADD2の
ａ入力端子に入力され、一方、データVcがフリップフロ
ップFF25から切り換え器SW2を介して加算器ADD2のｂ入
力端子に入力される。これに応答して加算器ADD2は、デ
ータVpとデータVcを加算して、該加算結果のデータy2＝
（Vp＋Vc）をフリップフロップFF32に出力する。フリッ
プフロップFF32は、クロック5MCKの立ち上がり時である
時刻t4において、上記データy2をラッチして、フリップ
フロップFF31に出力する。フリップフロップFF31は、ク
ロック5MCKの反転クロックの立ち上がり時である時刻t5
において上記データy2をラッチして、上記データy2の上
位７ビットのデータycを３ステートバッファアンプBA2
を介してアドレスバスB41bに出力するとともに、上記デ
ータy2の下位３ビットのデータydをフリップフロップFF
35に出力する。
時刻t4から時刻t5において、切り換え器SW1及びSW2が
ともにａ入力端子に切り換えられ、データHpがフリップ
フロップFF11から切り換え器SW1を介して加算器ADD2の
ａ入力端子に入力され、一方、データx20がフリップフ
ロップFF25から切り換え器SW2を介して加算器ADD2のｂ
入力端子に入力される。これに応答して加算器ADD2は、
データHpとデータx20を加算して、該加算結果のデータx
2＝（Hp＋x20）をフリップフロップFF33に出力する。フ
リップフロップFF33は、クロック5MCKの反転クロックの
立ち上がり時である時刻t5において上記データx2をラッ
チして、上記データx2の上位７ビットのデータxcを３ス
テートバッファアンプBA3を介してアドレスバスB41bに
出力するとともに、上記データx2の下位３ビットのデー
タxdをフリップフロップFF35に出力する。
ともにａ入力端子に切り換えられ、データHpがフリップ
フロップFF11から切り換え器SW1を介して加算器ADD2の
ａ入力端子に入力され、一方、データx20がフリップフ
ロップFF25から切り換え器SW2を介して加算器ADD2のｂ
入力端子に入力される。これに応答して加算器ADD2は、
データHpとデータx20を加算して、該加算結果のデータx
2＝（Hp＋x20）をフリップフロップFF33に出力する。フ
リップフロップFF33は、クロック5MCKの反転クロックの
立ち上がり時である時刻t5において上記データx2をラッ
チして、上記データx2の上位７ビットのデータxcを３ス
テートバッファアンプBA3を介してアドレスバスB41bに
出力するとともに、上記データx2の下位３ビットのデー
タxdをフリップフロップFF35に出力する。
上述の時刻t3から時刻t4においてHc＝０のときのデー
タy2が計算され、時刻t4から時刻t5においてHc＝０のと
きのデータx2が計算される。以下、時刻t5以降におい
て、データHcが１から255までのデータy2及びx2が順次
同様に計算されて、１走査線分のデータx2,y2が計算さ
れる。
タy2が計算され、時刻t4から時刻t5においてHc＝０のと
きのデータx2が計算される。以下、時刻t5以降におい
て、データHcが１から255までのデータy2及びx2が順次
同様に計算されて、１走査線分のデータx2,y2が計算さ
れる。
時刻t5において、タイミング信号発生器30から出力さ
れるAE信号が立ち下がり、このとき３ステートバッファ
アンプBA1ないしBA6がイネーブルされる。従って、時刻
t5から時刻t7において、３ステートバッファアンプBA1
から出力される最上位２ビットのデータ“00"と、フリ
ップフロップFF31及びFF33にそれぞれラッチされたHc＝
０のときのデータy2（10ビット）及びx2（10ビット）の
うちのそれぞれ各上位７ビットの上記yc及びxcから構成
される計16ビットのアドレスCAA0がアドレスバスB41bを
介してVRAMB7bに出力され、VRAMB7bは時刻t7において該
アドレスCAA0を入力する。なお、フリップフロップFF31
及びFF33にそれぞれラッチされたHc＝０のときのデータ
y2及びx2のうちの各下位３ビットのデータyd及びxdはそ
れぞれ、フリップフロップFF35を介してフリップフロッ
プFF36に出力されてラッチされる。
れるAE信号が立ち下がり、このとき３ステートバッファ
アンプBA1ないしBA6がイネーブルされる。従って、時刻
t5から時刻t7において、３ステートバッファアンプBA1
から出力される最上位２ビットのデータ“00"と、フリ
ップフロップFF31及びFF33にそれぞれラッチされたHc＝
０のときのデータy2（10ビット）及びx2（10ビット）の
うちのそれぞれ各上位７ビットの上記yc及びxcから構成
される計16ビットのアドレスCAA0がアドレスバスB41bを
介してVRAMB7bに出力され、VRAMB7bは時刻t7において該
アドレスCAA0を入力する。なお、フリップフロップFF31
及びFF33にそれぞれラッチされたHc＝０のときのデータ
y2及びx2のうちの各下位３ビットのデータyd及びxdはそ
れぞれ、フリップフロップFF35を介してフリップフロッ
プFF36に出力されてラッチされる。
以下、時刻t7以降において、クロック5MCKの周期で、
データHcが１から255までの上記データyc及びxcを含む
アドレスCAA1ないしCAA255が周期的に繰り返してアドレ
スバスB41bを介してVRAMB7bに出力され、また各データH
cに対する上記データyd及びxdはそれぞれ上述と同様
に、フリップフロップFF35を介してフリップフロップFF
36に出力されてラッチされる。
データHcが１から255までの上記データyc及びxcを含む
アドレスCAA1ないしCAA255が周期的に繰り返してアドレ
スバスB41bを介してVRAMB7bに出力され、また各データH
cに対する上記データyd及びxdはそれぞれ上述と同様
に、フリップフロップFF35を介してフリップフロップFF
36に出力されてラッチされる。
VRAM7bは、静止画アドレス制御回路24からアドレスバ
スB41bを介して入力されるアドレスCAA0ないしCAA255に
応答して、各アドレスに格納された８ビットのキャラク
タネームCA0ないしCA255を上記クロック5MCKの周期で、
データバスB42bを介して静止画アドレス制御回路24内の
フリップフロップFF34に出力し、該８ビットのキャラク
タネームCA0ないしCA255がそれぞれ時刻t7以降上記クロ
ック5MCKの周期毎に、フリップフロップFF34にラッチさ
れる。
スB41bを介して入力されるアドレスCAA0ないしCAA255に
応答して、各アドレスに格納された８ビットのキャラク
タネームCA0ないしCA255を上記クロック5MCKの周期で、
データバスB42bを介して静止画アドレス制御回路24内の
フリップフロップFF34に出力し、該８ビットのキャラク
タネームCA0ないしCA255がそれぞれ時刻t7以降上記クロ
ック5MCKの周期毎に、フリップフロップFF34にラッチさ
れる。
一方、上記キャラクタネームに対応するデータyd及び
xd（計６ビット）が上述のようにフリップフロップFF36
にラッチされている。従って、時刻t9から時刻t11にお
いて、最上位２ビットの“00"と、フリップフロップFF3
4にラッチされた８ビットのキャラクタネームのデータ
と、データHc＝０のときのデータydとxd（計６ビット）
から構成される16ビットのアドレスCCA0が、３ステート
バッファアンプBA4ないしBA6及びアドレスバスA41aを介
してVRAMa7aに出力され、VRAMA7aは時刻t11において該
アドレスCCA0を入力する。以下、時刻t11以降において
上記クロック5MCKの周期毎に、同様に、データHcが１か
ら255までの時の上記アドレスCCA1ないしCCA255が、静
止画アドレス制御回路24からアドレスバスA41aを介して
VRAMA7aに出力される。
xd（計６ビット）が上述のようにフリップフロップFF36
にラッチされている。従って、時刻t9から時刻t11にお
いて、最上位２ビットの“00"と、フリップフロップFF3
4にラッチされた８ビットのキャラクタネームのデータ
と、データHc＝０のときのデータydとxd（計６ビット）
から構成される16ビットのアドレスCCA0が、３ステート
バッファアンプBA4ないしBA6及びアドレスバスA41aを介
してVRAMa7aに出力され、VRAMA7aは時刻t11において該
アドレスCCA0を入力する。以下、時刻t11以降において
上記クロック5MCKの周期毎に、同様に、データHcが１か
ら255までの時の上記アドレスCCA1ないしCCA255が、静
止画アドレス制御回路24からアドレスバスA41aを介して
VRAMA7aに出力される。
VRAM7aは、静止画アドレス制御回路24からアドレスバ
スA41aを介して入力されるアドレスCCA0ないしCCA255に
応答して、各アドレスに格納された８ビットの色データ
CD0ないしCD255を上記クロック10MCKの周期で、データ
バス42aを介して静止画データ処理回路25に出力され
る。
スA41aを介して入力されるアドレスCCA0ないしCCA255に
応答して、各アドレスに格納された８ビットの色データ
CD0ないしCD255を上記クロック10MCKの周期で、データ
バス42aを介して静止画データ処理回路25に出力され
る。
以上に述べた１走査線についての静止画の上記拡大縮
小処理を、第４図に示すように、28キャラクタ分の224
走査線分について行うことにより、１つの表示画像エリ
ア51分の静止画に対して上記ウィンドウＷ内への上記拡
大縮小処理を行うことができる。
小処理を、第４図に示すように、28キャラクタ分の224
走査線分について行うことにより、１つの表示画像エリ
ア51分の静止画に対して上記ウィンドウＷ内への上記拡
大縮小処理を行うことができる。
以上説明したように、静止画アドレス制御回路24は、
CPU2から入力される上記拡大縮小処理の定数データx0,2
56/WWに基づいて、上記拡大縮小処理時の座標（x2,y2）
に対応する静止画のキャラクタネームが格納されている
アドレスCAA0ないしCAA255を算出して出力し、これに応
答してVRAMB7bから出力されるキャラクタネームのデー
タ（８ビット）とデータyd及びxdから構成されるアドレ
スCCA0ないしCCA255を出力することによって、上記拡大
縮小処理時の１ドット当たり８ビットの色データをVRAM
A7aから静止画データ処理回路25に出力させることがで
きる。この後、上記静止画の色データ（８ビット）は静
止画データ処理回路25にラッチされた後、優先度制御回
路26に入力され、一方、７ビットの動画データが動画デ
ータ処理回路23から優先度制御回路25に入力される。こ
れに応答して優先度制御回路26は、上記動画データと上
記静止画データから、動画データ内に含まれる２ビット
の優先度データに基づいて優先判定を行い、優先度の高
い動画データ又は静止画データを色信号発生器29に出力
する。これに応答して色信号発生器29は、入力される動
画データ又は静止画データを色パレットを通しで各色５
ビットのRGB分離デジタル信号に変換した後RGB信号を生
成し、該RGB信号をHVカウンタ31から出力されるカウン
タデータHc及びVcに基づいて、ディスプレイ装置８及び
NTSCエンコーダ32に出力する。従って、以上の処理によ
り、CPU2から入力された上記拡大縮小処理のウィンドウ
Ｗに関する定数データx0,256/WWに基づいて、VRAM7に格
納された静止画データに対応する元の静止画に対して上
記拡大縮小された静止画がディスプレイ装置８に表示さ
れる。
CPU2から入力される上記拡大縮小処理の定数データx0,2
56/WWに基づいて、上記拡大縮小処理時の座標（x2,y2）
に対応する静止画のキャラクタネームが格納されている
アドレスCAA0ないしCAA255を算出して出力し、これに応
答してVRAMB7bから出力されるキャラクタネームのデー
タ（８ビット）とデータyd及びxdから構成されるアドレ
スCCA0ないしCCA255を出力することによって、上記拡大
縮小処理時の１ドット当たり８ビットの色データをVRAM
A7aから静止画データ処理回路25に出力させることがで
きる。この後、上記静止画の色データ（８ビット）は静
止画データ処理回路25にラッチされた後、優先度制御回
路26に入力され、一方、７ビットの動画データが動画デ
ータ処理回路23から優先度制御回路25に入力される。こ
れに応答して優先度制御回路26は、上記動画データと上
記静止画データから、動画データ内に含まれる２ビット
の優先度データに基づいて優先判定を行い、優先度の高
い動画データ又は静止画データを色信号発生器29に出力
する。これに応答して色信号発生器29は、入力される動
画データ又は静止画データを色パレットを通しで各色５
ビットのRGB分離デジタル信号に変換した後RGB信号を生
成し、該RGB信号をHVカウンタ31から出力されるカウン
タデータHc及びVcに基づいて、ディスプレイ装置８及び
NTSCエンコーダ32に出力する。従って、以上の処理によ
り、CPU2から入力された上記拡大縮小処理のウィンドウ
Ｗに関する定数データx0,256/WWに基づいて、VRAM7に格
納された静止画データに対応する元の静止画に対して上
記拡大縮小された静止画がディスプレイ装置８に表示さ
れる。
従って、本実施例の画像処理装置１を用いることによ
り、例えば、第３図の（Ａ）に示す静止画を第３図の
（Ｂ）及び（Ｃ）に示すように、左端線WLと右端線WRを
用いて表示エリア51内に設定されるウィンドウＷ内に表
示するように拡大縮小させた画像信号を得ることができ
る。これによって、例えば正面図で示された所定の静止
画を、遠近感のある斜視的な画像の画像信号に変換する
ことができる。また、１本又は複数本の走査線毎に上記
拡大縮小処理の定数x0,256/WWを変化し、異なるウィン
ドウＷを設定して静止画を上記ウィンドウＷ内に表示す
るように拡大縮小することができるので、例えば第３図
の（Ｂ）に示すように、ジグザグ形状の右端線WL及び右
端線WRを有するウィンドウＷを設定することもできる。
なお、設定されたウィンドウＷの左端線WLの左側の画像
W1及び右端線WRの右側の画像W2を、第３図の（Ｂ）ない
し（Ｄ）に示すように黒色で表示するようにしてもよい
し、また他の色で表示するようにしてもよい。
り、例えば、第３図の（Ａ）に示す静止画を第３図の
（Ｂ）及び（Ｃ）に示すように、左端線WLと右端線WRを
用いて表示エリア51内に設定されるウィンドウＷ内に表
示するように拡大縮小させた画像信号を得ることができ
る。これによって、例えば正面図で示された所定の静止
画を、遠近感のある斜視的な画像の画像信号に変換する
ことができる。また、１本又は複数本の走査線毎に上記
拡大縮小処理の定数x0,256/WWを変化し、異なるウィン
ドウＷを設定して静止画を上記ウィンドウＷ内に表示す
るように拡大縮小することができるので、例えば第３図
の（Ｂ）に示すように、ジグザグ形状の右端線WL及び右
端線WRを有するウィンドウＷを設定することもできる。
なお、設定されたウィンドウＷの左端線WLの左側の画像
W1及び右端線WRの右側の画像W2を、第３図の（Ｂ）ない
し（Ｄ）に示すように黒色で表示するようにしてもよい
し、また他の色で表示するようにしてもよい。
さらに、本実施例においては、１個の静止画のみを処
理するように構成しているが、これに限らず、静止画デ
ータ処理回路25とVRAM7を複数個の静止画を処理するよ
うに構成してもよい。この場合、複数の静止画を公知の
方法により合成して合成した静止画の画像信号を出力す
ることができる。例えば、第３図の（Ｄ）に示すように
第１の静止画を上記拡大縮小処理して静止画BG1とし、
一方、第２の静止画をそのまま静止画BG2として、上下
の位置で合成するようにしてもよい。
理するように構成しているが、これに限らず、静止画デ
ータ処理回路25とVRAM7を複数個の静止画を処理するよ
うに構成してもよい。この場合、複数の静止画を公知の
方法により合成して合成した静止画の画像信号を出力す
ることができる。例えば、第３図の（Ｄ）に示すように
第１の静止画を上記拡大縮小処理して静止画BG1とし、
一方、第２の静止画をそのまま静止画BG2として、上下
の位置で合成するようにしてもよい。
以上説明したように、VRAM7に格納された静止画デー
タに対応する元の静止画を上記設定されたウィンドウＷ
内へ表示するように元の静止画を拡大縮小した場合のVR
AM7におけるアドレスを上記静止画アドレス制御回路24
によって算出して、VRAM7から上記拡大縮小処理時の静
止画の色データを読み出してビデオ信号を生成してディ
スプレイ装置８に表示するようにしたので、CPU2は上記
拡大縮小した画像の各位置を計算する必要がなく、これ
によって、他の画像の処理を行うことができる。従っ
て、従来例に比較してCPUのスループットを向上させる
ことができる。上述のように切り換え器SW1,SW2、乗算
器MPY、加算器ADD1,ADD2等のハードウエアから構成され
る静止画アドレス制御回路24によって上記拡大縮小させ
た時の水平方向及び垂直方向の各位置に対応するVRAM7
における静止画の画像データの格納アドレスを計算して
いるので、従来例に比較して高速で上記拡大縮小の処理
を行うことができるという利点がある。
タに対応する元の静止画を上記設定されたウィンドウＷ
内へ表示するように元の静止画を拡大縮小した場合のVR
AM7におけるアドレスを上記静止画アドレス制御回路24
によって算出して、VRAM7から上記拡大縮小処理時の静
止画の色データを読み出してビデオ信号を生成してディ
スプレイ装置８に表示するようにしたので、CPU2は上記
拡大縮小した画像の各位置を計算する必要がなく、これ
によって、他の画像の処理を行うことができる。従っ
て、従来例に比較してCPUのスループットを向上させる
ことができる。上述のように切り換え器SW1,SW2、乗算
器MPY、加算器ADD1,ADD2等のハードウエアから構成され
る静止画アドレス制御回路24によって上記拡大縮小させ
た時の水平方向及び垂直方向の各位置に対応するVRAM7
における静止画の画像データの格納アドレスを計算して
いるので、従来例に比較して高速で上記拡大縮小の処理
を行うことができるという利点がある。
また、画像処理装置１においては、上記拡大縮小した
静止画データの格納アドレスを算出して静止画データを
求めるようにしたから、元の静止画データを保存でき
る。従って、上記拡大縮小処理後に元の静止画の画像信
号を出力して表示させることができるという利点があ
る。
静止画データの格納アドレスを算出して静止画データを
求めるようにしたから、元の静止画データを保存でき
る。従って、上記拡大縮小処理後に元の静止画の画像信
号を出力して表示させることができるという利点があ
る。
以上の実施例において、キャラクタ方式の画像処理装
置について述べているが、これに限らず、本発明は、VR
AMエリア50に対応して色データを有するVRAMを用いてド
ット単位でアドレス指定して色データを得るいわゆるビ
ットマップ方式の画像処理装置に適用することができ
る。
置について述べているが、これに限らず、本発明は、VR
AMエリア50に対応して色データを有するVRAMを用いてド
ット単位でアドレス指定して色データを得るいわゆるビ
ットマップ方式の画像処理装置に適用することができ
る。
［発明の効果］ 以上詳述したように本発明によれば、画像処理前の画
像の表示位置に対応するアドレスに上記画像の画像デー
タを格納する記憶手段と、画像処理の制御データに基づ
いて１本又は複数本の上記走査線毎にウィンドウを設定
し上記画像を上記ウィンドウ内に表示するように上記画
像に対して拡大縮小処理を行った時の上記画像の表示位
置に対応する上記記憶手段のアドレスを演算する演算手
段と、上記演算手段によって演算された上記記憶手段の
アドレスに格納されている画像データを読み出す読み出
し手段と、上記読み出し手段によって読み出された画像
データに基づいてテレビ信号を生成する信号生成手段と
を備えたので、上記記憶手段によって格納された画像デ
ータの画像に対する上記拡大縮小処理を行った時のテレ
ビ信号が得られ、所定の画像を１本又は複数本の走査線
毎に設定されたウィンドウ内に表示するように拡大縮小
処理した画像を得ることができる。これによって、例え
ば遠近画法で表示された画像を得ることができる。
像の表示位置に対応するアドレスに上記画像の画像デー
タを格納する記憶手段と、画像処理の制御データに基づ
いて１本又は複数本の上記走査線毎にウィンドウを設定
し上記画像を上記ウィンドウ内に表示するように上記画
像に対して拡大縮小処理を行った時の上記画像の表示位
置に対応する上記記憶手段のアドレスを演算する演算手
段と、上記演算手段によって演算された上記記憶手段の
アドレスに格納されている画像データを読み出す読み出
し手段と、上記読み出し手段によって読み出された画像
データに基づいてテレビ信号を生成する信号生成手段と
を備えたので、上記記憶手段によって格納された画像デ
ータの画像に対する上記拡大縮小処理を行った時のテレ
ビ信号が得られ、所定の画像を１本又は複数本の走査線
毎に設定されたウィンドウ内に表示するように拡大縮小
処理した画像を得ることができる。これによって、例え
ば遠近画法で表示された画像を得ることができる。
従って、従来例のようにCPU2が上記拡大縮小処理時の
画像の水平方向及び垂直方向の各位置を計算する必要が
ないので、他の画像の処理を行うことができ、従来例に
比較してCPU2のスループットを大幅に向上させることが
できる。また、上記演算手段によって上記拡大縮小処理
時の画像の表示位置に対応する上記記憶手段のアドレス
を演算しているので、従来例に比較して高速で画像に対
する拡大縮小の処理を行うことができるという利点があ
る。
画像の水平方向及び垂直方向の各位置を計算する必要が
ないので、他の画像の処理を行うことができ、従来例に
比較してCPU2のスループットを大幅に向上させることが
できる。また、上記演算手段によって上記拡大縮小処理
時の画像の表示位置に対応する上記記憶手段のアドレス
を演算しているので、従来例に比較して高速で画像に対
する拡大縮小の処理を行うことができるという利点があ
る。
さらに、上記画像処理装置においては、回転及び拡大
縮小した画像データの格納アドレスを算出して画像デー
タを求めるようにしたから、元の画像データを保存でき
る。従って、上記拡大縮小処理後に元の画像のテレビ信
号を出力することができるという利点がある。
縮小した画像データの格納アドレスを算出して画像デー
タを求めるようにしたから、元の画像データを保存でき
る。従って、上記拡大縮小処理後に元の画像のテレビ信
号を出力することができるという利点がある。
第１図は本発明の一実施例であるテレビゲーム装置のブ
ロック図、 第２図は第１図の静止画アドレス制御回路のブロック
図、 第３図は画面に設定されたウィンドウ内に静止画を表示
するよう拡大縮小を行う処理を示す画面の正面図、 第４図は第１図のVRAM内に格納される静止画データのVR
AMエリアと表示画像エリアを示す平面図、 第５図は第４図のVRAMエリア内の位置を示す座標x,yの
ビット構成を示す図、 第６図は第１図のVRAMのメモリマップを示す図、 第７図は第１図のVRAMにおいて格納される静止画の色デ
ータの格納状況を示す図、 第８図は第１図のVRAM内の静止画キャラクタエリア及び
静止画スクリーンエリアにおけるアドレス及びデータの
ビット構成を示す図、 第９図は第２図の静止画アドレス制御回路の動作を示す
タイミングチャート、 第10図は従来例のテレビゲーム装置のブロック図、 第11図は画面において設定されたウィンドウ内に静止画
を表示するように拡大縮小させる処理における処理定数
及び水平方向の座標を示す画面の正面図である。 １……画像処理装置、 ２……中央演算処理装置（CPU）、 ３……読み出し専用メモリ（ROM）、 ４……随時読み出し再書き込み可能なメモリ（RAM）、 ５……キーボード、 ６……基準信号発生器、 ７……ビデオRAM（VRAM）、 ８……ディスプレイ装置、 21……CPUインターフェース回路、 22……動画アドレス制御回路、 23……動画データ処理回路、 24……静止画アドレス制御回路、 25……静止画データ処理回路、 26……優先度制御回路、 27……VRAMインターフェース回路、 28……制御レジスタ、 29……色信号発生器、 30……タイミング信号発生器、 31……HVカウンタ、 51……表示画像エリア、 Ｗ……ウィンドウ、 WL……ウィンドウの左端線、 WR……ウィンドウの右端線、 SUB……減算器、 MPY……乗算器、 ADD1……加算器。
ロック図、 第２図は第１図の静止画アドレス制御回路のブロック
図、 第３図は画面に設定されたウィンドウ内に静止画を表示
するよう拡大縮小を行う処理を示す画面の正面図、 第４図は第１図のVRAM内に格納される静止画データのVR
AMエリアと表示画像エリアを示す平面図、 第５図は第４図のVRAMエリア内の位置を示す座標x,yの
ビット構成を示す図、 第６図は第１図のVRAMのメモリマップを示す図、 第７図は第１図のVRAMにおいて格納される静止画の色デ
ータの格納状況を示す図、 第８図は第１図のVRAM内の静止画キャラクタエリア及び
静止画スクリーンエリアにおけるアドレス及びデータの
ビット構成を示す図、 第９図は第２図の静止画アドレス制御回路の動作を示す
タイミングチャート、 第10図は従来例のテレビゲーム装置のブロック図、 第11図は画面において設定されたウィンドウ内に静止画
を表示するように拡大縮小させる処理における処理定数
及び水平方向の座標を示す画面の正面図である。 １……画像処理装置、 ２……中央演算処理装置（CPU）、 ３……読み出し専用メモリ（ROM）、 ４……随時読み出し再書き込み可能なメモリ（RAM）、 ５……キーボード、 ６……基準信号発生器、 ７……ビデオRAM（VRAM）、 ８……ディスプレイ装置、 21……CPUインターフェース回路、 22……動画アドレス制御回路、 23……動画データ処理回路、 24……静止画アドレス制御回路、 25……静止画データ処理回路、 26……優先度制御回路、 27……VRAMインターフェース回路、 28……制御レジスタ、 29……色信号発生器、 30……タイミング信号発生器、 31……HVカウンタ、 51……表示画像エリア、 Ｗ……ウィンドウ、 WL……ウィンドウの左端線、 WR……ウィンドウの右端線、 SUB……減算器、 MPY……乗算器、 ADD1……加算器。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/36 ５２０ Ｇ０９Ｇ 5/36 ５２０Ｎ Ｇ０６Ｆ 15/66 ３６５
Claims (2)
- 【請求項１】水平方向に複数の走査線を繰り返し走査さ
せて画像を形成するラスタースキャン方式の画像処理装
置において、 画像処理前の画像の表示位置に対応するアドレスに上記
画像の画像データを格納する記憶手段と、 画像処理の制御データに基づいて１本又は複数本の上記
走査線毎にウィンドウを設定し上記画像を上記ウィンド
ウ内に表示するように上記画像に対して拡大縮小処理を
行った時の上記画像の表示位置に対応する上記記憶手段
のアドレスを演算する演算手段と、 上記演算手段によって演算された上記記憶手段のアドレ
スに格納されている画像データを読み出す読み出し手段
と、 上記読み出し手段によって読み出された画像データに基
づいてテレビ信号を生成する信号生成手段とを備え、 上記信号生成手段から出力されるテレビ信号の画像の水
平方向の長さがWWLであり、上記走査線上のウィンドウ
の水平方向の長さをWWとし、上記ウィンドウの水平方向
の中心点の表示位置をx0とし、上記拡大縮小処理後の画
像の水平方向の表示位置をx1とし、上記演算手段が次式
に従って、上記拡大縮小処理後の上記表示位置x1に表示
すべき上記拡大縮小処理前の画像の水平方向の表示位置
x2を演算することを特徴とする画像処理装置。 - 【請求項２】上記演算手段は、 上記データx1から上記データx0を減算する減算器と、 上記減算器の出力データ（x1−x0）を上記データWWL/WW
で乗算する乗算器と、 上記乗算器の出力データ（x1−x0）・WLL/WWに上記デー
タWWL/2を加算して上記データx2を演算する加算器とを
含むことを特徴とする請求項第１項記載の画像処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110976A JP2664722B2 (ja) | 1988-05-06 | 1988-05-06 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110976A JP2664722B2 (ja) | 1988-05-06 | 1988-05-06 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01280563A JPH01280563A (ja) | 1989-11-10 |
| JP2664722B2 true JP2664722B2 (ja) | 1997-10-22 |
Family
ID=14549258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63110976A Expired - Fee Related JP2664722B2 (ja) | 1988-05-06 | 1988-05-06 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2664722B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2725062B2 (ja) * | 1989-08-01 | 1998-03-09 | 株式会社リコー | 画像処理装置 |
-
1988
- 1988-05-06 JP JP63110976A patent/JP2664722B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01280563A (ja) | 1989-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |