JP3037978B2 - 動画表示装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は動画表示装置に関する。より特定的には、
この発明は、各々が水平方向および垂直方向にそれぞれ
複数ドットからなる１つ以上のキャラクタ単位を組み合
わせることによって大きなサイズのオブジェクトをラス
タス走査モニタでアニメーション的に表示する、たとえ
ばビデオゲーム機やパーソナルコンピュータなどの動画
表示装置に関する。

〔従来技術〕

この種の動画表示装置の一例が、たとえば、昭和62年
２月２日付で出願公開された特開昭62-24296号に開示さ
れている。この従来技術では、水平表示サイズおよび垂
直表示サイズのデータを属性メモリ（Object Attribute
Memory:OAM）に記憶し、垂直表示サイズデータをイン
レンジ検出のために利用し、水平表示サイズデータをキ
ャラクタRAMの読み出しアドレスとして利用する。した
がって、この従来技術によれば、オブジェクト毎にその
サイズを任意に変更できるという利点がある。

一方、このようにして大きなサイズのオブジェクトを
表示する場合、サイズによっては、オブジェクトの一部
または全部がモニタ画面からはみ出すことがある。この
ようにオブジェクトの一部または全部が実際には画面か
らはみ出してしまう場合、そのはみ出した部分について
グラフィックデータを処理してしまえば、動画処理を行
うプロセサが無駄な処理に時間を取られて表示可能なオ
ブジェクト数が実質的に現象する。また、CPU（マイク
ロプロセサ）により確実に表示されるキャラクタだけを
抜き出して属性メモリに書き込めば前述の無駄は生じな
いが、この場合は、すべてのオブジェクをキャラクタ単
位で指定する必要があるため、動画処理を行うプロプロ
セサの負担となる。

〔発明が解決しようとする課題〕

しかしながら、特開昭62-24296号開示技術には、上述
のようにオブジェクトが画面からはみ出した場合の効率
的なデータ処理についてはなにも開示していない。

それゆえに、この発明の主たる目的は、動画処理を行
うプロセサの負担を軽減できる、動画表示装置を提供す
ることである。

この発明のその他の目的は、オブジェクトの一部また
は全部が動画からはみ出すときにははみ出した部分のデ
ータ処理を禁止することによって無駄なデータ処理を可
及的なすことによってオブジェクト数の実質的な減少を
防ぐ、動画表示装置を提供することである。

〔課題を解決するための手段〕

第１発明は、各々が水平および垂直方向にそれぞれ複
数ドットからなる１つ以上のキャラクタを組み合わせる
ことによって大きなサイズのオブジェクトをラスタスキ
ャンモニタで表示する動画表示装置であって、オブジェ
クトを構成するキャラクタのグラフィックデータを各オ
ブジェクト毎に予めその関連するアドレス領域に記憶す
る第１の記憶手段、ラスタスキャンモニタの次の垂直期
間に表示されるべき１以上のオブジェクトを指定するた
めにオブジェクト指定データを発生するオブジェクト指
定データ発生手段、指定されたオブジェクトが表示され
るべきモニタ上の位置を表す位置データを発生する位置
データ発生手段、オブジェクトサイズを決定するサイズ
決定データを発生するサイズ決定データ発生手段、オブ
ジェクト指定データおよび位置データを一時的に記憶す
る第２の記憶手段、第２の記憶手段から読み出した位置
データとサイズ決定データ発生手段からのサイズ決定デ
ータとに基づいてそのオブジェクトを次の水平走査期間
に表示すべきか否かを判定するインレンジ判定手段、イ
ンレンジ判定手段においてインレンジ状態にあると判定
されたオブジェクトについて第１の記憶手段からグラフ
ィックデータを読み出す読出手段、インレンジ判定手段
によってインレンジ状態にあると判定されたオブジェク
トの一部がモニタの画面からはみ出すか否かを判定する
はみ出し判定手段、およびはみ出し判定手段によって画
面からはみ出していることが判定されたとき、オブジェ
クトのグラフィックデータの読出アドレスをはみ出し量
に基づいてプリセットすることにより、はみ出した部分
に相当するキャラクタグラフィックデータを第１の記憶
手段から読出すことを禁止する読出禁止手段を備える、
動画表示装置である。

第２発明は、各々が水平および垂直方向にそれぞれ複
数ドットからなる１つ以上のキャラクタを組み合わせる
ことによって大きなサイズのオブジェクトをラスタスキ
ャンモニタで表示する動画表示装置であって、オブジェ
クトを構成するキャラクタのグラフィックデータを各オ
ブジェクト毎に予めその関連するアドレス領域に記憶す
る第１の記憶手段、ラスタスキャンモニタの次の垂直期
間に表示されるべき１以上のオブジェクトを指定するた
めにオブジェクト指定データを発生するオブジェクト指
定データ発生手段、指定されたオブジェクトが表示され
るべきモニタ上の位置を表す位置データを発生する位置
データ発生手段、オブジェクトサイズを決定するサイズ
決定データを発生するサイズ決定データ発生手段、オブ
ジェクト指定データおよび位置データを一時的に記憶す
る第２の記憶手段、第２の記憶手段から読み出した位置
データとサイズ決定データ発生手段からのサイズ決定デ
ータとに基づいてそのオブジェクトを次の水平走査期間
に表示すべきか否かを判定するインレンジ判定手段、イ
ンレンジ判定手段においてインレンジ状態にあると判定
されたオブジェクトについて第１の記憶手段からグラフ
ィックデータを読み出す読出手段、インレンジ判定手段
によってインレンジ状態にあると判定されたオブジェク
トの一部がモニタの画面からはみ出すか否かを判定する
はみ出し判定手段、およびはみ出し判定手段によって画
面からはみ出していることが判定されたとき、オブジェ
クトのグラフィックデータの読出アドレスをはみ出し量
に基づいてプリセットすることにより、はみ出した部分
に相当するキャラクタグラフィックデータを第１の記憶
手段から読出すことを禁止する読出禁止手段を備え、は
み出し判定手段はオブジェクトが画面の水平方向左端か
らはみ出すか否かを判定する左端判定手段を含み、読出
禁止手段は左端にはみ出すことを検出したときオブジェ
クトのグラフィックデータを読み出す開始アドレスを実
際に表示されるキャラクタのグラフィックデータにプリ
セットすることによりはみ出した部分のキャラクタグラ
フィックデータの読み出しを禁止するプリセット手段を
含む、動画表示装置である。

〔作用〕

１つのキャラクタは、たとえば、水平方向８ドット
（ピクセル）×垂直方向８ドット（ピクセル）で形成さ
れる。１以上のこのようなキャラクタの集合ないし組合
わせによって、１つのオブジェクトが構成される。たと
えばビデオデータメモリのような第１の記憶手段には、
たとえば128個のオブジェクトの各々を構成する１つ以
上のキャラクタのグラフィックデータ（ドットデータ）
が、各オブジェクト毎に、予め記憶されている。したが
って、この第１の記憶手段からのグラフィックデータを
読み出すことによって、ラスタスキャンモニタ上にオブ
ジェクトを表示する。

マイクロプロセサ（CPU）は、たとえば初期状態また
はラスタスキャンモニタの垂直ブランキング期間中に、
たとえばOAM（オブジェクトアトリビュートメモリ）の
ような第２の記憶手段にオブジェクトデータをセットす
る。オブジェクトデータは、たとえば、カラーパレット
データ，水平および垂直フリップデータおよび優先表示
データ等の他、オブジェクト指定データ（ネームデー
タ），垂直位置データ，水平位置データおよびオブジェ
クトサイズ選択データを含む。

サイズ決定データは上述のサイズ選択データおよびサ
イズ指定データを含み、サイズ指定データは、たとえば
「８×８」，「16×16」，「32×32」または「64×64」
のオブジェクトサイズの中から２種類を指定する。ま
た、サイズ選択データは、たとえば“0"または“1"であ
り、このサイズ選択データによって前述の２種類のオブ
ジェクトサイズの１つが選択される。

インレンジ判定手段では、たとえばラスタスキャンモ
ニタの水平ライン番号とオブジェクトの垂直位置データ
との差を求め、その結果と上述のオブジェクトサイズと
に基づいて、該当のオブジェクトがインレンジ状態にあ
るか否か、すなわち、次の水平ラインで表示されるべき
か否かを判定すると同時に、たとえばオブジェクトの水
平位置の絶対値の演算結果とオブジェクトサイズとに基
づいて、該当のオブジェクトがインレンジ状態にあるか
否かを判定する。

インレンジ判定手段によって水平方向および垂直方と
もにインレンジ状態にあると判定されたオブジェクトの
グラフィックデータが第１の記憶手段から読み出され
る。

水平方向の位置データに基づいて、オブジェクトサイ
ズを考慮して、たとえばサイズカウンタ制御回路のよう
なはみ出し判定手段が、そのオブジェクトをオブジェク
ト決定データで決定されたオブジェクトサイズで表示す
るとき、オブジェクト一部がモニタ画面の水平方向左端
および／または右端からはみ出すかどうか判定する。左
端にはみ出すことを検出したとき、オブジェクトのグラ
フィックデータを読み出す開始アドレスを、実際に表示
されるキャラクタのグラフィックデータアドレスにプリ
セットすることにより、無駄なグラフィックデータの読
出を禁止する。また、右端にはみ出すことを検出したと
き信号が出力され、この信号に応答して、読出禁止手段
が第１の記憶手段からのグラフィックデータの読出を禁
止する。具体的には、オブジェクト指定データを保持す
るレジスタに次のオブジェクト指定データを保持するこ
とによって、次のオブジェクトの処理に移る。

〔発明の効果〕

この発明によれば、オブジェクトの一部がモニタ画面
からはみ出すとき、このはみ出す部分については第１の
記憶手段からのグラフィックデータの読出を禁止するの
で、はみ出すオブジェクトの部分のための無駄なデータ
処理が実行されない。したがって、実質的なオブジェク
ト数の減少を防ぐことができると同時に、動画処理のプ
ロセサの負担を可及的減じることができ、全体として、
処理速度を速くできる。

この発明の上述の目的，その他の目的，特徴および利
点は、図画を参照して行う以下の実施例の詳細な説明か
ら一層明らかとなろう。

〔実施例〕

全体構成 第１図を参照して、マイクロプロセサ10は、たとえば
着脱式のメモリカセットに含まれるプログラムデータメ
モリ14からのプログラムデータに従って、ビデオプロセ
サ12等の動画表示装置の全体的な動作を制御する。この
マイクロプロセサ10としては、たとえば株式会社リコー
製の集積回路“RF5A22"のような16ビットのマイクロプ
ロセサが利用される。ビデオプロセサ12は、マクロプロ
セサ10からの指示に従ってビデオデータメモリ16からの
グラフィックデータを読み出して、TVインタフェース18
に与える。このビデオデータメモリ16はたとえば64Kバ
イトのSRAM（Static Random Access Memory）からな
り、背景パターン記憶領域16aおよびキャラクタデータ
記憶領域16bを含む。このように背景パターン記憶領域1
6aおよびキャラクタデータ記憶領域16bを１つのSRAMで
構成した理由は、動作速度が速いこと、および記憶領域
の大きさをキャラクタ（オブジェクト）と背景パターン
とで任意に設定できることである。また、サウンド回路
20は、マイクロプロセサ10の指示に従って、必要な音楽
および効果音のデータをディジタル的に発生し、TVイン
タフェース18に与える。TVインタフェース18では、ビデ
オプロセサ12からのグラフィックデータをRGB信号に変
換してRGBモニタ22のビデオ回路に与えるとともに、サ
ウンド回路20からのサウンドデータをサウンド信号に変
換してRGBモニタ22のサウンド回路に与える。なお、サ
ウンド回路20としては、たとえばソニー株式会社製の集
積回路“CXD1222Q"が利用可能である。このようにし
て、RGBモニタ22の画面上には、プログラムデータメモ
リ14に予め設定されているプログラムの進行に従って変
化するビデオゲームなどのオブジェクトや背景パターン
が表示される。

なお、第１図実施例では、TVインタフェース18はグラ
フィックデータをRGB信号に変換するようにした。しか
しながら、グラフィックデータをテレビジョンビデオ信
号に変換するTVインタフェースが利用されてもよい。こ
の場合、モニタとしては、一般の家庭用TV受像機が利用
され得る。

第２図には第１図実施例のビデオプロセサ12がより詳
細に示される。ビデオプロセサ12は、マイクロプロセサ
10からのデータをラッチするデータラッチやアドレスデ
コーダなどを含むCPUインタフェース24を含み、このCPU
インタフェース24は背景画用CPUインタフェース24aおよ
び動画（オブジェクト）用CPUインタフェース24bを含
む。背景画用CPUインタフェース24aは背景（Backgroun
d）画像に関してマイクロプロセサ10とビデオプロセサ1
2との間でデータの授受を行い、動画用CPUインタフェー
ス24bはオブジェクトに関してマイクロプロセサ10とビ
デオプロセサ12との間でデータの授受を行なう。

背景画用CPUインタフェース24aを通してマイクロプロ
セサ10から与えられたプログラムデータに従って、背景
画データ発生回路26は、ビデオデータメモリ16の背景パ
ターン記憶領域16aから背景画像のパターンデータ（キ
ャラクタコード）を読み出し出し、そのパターンデータ
に基づいてビデオデータメモリ16のキャラクタデータ記
憶領域16bから、背景画像のグラフィックデータを読み
出して合成回路28に与える。一方、この発明が向けられ
る動画データ発生回路30は、後にさらに詳細に説明する
が、動画用CPUインタフェース24bを通してマイクロプロ
セサ10から与えられたプログラムデータに従って、ビデ
オデータメモリ16のキャラクタデータ記憶領域16bから
オブジェクトのグラフィックデータを読み出して合成回
路28に与える。

合成回路28では、後述のように、オブジェクトと背景
パターンとが重なり合う場合、オブジェクトおよび背景
パターンのいずれを優先的に表示するかを示す優先順位
を決定する。したがって、オブジェクトに優先権が与え
られたとき、オブジェクトが画面に表示され、そのオブ
ジェクトと重なっている背景パターンは表示されない。
もし、背景パターンに優先権が与えられたとき、背景パ
ターンが画面に表示され、その背景パターンと重なって
いるオブジェクトは表示されない。このようにして、合
成回路28によって合成されたグラフィックデータが、画
像信号発生回路32に与えられる。画像信号発生回路32は
合成回路28から出力される各ドット（ピクセル）ごとの
カラーコードに従ってRGB信号を作成するカラーエンコ
ーダを含む。このRGB信号が上述のようにモニタ22に与
えられるのである。

タイミング信号発生回路34は、第4A図および第4B図に
示す21.47727MHzの基本クロックを受け、この基本クロ
ックをたとえばカウンタ，デコーダ，論理回路等で処理
することによって、第３図ならびに第4A図および第4B図
に示す多数のタイミング信号を作成し、CPUインタフェ
ース24,背景画データ発生回路26,合成回路28,動画デー
タ発生回路30および画像信号発生回路32等に印加する。

より詳しく説明すると、上述の基本クロックが1/2分
周されると第4A図および第4B図に示すタイミング信号10
Mまたは/10M（ただし、この明細書において記号“/"は
反転を意味する）が得られ、それをさらに1/2分周する
とタイミング信号5Mまたは/5Mが得られる。

RGBモニタ22（第１図）の画面上では、１ドット（ピ
クセル）の表示期間が信号5Mの１サイクルに相当する。
したがって、信号5Mのカウント値が“0-341"の時間が水
平期間である。水平期間の内信号5Mのカウント値“0-26
8"の時間が１水平表示期間に相当し、カウント値“269-
341"の時間は水平ブランキング期間に相当する。１水平
期間すなわち信号5Mのカウント値が“0-341"ごとに垂直
信号Ｖ（第３図）が得られ、この信号Ｖがカウントされ
て走査中の垂直位置すなわちライン番号となる。インタ
ーレーススキャン時の１フィールドが第５図図示のよう
に262水平ラインであるとすれば、信号Ｖのカウント値
“0-261"の間にタイミング信号FIELDが得られ、この信
号FIELDがハイレベルの期間が１垂直期間に相当し、カ
ウント値“0-239"が垂直表示期間に相当し、カウント値
“240-261"が垂直ブランキング期間に相当する。

タイミング信号VBHは第５図に示すように垂直信号の
カウント値“240"で出力され、それが垂直ブランキング
期間の開始を示す。タイミング信号VBは垂直ブランキン
グ期間にハイレベルとなり、タイミング信号/VBは垂直
表示期間にハイレベルとなる。

第4A図および第4B図に示すタイミング信号HC0は上述
の信号5Mを1/2分周して得られ、タイミング信号/HC0は
その反転として得られる。タイミング信号/HC1は信号/H
C0を1/2分周した信号である。タイミング信号INは、第4
A図および第4B図に示すように、水平表示期間すなわち
信号5Mのカウント値“0-255"の間ハイレベルであるイン
レンジ判定動作中を示す信号であり、タイミング信号/I
Nはその反転として得られる。タイミング信号/HIは１水
平期間毎に１つの信号5Mのカウント値“0"で出力され
る。タイミング信号HBHは第4B図に示すように信号5Mの
カウント値“269-270"で出力され、それが水平ブランキ
ング期間の開始を示す。タイミング信号/HBHは信号HBH
の反転として得られ、したがって信号/HBHは信号5Mのカ
ウント値“271-268"の間でハイレベルとなる。なお、タ
イミング/HBHは水平ブランキング期間にローレベルとな
る。タイミング信号/LBは第4A図および第4B図に示すよ
うに信号5Mのカウント値“341-268"の間にハイレベルと
して出力され、タイミング信号OAEは第4A図および第4B
図に示すように信号5Mのカウント値“0-271"の間にハイ
レベルとして出力される。タイミング信号LBRは第4A図
および第4B図に示すように信号5Mのカウント値“17-27
2"の間にハイレベルとして出力され、タイミング信号LB
Wは信号5Mのカウント値“276-3"の間にハイレベルとし
て出力される。そして、タイミング信号/CRESは第4A図
および第4B図に示すように信号5Mのカウント値“3-17"
の間にローレベルとして出力される。

第6A図に示すように、動画用CPUインタフェース24bは
マイクロプロセサ10のデータバスからのデータを受ける
かつ８ビットのOAMアドレスレジスタ36を含む。このOAM
アドレスレジスタ36はマイクロプロセサ10から動画デー
タ発生回路30に含まれるOAM（Object Attribute Memor
y）38にデータを書き込む際にマイクロプロセサ10から
アドレスを受け、OAM38の初期アドレスを設定する。こ
のOAM38はたとえば34ビット×128の記憶容量を有し、12
8個のオブジェクトのそれぞれのオブジェクトデータを
記憶することができる。各々のオブジェクトデータは、
第７図に示すように合計34ビットからなり、３ビットの
カラーパレットデータ，それぞれ１ビットの水平および
垂直フリップデータおよび２ビットの優先表示データ等
の他、９ビットのオブジェクト指定データ（ネームデー
タ）,8ビットの垂直位置データ,9ビットの水平位置デー
タおよび１ビットのオブジェクトサイズ選択データを含
む。

アドレスデコーダ40は、マイクロプロセサ10からの読
出／書込信号R/Wならびにアドレスバスからのアドレス
を受け、信号OAW,/ODW,PAW,SZWおよびITWを出力する。
信号OAWは先のOAMアドレスレジスタ36の書込信号として
与えられ、OAMアドレスレジスタ36にはこの信号OAWに応
答してマイクロプロセサ10からの初期アドレスがロード
される。

動画データ発生回路30に含まれるOAMアドレス回路42
は、主としてアドレスカウンタを含み、信号OAWによっ
てイネーブルされる。このOAMアドレス回路42はOAMアド
レスレジスタ36から初期アドレスを受け、信号/ODWのタ
イミングでインクリメントし、OAM38のアドレスを順次
指定するアドレスデータをアドレス選択回路44（第6B
図）に与える。このアドレス選択回路44にはベクトルRA
M46からのアドレスデータも与えられる。ベクトルRAM46
は後述のインレンジ判定回路56によってインレンジ状態
にあると判定されたオブジェクトのアドレスを記憶して
いる。そして、アドレス選択回路44はOAMアドレス回路4
2からのアドレスデータまたはベクトルRAM46からのアド
レスデータを選択してOAM38に与える。

アドレスデコーダ40からの信号/ODWはまたOAM制御回
路48のイネーブル信号として与えられ、OAM制御回路48
はマイクロプロセサ10から受け取ったデータをOAM38に
書き込むときに、書込信号WEおよびデータを出力し、OA
M38に与える。

サイズレジスタ50は、３ビットレジスタであり、マイ
クロプロセサ10からのデータD5-D7の３ビットで表され
る次表Ｉで示されるサイズデータ“000-101"の何れか１
つのデータをロードする。すなわち、マイクロプロセサ
10からサイズレジスタ50を指定するアドレス，データお
よび書込信号が与えられると、アドレスデコーダ40から
信号SZWが出力される。この信号SZWに応答して、サイズ
データがサイズレジスタ50にロードされる。このサイズ
レジスタ50からのサイズデータが動画データ発生回路30
に含まれるサイズデコーダ52に与えられる。サイズデコ
ーダ52はサイズデータをデコードして、それぞれ異なる
オブジェクトサイズを示す信号S8,S16,S32またはS64を
出力する。

また、２ビットのインタレースレジスタ54はマイクロ
プロセサ10からインタレースまたはノンインタレースを
示す１ビットのインタレースデータ、およびインタレー
ス時に１ラインで１ドットを表示するかまたは２ライン
で１ドットを表示するかを示すデータOBJ V SELを受け
る。すなわち、マイクロプロセサ10からインタレースレ
ジスタ54を指定するアドレス，データおよび書込信号が
与えられると、アドレスデコーダ40から信号ITWが出力
される。この信号ITWに応答してインタレースデータお
よびデータOBJ V SELがインタレースレジスタ54にロー
ドされる。

この実施例では１ラインに最大32個のオブジェクトを
表示できるので、１画面に表示可能な128個のオブジェ
クトのどれを次のラインで表示すべきかを指定する必要
がある。その目的で第6B図に示すインレンジ判定回路56
や前述のベクトルRAM46が利用される。したがって、ベ
クトルRAM46はオブジェクト番号を示す７ビット×32の
記憶容量を有する。

ベクトルRAMアドレス回路58は主としてカウンタを含
み、インレンジ判定回路56からの信号/INRANGE毎にベク
トルRAM46のアドレスをインクリメントする。なお、こ
のベクトルRAMアドレス回路58からその水平ライン中に
インレンジ状態にあるオブジェクトが１つもないとき、
そのことを示す信号/NONOBJが後述のバッファRAM制御回
路92（第6C図）に与えられる。上述のように１ラインに
は最大32個のオブジェクトしか表示できないので、ベク
トルRAMアドレス回路58からはインレンジ状態にあるオ
ブジェクト数が“32"に達したとき、信号INRANGE FULL
が出力され、それがインレンジ判定回路56に与えられ
る。応じて、インレンジ判定回路56ではそれ以後のイン
レンジ判定出力を止める。

第6B図に示すサイズカウンタ60は、オブジェクトを表
示するとき、そのオブジェクトを構成する複数のキャラ
クタのうち左から何番目のキャラクタを表示すればよい
かを示すデータSCを出力する。このサイズカウンタ60は
サイズカウンタ制御回路62から初期値データを受け、タ
イミング信号発生回路34から信号/HC0に応答してその初
期値をインクリメントする。その結果が上述のデータSC
として出力され、このデータSCは後述の水平（Ｈ）位置
演算回路64におけるアドレスの計算のために利用され
る。

サイズカウンタ制御回路62からはＨ位置演算回路64に
新しいオブジェクトの水平位置データをロードすべきタ
イミングを示す信号Ｌが出力される。すなわち、この信
号Ｌは次のオブジェクトのための処理を実行するための
タイミング信号であり、前述のベクトルRAMアドレス回
路58に与えられる。ベクトルRAMアドレス回路58はこの
信号Ｌに応答してベクトルRAMアドレスをディクリメン
トする。したがって、ベクトルRAM46のアドレスは信号
Ｌ毎に変更され、信号Ｌが出力されない限り、ベクトル
RAMアドレス回路58におけるアドレスの更新が停止され
る。すなわち、大きいオブジェクトの場合、そのオブジ
ェクトを構成するキャラクタを処理している間はOAM38
のアドレスは同じでなければならないので、信号Ｌによ
って、１つのオブジェクトを構成する全てのキャラクタ
の処理が終了するまでOAM38のアドレスを変更しないこ
ととした。なお、この信号Ｌは信号Ｃを１段のD-FFで遅
延させることによって得られる。

OAM38には、前述のように、水平（Ｈ）位置データ，
垂直（Ｖ）位置データ，属性（アトリビュート）データ
およびネームデータが一時的に記憶されるが、OAM38か
ら読み出されたこれらのデータは、レジスタ制御回路74
の制御の下で、それぞれ、９ビットのＨ位置レジスタ6
6,8ビットのＶ位置レジスタ68,8ビットのアトリビュー
トレジスタ70および９ビットのネームレジスタ72にロー
ドされる。レジスタ制御回路74は、上述のサイズカウン
タ制御回路62からの信号Ｌおよび信号Ｃに応答して、各
レジスタ66,68,70および72のロードタイミングを制御す
る。

Ｈ位置レジスタ66からＨ位置演算回路64にＨ位置デー
タHPが与えられる、このデータHPはまたサイズカウンタ
制御回路62にも与えられる。Ｈ位置演算回路64では、オ
ブジェクトの水平（Ｈ）位置の絶対値データHAを演算
し、インレンジ判定回路56に与えるとともに、後述のバ
ッファRAMアドレス回路90に与えられてバッファRAM84の
アドレスとして利用される。Ｈ位置演算回路64は、ま
た、Ｈ位置とサイズカウンタからのデータSCとを加算
し、その結果データをサイズカウンタ制御回路62に与え
る。

Ｖ位置演算回路76はＶ位置レジスタ68からの垂直
（Ｖ）位置データVPと垂直期間信号Ｖとを受け、オブジ
ェクトのＶ位置を現在走査中の水平ライン位置から減算
する。この減算結果データはそのオブジェクトが次の水
平ラインで表示されるべきか否かを示すデータとなる。
減算結果データはインレンジ判定回路56とともにアドレ
ス加算器制御回路78に与えられる。

インレンジ判定回路56は、後に詳細に説明するが、こ
のようにして与えられるＨ位置データおよびＶ位置デー
タならびにサイズデータSR,インタレースデータIRおよ
びアトリビュートデータARに基づいてそのオブジェクト
が次の水平ラインで表示されるべきか否か、すなわち、
インレンジ状態にあるか否かを判定する。インレンジ判
定回路56は、１水平走査期間に128回のインレンジ判定
を実行するが、前述のように、インレンジ状態にあるオ
ブジェクトが32個に達したときには、ベクトルRAMアド
レス回路58から信号INRANGE FULLが与えられる。したが
って、インレンジ判定回路56は、信号INRANGE FULLが与
えられた後は、信号/INRANGEを出力しない。

アドレス加算器制御回路78はアドレス加算器80におけ
る加算の前にデータを処理する。すなわち、アドレス加
算器制御回路78は、サイズレジスタ50からのデータSR,
インタレースレジスタ54からのデータIRおよびアトリビ
ュートレジスタ70からのデータARとともに、Ｈ位置演算
回路64およびＶ位置演算回路76からのＨ位置データおよ
びＶ位置データを受け、Ｈフリップ（Ｈ反転）またはＶ
フリップ（反転）のとき、被加算値を変更する。そし
て、アドレス加算器80はアドレス加算器制御回路78から
の出力データとネームレジスタ72からのオブジェクトコ
ードデータ（第１図に示すビデオデータメモリ16のキャ
ラクタデータ記憶領域16aの左上のキャラクタネーム、
すなわち、基準アドレスを示す）とを加算して、キャラ
クタデータ記憶領域16aのアドレスを作成する。このア
ドレスがビデオデータメモリアドレス回路82に出力され
る。

第6C図に示すバッファRAM84は、９ビット×256の記憶
容量を有し、カラーパレットデータや優先順位データな
どを一時的に記憶する。ビデオデータメモリ16のデータ
バスに接続されたＨ反転回路86は、キャラクタデータ記
憶領域16bから読み出した各ドット（ピクセル）のカラ
ーデータを受け、アトリビュートレジスタ72からのデー
タARによる反転指示に基づいて、水平（Ｈ）方向をドッ
ト単位で反転する。そして、このＨ反転回路86からのカ
ラーデータがカラーデータ抽出回路88に与えられる。カ
ラーデータ抽出回路88では、４つのカラーセルごとに入
力されるカラーデータを集めて１ドット当たり４ビット
のカラーデータを得て、バッファRAM84のデータ入力DI
に与える。一方、アトリビュートレジスタ72からのカラ
ーパレットデータ（３ビット）および優先順位データ
（２ビット）もこのバッファRAM84に与えられるため、
結局、バッファRAM84は上述のように１ドット当たり９
ビットのデータを記憶する。

バッファRAMアドレス回路90はＨ位置演算回路64から
のＨアドレスの絶対値データHAおよびＨ位置レジスタ66
からのＨ位置データHPを受ける。そして、表示期間中、
バッファRAMアドレス回路90はバッファRAM84のアドレス
を“0-255"までインクリメントして、このアドレスをバ
ッファRAM84に与える。したがって、バッファRAM84から
は、ドット順次に、カラーデータ等が読み出される。ま
た、バッファRAM84へのデータの書込を行うとき、バッ
ファRAMアドレス回路90は、絶対値データHAを基準にし
てバッファRAM84の書込アドレスを作成する。ただし、
バッファRAM84の読出または書込はバッファRAM制御回路
92によって制御される。すなわち、バッファRAM制御回
路92はベクトルRAMアドレス回路58（第6B図）からの信
号/NONOBJを受け、この信号/NONOBJに応答してバッファ
RAM84へのデータの書込を禁止し、またカラーデータが
「透明」を示すとき、同様に、バッファRAM84へのデー
タの書込が禁止される。

ここで、上述の各回路について、第８図−第21図を参
照して、さらに詳細に説明する。

詳細回路 OAMアドレス回路42 第８図に示すOAMアドレス回路42は８ビットのアドレ
スカウンタ（Hi）94および２ビットのアドレスカウンタ
（Lo）96を含む。アドレスカウンタ94のアドレス入力A2
-A8およびA9が、OAMアドレスレジスタ36のアドレスラッ
チ（Lo）36aおよびアドレスラッチ（Hi）36bから与えら
れ、アドレスカウンタ96のアドレス入力A1はアドレスラ
ッチ36aから与えられる。アドレスA1はオブジェクトの
２ワードのどちかを指定するアドレスであり、アドレス
A2-A8は128個のオブジェクトの何れかを指定する。アド
レスラッチ36bからのデータ出力D7がタイミング信号発
生回路34からの信号/HIおよび/VBの反転とともにNANDゲ
ート98に与えられる。したがって、データ出力D7がNAND
ゲート98を介してアドレスカウンタ94のリセット入力Ｒ
に印加される。したがって、データD7がローレベルのと
きアドレスカウンタ94にリセットがかかり、アドレスカ
ウンタ94は必ず“0"からカウントを開始してインクリメ
ントされる。これによって、インレンジ判定する際に、
最初に読み込まれたインレンジ状態にあると判定された
オブジェクトが優先順位の最も高いオブジェクトとして
処理されることになる。また、データD7が“1"であると
き、アドレスカウンタ94はリセットされず、マイクロプ
ロセサ10（第１図）から最後に入力されたデータがその
まま初期値データとして設定され、その初期値データで
指定されるオブジェクトが最優先で処理される。

タイミング信号発生回路34からの信号/HC0を受けるデ
ータセレクタ100が、垂直ブランキング期間とそれ以外
の期間とで異なる周波数のクロックをアドレスカウンタ
94に選択的に与える。すなわち、タイミング信号発生回
路34からの信号INがデータ入力としてまたタイミング信
号発生回路34からの信号HC0がクロックとして入力され
るD-FF102の出力がANDゲート104の入力に与えられ、タ
イミング信号発生回路34からの信号/VBがANDゲート104
に入力されるので、ANDゲート104からは垂直ブランキン
グ期間中ローレベルが出力される。このローレベルの信
号によってデータセレクタ100がアドレスカウンタ94の
クロックを、タイミング信号発生回路34からの信号/HC0
に同期したクロックか、マイクロプロセサ10からのアク
セスタイミングすなわちアドレスデコーダ40（第6A図）
からの信号OAWに同期したクロックかを切り換える。し
たがって、アドレスカウンタ94には垂直ブランキング期
間ではマイクロプロセサ10がアドレスカウンタ94をアク
セスするタイミングに同期するクロックが与えられ、そ
れ以外の期間では内部タイミングに同期するクロックが
与えられる。

上述のANDゲート104の出力は、アドレスカウンタ96か
らのキャリ信号Ｃとともに、ORゲート108を通してアド
レスカウンタ94のイネーブル入力Ｔとして与えられる。

D-FF110のデータ入力としてタイミング信号発生回路3
4らの信号VBHが与えられ、そのクロック入力としてタイ
ミング信号発生回路34からの信号HC0が与えられる。信
号VBHはまたD-FF110の出力とともにANDゲート112に与え
られる。したがって、ANDゲート112の出力は信号HC0の
タイミングでハイレベルとなり、アドレスデコーダ40か
らの信号OAW1およびOAW2とともに、NORゲート114を通し
てD-FF116および118のデータ入力に印加される。D-FF11
6のクロックとしてはタイミング信号発生回路34からの
信号/10Mが与えられ、D-FF118のクロックとしてはタイ
ミング信号発生回路34からの信号10Mが与えられる。こ
れらD-FF116および118の出力が、NORゲート114の出力と
ともに、NORゲート120の入力に与えられる。したがっ
て、NORゲート120からは、マイクロプロセサ10がOAM38
のアドレスを設定するときにデータバスにアドレスに相
当する数値が出力されるが、この数値データをアドレス
カウンタ94にロードするタイミング信号/LDがアドレス
カウンタ94に与えられる。

アドレス選択回路44,OAM制御回路48およびOAM38 第９図に示すアドレス選択回路44は、OAMアドレス回
路42のアドレスカウンタ（Hi）94からのアドレスA2-A8
またはベクトルRAM46からのアドレスA2-A8を選択してOA
M38の主OAM124に与える。すなわち、タイミング信号発
生回路34からの信号/VBおよび/INがNORゲート126を介し
てデータセレクタ122に与えられ、したがって、データ
セレクタ122は垂直ブランキング期間中、OAMアドレス回
路42からのアドレスA2-A8を主OAM124に与える。同じよ
うにして、データセレクタ128は、タイミング信号発生
回路34からの信号/VBに応答してOAMアドレス回路42のア
ドレスカウンタ（Hi）94およびアドレスカウンタ（Lo）
96からのアドレスA0-A4またはベクトルRAM46からのアド
レスA0-A4を選択してOAM38の補助OAM130に与える。ま
た、データセレクタ132はOAMアドレス回路42のアドレス
カウンタ96からのアドレスA1またはANDゲート134の出力
をタイミング信号発生回路34からの信号/VBに応答して
選択する。ANDゲート134の２入力にはタイミング信号発
生回路34からの信号HC0および/INが与えられる。したが
って、垂直ブランキング期間中にはマイクロプロセサ10
から出力されるデータを用いてOAM38に書き込むが、そ
れ以外の期間では内部クロックによって上位および下位
オブジェクトデータDOHおよびDOLが主OAM124すなわちOA
M38から読み出されて出力される。

OAM38において主OAM124と補助OAM130とに分けたの
は、マイクロプロセサ10のデータバスは８ビットであ
り、他方OAM38に記憶されるオブジェクトデータは前述
のように34ビットであるからである。すなわち、第７図
に示すように、８ビットのデータを４回主OAM124に記憶
し、残った２ビット（＝34−32）を４つ纏めて８ビット
データとして構成し、それを補助OAM130に記憶する。し
たがって、補助OAM130には９ビットのＨ位置データの最
上位ビットと１ビットのサイズ選択データとが記憶され
る。

OAM制御回路48はそれぞれ８ビットのデータラッチ136
および138を含み、このデータラッチ136および138がマ
イクロプロセサ10からのオブジェクトデータのOAM38へ
の書込に利用される。すなわち、データラッチ136の入
力としてはデータバスのデータD0-D7が与えられ、デー
タラッチ138の入力としてはデータラッチ136の出力が与
えられる。データラッチ136および138のラッチ信号とし
ては、アドレスデコーダ40（第6A図）から出力される信
号/PAWおよびNANDゲート140の出力が与えられる。NAND
ゲート140はOAMアドレス回路42からのアドレスA0および
アドレスデコーダ40からの信号/ODWを受ける。アドレス
A0はインバータ144によって反転されてNANDゲート142の
入力として与えられ、このNANDゲート142はさらに上述
の信号/ODWを受ける。したがって、信号/ODWに応答し
て、アドレスA0がローレベルのときデータラッチ138に
データがラッチされ、アドレスA0がハイレベルのときNA
NDゲート142から主OAM124に書込信号が与えられ、デー
タラッチ136および138にラッチされている上位および下
位オブジェクトデータDIHおよびDILが主OAM124に書き込
まれる。

また、補助OAM130は16ビットではないので、１回の動
作でデータの書込が終了する。したがって、信号/ODWが
補助OAM130の書込信号として与えられ、データラッチ13
8にラッチされているオブジェクトデータが書き込まれ
る。

なお、OAM制御回路48は２つのNORゲート146および148
を含み、NORゲート146にはOAMアドレス回路42からのア
ドレスA9がインバータ150によって反転されて与えられ
るとともに、タイミング信号発生回路34からの信号/VB
が与えられる。また、NORゲート148には上述のアドレス
A9および信号/VBがそのまま与えられる。したがって、
垂直ブランキング期間中において、アドレスA9がハイレ
ベルのときにはNORゲート148からイネーブル信号が補助
OAM130に与えられ、ローレベルのときはNORゲート146か
らイネーブル信号が主OAM124に与えられる。そして、主
OAM124から読み出された上位のオブジェクトデータDOH
はＶ位置レジスタ68,アトリビュートレジスタ70および
ネームレジスタ72にロードされ、下位のオブジェクトデ
ータDOLはＨ位置レジスタ66およびネームレジスタ72に
ロードされる。

また、前述のように補助OAM130にはオブジェクトデー
タの特定のデータが４つのオブジェクトを一纏めにして
記憶されるので、データセレクタ150および152によっ
て、主OAM124の32ビットのオブジェクトデータに附属す
る２ビットをそれと同じタイミングでＨ位置レジスタ66
およびアトリビュートレジスタ70にロードする。

ベクトルRAMアドレス回路58およびベクトルRAM46 第10図に示すベクトルRAMアドレス回路58は５ビット
の可逆カウンタないしU/Dカウンタ154を含み、このU/D
カウンタ154のカウントデータがベクトルRAM46のアドレ
スA0-A4に与えられる。タイミング信号発生回路34から
の信号INがD-FF156のデータ入力に与えられ、このD-FF1
56の出力がD-FF158のデータ入力に与えられる。D-FF156
および158のクロック入力としてはタイミング信号発生
回路34からの信号HC0および5Mが与えられる。D-FF158の
出力は信号HC0とともにNANDゲート160の入力として与え
られ、このNANDゲート160の出力がNANDゲート162の出力
とともにNORゲート164の２入力として与えられる。な
お、NANDゲート162の２入力にはタイミング信号発生回
路34からの信号/LBおよび/HC0が与えられる。そして、N
ORゲート164の出力が上述のU/Dカウンタ154のカウント
入力すなわちクロックとして与えられる。したがって、
U/Dカウンタ154のクロックはタイミング信号発生回路34
からの信号HC0によって決まる。

また、タイミング信号発生回路34からの信号/LBがイ
ンバータ166を通してU/Dカウンタ154のアップカウント
またはダウンカウントを切り換えるための入力U/Dとし
て与えられる。したがって、信号/LBがハイレベルのと
きU/Dカウンタ154はアップカウンタとして、また信号/L
BがローレベルのときU/Dカウンタ154はダウンカウンタ
としてそれぞれ構成される。

さらに、タイミング信号発生回路34からの信号5Mおよ
びHC0がNANDゲート168の入力に与えられ、このNANDゲー
ト168の出力が、インレンジ判定回路56からの信号/INRA
NGEとともにNANDゲート170に与えられる。この信号/INR
ANGEがD-FF172のデータ入力に与えられ、上述のNANDゲ
ート168の出力がこのD-FF172のクロックとして与えられ
る。D-FF172の出力がデータセレクタ174の１入力として
与えられ、データセレクタ174の切換入力としては前述
の信号/LBが与えられる。NANDゲート170の出力がRS-FF1
76のセット入力/Sとして与えられ、リセット入力/Rとし
てはタイミング信号発生回路34からの信号/HIが印加さ
れる。このRS−FF176の出力がANDゲート178の入力とな
る。このANDゲート178の他の入力としてはORゲート180
を経たタイミング信号発生回路34からの信号/HBHまたは
ＬおよびD-FF182の出力が与えられる。

そのため、インレンジ検出すべき期間において信号/L
Bがハイレベルになると、U/Dカウンタ154がアップカウ
ント動作に切り換えられる。そして、インレンジ状態を
示す信号/INRANGEがローレベルになる都度、D-FF172か
らイネーブル信号が与えられるので、U/Dカウンタ154は
NORゲート164からのクロックをアップカウントする。U/
Dカウンタ154のカウント値が書込アドレスとしてベクト
ルRAM46に与えられる。また、U/Dカウンタ154がアップ
カウント動作して、インレンジ検出されたオブジェクト
が１ラインで表示可能な“32"に達すると、ANDゲート18
6およびD-FF188によって信号INRANGE FULLが発生され
る。この信号INRANGE FULLに応答して、インレンジ判定
回路56が不能動化される。一方、信号/LBがローレベル
になると、U/Dカウンタ154がダウンカウント動作に切り
換えられ、サイズカウンタ制御回路62からの信号Ｌが与
えられる都度ダウンカウント動作する。U/Dカウンタ154
のカウント値がインレンジ検出されたオブジェクトを読
み出しすために、読出アドレスとしてベクトルRAM46に
与えられる。そして、すべてのオブジェクトが読み出さ
れると、U/Dカウンタ154のカウント値が“0"となり、キ
ャリ信号がD-FF182に与えられるので、U/Dカウンタ154
が不能動化される。

インレンジ判定回路56でインレンジ判定動作を開始す
ると、タイミング信号発生回路34からの信号/HIがU/Dカ
ウンタ154のリセット入力に与えられるとともに、この
信号/HIはRS-FF176のリセット入力としても与えられ
る。そして、その後インレンジ状態にあるオブジェクト
が１つも検出されなければ、RS-FF176の出力はローレベ
ルのままであり、この信号がD-FF190オブジェクト192を
経てタイミング信号発生回路34からの信号HC0に応答し
て、前述の信号/NONOBJとして出力される。この信号/NO
NOBJはバッファRAM制御回路92（第6C図）に与えられ
る。

レジスタ制御回路74,H位置演算回路64,H位置レジスタ6
6,V位置レジスタ68,アトリビュートレジスタ70,ネーム
レジスタ72およびＨ位置演算回路76 第11図に示すレジスタ制御回路74はNORゲート194なら
びにNANDゲート196および198を含む。NORゲート194の入
力にはサイズカウンタ制御回路62（第6B図）からの信号
Ｃとタイミング信号発生回路34からの信号VBおよびINが
与えられる。NANDゲート196の入力にはNORゲート194の
出力とともに、タイミング信号発生回路34からの信号/5
MおよびHC0が与えられ、NANDゲート198の入力にはサイ
ズカウンタ制御回路62（第6B図）からの信号Ｌとタイミ
ング信号発生回路34からの信号5MおよびHC0が与えられ
る。

Ｈ位置演算回路64は８ビットのフルアダー200を含
み、その一方入力A0-A7にはイクスクルーシブORゲート2
02の出力が与えられ、他方入力B3-B5としてANDゲート20
4の出力が与えられる。なお、残余の他方入力としては
アース電位すなわち“0"が与えられる。Ｈ位置レジスタ
66の第1H位置レジスタ66aからのＨ位置データD0-D7がAN
Dゲート206からのキャリ信号入力CINとともにイクスク
ルーシブORゲート202の入力に与えられる。したがっ
て、キャリ信号入力CINがハイレベルのとき、データD0-
D7がイクスクルーシブORゲート202によって反転され
て、フルアダー200の上述の一方入力A0-A7として与えら
れる。

なお、ANDゲート206にはＨ位置レジスタ66含まれる第
2H位置レジスタ66aからのデータD8およびORゲート208の
出力が与えられる。このデータD8が“1"のときオブジェ
クトの水平（Ｈ）位置は第12図に示すように負（マイナ
ス）領域にあり、データD8が“0"のときオブジェクトの
Ｈ位置は第12図に示すように正（プラス）領域にある。
すなわち、モニタ22（第１図）の実際の表示画面は、第
12図に示す原点（0,0）から図面上右半分の部分であ
り、この表示画面内では、水平位置は“0-255"すなわち
“000H-0FFH"である。ところが、この実施例では、オブ
ジェクトの左端が表示画面から外れていてもオブジェク
トの表示画面内の部分が画面の左端からスムースに画面
上に現れるようにするために、表示画面の範囲外におい
ても第12図の左半分に示すような仮想的な画面を想定
し、その範囲内でも水平位置を設定できるようにしてい
る。そして、この表示範囲外においては、水平位置は
“256-511"すなわち“100H-1FFH"として表現される。そ
して、インレンジ判定期間中において、Ｈ位置データD8
が“0"であれば、データD0-D7が直接フルアダー200の入
力A0-A7として与えられ、そのとき入力B3-B5はインレン
ジ判定期間中であることを表すタイミング信号発生回路
34からの信号INによってローレベルに固定される。した
がって、フルアダー200の出力は“D0-D7＋0"となり、デ
ータD0-D7がそのまま出力される。また、Ｈ位置データD
8が“1"であれば、データD0-D7がイクスクルーシブORゲ
ート202によって反転されてフルアダー200の入力A0-A7
として与えられ、そのとき入力B3-B5は上述の信号INに
よってローレベルに固定される。したがって、フルアダ
ー200の出力は“１＋／（D0-D7）”となる。

そして、それ以外の場合、ORゲート208を介して与え
られるタイミング信号発生回路34からの信号HC0がハイ
レベルのとき、Ｈ位置データD8の“0"または“1"に依存
してフルアダー200から“D0-D7＋0"または“D0-D7＋1"
がサイズカウンタ60（第6B図）の初期値としてロードさ
れる。信号HC0がローレベルのとき、Ｈ位置データD0-D7
がそのままフルアダー200の入力A0-A7に与えられ、フル
アダー200の入力B3-B5としてはサイズカウンタ60からの
データSC0-SC2が与えられるので、その両者の加算結果
がフルアダー200から出力される。

このようにして、Ｈ位置演算回路64においてＨ位置デ
ータをその絶対値に変換する理由は、第12図に示される
オブジェクトのように、モニタの表示画面からはみ出し
た部分を除いて、オブジェクトがモニタ画面の左端から
表示されるようにするためである。

なお、Ｖ位置演算回路76は８ビットのフルアダー210
を含み、その一方入力A0-A7にはＶ位置レジスタ68から
のＶ位置データD8-D15がインバータ212によって反転さ
れて与えられ、他方入力B0-B7にはタイミング信号発生
回路34からの信号VD0-VD7が印加される。そして、フル
アダー210の加算結果が、オブジェクトの垂直（Ｖ）位
置データとして、ANDゲート加算器制御回路78およびイ
ンレンジ判定回路56（第6B図）に与えられる。

サイズレジスタ50,インタレースレジスタ54,サイズデコ
ーダ52およびインレンジ判定回路56 第13図に示すサイズレジスタ50はアドレスデコーダ40
（第6A図）からの信号SZWをロード信号として受ける第
1,第２および第３サイズレジスタ50a,50bおよび50cを含
み、これら第1,第２および第３サイズレジスタ50a,50b
および50cにはデータバスを介してマイクロプロセサ10
（第１図）からのデータD0-D7が与えられる。インタレ
ースレジスタ54はアドレスデコーダ40（第6A図）からの
信号IZWをロード信号として受ける第１および第１イン
タレースレジスタ54aおよび54bを含み、これら第１およ
び第２インタレースレジスタ54aおよび54bにはデータバ
スを介してマイクロプロセサ10（第１図）からのデータ
D0-D7が与えられる。第１サイズレジスタ50aはオブジェ
クトメモリ領域のアドレスデータBASEをロードし、第２
サイズレジスタ50bはデータSELをロードし、そして第３
サイズレジスタ50cはサイズデータSIZEをロードする。
第１インタレースレジスタ54aは奇数フィールドと偶数
フィールドとで異なる表示を行うかまたは同じ表示を行
うかを設定するインタレースデータをロードし、第２イ
ンタレースレジスタ54bはデータOBJ V SELをロードす
る。

第１および第２サイズレジスタ50aおよび50bにロード
されるデータBASEおよびSELは、前述のように１つのSRA
Mからなるビデオデータメモリ16（第１図）の背景パタ
ーン記憶領域16aおよびキャラクタデータ記憶領域16bを
任意に設定するためのビデオデータメモリ16のアドレス
を指定する。すなわち、第14図および第15図に示すよう
にビデオデータメモリ16は64Kバイト（ワード）の記憶
容量を有し、そのうち特定の4Kバイト領域16AがデータD
0-D2によって表されるデータBASEによって指定される。
また、それぞれが4Kバイトである別の領域16B1,16B2,16
B3または16B4がデータD3およびD4によって表されるデー
タSELで指定される。このデータBASEおよびSELを適宜組
み合わせることによって、データSELの２ビットを変更
するだけで、オブジェクトの種類を変更できる。すなわ
ち、ゲームの或る場面で必要なオブジェクトのキャラク
タデータを特定領域16Aおよび別の領域16B1-16B4の何れ
かに記憶していて、他の場面で必要なオブジェクトのキ
ャラクタデータを領域16B1-16B4の他の１つに記憶して
おくようにすれば、そのオブジェクトが必要なときには
データSELの２ビットを変更して領域16B1-16B4の他の１
つを指定するだけで、ゲームの各場面毎に簡単にオブジ
ェクトの種類を変更することができる。

また、第３サイズレジスタ50cからの３ビットのサイ
ズデータD5-D7は、サイズデコーダ52に入力される。こ
のサイズデコーダ52は、アトリビュートレジスタ70に含
まれる第１アトリビュートレジスタ70a（第11図）から
の１ビットのサイズ選択データSIZESELとともにサイズ
データD5-D7をデコーダしてNORゲート52a,52b,52cまた
は52dから、サイズ指定信号S8,S16,S32またはS64を出力
する。すなわち、サイズ指定信号S8がNORゲート52aから
出力されたとき水平×垂直＝８×８ドットの（１つの単
位キャラクタからなる）オブジェクトが選択され、サイ
ズ指定信号S16がNORゲート52bから出力されたとき水平
×垂直＝16×16ドットの（４つの単位キャラクタからな
る）オブジェクトが選択され、サイズ指定信号S32がNOR
ゲート52cから出力されたとき水平×垂直＝32×32ドッ
トの（16の単位キャラクタからなる）オブジェクトが選
択され、サイズ指定信号S64がNORゲート52dから出力さ
れたとき水平×垂直＝64×64ドットの（64の単位キャラ
クタからなる）オブジェクトが選択される。

これらサイズ指定信号S8,S16,S32またはS64はサイズ
カウンタ制御回路62およびアドレス加算器制御回路78
に、信号/OBJ8,/OBJ16,/OBJ32または/OBJ64として与え
られる。また、サイズ指定信号S8およびS16は、インレ
ンジ判定回路56に含まれるデータセレクタ214に与えら
れ、サイズ指定信号S32およびS64はデータセレクタ216
に与えられる。データセレクタ218の一方入力として
は、さらにサイズ指定信号S64が与えられ、このデータ
セレクタ218の他方入力は“1"に固定される。これらデ
ータセレクタ214,216および218にはインタレースレジス
タ54に含まれる第２インタレースレジスタ54bからのイ
ンタレースデータが選択信号として与えられる。そし
て、インタレース時とノンインタレース時では、オブジ
ェクトサイズが変化する。たとえば、インタレース時に
ドット密度を上げるとオブジェクトサイズは小さくなる
ので、それに応じてサイズデコーダ52からのサイズ指定
信号に基づくインレンジ判定の基準となるサイズを変更
する必要がある。このようなサイズの違いに応じたイン
レンジ判定動作を実行するために、データセレクタ214-
218が利用される。

データセレクタ214の出力はインバータ220によって反
転され、ORゲート222を通してANDゲート224の一方入力
に与えられる。ORゲート224の他の入力としては、ANDゲ
ート226の出力が与えられる。このANDゲート226の２入
力として、インタレースレジスタ54からのインタレース
指定信号およびインバータ228を経たNORゲート52aから
のサイズ指定信号S8が与えられる。そして、ANDゲート2
24の他方入力にはＶ位置演算回路76からのＶ位置データ
D3が与えられる。

データセレクタ216および218の出力はANDゲート230の
２入力として与えられ、ANDゲート230の残余の入力には
Ｖ位置演算回路76からのＶ位置データD4が与えられる。
データセレクタ218の出力は、Ｖ位置演算回路76からの
Ｖ位置データD5とともに、ANDゲート232に与えられる。
また、上述のANDゲート226の出力がＶ位置演算回路から
のＶ位置データD2とともに、ANDゲート234に与えられ
る。これらANDゲート224,230,232および234の出力が、
Ｖ位置演算回路76からのＶ位置データD6およびD7ととも
に、反転されて、NANDゲート236の入力として与えられ
る。

NANDゲート236の入力にはさらにNORゲート238の出力
が与えられる。このNORゲート238の入力には、Ｈ位置レ
ジスタ66からのＨ位置データD8およびNANDゲート240の
出力が反転されて与えられる。NANDゲート240は、その
入力として、NANDゲート241,242および244の出力ととも
に、Ｈ位置レジスタ66からのＨ位置データD6およびD7の
反転を受ける。NANDゲート241の２入力はサイズ指定信
号S8を受けるインバータ228の出力およびＨ位置レジス
タ66からのＨ位置データD3であり、NAND242の３入力は
Ｈ位置レジスタ66からのＨ位置データD4ならびにサイズ
指定信号S16およびS32であり、そしてNAND244の２入力
はＨ位置レジスタ66からのＨ位置データD5およびサイズ
指定信号S64である。

上述のNORゲート238の出力が水平（Ｈ）方向にインレ
ンジ状態にあるか否かを表す信号となる。また、ANDゲ
ート224,230,232および234がＶ位置演算回路76からのデ
ータD5およびD7垂直（Ｖ）方向にインレンジ状態にある
か否かを表す信号となる。

そして、前述のNANDゲート236の入力には、上述のNOR
ゲート238ならびにANDゲート224,230,232および234の出
力の他に、さらに、タイミング信号発生回路34からの信
号INをそのデータ入力に受けかつ信号HC0をそのクロッ
クとして受けるD-FF246の出力およびベクトルRAMアドレ
ス回路58からの信号INRANGE FULLが与えられる。したが
って、NANDゲート236からは、信号INがありかつ信号INR
ANGE FULLがないとき、判定対象となっているオブジェ
クトが水平および垂直方向ともにインレンジ状態にある
とき、そのことを表す信号/INRANGEを出力する。

サイズカウンタ制御回路62およびサイズカウンタ60 第16図に示すサイズカウンタ制御回路62はインレンジ
判定回路56すなわちサイズデコーダ52のNORゲート52a,5
2b,52cまたは52dからのオブジェクトサイズ信号/OBJ8,/
OBJ16,/OBJ32またはOBJ64を受けるデータラッチ248を含
む。

また、Ｈ位置レジスタ66からのＨ位置データD8がAND
ゲート250,252,および254の各一方入力に与えられ、こ
れらANDゲート250,252および254の他方入力としては、
Ｈ位置演算回路64からの絶対値データHAのD3,D4およびD
5がそれぞれ与えられる。ANDゲート250,252および254の
出力がサイズカウンタ60の初期値として与えられる。Ｈ
位置レジスタ66のＨ位置データが正（プラス）のとき、
対象オブジェクトのスタート位置はモニタ22（第１図）
の画面内のどこかであるから、Ｈ位置データD8としては
必ず“0"が入力される。したがって、ANDゲート250-254
の出力はともにローレベルとなり、サイズカウンタ60に
設定される初期値データは“0"となる。一方、Ｈ位置レ
ジスタ66のＨ位置データが負（マイナス）のとき、Ｈ位
置データD8としては必ず“1"が入力される。たとえば、
Ｈ位置データが“−8"であるとき、その絶対値HAは“8"
となり、バイナリデータ“1000"として表現される。し
たがって、絶対値HAのD3がハイレベルとなり、ANDゲー
ト250からの出力もハイレベルとなり、サイズカウンタ6
0には“1"が初期値として設定される。そして、負方向
へのずれが大きい程その絶対値HAすなわちサイズカウン
タ60に設定される初期値も大きくなる。

このサイズカウンタ60のクロックとしてはタイミング
信号発生回路34からの信号/HC0が与えられ、したがっ
て、サイズカウンタ60は、上述のようにして設定された
初期値を信号/HC0毎にインクリメントする。なお、サイ
ズカウンタ60のリセット入力としては、タイミング信号
発生回路34からの信号/INが与えられるので、サイズカ
ウンタ60はインレンジ判定回路56におけるインレンジ判
定期間中にはカウント動作しない。

そして、サイズカウンタ60の出力データSCは前述のよ
うにアドレス加算器制御回路78に与えられるとともに、
ANDゲート256,258および260の一方入力として与えられ
る。ANDゲート256,258および260の他方入力にはデータ
ラッチ248にラッチされている信号/OBJ16,/OBJ32および
/OBJ64が与えられる。そして、ANDゲート256,258および
260の出力は、データラッチ248にラッチされている信号
/OBJ8とともに、NORゲート262に与えられる。このNORゲ
ート262の入力には、さらにD-FF264および266の出力が
与えられ、D-FF264の入力にはANDゲート268の出力がま
たD-FF266の入力にはタイミング信号発生回路34からの
信号HBHがそれぞれ与えられる。ANDゲート268は、Ｈ位
置演算回路64からのデータD3-D7およびインバータ270に
よって反転されたＨ位置レジスタ66からのＨ位置データ
D8を受ける。D-FF264および266のクロックとしては、デ
ータセレクタ248のラッチ信号と同じ、タイミング信号
発生回路34からの信号/HC0が与えられる。ORゲート262
の出力はD-FF272のデータ入力として与えられるととも
に、信号Ｃとしてレジスタ制御回路74に与えられる。D-
FF272のクロックにはタイミング信号発生回路34からの
信号HC0が与えられる。

アドレス加算器制御回路78 第17図に示すアドレス加算器制御回路78はインレンジ
判定回路56すなわちサイズデコーダ52のNORゲート42a,5
2b,52cまたは52dからのオブジェクトサイズ信号OBJ8,/O
BJ16および/OBJ32を受けるD-FFs274を含む。D-FFs274の
クロックにはタイミング信号発生回路34からの信号HC0
が与えられる。D-FFs274からの信号/OBJ8はANDゲート27
6,278,280,282,284および286の各入力に与えられる。D-
FFs274からの信号/OBJ16はANDゲート278,280,284および
286の各入力に与えられる。D-FFs274からの信号/OBJ32
はANDゲート280および286の各入力に与えられる。ANDゲ
ート276,278および280の残余の入力としては、アトリビ
ュートレジスタ70からのデータH-FLIPが与えられ、AND
ゲート282,284および286の残余の入力としては、アトリ
ビュートレジスタ70からのデータV-FLIPが与えられる。
そして、アトリビュートレジスタ70からのデータV-FLIP
はさらに、イクスクルーシブORゲート288,290および292
の各一方入力として与えられる。上述のANDゲート276,2
78および280の出力は、それぞれ、サイズカウンタ60か
らのデータSC0-SC2のそれぞれとともに、イクスクルー
シブORゲート294,296および298の入力に与えられる。AN
Dゲート282,284および286の出力はそれぞれイクスクル
ーシブORゲート300,302および304の一方入力に与えられ
る。イクスクルーシブORゲート288,290,292,300,302お
よび304の各他方入力には６ビットのデータセレクタ306
の出力が与えられる。

このデータセレクタ306にはタイミング信号発生回路3
4からの信号FIELDが与えられるとともに、Ｖ位置演算回
路76からのＶ位置と走査ライン番号との差を示すデータ
D0-D5を受けるD-FF308の出力が与えられる。D-FF308の
クロックとしてタイミング信号発生回路34からの信号/H
C0が与えられ、このD-FF308からのデータD0-D4がデータ
セレクタ306の一方入力に与えられ、D-FF308からのデー
タD0-D5がデータセレクタ306の他方入力に与えられる。
データセレクタ306はインタレースレジスタ54からのデ
ータOBJ V SELに応じて両入力を選択的に出力し、上述
のようにイクスクルーシブORゲート288,290,292,300,30
2および304に与える。

このアドレス加算器制御回路78は主として、第18A図
−第18D図に示すＨ反転および／またはＶ反転を実行す
る際のアドレスを変更する。第18A図図示の場合には、
データH-FLIPおよびV-FLIPはともに“0"であり、Ｈ反転
およびＶ反転は行われない。第18B図図示の場合には、
データH-FLIPが“1"でありかつデータV-FLIPが“0"であ
り、したがって、垂直軸310を中心にＨ反転が実行され
るがＶ反転は行われない。第18C図図示の場合には、デ
ータH-FLIPが“0"でありかつデータV-FLIPが“1"であ
り、したがって、Ｈ反転は行われないが、水平軸312を
中心にＶ反転が実行される。第18D図図示の場合には、
データH-FLIPおよびV-FLIPはともに“1"であり、垂直軸
310および水平軸312を中心としたＨ反転およびＶ反転が
実行される。

第17図に戻って、オブジェクトサイズによって反転す
る距離が変化するので、ANDゲート276-286の入力として
は、上述のように、サイズデコーダ52の出力信号/OBJ8,
/OBJ16および/OBJ32が与えられる。オブジェクトサイズ
が８×８の場合、信号/OBJ8がローレベルであるため、A
NDゲート276-286の出力はともにローレベルとなる。し
たがって、この場合、イクスクルーシブORゲート294-29
8はサイズカウンタ60からのサイズデータSC0-SC2をその
まま加算アドレスAA4,AA5およびAA6として出力するの
で、アドレスは反転されない。オブジェクトサイズが16
×16の場合、信号/OBJ16がローレベルとなり、ANDゲー
ト276および282のみが能動化され、残余のANDゲート27
8,280,284および286の出力はローレベルとなる。この場
合、データH-FLIPが“1"であれば、サイズカウンタ60か
らのサイズデータSC0がイクスクルーシブORゲート294で
反転されて加算アドレスAA4として出力される。オブジ
ェクトサイズが32×32の場合、信号/OBJ32がローレベル
となり、ANDゲート276,278,282および284が能動化され
かつ残余のANDゲート280および286の出力はローレベル
となる。この場合、データH-FLIPが“1"であれば、サイ
ズカウンタ60からのサイズデータSC0およびSC1がイクス
クルーシブORゲート294および296で反転されて加算アド
レスAA4およびAA5として出力される。オブジェクトサイ
ズが64×64の場合、信号/OBJ8,/OJB16および/OBJ32がハ
イレベルとなり、全てのANDゲート276-286が能動化され
る。この場合、データH-FLIPが“1"であれば、サイズカ
ウンタ60からのサイズデータSC0-SC2がイクスクルーシ
ブORゲート294-298で反転されて加算アドレスAA4-AA6と
して出力される。

Ｖ反転の場合には、ビデオデータメモリアドレス回路
82へのアドレス下位３ビットの反転が水平ライン毎の反
転を意味し、上位３ビットの反転がキャラクタ毎の反転
を意味する。この下位３ビットはオブジェクトサイズに
関係ないので、データV-FLIPの“1"または“0"に依存し
てイクスクルーシブORゲート288,290および292がデータ
セレクタ306からのデータを反転しまたは反転しない
で、ビデオデータメモリアドレス回路82へのアドレスの
下位３ビットA0,A1およびA2として出力する。また、上
位３ビットについては、先のＨ反転の場合と同様にし
て、ANDゲート282-286でサイズ毎の条件を設定し、その
条件に応じて、データV-FLIPの“1"または“0"に依存し
てイクスクルーシブORゲート300,32および304でデータ
セレクタ306の出力データを反転しまたは反転しない
で、アドレス加算器80への上位３ビットAA8,AA9およびA
A10として出力する。

なお、アドレス加算器制御回路78に含まれるANDゲー
ト314および316は加算アドレスAA12およびAA13を出力す
るが、このアドレスAA12およびAA13は第14図および第15
図で先に説明した領域16B1-16B4の何れかを指定するデ
ータとして利用される。

アドレス加算器80,ビデオデータメモリアドレス回路82
およびビデオデータメモリ16 第19図に示すアドレス加算器80はそれぞれ４ビットの
３つのフルアダー80a,80bおよび80cを含み、これらフル
アダー80a-80cの出力がアドレスA4-A15としてビデオデ
ータメモリアドレス回路82に与えられる。ビデオデータ
メモリアドレス回路82のアドレスA0-A2としては先のア
ドレス加算器制御回路78からのアドレスA0-A2が、また
アドレスA3としてはタイミング信号発生回路34からの信
号HC0が与えられる。なお、フルアダー80a-80cのそれぞ
れにおいてどの入力ビットをアース電位に固定するかは
サイズレジスタ50の第１サイズレジスタ50a（第13図）
のデータBASEに依存する。そして、ビデオデータメモリ
アドレス回路82によってビデオデータメモリ16のアドレ
スA0-A15が指定され、このビデオデータメモリ16からの
出力データD0-D15がＨ反転回路86に与えられる。

Ｈ反転回路86およびカラーデータ抽出回路88 第20図に示すＨ反転回路86はビデオデータメモリ16か
らの出力データD0-D15を受けるデータセレクタ318を含
む。データセレクタ318は、各々が２ビットの入力の一
方を選択して１ビットで出力する16個のデータセレクタ
を有する。そして、このデータセレクタ318の選択信号
としてはD-FF320の出力が与えられる。D-FF320のデータ
入力にはデータH-FLIPが与えられ、クロックとしてはタ
イミング信号発生回路34からの信号/HC0が与えられる。
データセレクタ318は、選択信号に応じて、次表IIに従
って、データを出力する。

このようにして、Ｈ反転回路86では、水平（Ｈ）方向
の反転指令H-FLIPの有無に応じて、ビデオデータメモリ
16から出力されたグラフィックデータを８ビット単位で
反転する。このＨ反転回路86から出力されるグラフィッ
クデータがカラーデータ抽出回路88に与えられる。

カラーデータ抽出回路88は４つの第１データセレクタ
322,第２データセレクタ324,第３データセレクタ326お
よび第４データセレクタ328を含み、これらデータセレ
クタ322-328の各々は、８ビットの入力の何れか１ビッ
トのみを選択して出力する。第１データセレクタ322,第
２データセレクタ324,第３データセレクタ326および第
４データセレクタ328には、それぞれ、選択信号として
タイミング信号発生回路34からの信号HPO,5MおよびHC0
が与えられる。前述のＨ反転回路86からのグラフィック
データは、それぞれ16ビットのD-FFs330および332に与
えられ、D-FFs332の出力がさらにD-FFs334に与えられ
る。D-FFs330および334のクロックとしてはタイミング
信号発生回路34からの信号/HC0が印加され、D-FFs332の
クロックにはタイミング信号発生回路34からの信号HC0
が与えられる。タイミング信号発生回路34からの信号LB
RがさらにD-FF336のデータ入力に与えられ、このD-FF33
6のクロックとしてはタイミング信号発生回路34からの
信号5Mが与えられる。D-FF336の出力は上述のD-FFs330
および334のリセット入力として与えられる。

Ｈ反転回路86からのグラフィックデータの最初の16ビ
ットは信号HC0に応答してD-FFs332に保持され、次の16
ビットは信号/HC0に応答してD-FFs330に保持される。こ
のとき、先のD-FFs332に保持されていた最初の16ビット
が信号/HC0に応答してD-FFs334に移動される。したがっ
て、合計32ビットのグラフィックデータが８ビットず
つ、第１データセレクタ322,第２データセレクタ324,第
３データセレクタ326および第４データセレクタ328の入
力データとなる。これらデータセレクタ332-328の各々
が、次表IIIに従って１ビットを選択して、合計４ビッ
トのカラーセルデータを出力する。このようにして、カ
ラーデータ抽出回路88によって４つのカラーセルがそれ
ぞれ指定される。

バッファRAM84 第6C図に示すバッファRAM84は、各々が９ビット×128
の記憶容量を有する第１バッファRAM84aおよび第２バッ
ファRAM84bを含む。バッファRAM84としては本来的には
１のバッファRAMでよいが、この実施例では、２つに分
割し、奇数ドットを第１バッファRAM84aに記憶させ、偶
数ドットを第２バッファRAM84bに記憶させるようにして
いる。すなわち、先のカラーデータ抽出回路88のデータ
セレクタ322-328から、タイミング信号発生回路34から
の信号HPOに応答して、選択的に、奇数ドットを示すデ
ータ0D0-0D3および偶数ドットを示すデータ1D0-1D3が出
力され、このデータ0D0-0D3および1D0-1D3がそれぞれ第
１バッファRAM84aおよび第２バッファRAM84bのデータ入
力として与えられる。

そして、このバッファRAM84からデータを読み出すと
きは、第１出力ラッチ338aおよび第２出力ラッチ338bか
ら、データを一度に読み出して、合成回路28（第２図）
に与える。

バッファRAMアドレス回路90およびバッファRAM制御回路
92 第22図に示すバッファRAMアドレス回路90は８ビット
のカウンタ340を含み、このカウンタ340の出力がバッフ
ァRAM84のアドレスデータとしてバッファRAM制御回路92
に与えられる。カウンタ340のリセット入力としてはタ
イミング信号発生回路34から表示期間の直前に出力され
る信号/CRESが与えられる。カウンタ340のクロックとし
てはデータセレクタ342の出力が与えられる。このデー
タセレクタの２つの入力にはタイミング信号発生回路34
からの信号/10MおよびHC0が与えられ、選択信号として
は、タイミング信号発生回路34からの信号LBRが与えら
れる。したがって、カウンタ340は、バッファRAM84への
データの書込の場合とデータの読出の場合とでクロック
が変更される。すなわち、書込時には、信号/10Mに応答
してカウンタ340がインクリメントされ、読出時には、
信号HC0に応答してカウンタ340がインクリメントされ
る。したがって、読出時には、２ドット毎にカウンタ34
0が“1"インクリメントされることになる。

また、サイズカウンタ60からの信号ＬがD-FF346のデ
ータ入力に与えられ、このD-FF346のクロックとしては
タイミング信号発生回路34からの信号HC0が与えられ
る。D-FF346の出力はクロックとして同じタイミング信
号発生回路34からの信号HC0を受けるD-FF348に与えられ
る。また、タイミング信号発生回路34からの信号HC0がD
-FF350の入力に与えられ、タイミング信号発生回路34か
らの信号5MがD-FF350のクロックに与えられるととも
に、D-FF352の入力としても与えられる。D-FF352のクロ
ックとしてはタイミング信号発生回路34からの信号10M
が与えられる。D-FF348,350および352のそれぞれの出力
は、インバータ354によって反転されたタイミング信号
発生回路34からの信号LBRとともに、NANDゲート344の入
力に与えられ、このNANDゲート344の出力がカウンタ340
のロード信号入力/LDとして与えられる。したがって、
このカウンタ340のロードタイミングは信号Ｌすなわち
オブジェクトサイズに依存する。

なお、カウンタ340の初期値としては、Ｈ位置演算回
路64からの絶対値データD0-D7とイクスクルーシブORゲ
ート360の出力とをD8として受ける９ビットのD-FFs356
すなわちD-FF358の出力が与えられる。イクスクルーシ
ブORゲート360の入力としては、Ｈ位置レジスタ66から
の絶対値データD8とＨ位置演算回路64からのキャリ信号
H-CARRYが与えられる。したがって、D-FFs356のデータ
入力D8としては、キャリ信号があるときにはＨ位置レジ
スタ66のデータD8の反転が与えられる。このD-FFs356お
よび358のクロックとしてはタイミング信号発生回路34
からの信号/5MおよびHC0を受けるNANDゲート362の出力
が与えられる。

また、D-FFs358の出力D0およびD8は、それぞれ、D-FF
364および366のデータ入力として与えられ、これらD-FF
364および366のクロックとしては、タイミング信号発生
回路34からの信号/HC0,/10MおよびHC0を受けるNANDゲー
ト368の出力が与えられる。D-FF364の出力は信号HP0と
して先に説明したカラーデータ抽出回路88に与えられる
とともに、バッファRAM制御回路92に含まれるANDゲート
370に与えられる。また、D-FF366の出力はバッファRAM
制御回路92に含まれるインバータ372を通してANDゲート
372に与えられる。

バッファRAM制御回路92は、７ビットのフルアダー376
を含み、このフルアダー374の入力A0-A6として前述のバ
ッファRAMアドレス回路90に含まれるカウンタ340からの
データD1-D7が与えられる。フルアダー376の他方入力Ｂ
はアース電位すなわち“0"が与えられ、キャリ入力とし
ては上述のANDゲート370の出力が与えられる。このフル
アダー376はバッファRAM84の第１および第２バッファRA
M84aおよび84bの各アドレスOA0-OA6として出力する。た
とえば、オブジェクトの初期Ｈ第１が偶数ドットの場合
にはアドレスOA0-OA6としては、カウンタ340のデータを
そのまま与え、奇数ドットの場合にはフルアダー376に
よってカウンタ340のデータに「＋１」してデータをア
ドレスOA0-OA6として出力する。

バッファRAM84の第１バッファRAM84aオブジェクト84b
（第20図）の書込信号/WE0および/WE1はNORゲート378お
よび380から得られる。

NORゲート378の入力には２つのNANDゲート382および3
84の出力が与えられ、NANDゲート382はANDゲート386,イ
ンバータ388およびNANDゲート390のそれぞれの出力なら
びにタイミング信号発生回路34からの信号10Mを受け
る。NANDゲート384の入力にはタイミング信号発生回路3
4からの信号5MおよびANDゲート392の出力が与えられ
る。ANDゲート386の入力としては、タイミング信号発生
回路34からの信号LBW,ベクトルRAMアドレス回路58から
の信号/NONOBJおよびNORゲート394の出力が与えられ
る。NANDゲート390はカラーデータ抽出回路88からの出
力1D0-1D3のそれぞれの反転を受ける。NORゲート394は
上述のANDゲート374の出力およびANDゲート396の出力を
受け、ANDゲート396には上述ののインバータ388にも与
えられたカウンタ340からの出力D8とORゲート398の出力
とが与えられる。ORゲート398はカウンタ340の出力D1お
よびD2の反転を受ける。

NORゲート380の入力には２つのNANDゲート400および4
02の出力が与えられ、NANDゲート400は、上述のANDゲー
ト386,イクスクルーシブNORゲート404およびNANDゲート
406のそれぞれの出力ならびにタイミング信号発生回路3
4からの信号10Mを受ける。イクスクルーシブNORゲート4
04の２入力には上述ののフルアダー376のキャリ出力信
号およびカウンタ340の出力D8が与えられる。NANDゲー
ト406の入力としては、カラーデータ抽出回路88からの
出力0D0-0D3のそれぞれの反転が与えられる。NANDゲー
ト402の入力にはタイミング信号発生回路34からの信号5
MおよびANDゲート392の出力が与えられる。ANDゲート39
2の入力としては、タイミング信号発生回路34からの信
号/HC0およびD-FF408の出力が与えられる。このD-FF408
のデータ入力およびクロックには、それぞれ、タイミン
グ信号発生回路34からの信号LBRおよび5Mが与えられ
る。

このようにして、２つのNORゲート378および380から
の出力信号/WE1および/WE0に応答して、第１バッファRA
M84bおよび84aにそれぞれデータが書き込まれる。

全体動作 初期状態または垂直ブランキング期間 マイクロプロセサ10からOAMアドレスレジスタ36（第6
A図）に９ビットのOAMアドレスを設定する。この場合、
マイクロプロセサ10から、OAMアドレスレジスタ36を指
定するアドレスデータおよび書込信号が与えられ、その
結果アドレスデコーダ40から前述の信号OAWが出力され
る。同時にマイクロプロセサ10から初期アドレスを示す
データが出力されているため、信号OAWに応答して、OAM
アドレスレジスタ36に初期アドレスが設定される。ま
た、このOAMアドレスレジスタ36からの初期アドレス値
とアドレスデコーダ40からの信号OAWがOAMアドレス回路
42に与えられる。信号OAWはOAMアドレス回路42内部で遅
延された後内部カウンタ（後述）のロード信号として使
用されるため、マイクロプロセサ10からのOAM38のため
の初期アドレス値が、OAMアドレスレジスタ36よりも少
し遅れてOAMアドレス回路42にも設定される。

続いて、マイクロプロセサ10からOAM38にオブジェク
トデータを書き込む。この場合、マイクロプロセサ10か
ら、まず、アドレス，データおよび書込信号が出力され
る。アドレス選択回路44（第6B図）はタイミング信号発
生回路34からの前述の信号VBを受けているため、垂直ブ
ランキング期間中、OAMアドレス回路42のアドレス出力
端子とOAM38のアドレス入力端子とを接続している。マ
イクロプロセサ10からのアドレスおよび書込信号に応答
して、アドレスデコーダ40から信号/ODWが出力される。
この信号/ODWに応答してOAM制御回路48がマイクロプロ
セサ10からのデータをラッチし、このラッチされたデー
タがOAM38のデータ入力DIに与えられるとともに、書込
／イネーブル信号WE/CEがOAM38によ与えられる。したが
って、OAM38には、OAMアドレス回路42によって指定され
るアドレスにOAM制御回路48を経たマイクロプロセサ10
からのオブジェクトデータが書き込まれる。その後、OA
Mアドレス回路42は上述のようにアドレスを順次インク
リメントするので、したがってOAM38の順次のアドレス
にオブジェクトデータが書き込まれる。

さらに、マイクロプロセサ10からサイズレジスタ50
（第6A図）にサイズデータをロードする。この場合、マ
イクロプロセサ10から、サイズレジスタ50を指定するア
ドレスデータおよび書込信号が与えられ、その結果アド
レスデコーダ40から前述の信号SZWが出力される。同時
にマイクロプロセサ10から先に表Ｉで示すようなサイズ
データが出力されているため、信号SZWに応答して、サ
イズレジスタ50にサイズデータが設定される。

そして、マイクロプロセサ10からインタレースレジス
タ54（第6A図）に２ビットのインタレースデータをロー
ドする。この場合、マイクロプロセサ10から、インタレ
ースレジスタ54を指定するアドレスデータおよび書込信
号が与えられ、その結果アドレスデコーダ40からの前述
の信号IZWが出力される。同時にマイクロプロセサ10か
らインタレースデータおよびOBJ V SELECTが出力されて
いるため、信号IZWに応答して、インタレースレジスタ5
4にこれらのデータが設定される。

水平走査期間Ｉ この水平走査期間Ｉにおいて、インレンジ判定回路56
によってインレンジ検出を行い、インレンジ状態にある
オブジェクトのOAMアドレスをベクトルRAM46に書き込
む。

すなわち、水平走査開始直前にタイミング信号発生回
路34からの信号HIに応答してベクトルRAMアドレス回路5
8（第6B図）がリセットされ、ベクトルRAMアドレスが
“0"に設定される。また、水平走査開始直前に、OAMア
ドレスレジスタ36にロードされているオブジェクト順位
データがOAMアドレス回路42のカウンタリセット用NAND
ゲート96（第７図）に与えられる。このオブジェクト順
位データが“0"のとき、OAMアドレス回路42のアドレス
カウンタ94（第８図）がリセットされ、したがって、OA
Mアドレスは“0"に設定される。また、オブジェクト順
位データが“1"のとき、OAMアドレス回路42のアドレス
カウンタはリセットされず、最後にロードされたデータ
がアドレスカウンタ94の初期値として保持される。イン
レンジ判定を行う際、先にインレンジ状態であると判定
されたオブジェクトが後にインレンジ状態であると判定
されたオブジェクトよりも優先的にモニタ22（第１図）
に表示されるため、このような方法によって、インレン
ジ判定動作時のOAMアドレスの初期値を変更し、それに
よってオブジェクトの優先順位を変更できるようにし
た。

より詳しく説明すると、アドレス選択回路44（第6B
図）は、インレンジ判定回路56におけるインレンジ検出
の期間、タイミング信号発生回路34からの信号INによっ
て、OAMアドレス回路42のアドレス出力端子とOAM38のア
ドレス入力端子とを接続している。また、OAM制御回路4
8は垂直ブランキング期間以外では常にOAM38にイネーブ
ル信号を与える。そのため、OAMアドレス回路42からの
アドレスデータとOAM制御回路48からのイネーブル信号
とに応じて、OAM38からOAMデータが読み出される。この
OAM38からの出力データの内、Ｈ位置データはＨ位置レ
ジスタ66に、Ｖ位置データはＶ位置レジスタ68に、アト
リビュートデータはアトリビュートレジスタ70に、ネー
ムデータ（オブジェクト指定コード）はネームレジスタ
72に、それぞれ、レジスタ制御回路74からのロード信号
によってロードされる。

Ｈ位置レジスタ66からのＨ位置データはＨ位置演算回
路64に出力され、先に第12図を参照して説明したよう
に、そのＨ位置データの最上位ビットが“0"のときすな
わちＨ位置が“0-255"のときはそのままのデータがイン
レンジ判定回路56に与えられる。逆に、Ｈ位置データの
最上位ビットが“1"のときすなわちＨ位置が“‐256--
1"のときは、Ｈ位置演算回路64においてＨ位置の“２の
補数”（絶対値）を計算し、その結果データHAをインレ
ンジ判定回路56に与える。

Ｖ位置演算回路76は、タイミング信号発生回路34から
の信号Ｖを受け、その信号Ｖで示すラインの垂直位置デ
ータからＶ位置レジスタ68からのＶ位置データVPを減算
し、その結果データをインレンジ判定回路56に与える。

インレンジ判定回路56は、Ｈ位置演算回路64からの必
要に応じて補正されたＨ位置データ,V位置演算回路76か
らの減算結果データ，アトリビュートレジスタ70からの
サイズ選択データ，サイズレジスタ50からのサイズデー
タおよびインタレースレジスタ54からのデータOBJ V SE
Lに基づいて、そのとき判定対象となっているオブジェ
クトがインレンジ状態にあるかどうかを判断する。そし
て、オブジェクトがインレンジ状態にある場合は、信号
/INRANGEをベクトルRAMアドレス回路58に出力する。

ベクトルRAMアドレス回路58は、インレンジ判定回路5
6からの信号/INRANGEを受けて、ベクトルRAM46に書込信
号を与える。ベクトルRAM46は、ベクトルRAMアドレス回
路58からの書込信号およびアドレスデータならびにアド
レス選択回路44からのデータ（OAMアドレス）を受け
て、そのデータDIを格納する。そして、ベクトルRAMア
ドレス回路58は、ベクトルRAM46に書込信号を出力した
後、ベクトルRAM46のアドレスをインクリメントする。

タイミング信号発生回路34からの信号HC0に応答し
て、OAMアドレス回路42のOAMアドレス値が「＋１」イン
クリメントされ、以後同様にして、インレンジ判定回路
46において次のオブジェクトのインレンジ判定を行い、
インレンジ状態のオブジェクトのオブジェクトデータの
OAM38のアドレスをベクトルRAM46に格納する。

先に説明したようにOAMアドレスレジスタ36のオブジ
ェクト順位データによってOAMアドレス回路42がリセッ
トされるが、OAMアドレス回路42がリセットされると、O
AMアドレスが“0"から“127"に変化し、OAMアドレス回
路42がリセットされなければ、OAMアドレスは“最後に
設定されたアドレス”から「＋１」ずつインクリメント
され、“127"の次は“0"となり、“最後に設定されたア
ドレス−1"まで変化することになる。

上述のインレンジ判定動作は、モニタ22（第１図）に
おける１ラインの走査中に128回行われるが、１ライン
で表示可能なオブジェクト数が“32"であるので、イン
レンジ状態にあると判定されたオブジェクトの数が“3
2"に達したときは、ベクトルRAMアドレス回路58から信
号INRANGE FILLがインレンジ判定回路56に出力され、応
じてインレンジ判定回路56からの信号/INRANGEの出力が
禁止される。

水平ブランキング期間 水平ブランキング期間では、インレンジ状態にあるオ
ブジェクトのグラフィックデータをバッファRAM84に格
納する。

Ｈブランキング期間に入ると、タイミング信号発生回
路34からベクトルRAMアドレス回路58へ信号HBが与えら
れ、その信号HBによってベクトルRAMアドレス回路58内
部のU/Dカウンタ154（第10図）がアップカウントモード
からダウンカウントモードに切り換えられる。さらに、
タイミング信号発生回路34からの信号HBHに応答して、
ベクトルRAMアドレス回路58のアドレスがディクリメン
トされ、最後に設定されたオブジェクトデータのOAMア
ドレスを格納してあるベクトルRAMアドレスがベクトルR
AM46に与えられる。

ベクトルRAMアドレス回路58からのアドレスを受け
て、ベクトルRAM46からOAMアドレスが出力される。アド
レス選択回路44は、タイミング信号発生回路34からの信
号INおよびVBに応答して、ベクトルRAM46からのアドレ
スをOAM38のアドレス入力端子に与える。

OAM38から出力されたオブジェクトデータの内、Ｈ位
置データはＨ位置レジスタ66へ、Ｖ位置データはＶ位置
レジスタ68へ、アトリビュートデータはアトリビュート
レジスタ70へ、ネームデータはネームレジスタ72へ、そ
れぞれ、レジスタ制御回路74からのロード信号に応答し
て、ロードされる。

Ｈ位置レジスタ66にラッチされたＨ位置データはＨ位
置演算回路64に与えられる。Ｈ位置演算回路64は、Ｈ位
置の最上位ビットが“0"ならばサイズカウンタ60に“0"
を与え、Ｈ位置の最上位ビットが“1"ならばＨ位置の
「２」の補数（絶対値）データのうちのD3-D5をサイズ
カウンタ60に与える。このようにしてサイズカウンタ60
に与えられたデータは、オブジェクトの水平方向の左か
ら何番目のキャラクタ単位（１キャラクタ単位は８ビッ
ト）からモニタ22の画面上に表示するかを示す。オブジ
ェクトのＨ位置がたとえば“504"（1F8H＝−８）なら
ば、「２」の補数は“8"であり、したがって、２の補数
データのうちのD3-D5はそれぞれ“1"である。このこと
はモニタ22の画面においてそのオブジェクトを構成する
第１キャラクタ単位から表示されることを意味する。た
だし、オブジェクトは第０キャラクタから始まるため、
第１キャラクタは左から２番目のキャラクタである。

また、水平ブランキング期間の開始直後に、サイズカ
ウンタ制御回路62は、タイミング信号発生回路34からの
信号HBHを受け、サイズカウンタ60にロード信号/LDを与
える。

サイズカウンタ60には、サイズカウンタ制御回路62か
らのロード信号/LDに応答して、オブジェクトのＨ位置
が“0-255"の範囲内にあるときは“0"がプリセットさ
れ、Ｈ位置が“256-511"の範囲内にあるときはＨ位置演
算回路64からのデータがプリセットされる。

サイズカウンタ60のデータはＨ位置演算回路64に出力
される。Ｈ位置演算回路64はタイミング信号発生回路34
からの信号HC0およびINに応答して、「２」の補数を演
算するためのモードから加算器モードに変化される。加
算器モードでは、Ｈ位置データとサイズカウンタ60から
のデータとが加算される。加算結果データは、水平方向
のオブジェクトサイズを考慮したＨ位置データであり、
８ドットのキャラクタデータがバッファRAM84に水平方
向のキャラクタの個数に相当する回数書き込まれるとき
の補正されたＨ位置データである。この加算結果データ
はバッファRAMアドレス回路90にアドレスデータとして
与えられる。同時に、サイズカウンタ60からのデータは
アドレス加算器制御回路78に与えられ、表示すべきオブ
ジェクトすなわちキャラクタのアドレスを算出するため
にに使用される。

Ｖ位置演算回路76は、タイミング信号発生回路34から
の信号Ｖによって示されるライン番号のデータからＶ位
置レジスタ68にラッチされたオブジェクトのＶ位置デー
タを減算し、その結果データをアドレス加算器制御回路
78に与える。

アドレス加算器制御回路78は、インタレースレジスタ
54のデータOBJ V SELの“1"または“0"に従って、Ｖ位
置演算回路76からの減算結果データD0-D5またはD0-D4＋
タイミング信号発生回路34からの信号FIELDのどちらか
を選択する。

アドレス加算器制御回路78において後者が選択された
場合、インタレース時のモニタ22の表示において、１ラ
インで垂直方向１ドットのグラフィックを表示し、前者
が選択されたときは、２ラインで垂直方向１ドットのグ
ラフィックを表示する。

サイズレジスタ50にロードされたサイズデータは、サ
イズデコーダ52によりデコードされ、その結果、信号/O
BJ8,/OBJ16,/OBJ32または/OBJ64が得られる。

アドレス加算器制御回路78で先に述べたようにして選
択されたデータは、アドレス加算器制御回路78の内部で
アトリビュートレジスタ70内のデータV-FLIPおよびイン
レンジ判定回路56からの信号/OBJ8,/OBJ16,/OBJ32また
は/OBJ64によって、オブジェクトサイズを考慮した場合
の必要なビットだけが反転されまたは反転されないで、
その結果A0-A2,AA4-AA6,AA8-AA10およびAA12ならびにAA
13（第17図）がアドレス加算器80に出力される。同時
に、アドレス加算器制御回路78はサイズカウンタ60から
のデータを受け、アトリビュートレジスタ70内のデータ
H-FLIPおよびインレンジ判定回路56からの信号/OBJ8,/O
BJ16,/OBJ32または/OBJ64によって、オブジェクトサイ
ズを考慮した場合の必要なビットだけを反転しまたは反
転しないで、その結果をアドレス加算器80に与える。さ
らに、アドレス加算器制御回路78はネームレジスタ72の
最上位ビットとサイズレジスタ50内のオブジェクトネー
ムバンクデータを受けてアドレス変換を行い、その変換
結果をアドレス加算器80に与える。

アドレス加算器80は、アドレス加算器制御回路78から
のＨ反転および／またはＶ反転後のＨ演算データおよび
Ｖ演算データの下位ビットとネームレジスタ72からのネ
ームデータとを加算すると同時に、同時にＨ演算データ
およびＶ演算データの上位ビットサイズレジスタ50から
のオブジェクトベースデータBASEとを加算し、それぞれ
の加算結果をアドレスとしてビデオデータメモリアドレ
ス回路82に与える。

ビデオデータメモリアドレス回路80はビデオデータメ
モリ16へのアドレス出力を許可する信号OAEをタイミン
グ信号発生回路34から受け、アドレス加算器80からのア
ドレスをビデオデータメモリ16に出力する。

ビデオデータメモリ16はビデオデータメモリアドレス
回路82からのアドレスを受けて、Ｈ反転回路86にグラフ
ィックデータを出力する。

Ｈ反転回路86は、アトリビュートレジスタ70内のデー
タH-FLIPの“0"または“1"に従って、８ドットのグラフ
ィックデータを反転しまたは反転しないでカラーデータ
抽出回路88に与える。

一方、バッファRAMアドレス回路90ではＨ位置演算回
路64からのアドレスが内部のカウンタ340（第22図）に
プリセットされ、そのカウンタ340からのデータをバッ
ファRAM84に与える。また、Ｈ位置レジスタ66内のＨ位
置データの最上位ビットとＨ位置演算回路64からのキャ
リ信号（バッファRAMのアドレスを算出した際の桁上
げ）とがバッファRAM制御回路92内のイクスクルーシブO
Rゲート404（第22図）で処理され、その結果も同時にカ
ウンタ340へプリセットする。キャリ信号が“0"でかつ
Ｈ位置が“0-255"の範囲内にあるとき、およびキャリ信
号が“1"でかつＨ位置が“256-511"の範囲内にあるとき
は、ともに、イクスクルーシブORゲート404出力は“0"
となる。このデータはバッファRAM制御回路92における
バッファRAM84への書込信号を作成するために利用され
る。

バッファRAM制御回路92では上述のイクスクルーシブO
Rゲート404の出力を受け、カラーデータ抽出回路88の示
すドットの色が透明を表すコードでないときに、書込信
号/WE0または/WE1をバッファRAM84に与える。

なお、オブジェクトが奇数ドットから始まるときは、
バッファRAM制御回路92内のフルアダー396（第22図）が
バッファRAMアドレスを「＋１」し、その結果をバッフ
ァRAM84に与える。

バッファRAM84は、バッファRAMアドレス回路90からの
アドレス，カラーデータ抽出回路88からのカラーデー
タ，アトリビュートレジスタ70からのカラーデータおよ
び優先データ，ならびにバッファRAM制御回路92からの
書込信号およびアドレスを受けて、合計９ビットからな
るカラーおよび優先データを格納する。

上述の実施例ではバッファRAM84として128×９ビット
のRAMを２個使用している。一方が奇数ドットのデータ
を記憶するために使用され、他方が偶数ドット用のデー
タを記憶するために使用される。したがって、この実施
例では２種類のアドレスが必要であるが、第１および第
２バッファRAM84aおよび84b（第21図）の応答速度を上
げれば、１種類だけのアドレスが用いられてもよい。こ
の場合、バッファRAM制御回路92からのアドレスは不要
となる。

なお、オブジェクトサイズが８×８以上のときすなわ
ちオブジェクトが２以上のキャラクタによって構成され
ているときは、サイズカウンタ60がアップカウントされ
た後、先に説明した動作をそのキャラクタの個数に相当
する回数繰り返すことになる。

そして、サイズカウンタ制御回路62はインレンジ判定
回路56からの信号/OBJ8,/OBJ16,/OBJ32または/OBJ64と
サイズカウンタ60からのカウント値とを使用して、各オ
ブジェクトデータのバッファRAM84への転送終了タイミ
ング判断する。そして、１オブジェクトを構成する複数
のキャラクタデータがすべてバッファRAM84に書き込ま
れるまでは、ベクトルRAMアドレス回路58におけるアド
レスのダウンカウント（ディクリメント）を禁止する。
そして、全てのキャラクタデータが書き込まれたタイミ
ングで、ベクトルRAMアドレス回路58のアドレスを「−
１」ディクリメントする。ベクトルRAMアドレス回路58
は、このようにして、次のオブジェクトのOAMアドレス
が格納されているベクトルRAMのアドレスをベクトルRAM
46に与える。ベクトルRAM46からのデータはOAM38に与え
られ、OAM38からのＨ位置データがＨ位置レジスタ66を
介してＨ位置演算回路64に与えられる。次のオブジェク
トの水平方向表示開始位置データがＨ位置演算回路64か
ら再度サイズカウンタ60に与えられ、サイズカウンタ制
御回路62からサイズカウンタ60にロード信号が与えら
れ、サイズカウンタ60がプリセットされる。

以後、同様にして、順次後続のオブジェクトのオブジ
ェクトデータがバッファRAM84に格納される。

水平走査期間II この期間には、バッファRAM84のデータを画像信号に
変換してRGBモニタ22（第１図）に出力する。

水平ブランキング期間の終了時に、バッファRAMアド
レス回路90はタイミング信号発生回路34からの信号/CRE
Sを受けて、内部のカウンタ340をリセットする。

水平走査期間に入ると、バッファRAM84はバッファRAM
アドレス回路90からのアドレスを受け、グラフィックデ
ータを合成回路28に出力する。合成回路28で背景パター
ンと合成されたオブジェクトのグラフィックデータは画
像信号発生回路30によって画像信号に変換される。した
がって、モニタ22上では、オブジェクトと背景パターン
との合成画像が表示される。

そして、バッファRAMアドレス回路90ではタイミング
信号発生回路34からの信号HC0によってカウンタ340がア
ップカウントされ、順次アドレスがインクリメントされ
る。また、バッファRAM84はバッファRAMアドレス回路90
からのアドレスを受け、順次グラフィックデータを合成
回路28に出力する。

なお、バッファRAM84からの現在走査中のラインのデ
ータが出力されると同時に、先に〔水平走査期間Ｉ〕で
説明した動作が次のラインのデータを作成するために再
度実行される。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す概略ブロック図であ
る。 第２図は第１図実施例のビデオプロセサを示すブロック
図である。 第３図はタイミング信号発生回路を示すブロック図であ
る。 第4A図および第4B図は水平方向の各タイミング信号を示
すタイミング図である。 第５図は垂直方向の各タイミング信号を示すタイミング
図である。 第6A図，第6B図および第6C図は第２図に示す動画データ
発生回路を示すブロック図である。 第７図はオブジェクトデータの一例を示す図解図であ
る。 第８図はOAMアドレス回路を詳細に示すブロック図であ
る。 第９図はアドレス選択回路,OAM制御回路およびOAMを詳
細に示すブロック図である。 第10図はベクトルRAMアドレス回路およびベクトルRAMを
詳細に示すブロック図である。 第11図はレジスタ制御回路,H位置レジスタ,V位置レジス
タ，アトリビュートレジスタ，ネームレジスタ,H位置演
算回路およびＶ位置演算回路を詳細に示すブロック図で
ある。 第12図はモニタ画面に関連する水平（Ｈ）位置および垂
直（Ｖ）位置を示す図解図である。 第13図はサイズレジスタ，インタレースレジスタ，サイ
ズデコーダおよびインレンジ判定回路を詳細に示すブロ
ック図である。 第14図および第15図はビデオデコーダメモリのメモリフ
ォーマットの一例を示す図解図である。 第16図はサイズカウンタ制御回路を詳細に示すブロック
図である。 第17図はアドレス加算器制御回路を詳細に示すブロック
図である。 第18A図−第18D図はＨフリップおよびＶフリップの状態
を示す図解図である。 第19図はアドレス加算器，ビデオデータメモリアドレス
回路およびビデオデータメモリを詳細に示すブロック図
である。 第20図はＨ反転回路およびカラーデータ抽出回路を詳細
に示すブロック図である。 第21図はバッファRAMを詳細に示すブロック図である。 第22図はバッファRAMアドレス回路およびバッファRAM制
御回路を詳細に示すブロック図である。 図において、10はマイクロプロセサ、12はビデオプロセ
サ、14はプログラムメモリ、16はビデオデータメモリ、
16bはキャラクタデータ記憶領域、24bは動画用CPUイン
タフェース、28は合成回路、30は動画データ発生回路、
34はタイミング信号発生回路、36はOAMアドレスレジス
タ、38はOAM、42はOAMアドレス回路、44はアドレス選択
回路、46はベクトルRAM、48はOAM制御回路、50はサイズ
レジスタ、52はサイズデコーダ、54はインタレースレジ
スタ、56はインレンジ判定回路、58はベクトルRAMアド
レス回路、60はサイズカウンタ、62はサイズカウンタ制
御回路、64はＨ位置演算回路、66はＨ位置レジスタ、68
はＶ位置レジスタ、70はアトリビュートレジスタ、72は
ネームレジスタ、74はレジスタ制御回路、76はＶ位置演
算回路、78はアドレス加算器制御回路、80はアドレス加
算器、82はビットデータメモリアドレス回路、84はバッ
ファRAM、86はＨ反転回路、88はカラーデータ抽出回
路、90はバッファRAMアドレス回路、92はバッファRAM制
御回路を示す。

フロントページの続き (72)発明者 大竹 雅博 京都府京都市東山区福稲上高松町60番地 任天堂株式会社内 (72)発明者 西海 聡 京都府京都市東山区福稲上高松町60番地 任天堂株式会社内 (56)参考文献 特開 昭63−113784（ＪＰ，Ａ) 特開 昭64−50183（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/00 - 5/40 G06T 11/00 - 13/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】各々が水平および垂直方向にそれぞれ複数
   ドットからなる１つ以上のキャラクタを組み合わせるこ
   とによって大きなサイズのオブジェクトをラスタスキャ
   ンモニタで表示する動画表示装置であって、 オブジェクトを構成するキャラクタのグラフィックデー
   タを各オブジェクト毎に予めその関連するアドレス領域
   に記憶する第１の記憶手段、 前記ラスタスキャンモニタの次の垂直期間に表示される
   べき１以上のオブジェクトを指定するためにオブジェク
   ト指定データを発生するオブジェクト指定データ発生手
   段、 指定されたオブジェクトが表示されるべき前記モニタ上
   の位置を表す位置データを発生する位置データ発生手
   段、 オブジェクトサイズを決定するサイズ決定データを発生
   するサイズ決定データ発生手段、 前記オブジェクト指定データおよび前記位置データを一
   時的に記憶する第２の記憶手段、 前記第２の記憶手段から読み出した位置データと前記サ
   イズ決定データ発生手段からのサイズ決定データとに基
   づいてそのオブジェクトを次の水平走査期間に表示すべ
   きか否かを判定するインレンジ判定手段、 前記インレンジ判定手段においてインレンジ状態にある
   と判定されたオブジェクトについて前記第１の記憶手段
   からグラフィックデータを読み出す読出手段、 前記インレンジ判定手段によってインレンジ状態にある
   と判定されたオブジェクトの一部が前記モニタの画面か
   らはみ出すか否かを判定するはみ出し判定手段、および 前記はみ出し判定手段によって前記画面からはみ出して
   いることが判定されたとき、オブジェクトのグラフィッ
   クデータの読出アドレスをはみ出し量に基づいてプリセ
   ットすることにより、はみ出した部分に相当するキャラ
   クタグラフィックデータを前記第１の記憶手段から読出
   すことを禁止する読出禁止手段を備える、動画表示装
   置。
2. 【請求項２】各々が水平および垂直方向にそれぞれ複数
   ドットからなる１つ以上のキャラクタを組み合わせるこ
   とによって大きなサイズのオブジェクトをラスタスキャ
   ンモニタで表示する動画表示装置であって、 オブジェクトを構成するキャラクタのグラフィックデー
   タを各オブジェクト毎に予めその関連するアドレス領域
   に記憶する第１の記憶手段、 前記ラスタスキャンモニタの次の垂直期間に表示される
   べき１以上のオブジェクトを指定するためにオブジェク
   ト指定データを発生するオブジェクト指定データ発生手
   段、 指定されたオブジェクトが表示されるべき前記モニタ上
   の位置を表す位置データを発生する位置データ発生手
   段、 オブジェクトサイズを決定するサイズ決定データを発生
   するサイズ決定データ発生手段、 前記オブジェクト指定データおよび前記位置データを一
   時的に記憶する第２の記憶手段、 前記第２の記憶手段から読み出した位置データと前記サ
   イズ決定データ発生手段からのサイズ決定データとに基
   づいてそのオブジェクトを次の水平走査期間に表示すべ
   きか否かを判定するインレンジ判定手段、 前記インレンジ判定手段においてインレンジ状態にある
   と判定されたオブジェクトについて前記第１の記憶手段
   からグラフィックデータを読み出す読出手段、 前記インレンジ判定手段によってインレンジ状態にある
   と判定されたオブジェクトの一部が前記モニタの画面か
   らはみ出すか否かを判定するはみ出し判定手段、および 前記はみ出し判定手段によって前記画面からはみ出して
   いることが判定されたとき、オブジェクトのグラフィッ
   クデータの読出アドレスをはみ出し量に基づいてプリセ
   ットすることにより、はみ出した部分に相当するキャラ
   クタグラフィックデータを前記第１の記憶手段から読出
   すことを禁止する読出禁止手段を備え、 前記はみ出し判定手段は前記オブジェクトが画面の水平
   方向左端からはみ出すか否かを判定する左端判定手段を
   含み、前記読出禁止手段は左端にはみ出すことを検出し
   たときオブジェクトのグラフィックデータを読み出す開
   始アドレスを実際に表示されるキャラクタのグラフィッ
   クデータにプリセットすることによりはみ出した部分の
   キャラクタグラフィックデータの読み出しを禁止するプ
   リセット手段を含む、動画表示装置。