JPH03230194A - 動画表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は動画表示装置に関する。より特定的には、こ
の発明は、各々が水平方向および垂直方向にそれぞれ複
数ドツトからなる１つ以上のキャラクタ単位を組み合わ
せることによって大きなサイズのオブジェクトをラスタ
ス走査モニタでアニメーション的に表示する、たとえば
ビデオゲーム機やパーソナルコンピュータなどの動画表
示装置に関する。

〔従来技術〕

この種の動画表示装置の一例が、たとえば、昭和６２年
２月２日付で出願公開された特開昭６２２４２９６号に
開示されている。この従来技術では、水平表示すイズお
よび垂直表示すイズのデータを属性メモリ（Ｏｂｊｅｃ
ｔ　Ａｔｔｒｉｂｕｔｅ　Ｍｅｍｏｒｙ　：　ＯＡＭ）
に記憶し、垂直表示すイズデータをインレンジ検出のた
めに利用し、水平表示すイズデータをキャラクタＲＡＭ
の読み出しアドレスとして利用する。したがって、この
従来技術によれば、オブジェクト毎にそのサイズを任意
に変更できるという利点がある。

一方、このようにして大きなサイズのオブジェクトを表
示する場合、サイズによっては、オブジェクトの一部ま
たは全部がモニタ画面からはみ出すことがある。このよ
うにオブジェクトの一部または全部が実際には画面から
はみ出してしまう場合、そのはみ出した部分についてグ
ラフィックデータを処理してしまえば、動画処理を行う
プロセサが無駄な処理に時間を取られて表示可能なオブ
ジェクト数が実質的に現象する。また、ＣＰＵ　（マイ
クロプロセサ）により確実に表示されるキャラクタだけ
を抜き出して属性メモリに書き込めば前述の無駄は生じ
ないが、この場合は、すべてのオブジェクをキャラクタ
単位で指定する必要があるため、動画処理を行うプロプ
ロセサの負担となる。

〔発明が解決しようとする課題〕

しかしながら、特開昭６２−２４２９６号開示技術には
、上述のようにオブジェクトが画面からはみ出した場合
の効率的なデータ処理についてはなにも開示していない
。

それゆえに、この発明の主たる目的は、動画処理を行う
プロセサの負担を軽減できる、動画表示装置を提供する
ことである。

この発明のその他の目的は、オブジェクトの一部または
全部が画面からはみ出すときにははみ出した部分のデー
タ処理を禁止することによって無駄なデータ処理を可及
的なすことによってオブジェクト数の実質的な減少を防
ぐ、動画表示装置を提供することである。

〔課題を解決するための手段〕

この発明は、各々が水平および垂直方向にそれぞれ複数
ドツトからなる１つ以上のキャラクタを組み合わせるこ
とによって大きなサイズのオブジェクトをラスタスキャ
ンモニタで表示する動画表示装置であって、オブジェク
トを構成するキャラクタのグラフィックデータを各オブ
ジェクト毎に予めその関連するアドレス領域に記憶する
第１の記憶手段、ラスタスキャンモニタの次の垂直期間
に表示されるべき１以上のオブジェクトを指定するため
にオブジェクト指定データを発生するオブジェクト指定
データ発生手段、指定されたオブジェクトが表示される
べきモニタ上の位置を表す位置データを発生する位置デ
ータ発生手段、オブジェクトサイズを決定するサイズ決
定データを発生するサイズ決定データ発生手段、オブジ
ェクト指定データおよび位置データを一時的に記憶する
第２の記憶手段、第２の記憶手段から読み出した位置デ
ータとサイズ決定データ発生手段からのサイズ決定デー
タとに基づいてそのオブジェクトを次の水平走査期間に
表示すべきか否かを判定するインレンジ判定手段、イン
レンジ判定手段においてインレンジ状態にあると判定さ
れたオブジェクトについて第１の記憶手段からグラフィ
ックデータを読み出す読出手段、インレンジ判定手段に
よってインレンジ状態にあると判定されたオブジェクト
の一部が前記モニタの画面からはみ出すか否かを判定す
るはみ出し判定手段、はみ出し判定手段手段によって画
面からはみ出すと判定されたオブジェクトの一部のグラ
フィックデータの第１の記憶手段からの読出を禁止する
読出禁止手段を備える、動画表示装置である。

〔作用〕

１つのキャラクタは、たとえば、水平方向８ドツト（ビ
クセル）×垂直方向８ドツト（ピクセル）で形成される
。１以上のこのようなキャラクタの集合ないし組合わせ
によって、１つのオブジェクトが構成される。たとえば
ビデオデータメモリのような第１の記憶手段には、たと
えば１２８ｍのオブジェクトの各々を構成する１つ以上
のキャラクタのグラフィックデータ（ドツトデータ）が
、各オブジェクト毎に、予め記憶されている。したがっ
て、この第１の記憶手段からのグラフィックデータを読
み出すことによって、ラスタスキャンモニタ上にオブジ
ェクトを表示する。

マイクロプロセサ（ＣＰＵ）は、たとえば初期状態また
はラスタスキャンモニタの垂直ブランキング期間中に、
たとえばＯＡＭ　（オブジェクトアトリビュートメモリ
）のような第２の記憶手段にオブジェクトデータをセッ
トする。オブジェクトデータは、たとえば、カラーパレ
ットデータ、水平および垂直フリンプデータおよび優先
表示データ等の他、オブジェクト指定データ（ネームデ
ータ）、垂直位置データ、水平位置データおよびオブジ
ェクトサイズ選択データを含む。

サイズ決定データは上述のサイズ選択データおよびサイ
ズ指定データを含み、サイズ指定データは、たとえば’
８Ｘ８Ｊ、ｒ１６Ｘ１６」、’３２Ｘ３２Ｊまたはｒ６
４Ｘ６４Ｊのオブジェクトサイズの中から２種類を指定
する。また、サイズ選択データは、たとえば０“または
“１′′であり、このサイズ選択データによって前述の
２種類のオブジェクトサイズの１つが選択される。

インレンジ判定手段では、たとえばラスタスキャンモニ
タの水平ライン番号とオブジェクトの垂直位置データと
の差を求め、その結果と上述のオブジェクトサイズとに
基づいて、該当のオブジェクトがインレンジ状態にある
か否か、すなわち、次の水平ラインで表示されるべきか
否かを判定すると同時に、たとえばオブジェクトの水平
位置の絶対値の演算結果とオブジェクトサイズとに基づ
いて、該当のオブジェクトがインレンジ状態にあるか否
かを判定する。

インレンジ判定手段によって水平方向および垂直力とも
にインレンジ状態にあると判定されたオブジェクトのグ
ラフィックデータが第１の記憶手段から読み出される。

水平方向の位置データに基づいて、オブジェクトサイズ
を考慮して、たとえばサイズカウンタ制御回路のような
はみ出し判定手段が、そのオブジェクトをオブジェクト
決定データで決定されたオブジェクトサイズで表示する
とき、オブジェクトの一部がモニタ画面の水平方向左端
および／または右端からはみ出すかどうか判定する。左
端にはみ出すことを検出したとき、オブジェクトのグラ
フィックデータを読み出す開始アドレスを、実際に表示
されるキャラクタのグラフィックデータアドレスにプリ
セットすることにより、無駄なグラフィックデータの読
出を禁止する。また、右端にはみ出すことを検出したと
き信号が出力され、この信号に応答して、禁止手段が第
１の記憶手段からのグラフィックデータの読出を禁止す
る。具体的には、オブジェクト指定データを保持するレ
ジスタに次のオブジェクト指定データを保持することに
よって、次のオブジェクトの処理に移る。

〔発明の効果〕

この発明によれば、オブジェクトの一部がモニタ画面か
らはみ出すとき、このはみ出す部分については第１の記
憶手段からのグラフィックデータの読出を禁止するので
、はみ出すオブジェクトの部分のための無駄なデータ処
理が実行されない。

したがって、実質的なオブジェクト数の減少を防ぐこと
ができると同時に、動画処理のプロセサの負担を可及的
域じることができ、全体として、処理速度を速くできる
。

この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。

（以下余白） 〔実施例〕 全体構成 第１図を参照して、マイクロプロセサ１０は、たとえば
着脱式のメモリカセットに含まれるプログラムデータメ
モリ１４からのプログラムデータに従って、ビデオプロ
セサ１２等の動画表示装置の全体的な動作を制御する。

このマイクロプロセサ１０としては、たとえば株式会社
リコー製の集積回路゛ＲＦ５Ａ２２″゛のような１６ビ
ツトのマイクロプロセサが利用される。ビデオプロセサ
１２は、マイクロプロセサ１０からの指示に従ってビデ
オデータメモリ１６からのグラフィックデータを読み出
して、ＴＶゼインフェース１８に与える。このビデオデ
ータメモリ１Ｇはたとえば６４にバイトのＳ　ＲＡ　Ｍ
　（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅ
ｍ。

ｒｙ）からなり、背景パターン記憶領域１６ａおよびキ
ャラクタデータ記憶領域１６ｂを含む。このように背景
パターン記憶領域１６ａおよびキャラクタデータ記憶領
ｂｉ　１６　ｂを１つのＳＲＡＭで構成した理由は、動
作速度が速いこと、および記憶領域の大きさをキャラク
タ（オブジェクト）と背景パターンとで任意に設定でき
ることである。また、サウンド回路２０は、マイクロプ
ロセサ１０の指示に従って、必要な音楽および効果音の
データをディジタル的に発生し、ＴＶゼインフェース１
８に与える。ＴＶゼインフェース１８では、ビデオプロ
セサ１２からのグラフィックデータをＲＧＢ信号に変換
してＲＧＢモニタ２２のビデオ回路に与えるとともに、
サウンド回路２０からのサウンドデータをサウンド信号
に変換してＲＧＢモニタ２２のサウンド回路に与える。

なお、サウンド回路２０としては、たとえばソニー株式
会社製の集積回路“ＣＸＤ１２２２Ｑ”が利用可能であ
る。このようにして、ＲＧＢモニタ２２の画面上には、
プログラムデータメモリ１４に予め設定されているプロ
グラムの進行に従って変化するビデオゲームなどのオブ
ジェクトや背景パターンが表示される。

なお、第１図実施例では、ＴＶゼインフェース１８はグ
ラフィックデータをＲＧＢ信号に変換するようにした。

しかしながら、グラフィックデータをテレビジョンビデ
オ信号に変換するＴＶゼインフェースが利用されてもよ
い。この場合、モニタとしては、一般の家庭用ＴＶ受像
機が利用され得る。

第２図には第１図実施例のビデオプロセサ１２がより詳
細に示される。ビデオプロセサ１２は、マイクロプロセ
サ１０からのデータをラッチするデータラッチやアドレ
スデコーダなどを含むＣＰＵインタフェース２４を含み
、このＣＰＵインタフェース２４は背景画用ＣＰＵイン
タフェース２４ａおよび動画（オブジェクト）用ＣＰＵ
インタフェース２４ｂを含む。背景画用ＣＰＵインタフ
ェース２４ａは背景（Ｂａｃｋｇｒｏｕｎｄ）画像に関
してマイクロプロセサ１０とビデオプロセサ１２との間
でデータの授受を行い、動画用ＣＰＵインタフェース２
４ｂはオブジェクトに関してマイクロプロセサ１０とビ
デオプロセサ１２との間でデータの授受を行なう。

背景画用ＣＰＵインタフェース２４ａを通してマイクロ
プロセサ１０から与えられたプログラムデータに従って
、背景画データ発生回路２６は、ビデオデータメモリ１
６の背景パターン記憶領域１６ａから背景画像のパター
ンデータ（キャラクタコード）を読み出し出し、そのパ
ターンデータに基づいてビデオデータメモリ１６のキャ
ラクタデータ記憶領域１６ｂから、背景画像のグラフィ
ックデータを読み出して合成回路２８に与える。

一方、この発明が向けられる動画データ発生回路３０は
、後にさらに詳細に説明するが、動画用ＣＰＵインタフ
ェース２４ｂを通してマイクロプロセサ１０から与えら
れたプログラムデータに従って、ビデオデータメモリ１
６のキャラクタデータ記憶領域１６ｂからオブジェクト
のグラフィックデータを読み出して合成回路２８に与え
る。

合成回路２８では、後述のように、オブジェクトと背景
パターンとが重なり合う場合、オブジェクトおよび背景
パターンのいずれを優先的に表示するかを示す優先順位
を決定する。したがって、オブジェクトに優先権が与え
られたとき、オブジェクトが画面に表示され、そのオブ
ジェクトと重なっている背景パターンは表示されない。

もし、背景パターンに優先権が与えられたとき、背景パ
ターンが画面に表示され、その背景パターンと重なって
いるオブジェクトは表示されない。このようにして、合
成回路２８によって合成されたグラフィックデータが、
画像信号発生回路３２に与えられる。画像信号発生回路
３２は合成回路２８から出力される各ドツト（ピクセル
）ごとのカラーコードに従ってＲＧＢ信号を作成するカ
ラーエンコーダを含む。このＲＧＢ信号が上述のように
モニタ２２に与えられるのである。

タイミング信号発生回路３４は、第４Ａ図および第４Ｂ
図に示す２１．４７７２７ＭＨｚの基本クロックを受け
、この基本クロックをたとえばカウンタ、デコーダ、論
理回路等で処理することによって、第３図ならびに第４
Ａ図および第４Ｂ図に示す多数のタイミング信号を作成
し、ＣＰＵインタフェース２４．背景画データ発生回路
２６゜合成回路２８．動画データ発生回路３０および画
像信号発生回路３２等に印加する。

より詳しく説明すると、上述の基本クロックが１／２分
周されると第４Ａ図および第４Ｂ図に示すタイミング信
号１０Ｍまたは／ＩＯＭ　（ただし、この明細書におい
て記号“／゛°は反転を意味する）が得られ、それをさ
らに１／２分周するとタイミング信号５Ｍまたは１５Ｍ
が得られる。

ＲＧＢモニタ２２（第１図）の画面上では、１ドツト（
ピクセル）の表示期間が信号５Ｍの１サイクルに相当す
る。したがって、信号５Ｍのカウント値が“０−３４１
°゛の時間が水平期間である。水平期間の白信号５Ｍの
カウント値“０−２６８°°の時間が１水平表示期間に
相当し、カウント値“２６１−３４１”の時間は水平ブ
ランキング期間に相当する。１水平期間すなわち信号５
Ｍのカウント値が“０−３４１°“ごとに垂直信号Ｖ　
（第３図）が得られ、この信号Ｖがカウントされて走査
中の垂直位置すなわちライン番号となる。インターレー
ススキャン時の１フイールドが第５図図示のように２６
２水平ラインであるとすれば、信号Ｖのカウント値“０
−２６２°°の間にタイミング信号ＦＩＥＬＤが得られ
、この信号ＦＩＥＬＤがハイレベルの期間が１垂直期間
に相当し、カウント値“０−２３９°゛が垂直表示期間
に相当し、カウント値“２４０−２６２”が垂直ブラン
キング期間に相当する。

タイミング信号ＶＢ１１は第５図に示すように垂直信号
のカウント値“２４０°”で出力され、それが垂直ブラ
ンキング期間の開始を示す。タイミング信号ＶＢは垂直
ブランキング期間にハイレベルとなり、タイミング信号
／ＶＢは垂直表示期間にハイレベルとなる。

第４Ａ図および第４Ｂ図に示すタイミング信号ＨＣＯは
上述の信号５Ｍを１／２分周して得られ、タイミング信
号／ＨＣＯはその反転として得られる。タイミング信号
／ＨＣＩは信号／ＨＣＯを１／２分周した信号である。

タイミング信号ＩＮは、第４Ａ図および第４Ｂ図に示す
ように、水平表示期間すなわち信号５Ｍのカウント値“
０−２５５”の間ハイレベルであるインレンジ判定動作
中を示す信号であり、タイミング信号／ＩＮはその反転
として得られる。

タイミング信号／Ｈ１は１水平期間毎に１つの信号５Ｍ
のカウント値“°０”で出力される。タイミング信号）
ＩＢ）ｌは第４Ｂ図に示すように信号５Ｍのカウント値
”２６９−２７０”で出力され、それが水平ブランキン
グ期間の開始を示す。タイミング信号／ＨＢＨは信号Ｈ
ＢＨの反転として得られ、したがって信号／ＨＢＨは信
号５Ｍのカウント値“２７１−２６８”の間でハイレベ
ルとなる。なお、タイミング信号／ＨＢは水平ブランキ
ング期間にローレベルとなる。タイミング信号へＢは第
４Ａ図および第４Ｂ図に示すように信号５Ｍのカウント
値”３４１−２６８°′の間にハイレベルとして出力さ
れ、タイミング信号ＯＡＥは第４Ａ図および第４Ｂ図に
示すように信号５Ｍのカウント値“０−２７１”の間に
ハイレベルとして出力される。タイミング信号ＬＢＨは
第４Ａ図および第４Ｂ図に示すように信号５Ｍのカウン
ト値゛１７−２７２”の間にハイレベルとして出力され
、タイミング信号ＬＢＷは信号５Ｍのカウント値°“２
７６−３”“の間にハイレベルとじて出力される。そし
て、タイミング信号／ＣＲＥＳは第４Ａ図および第４Ｂ
図に示すように信号５Ｍのカウント値“３−１７″”の
間にローレベルとして出力される。

第６Ａ図に示すように、動画用ＣＰＵインタフェース２
４ｂはマイクロプロセサ１０のデータバスからのデータ
を受けるかつ８ビツトのＯＡＭアドレスレジスタ３６を
含む。このＯＡＭアドレスレジスタ３６はマイクロプロ
セサ１０から動画データ発生回路３０に含まれるＯ　Ａ
　Ｍ　（Ｏｂｊｅｃｔ　Ａｔｔｒｉｂｕｔｅ　Ｍｅｍｏ
ｒｙ）　３　Ｂにデータを書き込む際にマイクロプロセ
サ１０からアドレスを受け、ＯＡＭ３８の初期アドレス
を設定する。このＯＡＭ３Ｂはたとえば３４ビツト×１
２８の記憶容量を有し、１２８個のオブジェクトのそれ
ぞれのオブジェクトデータを記憶することができる。各
々のオブジェクトデータは、第７図に示すように合計３
４ビツトからなり、３ビツトのカラーパレットデータそ
れぞれ１ビツトの水平および垂直フリップデータおよび
２ビツトの優先表示データ等の他、９ビツトのオブジェ
クト指定データ（ネームデータ）、８ビツトの垂直位置
データ、９ビツトの水平位置データおよび１ビツトのオ
ブジェクトサイズ選択データを含む。

アドレスデコーダ４０は、マイクロプロセサ１０からの
読出／書込信号Ｒ／Ｗならびにアドレスバスからのアド
レスを受け、信号ＯＡＷ　、　１０ＤＷ、　ＰＡＷ。

ＳＺ−およびＩＴＷを出力する。信号ＯＡ−は先のＯＡ
Ｍアドレスレジスタ３６の書込信号として与えられ、Ｏ
ＡＭアドレスレジスタ３６にはこの信号ＯＡ−に応答し
てマイクロプロセサ１０からの初期アドレスがロードさ
れる。

動画データ発生回路３０に含まれるＯＡＭアドレス回路
４２は、主としてアドレスカウンタを含み、信号ＯＡ−
によってイネーブルされる。このＯＡＭアドレス回路４
２はＯＡＭアドレスレジスタ３６から初期アドレスを受
け、信号１０叶のタイミングでインクリメントし、ＯＡ
Ｍ３８のアドレスを順次指定するアドレスデータをアド
レス選択回路４４（第６Ｂ図）に与える。このアドレス
選択回路４４にはベクトルＲＡＭ４６からのアドレスデ
ータも与えられる。ベクトルＲＡＭ４６は後述のインレ
ンジ判定回路５６によってインレンジ状態にあると判定
されたオブジェクトのアドレスを記憶している。そして
、アドレス選択回路４４はＯＡＭアドレス回路４２から
のアドレスデータまたはベクトルＲＡＭ４６からのアド
レスデータを選択してＯＡＭ３Ｂに与える。

アドレスデコーダ４０からの信号１００−はまたＯＡＭ
制御回路４８のイネーブル信号として与えられ、ＯＡＭ
ＩＩＩｍ回路４８はマイクロプロセサＩＯから受は取っ
たデータをＯＡＭ３８に書き込むときに、書込信号ＷＥ
およびデータを出力し、ＯＡＭ３８に与える。

サイズレジスタ５０は、３ビツトレジスタであり、マイ
クロプロセサ１０からのデータＤ５−０７の３ビツトで
表される次表１で示されるサイズデータ“０００−１０
１”°の何れか１つのデータをロードする。すなわち、
マイクロプロセサ１０からサイズレジスタ５０を指定す
るアドレス、デ−夕および書込信号が与えられると、ア
ドレスデコーダ４０から信号ＳＺ−が出力される。この
信号ＳｚＷに応答して、サイズデータがサイズレジスタ
５０にロードされる。このサイズレジスタ５０からのサ
イズデータが動画データ発生回路３０に含まれるサイズ
デコーダ５２に与えられる。サイズデコーダ５２はサイ
ズデータをデコードして、それぞれ異なるオブジェクト
サイズを示す信号Ｓ８．Ｓ１６、Ｓ３２またはＳ６４を
出力する。

表■ また、２ビツトのインクレースレジスタ５４はマイクロ
プロセサ１０からインクレースまたはノンインクレース
を示す１ビツトのインクレースデータ、およびインクレ
ース時に１ラインで１ドツトを表示するかまたは２ライ
ンで１ドツトを表示するかを示すデータＯＢＪ　Ｖ　Ｓ
ＥＬを受ける。すなわち、マイクロプロセサ１０からイ
ンクレースレジスタ５４を指定するアドレス、データお
よび書込信号が与えられると、アドレスデコーダ４０か
ら信号ＩＴＷが出力される。この信号ＩＴ−に応答して
インタレースデータおよびデータＯＢＪ　Ｖ　ＳＥＬが
インクレースレジスタ５４にロードされる。

この実施例ではｌラインに最大３２個のオブジェクトを
表示できるので、１画面に表示可能な１２８個のオブジ
ェクトのどれを次のラインへで表示すべきかを指定する
必要がある。その目的で第６Ｂ図に示すインレンジ判定
回路５６や前述のベクトルＲＡＭ４６が利用される。し
たがって、ベクトルＲＡＭ４６はオブジェクト番号を示
す７ビツト×３２の記憶容量を有する。

ベクトルＲＡＭアドレス回路５８は主としてカウンタを
含み、インレンジ判定回路５６からの信号／ＩＮＲＡＮ
ＧＥ毎にベクトルＲＡＭ４６のアドレスをインクリメン
トする。なお、このベクトルＲＡＭアドレス回路５８か
らその水平ライン中にインレンジ状態にあるオブジェク
トが１つもないとき、そのことを示す信号／Ｎ０ＮＯＢ
Ｊが後述のバッファＲＡＭ制御回路９２（第６Ｃ図）に
与えられる。上述のように１ラインには最大３２個のオ
ブジェクトしか表示できないので、ベクトルＲＡＭアド
レス回路５８からはインレンジ状態にあるオブジェクト
数が“”３２”に達したとき、信号ＩＮＲＡＮＧＥ　Ｆ
ＵＬＬが出力され、それがインレンジ判定回路５６に与
えられる。応じて、インレンジ判定回路５６ではそれ以
後のインレンジ判定出力を止める。

第６Ｂ図に示すサイズカウンタ６０は、オブジェクトを
表示するとき、そのオブジェクトを構成する複数のキャ
ラクタのうち左から何番目のキャラクタを表示すればよ
いかを示すデータＳＣを出力する。このサイズカウンタ
６０はサイズカウンタ制御回路６２から初期値データを
受け、タイミング信号発生回路３４からの信号／ＨＣＯ
に応答してその初期値をインクリメントする。その結果
が上述のデータＳＣとして出力され、このデータｓｃは
後述の水平（Ｈ）位置演算回路６４におけるアドレスの
計算のために利用される。

サイズカウンタ制御回路６２がらはＨ位置演算回路６４
に新しいオブジェクトの水平位置データをロードすべき
タイミングを示す信号りが出力される。すなわち、この
信号りは次のオブジェクトのための処理を実行するため
のタイミング信号であり、前述のベクトルＲＡＭアドレ
ス回路５８に与えられる。ベクトルＲＡＭアドレス回路
５８はこの信号しに応答してベクトルＲＡＭアドレスを
ディクリメントする。したがって、ベクトルＲＡＭ４６
のアドレスは信号り毎に変更され、信号りが出力されな
い限り、ベクトルＲＡＭアドレス回路５８におけるアド
レスの更新が停止される。すなわち、大きいオブジェク
トの場合、そのオブジェクトを構成するキャラクタを処
理している間はＯＡＭ３Ｂのアドレスは同じでなければ
ならないので、信号りによって、１つのオブジェクトを
構成する全てのキャラクタの処理が終了するまでＯＡＭ
３Ｂのアドレスを変更しないこととした。なお、この信
号りは信号Ｃを１段のＤ−ＦＦで遅延させることによっ
て得られる。

ＯＡＭ３Ｂには、前述のように、・水平（Ｈ）位置デー
タ、垂直（Ｖ）位置データ、属性（アトリビュート）デ
ータおよびネームデータが一時的に記憶されるが、ＯＡ
Ｍ３Ｂから読み出されたこれらのデータは、レジスタ制
御回路７４の制御の下で、それぞれ、９ビツトのＨ位置
レジスタ６６゜８ビツトの■位置レジスタ６８．８ビッ
トのアトリビュートレジスタ７０および９ビツトのネー
ムレジスタ７２にロードされる。レジスタ制御回路７４
は、上述のサイズカウンタ制御回路６２からの信号りお
よび信号Ｃに応答して、各レジスタ６６．６８．７０お
よび７２のロードタイミングを制御する。

Ｈ位置レジスタ６６からＨ位置演算回路６４にＨ位置デ
ータＨＰが与えられる、このデータＨＰはまたサイズカ
ウンタ制御回路６２にも与えられる。Ｈ位置演算回路６
４では、オブジェクトの水平（Ｈ）位置の絶対値データ
ＨＡを演算し、インレンジ判定回路５６に与えるととも
に、後述のバッファＲＡＭアドレス回路９０に与えられ
てバッファＲＡＭ８４のアドレスとして利用される。Ｈ
位置演算回路６４は、また、Ｈ位置とサイズカウンタか
らのデータＳＣとを加算し、その結果データをサイズカ
ウンタ制御回路６２に与える。

■位置演算回路７６は■位置レジスタ６８からの垂直（
Ｖ）位置データＶＰと垂直期間信号Ｖとを受け、オブジ
ェクトの■位置を現在走査中の水平ライン位置から減算
する。この減算結果データはそのオブジェクトが次の水
平ラインで表示されるべきか否かを示すデータとなる。

減算結果データはインレンジ判定回路５６とともにアド
レス加算器制御回路７８に与えられる。

インレンジ判定回路５６は、後に詳細に説明するが、こ
のようにして与えられるＨ位置データおよびＶ位置デー
タならびにサイズデータＳＲ，インクレースデータＩＲ
およびアトリビュートデータＡＲに基づいてそのオブジ
ェクトが次の水平ラインで表示されるべきか否か、すな
わち、インレンジ状態にあるか否かを判定する。インレ
ンジ判定回路５６は、１水平走査期間に１２８回のイン
レンジ判定を実行するが、前述のように、インレンジ状
態にあるオブジェクトが３２個に達したときには、ベク
トルＲＡＭアドレス回路５８から信号ＩＮＲＡＮＧＥ　
ＦＵＬＬが与えられる。したがって、インレンジ判定回
路５６は、信号ＩＮＲＡＮＧＥ　ＦｔｌＬＬが与えられ
た後は、信号／ＩＮＲＡＮＧＥを出力しない。

アドレス加算器制御回路７８はアドレス加算器８０にお
ける加算の前にデータを処理する。すなわち、アドレス
加算器制御回路７８は、サイズレジスタ５０からのデー
タＳＲ，インクレースレジスタ５４からのデータＩＲお
よびアトリビュートレジスタ７０からのデータＡＲとと
もに、Ｈ位置演算回路６４および■位置演算回路７６か
らのＨ位置データおよび■位置データを受け、Ｈフリッ
プ（Ｈ反転）または■フリップ（反転）のとき、被加算
値を変更する。そして、アドレス加算器８０はアドレス
加算器制御回路７８からの出力データとネームレジスタ
７２からのオブジェクトコードデータ（第１図に示すビ
デオデータメモリ１６のキャラクタデータ記憶領域１６
ａの左上のキャラクタネーム、すなわち、基準アドレス
を示す）とを加算して、キャラクタデータ記憶領域１６
ａのアドレスを作成する。このアドレスがビデオデータ
メモリアドレス回路８２に出力される。

第６Ｃ図に示すバッファＲＡＭ８４は、９ビツトＸ２５
６の記憶容量を有し、カラーパレットデータや優先順位
データなどを一時的に記憶する。

ビデオデータメモリ１６のデータバスに接続されたＨ反
転回路８６は、キャラクタデータ記憶領域１６ｂから読
み出した各ドツト（ビクセル）のカラーデータを受け、
アトリビュートレジスタ７２からのデータＡＲによる反
転指示に基づいて、水平（Ｈ）方向をドツト単位で反転
する。そして、このＨ反転回路８６からのカラーデータ
がカラーデータ抽出回路８８に与えられる。カラーデー
タ抽出回路８８では、４つのカラーセルごとに入力され
るカラーデータを集めて１ドツト当たり４ビツトのカラ
ーデータを得て、バッファＲＡＭ８４のデータ入力ＤＩ
に与える。一方、アトリビュートレジスタ７２からのカ
ラーパレットデータ（３ビツト）および優先順位データ
（２ビツト）もこのバッファＲＡＭ８４に与えられるた
め、結局、バッファＲＡＭ８４は上述のように１ドツト
当たり９ビツトのデータを記憶する。

バッファＲＡＭアドレス回路９０はＨ位置演算回路６４
からのＨアドレスの絶対値データＨＡおよびＨ位置レジ
スタ６６からのＨ位置データＨＰを受ける。そして、表
示期間中、バッファＲＡＭアドレス回路９０はバッファ
ＲＡＭ８４のアドレスを“０−２５５°°までインクリ
メントして、このアドレスをバッファＲＡＭ８４に与え
る。したがって、バッファＲＡＭ８４からは、ドツト順
次に、カラーデータ等が読み出される。また、バッファ
ＲＡＭ８４へのデータの書込を行うとき、バッファＲＡ
Ｍアドレス回路９０は、絶対値データＨＡを基準にして
バッファＲＡＭ８４の書込アドレスを作成する。ただし
、バッファＲＡＭ８４の読出または書込はバッファＲＡ
Ｍ制御回路９２によって制御される。すなわち、バッフ
ァＲＡＭ制御回路９２はベクトルＲＡＭアドレス回路５
８（第６Ｂ図）からの信号／Ｎ０ＮＯＢＪを受け、この
信号／Ｎ０ＮＯＢＪに応答してバッファＲＡＭ８４への
データの書込を禁止し、またカラーデータが「透明」を
示すとき、同様に、バッファＲＡＭ８４へのデータの書
込が禁止される。

ここで、上述の各回路について、第８図−第２１図を参
照して、さらに詳細に説明する。

詳細回路 ＯＡＭアドレス回路４２ 第８図に示すＯＡＭアドレス回路４２は８ビツトのアド
レスカウンタ（Ｈｉ）９４および２ビツトのアドレスカ
ウンタ（Ｌｏ）９６を含む。アドレスカウンタ９４のア
ドレス入力Ａ２−Ａ３およびＡ９が、ＯＡＭアドレスレ
ジスタ３６のアドレスラッチ（Ｌｏ）３６ａおよびアド
レスラッチ（Ｈｉ）３６ｂから与えられ、アドレスカウ
ンタ９６のアドレス人力Ａ１はアドレスラッチ３６ａか
ら与えられる。アドレスＡｌはオブジェクトの２ワード
のどちかを指定するアドレスであり、アドレスＡ２−Ａ
３は１２８個のオブジェクトの何れかを指定する。アド
レスラッチ３６ｂからのデータ出力Ｄ７がタイミング信
号発生回路３４からの信号／）ＩＩおよび／ＶＢの反転
とともにＮＡＮＤゲート９８に与えられる。したがって
、データ出力Ｄ７がＮＡＮＤゲート９８を介してアドレ
スカウンタ９４のリセット人力Ｒに印加される。したが
って、データＤ７がローレベルのときアドレスカウンタ
９４にリセットがかかり、アドレスカウンタ９４は必ず
０”からカウントを開始してインクリメントされる。こ
れによって、インレンジ判定する際に、最初に読み込ま
れたインレンジ状態にあると判定されたオブジェクトが
優先順位の最も高いオブジェクトとして処理されること
になる。

また、データＤ７がｌ“であるとき、アドレスカウンタ
９４はリセットされず、マイクロプロセサ１０（第１図
）から最後に入力されたデータがそのまま初期値データ
として設定され、その初期値データで指定されるオブジ
ェクトが最優先で処理される。

タイミング信号発生回路３４からの信号／ＨＣＯを受け
るデータセレクタ１００が、垂直ブランキング期間とそ
れ以外の期間とで異なる周波数のクロックをアドレスカ
ウンタ９４に選択的に与える。

すなわち、タイミング信号発生回路３４からの信号！Ｎ
がデータ入力としてまたタイミング信号発生回路３４か
らの信号ＨＣＯがクロックとして入力されるＤ−ＦＦ１
０２の出力がＡＮＤゲート１０４の入力に与えられ、タ
イミング信号発生回路３４からの信号ハＢがＡＮＤゲー
ト１０４に入力されるので、ＡＮＤゲート１０４からは
垂直ブランキング期間中ローレベルが出力される。この
ローレベルの信号によってデータセレクタ１００がアド
レスカウンタ９４のクロックを、タイミング信号発生回
路３４からの信号／ＨＣＯに同期したクロックか、マイ
クロプロセサ１０からのアクセスタイミングすなわちア
ドレスデコーダ４０（第６Ａ図）からの信号ＯＡ−に同
期したクロックかを切り換える。したがって、アドレス
カウンタ９４には垂直ブランキング期間ではマイクロプ
ロセサ１ｏがアドレスカウンタ９４をアクセスするタイ
ミングに同期するクロックが与えられ、それ以外の期間
では内部タイミングに同期するクロックが与えられる。

上述のＡＮＤゲート１０４の出力は、アドレスカウンタ
９６からのキャリ信号Ｃとともに、ＯＲゲート１０８を
通してアドレスカウンタ９４のイネーブル人力Ｔとして
与えられる。

Ｄ−ＦＦＩＩＯのデータ入力としてタイミング信号発生
回路３４らの信号ＶＢＨが与えられ、そのクロック入力
としてタイミング信号発生回路３４からの信号ＨＣＯが
与えられる。信号ＶＢＨはまたＤ−ＦＦＩＩＯの出力と
ともにＡＮＤゲート１１２に与えられる。したがって、
ＡＮＤゲート１１２の出力は信号ＨＣＯのタイミングで
ハイレベルとなり、アドレスデコーダ４０からの信号Ｏ
Ａ目およびＯＡ礼とともに、ＮＯＲゲート１１４を通し
てＤ−ＦＦ１１６および１１８のデータ入力に印加され
る。Ｄ−ＦＦ１１６のクロックとしてはタイミング信号
発生回路３４からの信号７１０Ｍが与えられ、Ｄ−ＦＦ
１１Ｂのクロックとしてはタイミング信号発生回路３４
からの信号１０Ｍが与えられる。これらＤ−ＦＦ１１６
および１１８の出力が、ＮＯＲゲート１１４の出力とと
もに、ＮＯＲゲート１２０の入力に与えられる。したが
って、ＮＯＲゲート１２０からは、マイクロプロセサ１
０がＯＡＭ３Ｂのアドレスを設定するときにデータバス
にアドレスに相当する数値が出力されるが、この数値デ
ータをアドレスカウンタ９４にロードするタイミング信
号へりがアドレスカウンタ９４に与えられる。

アドレス選択回路４４．ＯＡＭ制御回路４８およびＯＡ
Ｍ３Ｂ 第９図に示すアドレス選択回路４４は、ＯＡＭアドレス
回路４２のアドレスカウンタ（Ｈｉ）９４からのアドレ
スＡ２−Ａ３またはベクトルＲＡＭ４６からのアドレス
Ａ２−Ａ３を選択してＯＡＭ３Ｂの主ＯＡＭ　１２４に
与える。すなわち、タイミング信号発生回路３４からの
信号／ＶＢおよび／ＩＮがＮＯＲゲート１２６を介して
データセレクタ１２２に与えられ、したがって、データ
セレクタ１２２は垂直ブランキング期間中、ＯＡＭアド
レス回路４２からのアドレスＡ２−Ａ３を主ＯＡＭ１２
４に与える。同じようにして、データセレクタ１２８は
、タイミング信号発生回路３４からの信号／ＶＢに応答
してＯＡＭアドレス回路４２のアドレスカウンタ（Ｈｉ
）９４およびアドレスカウンタ（Ｌｏ）９６からのアド
レスＡＯ−Ａ４またはベクトルＲＡＭ４６からのアドレ
スＡＯ−Ａ４を選択してＯＡＭ３Ｂの補助ＯＡＭ１３０
に与える。また、データセレクタ１３２はＯＡＭアドレ
ス回路４２のアドレスカウンタ９６からのアドレスＡＩ
またはＡＮＤゲート１３４の出力をタイミング信号発生
回路３４からの信号／ＶＢに応答して選択する。ＡＮＤ
ゲート１３４の２人力にはタイミング信号発生回路３４
からの信号ＨＣＯおよび／ＩＮが与えられる。したがっ
て、垂直ブランキング期間中にはマイクロプロセサ１０
から出力されるデータを用いてＯＡＭ３Ｂに書き込むが
、それ以外の期間では内部クロックによって上位および
下位オブジェクトデータＤＯＨおよびＤＯＬが主ＯＡＭ
１２４すなわちＯＡＭ３Ｂから読み出されて出力される
。

ＯＡＭ３Ｂにおいて主ＯＡＭ１２４と補助ＯＡＭ１３０
とに分けたのは、マイクロプロセサ１０のデータバスは
８ビツトであり、他方ＯＡＭ３８に記憶されるオブジェ
クトデータは前述のように３４ビツトであるからである
。すなわち、第７図に示すように、８ピントのデータを
４回生ＯＡＭ１２４に記憶し、残った２ビツト（＝３４
−３２）を４つ纏めて８ピントデータとして構成し、そ
れを補助ＯＡＭ１３０に記憶する。したがって、補助Ｏ
ＡＭ　１３０には９ビツトのＨ位置データの最上位ピン
トと１ピントのサイズ選択データとが記憶される。

ＯＡＭ制御回路４８はそれぞれ８ビツトのデータラッチ
１３６および１３８を含み、このデータラッチ１３６お
よび１３８がマイクロプロセサ１０からのオブジェクト
データのＯＡＭ３Ｂへの書込に利用される。すなわち、
データラッチ１３６の入力としてはデータバスのデータ
Ｄｏ−０７が与えられ、データラッチ１３８の入力とし
てはデータラッチ１３６の出力が与えられる。データラ
ッチ１３６および１３Ｂのラッチ信号としては、アドレ
スデコーダ４０（第６Ａ図）から出力される信号／ＰＡ
ＷおよびＮＡＮＤゲート１４０の出力が与えられる。Ｎ
ＡＮＤゲート１４０はＯＡＭアドレス回路４２からのア
ドレスＡＯおよびアドレスデコーダ４０からの信号１０
０−を受ける。アドレスＡＯはインバータ１４４によっ
て反転されてＮＡＮＤゲート１４２の入力として与えら
れ、このＮＡＮＤゲート１４２はさらに上述の信号１０
０−を受ける。したがって、信号７０叶に応答して、ア
ドレスＡＯがローレベルのときデータラッチ１３８にデ
ータがラッチされ、アドレスＡＯがハイレベルのときＮ
ＡＮＤゲート１４２から主ＯＡＭ１２４に書込信号が与
えられ、データラッチ１３６および１３８にラッチされ
ている上位および下位オブジェクトデータＤＩＨおよび
ＤＩＬが主ＯＡＭＩ２４に書き込まれる。

また、補助ＯＡＭ１３０は１６ビツトではないので、１
回の動作でデータの書込が終了する。したがって、信号
１０叶が補助ＯＡＭ１３０の書込信号として与えられ、
データラッチ１３８にラッチされているオブジェクトデ
ータが書き込まれる。

なお、ＯＡＭ制御回路４８は２つのＮＯＲゲート１４６
および１４８を含み、ＮＯＲゲート１４６にはＯＡＭア
ドレス回路４２からのアドレスＡ９がインバータ１５０
によって反転されて与えられるとともに、タイミング信
号発生回路３４からの信号／ＶＢが与えられる。また、
ＮＯＲゲート１４８には上述のアドレスＡ９および信号
／ＶＢがそのまま与えられる。したがって、垂直ブラン
キング期間中において、アドレスＡ９がハイレベルのと
きにはＮＯＲゲート１４Ｂからイネーブル信号が補助Ｏ
ＡＭ１３０に与えられ、ローレベルのときはＮＯＲゲー
ト１４６からイネーブル信号が主ＯＡＭ　１２４に与え
られる。そして、主ＯＡＭ　１２４から読み出された上
位のオブジェクトデータＤＯＨはＶ位置レジスタ６８．
アトリビュートレジスタ７０およびネームレジスタ７２
にロードされ、下位のオブジェクトデータＤＯＬはＨ位
置レジスタ６６およびネームレジスタ７２にロードされ
る。

また、前述のように補助ＯＡＭ　１３０にはオブジェク
トデータの特定のデータが４つのオブジェクトをｍ４め
にして記憶されるので、データセレクタ１５０および１
５２によって、主ＯＡＭ１２４の３２ビツトのオブジェ
クトデータに附属する２ビツトをそれと同じタイミング
でＨ位置レジスタ６６およびアトリビュートレジスタ７
０にロードする。

ベクトルＲＡＭアドレス回路５８およびベクトルＡＭ４
６ 第１Ｏ図に示すベクトルＲＡＭアドレス回路５８は５ビ
ツトの可逆カウンタないしＵ／Ｄカウンタ１５４を含み
、このＵ／Ｄカウンタ１５４のカウントデータがベクト
ルＲＡＭ４６のアドレスＡＯ−Ａ４に与えられる。タイ
ミング信号発生回路３４からの信号ＩＮがＤ−ＦＦ１５
６のデータ入力に与えられ、このＤ−ＦＦ１５６の出力
がＤ−ＦＦ１５８のデータ入力に与えられる。Ｄ−ＦＦ
Ｉ５６および１５８のクロック入力としてはタイミング
信号発生回路３４からの信号ＨＣＯおよび５Ｍが与えら
れる。Ｄ−ＦＦ　１５　Ｂの出力は信号ＨＣＯとともに
ＮＡＮＤゲート１６０の入力として与えられ、このＮＡ
ＮＤゲート１６０の出力がＮＡＮＤゲート１６２の出力
とともにＮＯＲゲート１６４の２人力として与えられる
。なお、ＮＡＮＤゲート１６２の２人力にはタイミング
信号発生回路３４からの信号へＢおよび／）ＩｃＯが与
えられる。そして、ＮＯＲゲート１６４の出力が上述の
Ｕ／Ｄカウンタ１５４のカウント入力すなわちクロック
として与えられる。したがって、Ｕ／Ｄカウンタ１５４
のクロックはタイミング信号発生回路３４からの信号１
（Ｃｏによって決まる。

また、タイミング信号発生回路３４からの信号／ＬＢが
インバータ１６６を通してＵ／Ｄカウンタ１５４のアッ
プカウントまたはダウンカウントを切り換えるための入
力Ｕ／Ｄとして与えられる。

したがって、信号へＢがハイレベルのときＵ／Ｄカウン
タ１５４はアップカウンタとして、また信号へＢがロー
レベルのときＵ／Ｄカウンタ１５４はダウンカウンタと
してそれぞれ構成される。

さらに、タイミング信号発生回路３４からの信号５Ｍお
よびＨＣＯがＮＡＮＤゲート１６８の入力に与えられ、
このＮＡＮＤゲート１６８の出力が、インレンジ判定回
路５６からの信号／ＩＮＲＡＮＧＥとともにＮＡＮＤゲ
ート１７０に与えられる。この信号／ＩＮＲＡＮＧＥが
Ｄ−ＦＦ１７２のデータ入力に与えられ、上述のＮＡＮ
Ｄゲート１６８の出力がこのＤ−ＦＦ１７２のクロック
として与えられる。ＤＦＦ１７２の出力がデータセレク
タ１７４の１人力として与えられ、データセレクタ１７
４の切換入力としては前述の信号／ＬＢが与えられる。

ＮＡＮＤゲート１７０の出力がＲ３−ＦＦ１７６のセッ
ト人力／Ｓとして与えられ、リセット入力／Ｒとしては
タイミング信号発生回路３４からの信号／旧が印加され
る。このＲ３−ＦＦ１７６の出力がＡＮＤゲート１７Ｂ
の入力となる。このＡＮＤゲート１７８の他の入力とし
てはＯＲゲート１８０を経たタイミング信号発生回路３
４からの信号／Ｉ（ＢＨまたはしおよびＤ−ＦＦ１Ｂ２
の出力が与えられる。

そのため、インレンジ検出すべき期間において信号／Ｌ
Ｂがハイレベルになると、Ｕ／Ｄカウンタ１５４がアッ
プカウント動作に切り換えられる。

そして、インレンジ状態を示す信号／ＩＮＲＡＮＧＥが
ローレベルになる都度、Ｄ−ＦＦ１７２からイネーブル
信号が与えられるので、Ｕ／Ｄカウンタ１５４はＮＯＲ
ゲート１６４からのクロックをアップカウントする。Ｕ
／Ｄカウンタ１５４のカウント値が書込アドレスとして
ベクトルＲＡＭ４６に与えられる。また、Ｕ／Ｄカウン
タ１５４がアップカウント動作して、インレンジ検出さ
れたオブジェクトが１ラインで表示可能な“３２゛′に
達すると、ＡＮＤゲート１８６およびＤ−ＦＦ１Ｂ８に
よって信号ＩＮＲＡＮＧＥ　ＦＵＬＬが発生される。こ
の信号ＩＮＲＡＮＧＥ　ＦＵＬＬに応答して、インレン
ジ判定回路５６が不能動化される。一方、信号へＢがロ
ーレベルになると、Ｕ／Ｄカウンタ１５４がダウンカウ
ント動作に切り換えられ、サイズカウンタ制御回路６２
からの信号りが与えられる都度ダウンカウント動作する
。Ｕ／Ｄカウンタ１５４のカウント値がインレンジ検出
されたオブジェクトを読み出し出すために、読出アドレ
スとしてベクトルＲＡＭ４６に与えられる。そして、す
べてのオブジェクトが読み出されると、Ｕ／Ｄカウンタ
１５４のカウント値が“°０゛となり、キャリ信号がＤ
−ＦＦ１８２に与えられるので、Ｕ／Ｄカウンタ１５４
が不能動化される。

インレンジ判定回路５６でインレンジ判定動作を開始す
ると、タイミング信号発生回路３４からの信号／旧がＵ
／Ｄカウンタ１５４のリセット入力に与えられるととも
に、この信号／旧はＲ３ＦＦ１７６のリセット入力とし
ても与えられる。

そして、その後インレンジ状態にあるオブジェクトが１
つも検出されなければ、Ｒ３−ＦＦ　１７６の出力はロ
ーレベルのままであり、この信号がＤＦＦ１９０オブジ
ェクト１９２を経てタイミング信号発生回路３４からの
信号ＨＣＯに応答して、前述の信号／Ｎ０ＮＯＢＪとし
て出力される。この信号／Ｎ０ＮＯＢＪはバッファＲＡ
Ｍ制御回路９２（第６Ｃ図）に与えられる。

第１１図に示すレジスタ制御回路７４はＮＯＲゲート１
９４ならびにＮＡＮＤゲート１９６および１９８を含む
。ＮＯＲゲー）１９４の入力にはサイズカウンタ制御回
路６２（第６Ｂ図）からの信号Ｃとタイミング信号発生
回路３４からの信号ＶＢおよびＩＮが与えられる。ＮＡ
ＮＤゲート１９６の入力にはＮＯＲゲート１９４の出力
とともに、タイミング信号発生回路３４からの信号１５
ＭおよびＨＣＯが与えられ、ＮＡＮＤゲート１９８の入
力にはサイズカウンタ制御回路６２（第６Ｂ図）からの
信号りとタイミング信号発生回路３４からの信号５Ｍお
よびＩＩｃｏが与えられる。

Ｈ位置演算回路６４は８ビツトのフルアダー２００を含
み、その一方入力ＡＯ−Ａ７にはイクスクルーシブＯＲ
ゲート２０２の出力が与えられ、他方人力Ｂ５−８５と
してＡＮＤゲート２０４の出力が与えられる。なお、残
余の他方入力としてはアース電位すなわち“′０”°が
与えられる。Ｈ位置レジスタ６６の第１Ｈ位置レジスタ
６６ａからのＨ位置データＤＯ−Ｄ７がＡＮＤゲート２
０６からのキャリ信号人力ＣＩＮとともにイクスクルー
シブＯＲゲート２０２の入力に与えられる。したがって
、キャリ信号人力ＣＩＮがハイレベルのとき、データＤ
ｏ−Ｄ７がイクスクルーシブＯＲゲート２０２によって
反転されて、フルアダー２００の上述の一方入力ＡＯ−
Ａ７として与えられる。

なお、ＡＮＤゲート２０６にはＨ位置レジスタ６６含ま
れる第２Ｈ位置レジスタ６６ａからのデータＤ８および
ＯＲゲート２０８の出力が与えられる。このデータＤ８
が“ｌ”°のときオブジェクトの水平（Ｈ）位置は第１
２図に示すように負（マイナス）領域にあり、データＤ
８が“０”のときオブジェクトのＨ位置は第１２図に示
すように正（プラス）領域にある。すなわち、モニタ２
２（第１図）の実際の表示画面は、第１２図に示す原点
（０，Ｏ）から図面上右半分の部分であり、この表示画
面内では、水平位置は“Ｏ−２５５”すなわち“０ＯＯ
Ｈ−ＯＦＦＨ’”である。ところが、この実施例では、
オブジェクトの左端が表示画面から外れていてもオブジ
ェクトの表示画面内の部分が画面の左端からスムースに
画面上に現れるようにするために、表示画面の範囲外に
おいても第１２図の左半分に示すような仮想的な画面を
想定し、その範囲内でも水平位置を設定できるようにし
ている。そして、この表示範囲外においては、水平位置
は“２５６−５１１°“すなわち“１００Ｈ−ＩＦＦＨ
”として表現される。そして、インレンジ判定期間中に
おいて、Ｈ位置データＤ８が“０”であれば、データＤ
Ｏ−Ｄ７が直接フルアダー２００の入力ＡＯ−Ａ７とし
て与えられ、そのとき人力Ｂ５−８５はインレンジ判定
期間中であることを表すタイミング信号発生回路３４か
らの信号ＩＮによってローレベルに固定される。

したがって、フルアダー２００の出力は“Ｄ。

Ｄ７＋０°′となり、データＤＯ−Ｄ７がそのまま出力
される。また、Ｈ位置データＤ８が°“１パであれば、
データＤｏ−Ｄ７がイクスクルーシブＯＲゲート２０２
によって反転されてフルアダー２００の入力ＡＯ−Ａ７
として与えられ、そのとき人力Ｂ５−８５は上述の信号
ＩＮによってローレベルに固定される。したがって、フ
ルアダー２００の出力は“”１＋／　（Ｄｏ−Ｄ’？）
”となる。

そして、それ以外の場合、ＯＲゲート２０８を介して与
えられるタイミング信号発生回路３４からの信号ＨＣＯ
がハイレベルのとき、Ｈ位置データＤ８の“０′′また
は１′′に依存してフルアダー２００から“Ｄｏ−Ｄ”
？−）−０°”または“Ｄｏ−Ｄ７　＋　１　”がサイ
ズカウンタ６０（第６Ｂ図）の初期値としてロードされ
る。信号ＨＣＯがローレベルのとき、Ｈ位置データＤｏ
−Ｄ７がそのままフルアダー２００の入力ＡＯ−Ａ７に
与えられ、フルアダー２００の人力Ｂ５−８５としては
サイズカウンタ６０からのデータ５ＣＯ−３Ｃ２が与え
られるので、その両者の加算結果がフルアダー２００か
ら出力される。

このようにして、Ｈ位置演算回路６４においてＨ位置デ
ータをその絶対値に変換する理由は、第１２図に示され
るオブジェクトのように、モニタの表示画面からはみ出
した部分を除いて、オブジェクトがモニタ画面の左端か
ら表示されるようにするためである。

なお、■位置演算回路７６は８ビツトのフルアダー２１
０を含み、その一方入力ＡＯ−Ａ７には■位置レジスタ
６８からの■位置データＤ８−Ｄ１５がインバータ２１
２によって反転されて与えられ、他方人力ＢＯ−８７に
はタイミング信号発生回路３４からの信号ＶＤＯ−Ｖｌ
）７が印加される。そして、フルアダー２１０の加算結
果が、オブジェクトの垂直（Ｖ）位置データとして、Ａ
ＮＤゲート加算器制御回路７８およびインレンジ判定回
路５６（第６Ｂ図）に与えられる。

６ 第１３図に示すサイズレジスタ５０はアドレスデコーダ
４０（第６Ａ図）からの信号ＳＺ−をロード信号として
受ける第１．第２および第３サイズレジスタ５０ａ、５
０ｂおよび５０ｃを含み、これら第１．第２および第３
サイズレジスタ５０ａ、５０ｂおよび５０ｃにはデータ
バスを介してマイクロプロセサ１０（第１図）からのデ
ータＤＯ−０７が与えられる。インクレースレジスタ５
４はアドレスデコーダ４０（第６Ａ図）からの信号ＩＺ
−をロード信号として受ける第１および第１インクレー
スレジスタ５４ａおよび５４ｂを含み、これら第１およ
び第２インクレースレジスタ５４ａおよび５４ｂにはデ
ータバスを介してマイクロプロセサ１０（第１図）から
のデータＤＯ−Ｄ７が与えられる。第１サイズレジスタ
５０ａはオブジェクトメモリ領域のアドレスデータＢＡ
ＳＥをロードし、第２サイズレジスタ５０ｂはデータＳ
ＥＬをロードし、そして第３サイズレジスタ５０ｃはサ
イズデータ５ＩＺＥをロードする。第１インクレースレ
ジスタ５４ａは奇数フィールドと偶数フィールドとで異
なる表示を行うかまたは同じ表示を行うかを設定するイ
ンクレースデータをロードし、第２インクレースレジス
ク５４ｂはデータＯＢＪ　Ｖ　ＳＥＬをロードする。

第１および第２サイズレジスタ５０ａおよび５０ｂにロ
ードされるデータＢＡＳＥおよびＳＥＬは、前述のよう
に１つのＳＲＡＭからなるビデオデータメモリ１６（第
１図）の背景パターン記憶領域１６ａおよびキャラクタ
データ記憶領域１６ｂを任意に設定するためのビデオデ
ータメモリＩ６のアドレスを指定する。すなわち、第１
４図および第１５図に示すようにビデオデータメモリ１
６は６４にバイト（ワード）の記憶容量を有し、そのう
ち特定の４にバイト領域１６ＡがデータＤｏ−Ｄ２によ
って表されるデータＲＡＳＨによって指定される。また
、それぞれが４にバイトである別の領域１６Ｂ１．１６
Ｂ２．１６Ｂ３または１６Ｂ４がデータＤ３およびＤ４
によって表されるデータＳＥＬで指定される。このデー
タＢＡＳＥおよびＳＥＬを適宜組み合わせることによっ
て、データＳＥＬの２ビツトを変更するだけで、オブジ
ェクトの種類を変更できる。すなわち、ゲームの成る場
面で必要なオブジェクトのキャラクタデータを特定領域
１６Ａおよび別の領域１６Ｂｌ−１６８４の何れかに記
憶していて、他の場面で必要なオブジェクトのキャラク
タデータを領域１６Ｂ１−１６８４の他の１つに記憶し
ておくようにすれば、そのオブジェクトが必要なときに
はデータＳＥＬの２ビツトを変更して領域１６Ｂ１−１
６８４の他の１つを指定するだけで、ゲームの各場面毎
に簡単にオブジェクトの種類を変更することができる。

また、第３サイズレジスタ５０ｃからの３ビツトのサイ
ズデータＤ５−Ｄ７は、サイズデコーダ５２に入力され
る。このサイズデコーダ５２は、アトリビュートレジス
タ７０に含まれる第１アトリビユートレジスタ７０ａ（
第１１図）からの１ビツトのサイズ選択データ５ＩＺＥ
ＳＥＬとともにサイズデータＤ５−Ｄ７をデコーダして
ＮＯＲゲート５２ａ、５２ｂ、５２ｃまたは５２ｄから
、サイズ指定信号Ｓ８．　Ｓ１６．　Ｓ３２またはＳ６
４を出力する。すなわち、サイズ指定信号Ｓ８がＮＯＲ
ゲート５２ａから出力されたとき水平×垂直＝８×８ド
ツトの（１つの単位キャラクタからなる）オブジェクト
が選択され、サイズ指定信号Ｓ１６がＮＯＲゲート５２
ｂから出力されたとき水平×垂直＝１６Ｘ１６ドツトの
（４つの単位キャラクタからなる）オブジェクトが選択
され、サイズ指定信号Ｓ３２がＮＯＲゲー）５２ｃから
出力されたとき水平×垂直＝３２Ｘ３２ドツトの（１６
の単位キャラクタからなる）オブジェクトが選択され、
サイズ指定信号Ｓ６４がＮＯＲゲー）５２ｄから出力さ
れたとき水平×垂直＝６４Ｘ６４ドツトの（６４の単位
キャラクタからなる）オブジェクトが選択される。

これらサイズ指定信号Ｓ８．Ｓ１６．Ｓ３２またはＳ６
４はサイズカウンタ制御回路６２およびアドレス加算器
制御回路７８に、信号１０ＢＪ８，１０ＢＪ１６．１０
ＢＪ３２または１０ＢＪ６４として与えられる。また、
サイズ指定信号Ｓ８および５１６は、インレンジ判定回
路５６に含まれるデータセレクタ２１４に与えられ、サ
イズ指定信号Ｓ３２およびＳ６４はデータセレクタ２１
６に与えられる。データセレクタ２１８の一方入力とし
ては、さらにサイズ指定信号Ｓ６４が与えられ、このデ
ータセレクタ２１８の他方入力は“１“に固定される。

これらデータセレクタ２１４２１６および２１８にはイ
ンクレースレジスタ５４に含まれる第２インクレースレ
ジスタ５４ｂからのインタレースデータが選択信号とし
て与えられる。そして、インクレース時とノンインクレ
ース時では、オブジェクトサイズが変化する。たとえば
、インクレース時にドツト密度を上げるとオブジェクト
サイズは小さくなるので、それに応してサイズデコーダ
５２からのサイズ指定信号に基づくインレンジ判定の基
準となるサイズを変更する必要がある。このようなサイ
ズの違いに応じたインレンジ判定動作を実行するために
、データセレクタ２１４−２１８が利用される。

データセレクタ２１４の出力はインバータ２２０によっ
て反転され、ＯＲゲート２２２を通してＡＮＤゲート２
２４の一方入力に与えられる。ＯＲゲート２２４の他の
入力としては、ＡＮＤゲート２２６の出力が与えられる
。このＡＮＤゲート２２６の２人力として、インクレー
スレジスタ５４からのインクレース指定信号およびイン
バータ２２８を経たＮＯＲゲート５２ａからのサイズ指
定信号Ｓ８が与えられる。そして、ＡＮＤゲート２２４
の他方入力には■位置演算回路７６からのＶ位置データ
Ｄ３が与えられる。

データセレクタ２１６および２１８の出力はＡＮＤゲー
ト２３０の２人力として与えられ、ＡＮＤゲート２３０
の残余の入力には■位置演算回路７６からの■位置デー
タＤ４が与えられる。データセレクタ２１８の出力は、
■位置演算回路７６からの■位置データＤ５とともに、
ＡＮＤゲート２３２に与えられる。また、上述のＡＮＤ
ゲート２２６の出力が■位置演算回路７６からの■位置
データＤ２とともに、ＡＮＤゲート２３４に与えられる
。これらＡＮＤゲート２２４，２３０，２３２および２
３４の出力が、■位置演算回路７６からの■位置データ
Ｄ６およびＤ７とともに、反転されて、ＮＡＮＤゲート
２３６の入力として与えられる。

ＮＡＮＤゲート２３６の入力にはさらにＮＯＲゲート２
３８の出力が与えられる。このＮＯＲゲート２３８の入
力には、Ｈ位置レジスタ６６からのＨ位置データＤ８お
よびＮＡＮＤゲート２４０の出力が反転されて与えられ
る。ＮＡＮＤゲート２４０は、その入力として、ＮＡＮ
Ｄゲート２４１．２４２および２４４の出力とともに、
Ｈ位置レジスタ６６からのＨ位置データＤ６およびＤ７
の反転を受ける。ＮＡＮＤゲート２４１の２人力はサイ
ズ指定信号Ｓ８を受けるインバータ２２８の出力および
Ｈ位置レジスタ６６からのＨ位置データＤ３であり、Ｎ
ＡＮＤ２４２の３人力はＨ位置レジスタ６６からのＨ位
置データＤ４ならびにサイズ指定信号Ｓ１６およびＳ３
２であり、そしてＮＡＮＤ２４４の２人力はＨ位置レジ
スタ６６がらのＨ位置データＤ５およびサイズ指定信号
Ｓ６４である。

上述のＮＯＲゲート２３８の出力が水平（Ｈ）方向にイ
ンレンジ状態にあるか否かを表す信号となる。また、Ａ
ＮＤゲート２２４，２３０，２３２および２３４がＶ位
置演算回路７６からのデータＤ５およびＤ７垂直（Ｖ）
方向にインレンジ状態にあるか否かを表す信号となる。

そして、前述のＮＡＮＤゲート２３６の人力には、□上
述のＮＯＲゲート２３８ならびにＡＮＤゲート２２４，
２３０，２３２および２３４の出力の他に、さらに、タ
イミング信号発生回路３４からの信号ＩＮをそのデータ
入力に受けかつ信号ＨＣＯをそのクロックとして受ける
Ｄ−ＦＦ２４６の出力およびベクトルＲＡＭアドレス回
路５８からの信号ＩＮＲＡＮＧＥ　ＦＵＬＬが与えられ
る。したがって、ＮＡＮＤゲート２３６からは、信号Ｉ
Ｎがありかつ信号ＩＮＲＡＮＧＥ　ＦＵＬＬがないとき
、判定対象となっているオブジェクトが水平および垂直
方向ともにインレンジ状態にあるとき、そのことを表す
信号／ＩＮＲＡＮＧＥを出力する。

サイズカウンタ　開回路６２およびサイズカウンタ６０ 第１６図に示すサイズカウンタ制御回路６２はインレン
ジ判定回路５６すなわちサイズデコーダ５２のＮＯＲゲ
ート５２ａ、５２ｂ、５２ｃまたは５２ｄからのオブジ
ェクトサイズ信号１０ＢＪ８．１０ＢＪ１６，１０ＢＪ
３２または１０ＢＪ６４を受けるデータラッチ２４８を
含む。

また、Ｈ位置レジスタ６６からのＨ位置データＤ８がＡ
ＮＤゲート２５０，２５２および２５４の各一方入力に
与えられ、これらＡＮＤゲート２５０．２５２および２
５４の他方入力としては、Ｈ位置演算回路６４からの絶
対値データＨＡのＤ３、Ｄ４およびＤ５がそれぞれ与え
られる。ＡＮＤゲート２５０，２５２および２５４の出
力がサイズカウンタ６０の初期値として与えられる。Ｈ
位置レジスタ６６のＨ位置データが正（プラス）のとき
、対象オブジェクトのスタート位置はモニタ２２（第１
図）の画面内のどこかであるから、Ｈ位置データＤ８と
しては必ず“０”が入力される。したがって、ＡＮＤゲ
ート２５０−２５４の出力はともにローレベルとなり、
サイズカウンタ６０に設定される初期値データは“０°
゛となる。

一方、Ｈ位置レジスタ６６のＨ位置データが負（マイナ
ス）のとき、Ｈ位置データＤ８としては必ず°“１′′
が入力される。たとえば、■１位置データがパ−８°“
であるとき、その絶対値ＨＡは°“８″となり、パイナ
リデーダ”１０００”として表現される。したがって、
絶対値ＨＡのＤ３がハイレベルとなり、ＡＮＤゲート２
５０からの出力もハイレベルとなり、サイズカウンタ６
０には°“１°”が初期値として設定される。そして、
負方向へのずれが大きい程その絶対値ＨＡすなわちサイ
ズカウンタ６０に設定される初期値も大きくなる。

このサイズカウンタ６０のクロックとしてはタイミング
信号発生回路３４からの信号／ＨＣＯが与えられ、した
がって、サイズカウンタ６０は、上述のようにして設定
された初期値を信号／ＨＣＯ毎にインクリメントする。

なお、サイズカウンタ６０のリセット入力としては、タ
イミング信号発生回路３４からの信号／ＩＮが与えられ
るので、サイズカウンタ６０はインレンジ判定回路５６
におけるインレンジ判定期間中にはカウント動作しない
。

そして、サイズカウンタ６０の出力データＳＣは前述の
ようにアドレス加算器制御回路７８に与えられるととも
に、ＡＮＤゲート２５６．２５８および２６０の一方入
力として与えられる。ＡＮＤゲート２５６．２５８およ
び２６０の他方入力にはデータラッチ２４８にラッチさ
れている信号１０ＢＪ１６．１０ＢＪ３２および１０Ｂ
Ｊ６４が与えられる。そして、ＡＮＤゲート２５６，２
５８および２６０の出力は、データラッチ２４８にラッ
チされている信号１０ＢＪ８とともに、ＮＯＲゲート２
６２に与えられる。このＮＯＲゲート２６２の入力には
、さらにＤ−ＦＦ２６４および２６６の出力が与えられ
、Ｄ−ＦＦ２６４の入力にはＡＮＤゲート２６８の出力
がまたＤ−ＦＦ２６６の入力にはタイミング信号発生回
路３４からの信号ＨＢ）Ｉがそれぞれ与えられる。ＡＮ
Ｄゲート２６８は、Ｈ位置演算回路６４からのデータＤ
３−Ｄ７およびインバータ２７０によって反転されたＨ
位置レジスタ６６からのＨ位置データＤ８を受ける。Ｄ
−ＦＦ２６４および２６６のクロックとしては、データ
セレクタ２４８のラッチ信号と同じ、タイミング信号発
生回路３４からの信号／ＨＣＯが与えられる。ＯＲゲー
ト２６２の出力はＤ−ＦＦ２７２のデータ入力として与
えられるとともに、信号Ｃとしてレジスタ制御回路７４
に与えられる。Ｄ−ＦＦ２７２のクロックにはタイミン
グ信号発生回路３４からの信号ＨＣＯが与えられる。

アドレス加算器制御回路７８ 第１７図に示すアドレス加算器制御回路７８はインレン
ジ判定回路５６すなわちサイズデコーダ５２のＮＯＲゲ
ート５２ａ、５２ｂ、５２ｃまたは５２ｄからのオブジ
ェクトサイズ信号１０ＢＪ８，１０ＢＪ１６および１０
ＢＪ３２を受けるＤ−ＦＦｓ２７４を含む。Ｄ−ＦＦｓ
２７４のクロックにはタイミング信号発生回路３４から
の信号ＨＣＯが与えられる。

Ｄ−ＦＦｓ２７４からの信号１０ＢＪ８はＡＮＤゲート
２７６．２７８，２８０，２８２，２８４および２８６
の各入力に与えられる。Ｄ−ＦＦｓ２７４からの信号１
０ＢＪ１６はＡＮＤゲート２７８，２８０．２８４およ
び２８６の各入力に与えられる。

Ｄ−ＦＦｓ２７４からの信号１０ＢＪ３２はＡＮＤゲー
ト２８０および２８６の各入力に与えられる。ＡＮＤゲ
ート２７６．２７８および２８ｏの残余の入力としては
、アトリビュートレジスタ７ｏがらのデータＨ−ＦＬＩ
Ｐが与えられ、ＡＮＤゲート２８２２８４および２８６
の残余の入力としては、アトリビュートレジスタ７０か
らのデータシーＦＬＩＰが与えられる。そして、アトリ
ビュートレジスタ７０からのデータＶ−ＦＬＩＰはさら
に、イクスクルーシプＯＲゲート２８８，２９０および
２９２の各−方入力として与えられる。上述のＡＮＤゲ
ート２７６．２７８および２８０の出力は、それぞれ、
サイズカウンタ６０からのデータ５ＣＯ−３Ｃ２のそれ
ぞれとともに、イクスクルーシブＯＲゲート２９４．２
９６および２９８の入力に与えられる。ＡＮＤゲート２
８２．２８４および２８６の出力はそれぞれイクスクル
ーシブＯＲゲート３゜Ｏ，３０２および３０４の一方入
力に与えられる。イクスクルーシブＯＲゲート２．８８
，２９０゜２９２．３００，３０２および３０４の各他
方入力には６ビツトのデータセレクタ３０６の出力が与
えられる。

このデータセレクタ３０６にはタイミング信号発生回路
３４からの信号ＦＩＥＬＤが与えられるとともに、■位
置演算回路７６からの■位置と走査ライン番号との差を
示すデータＤＯ−Ｄ５を受けるＤ−ＦＦ３０８の出力が
与えられる。Ｄ−ＦＦ３０８のクロックとしてタイミン
グ信号発生回路３４からの信号／　＋１　ＣＯが与えら
れ、このＤ−ＦＦ３０８からのデータＤｏ−Ｄ４がデー
タセレクタ３０６の一方入力に与えられ、Ｄ＝ＦＦ３０
ＢからのデータＤｏ−Ｄ５がデータセレクタ３０６の他
方入力に与えられる。データセレクタ３０６はインクレ
ースレジスタ５４からのデータＯＢＪ　Ｖ　ＳＥＬに応
じて両人力を選択的に出力し、上述のようにイクスクル
ーシプＯＲゲート２８８，２９０，２９２．３００，３
０２および３０４に与える。

このアドレス加算器制御回路７８は主として、第１８Ａ
図−第１８Ｄ図に示すＨ反転および／または■反転を実
行する際のアドレスを変更する。

第１８Ａ図図示の場合には、データＨ−ＦＬＩＰおよび
Ｖ−ＦＬＩＰはともに°“０“′であり、Ｈ反転および
Ｖ反転は行われない。第１８Ｂ図図示の場合には、デー
タＨ−ＦＬＩＰが“１°°でありかつデータＶ−ＦＬＩ
ＰがＩＩＯ゛°であり、したがって、垂直軸３１０を中
心にＨ反転が実行されるが■反転は行われない。第１８
Ｃ図図示の場合には、データＨ−ＦＬＩＰが“０゛であ
りかつデータシーＦＬＩＰが°“１“であり、したがっ
て、Ｈ反転は行われないが、水平軸３１２を中心に■反
転が実行される。第１８Ｄ図図示の場合には、チー　タ
Ｈ−ＦＬＩＰおよびＶ−ＦＬＩＰはともニＩＩ　Ｉ　Ｉ
Ｉであり、垂直軸３１０および水平軸３１２を中心とし
たＨ反転およびＶ反転が実行される。

第１７図に戻って、オブジェクトサイズによって反転す
る距離が変化するので、ＡＮＤゲート２７６−２８６の
入力としては、上述のように、サイズデコーダ５２の出
力信号１０ＢＪ８．１０ＢＪ１６および１０ＢＪ３２が
与えられる。オブジェクトサイズが８×８の場合、信号
１０ＢＪ８がローレベルであるため、ＡＮＤゲート２７
６−２８６の出力はともにローレベルとなる。したがっ
て、この場合、イクスクルーシブＯＲゲート２９４−２
９８はサイズカウンタ６０からのサイズデータ５ＣＯ−
３ｃ２をそのまま加算アドレスＡＡ４．ＡＡ５およびＡ
Ａ６として出力するので、アドレスは反転されない。

オブジェクトサイズが１６Ｘ１６の場合、信号１０ＢＪ
Ｉ６がローレベルとなり、ＡＮＤゲート２７６および２
８２のみが能動化され、残余のＡＮＤゲート２７８，２
８０，２８４および２８６の出力はローレベルとなる。

この場合、データＨ−ＦＬＩＰが“１”°であれば、サ
イズカウンタ６０からのサイズデータＳＣＯがイクスク
ルーシプＯＲゲート２９４で反転されて加算アドレスＡ
Ａ４として出力される。オブジェクトサイズが３２Ｘ３
２の場合、信号１０ＢＪ３２がローレベルとなり、ＡＮ
Ｄゲート２７６．２７８，２８２および２８４が能動化
されかつ残余のＡＮＤゲート２８０および２８６の出力
はローレベルとなる。この場合、データＨ−ＦＬＩＰが
“′１゛°であれば、サイズカウンタ６０からのサイズ
データＳＣＯおよびＳＣＩがイクスクルーシブＯＲゲー
ト２９４および２９６で反転されて加算アドレスＡＡ４
およびＡＡ５として出力される。オブジェクトサイズが
６４Ｘ６４の場合、信号１０ＢＪ８．１０ＢＪ１６およ
び１０ＢＪ３２がハイレベルとなり、全てのＡＮＤゲー
ト２７６−２８６が能動化される。この場合、データＨ
−ＦＬＩＰが°゛１゛であれば、サイズカウンタ６０か
らのサイズデータ５ＣＯ−３Ｃ２がイクスクルーシブＯ
Ｒゲート２９４−２９８で反転されて加算アドレスＡＡ
４−ＡＡ６として出力される。

■反転の場合には、ビデオデータメモリアドレス回路８
２へのアドレス下位３ビツトの反転が水平ライン毎の反
転を意味し、上位３ビツトの反転がキャラクタ毎の反転
を意味する。この下位３ビツトはオブジェクトサイズに
関係ないので、データＶ−ＦＬＩＰの“１”または“０
′”に依存してイクスクルーシブＯＲゲート２８８　．
２９０および２９２がデータセレクタ３０６からのデー
タを反転しまたは反転しないで、ビデオデータメモリア
ドレス回路８２へのアドレスの下位３ビットＡＯ，ＡＩ
およびＡ２として出力する。また、上位３ビツトについ
ては、先のＨ反転の場合と同様にして、ＡＮＤゲート２
８１−２８６でサイズ毎の条件を設定し、その条件に応
じて、データＶ−ＦＬＩＰの“１゛または“０′°に依
存してイクスクルーシブＯＲゲート３００．３２および
３０４でデータセレクタ３０６の出力データを反転しま
たは反転しないで、アドレス加算器８０への上位３ビツ
トＡＡ８ＡＡ９およびＡＡｌｏとして出力する。

なお、アドレス加算器制御回路７８に含まれるＡＮＤゲ
ート３１４および３１６は加算アドレスＡＡ１２および
ＡＡ１３を出力するが、このアドレスＡＡ１２およびＡ
Ａ１３は第１４図および第１５図で先に説明した領域１
６８１−１６Ｂ４の何れかを指定するデータとして利用
される。

第１９図に示すアドレス加算器８０はそれぞれ４ビツト
の３つのフルアダー８０ａ、８０ｂおよび８０ｃを含み
、これらフルアダー８０ａ−８００の出力がアドレスＡ
４−Ａ１５としてビデオデータメモリアドレス回路８２
に与えられる。ビデオデータメモリアドレス回路８２の
アドレスＡＯＡ２としては先のアドレス加算器制御回路
７８からのアドレスＡＯ−Ａ２が、またアドレスＡ３と
してはタイミング信号発生回路３４からの信号１１ｃｏ
が与えられる。なお、フルアダー８０ａ−８００のそれ
ぞれにおいてどの入力ビットをアース電位に固定するか
はサイズレジスタ５０の第１サイズレジスタ５０ａ（第
１３図）のデータＲＡＳＨに依存する。そして、ビデオ
データメモリアドレス回路８２によってビデオデータメ
モリ１６のアドレスＡＯ−Ａ１５が指定され、このビデ
オデータメモリ１６からの出力データＤｏ−Ｄ１５がＨ
反転回路８６に与えられる。

Ｈ反転回路８６およびカラーデータ　出　　８８第２０
図に示すＨ反転回路８６はビデオデータメモリ１６から
の出力データＤｏ−Ｄ１５を受けるデータセレクタ３１
８を含む。データセレクタ３１８は、各々が２ビツトの
入力の一方を選択して１ビツトで出力する１６個のデー
タセレクタを有する。そして、このデータセレクタ３１
８の選択信号としてはＤ−ＦＦ３２０の出力が与えられ
る。Ｄ−ＦＦ３２０のデータ入力にはデータＨ−ＦＬＩ
Ｐが与えられ、クロックとしてはタイミング信号発生回
路３４からの信号／１（Ｇｏが与えられる。データセレ
クタ３１８は、選択信号に応じて、次表■に従って、デ
ータを出力する。

（以下余白） 表■ Ｄ７ Ｏ １５ ８ このようにして、Ｈ反転回路８６では、水平（Ｈ）方向
の反転指令Ｈ−ＦＬＩＰの有無に応じて、ビデオデータ
メモリ１６から出力されたグラフィックデータを８ビッ
ト単位で反転する。このＨ反転回路８６から出力される
グラフィックデータがカラーデータ抽出回路８８に与え
られる。

カラーデータ抽出回路８８は４つの第１データセレクタ
３２２．第２データセレクタ３２４．第３データセレク
タ３２６および第４データセレクタ３２８を含み、これ
らデータセレクタ３２２３２８の各々は、８ビツトの入
力の何れか１ビツトのみを選択して出力する。第１デー
タセレクタ３２２、第２データセレクタ３２４．第３デ
ータセレクタ３２６および第４データセレクタ３２８に
は、それぞれ、選択信号としてタイミング信号発生回路
３４からの信号ＨＰ０．５ＭおよびＨＣＯが与えられる
。前述のＨ反転回路８６からのグラフィックデータは、
それぞれ１６ビツトのＤ−ＦＦｓ３３０および３３２に
与えられ、Ｄ−ＦＦｓ３３２の出力がさらにＤ−ＦＦｓ
３３４に与えられる。

Ｄ−ＦＦｓ３３０および３３４のクロックとしてはタイ
ミング信号発生回路３４からの信号／ＨＣＯが印加され
、Ｄ−ＦＦｓ３３２のクロックにはタイミング信号発生
回路３４からの信号ＨＣＯが与えられる。タイミング信
号発生回路３４からの信号ＬＢＲがさらにＤ−ＦＦ３３
６のデータ入力に与えられ、このＤ−ＦＦ３３６のクロ
ックとしてはタイミング信号発生回路３４からの信号５
Ｍが与えられる。Ｄ−ＦＦ３３６の出力は上述のＤ−Ｆ
Ｆｓ３３０および３３４のリセット入力として与えられ
る。

Ｈ反転回路８６からのグラフィックデータの最初の１６
ビツトは信号ＨＣＯに応答してＤ−ＦＦｓ３３２に保持
され、次の１６ビツトは信号／ｌＩｃ０に応答してＤ−
ＦＦｓ３３０に保持される。このとき、先のＤ−ＦＦｓ
３３２に保持されていた最初の１６ビツトが信号／ＨＣ
Ｏに応答してＤ−ＦＦｓ３３４に移動される。したがっ
て、合計３２ビツトのグラフィックデータが８ビツトず
つ、第１データセレクタ３２２．第２データセレクタ３
２４゜第３データセレクタ３２６および第４データセレ
クタ３２８の入力データとなる。これらデータセレクタ
３２２−３２８の各々が、次表■に従って１ビツトを選
択して、合計４ビツトのカラーセルデータを出力する。

このようにして、カラーデータ抽出回路８８によって４
つのカラーセルがそれぞれ指定される。

表■ 第６Ｃ図に示すバッファＲＡＭ８４は、各々が９ピツ）
Ｘ１２Ｂの記憶容量を有する第１バツフアＲＡＭ８４ａ
および第２バツフアＲＡＭ８４ｂを含む。バッファＲＡ
Ｍ８４としては本来的にはｌのバッファＲＡＭでよいが
、この実施例では、２つに分割し、奇数ドツトを第１バ
ツフアＲＡＭ８４ａに記憶させ、偶数ドツトを第２バツ
フアＲＡＭ８４ｂに記憶させるようにしている。すなわ
ち、先のカラーデータ抽出回路８８のデータセレクタ３
２２−３２８から、タイミング信号発生回路３４からの
信号）ＩＰＯに応答して、選択的に、奇数ドツトを示す
データ０ＤＯ−ＯＤ３および偶数ドツトを示すデータＩ
Ｄ０−ＩＤ３が出力され、このデータ０ＤＯ−ＯＤ３お
よびＩＤ０−ＩＤ３がそれぞれ第１バツフアＲＡＭ８４
　ａおよび第２バツフアＲＡＭ８４　ｂのデータ入力と
して与えられる。

そして、このバッファＲＡＭ８４からデータを読み出す
ときは、第１出力ラツチ３３８ａおよび第２出力ラツチ
３３８ｂから、データを一度に読み出して、合成回路２
８（第２図）に与える。

第２２図に示すバッファＲＡＭアドレス回路９０は８ビ
ツトのカウンタ３４０を含み、このカウンタ３４０の出
力がバッファＲＡＭ８４のアドレスデータとしてバッフ
ァＲＡＭ制御回路９２に与えられる。カウンタ３４０の
リセット入力としてはタイミング信号発生回路３４から
表示期間の直前に出力される信号／ＣＲＥＳが与えられ
る。カウンタ３４０のクロックとしてはデータセレクタ
３４２の出力が与えられる。このデータセレクタの２つ
の入力にはタイミング信号発生回路３４からの信号７１
０ＭおよびＨＣＯが与えられ、選択信号としては、タイ
ミング信号発生回路３４からの信号ＬＢＲが与えられる
。したがって、カウンタ３４０は、バッファＲＡＭ８４
へのデータの書込の場合とデータの読出の場合とでクロ
ックが変更される。すなわち、書込時には、信号／ＩＯ
Ｍに応答してカウンタ３４０がインクリメントされ、読
出時には、信号ＨＣＯに応答してカウンタ３４０がイン
クリメントされる。したがって、読出時には、２ドツト
毎にカウンタ３４０が“′１”インクリメントされるこ
とになる。

また、サイズカウンタ６０からの信号りがＤＦＦ３４６
のデータ入力に与えられ、このＤ−ＦＦ３４６のクロッ
クとしてはタイミング信号発生回路３４からの信号ＨＣ
Ｏが与えられる。Ｄ−ＦＦ３４６の出力はクロックとし
て同じタイミング信号発生回路３４からの信号ＨＣＯを
受けるＤ−ＦＦ３４８に与えられる。また、タイミング
信号発生回路３４からの信号ＨＣＯがＤ−ＦＦ３５０の
入力に与えられ、タイミング信号発生回路３４からの信
号５ＭがＤ−ＦＦ３５０のクロックに与えられるととも
に、Ｄ−ＦＦ３５２の入力としても与えられる。Ｄ−Ｆ
Ｆ３５２のクロックとしてはタイミング信号発生回路３
４からの信号１０Ｍが与えられる。Ｄ−ＦＦ３４Ｂ、３
５０および３５２のそれぞれの出力は、インバータ３５
４によって反転されたタイミング信号発生回路３４から
の信号ＬＢＲとともに、ＮＡＮＤゲート３４４の人力に
与えられ、このＮＡＮＤゲート３４４の出力がカウンタ
３４０のロード信号人カルＤとして与えられる。

したがって、このカウンタ３４０のロードタイミングは
信号りすなわちオブジェクトサイズに依存する。

なお、カウンタ３４０の初期値としては、Ｈ位置演算回
路６４からの絶対値データＤｏ−Ｄ７とイクスクルーシ
プＯＲゲート３６０の出力とをＤ８として受ける９ビツ
トのＤ−ＦＦｓ３５６すなわちＤ−ＦＦ３５Ｂの出力が
与えられる。イクスクルーシブＯＲゲート３６０の入力
としては、Ｈ位置レジスタ６６からの絶対値データＤ８
とＨ位置演算回路６４からのキャリ信号Ｈ−ＣＡＲＲＹ
が与えられる。したがって、Ｄ−ＦＦｓ３５６のデータ
入力Ｄ８としては、キャリ信号があるときにはＨ位置レ
ジスタ６６のデータＤ８の反転が与えられる。このＤ−
ＦＦｓ３５６および３５８のクロックとしてはタイミン
グ信号発生回路３４からの信号１５ＭおよびＨＣＯを受
けるＮＡＮＤゲート３６２の出力が与えられる。

また、Ｄ−ＦＦｓ３５８の出力ＤｏおよびＤ８は、それ
ぞれ、Ｄ−ＦＦ３６４および３６６のデータ入力として
与えられ、これらＤ−ＦＦ３６４および３６６のクロッ
クとしては、タイミング信号発生回路３４からの信号／
ＨＣＯ，／ＩＯＭおよびＨＣＯを受けるＮＡＮＤゲート
３６８の出力が与えられる。Ｄ−ＦＦ３６４の出力は信
号ＨＰＯとして先に説明したカラーデータ抽出回路８８
に与えられるとともに、バッファＲＡＭ制御回路９２に
含まれるＡＮＤゲート３７０に与えられる。また、ＤＦ
Ｆ３６６の出力はバッファＲＡＭ制省卸回路９２に含ま
れるインバータ３７２を通してＡＮＤゲート３７２に与
えられる。

バッファＲＡＭ制御回路９２は、７ビツトのフルアダー
３７６を含み、このフルアダー３７４の入力ＡＯ−Ａ６
として前述のバッファＲＡＭＡＮＤゲート回路９０に含
まれるカウンタ３４０からのデータＤｉ−Ｄ７が与えら
れる。フルアダー３７６の他方人力Ｂはアース電位すな
わち“°０“が与えられ、キャリ入力としては上述のＡ
ＮＤゲート３７０の出力が与えられる。このフルアダー
３７６はバッファＲＡＭ８４の第１および第２バツフア
ＲＡＭ８４　ａおよび８４ｂの各アドレス０ＡＯ−ＯＡ
６として出力する。たとえば、オブジェクトの初３ｔＪ
ＩＨ第１が偶数ドツトの場合にはアドレス０ＡＯ−ＯＡ
６としては、カウンタ３４０のデータをそのまま与え、
奇数ドツトの場合にはフルアダー３７６によってカウン
タ３４０のデータにｒ＋ＩＪしてデータをアドレス０Ａ
Ｏ−ＯＡ６として出力する。

バッファＲＡＭ８４の第１バツフアＲＡＭ８４ａオブジ
ェクト８４ｂ（第２０図）の書込信号／−ＥＯおよび八
Ｅ１はＮＯＲゲート３７８および３８０から得られる。

ＮＯＲゲート３７８の入力には２つのＮＡＮＤゲート３
８２および３８４の出力が与えられ、ＮＡＮＤゲート３
８２はＡＮＤゲート３８６　インバータ３８８およびＮ
ＡＮＤゲート３９０のそれぞれの出力ならびにタイミン
グ信号発生回路３４からの信号１０Ｍを受ける。ＮＡＮ
Ｄゲート３８４の入力にはタイミング信号発生回路３４
からの信号５ＭおよびＡＮＤゲート３９２の出力が与え
られる。ＡＮＤゲート３８６の入力としては、タイミン
グ信号発生回路３４からの信号ＬＢＷ　、ベクトルＲＡ
Ｍアドレス回路５８からの信号／Ｎ０ＮＯＢＪおよびＮ
ＯＲゲート３９４の出力が与えられる。ＮＡＮＤゲート
３９０はカラーデータ抽出回路８８からの出力ＩＤ０−
ＩＤ３のそれぞれの反転を受ける。ＮＯＲゲート３９４
は上述のＡＮＤゲート３７４の出力およびＡＮＤゲート
３９６の出力を受け、ＡＮＤゲート３９６には上述のの
インバータ３８８にも与えられたカウンタ３４０からの
出力Ｄ８とＯＲゲート３９８の出力とが与えられる。

ＯＲゲート３９８はカウンタ３４０の出力ＤＩおよびＤ
２の反転を受ける。

ＮＯＲゲート３８０の入力には２つのＮＡＮＤゲート４
００および４０２の出力が与えられ、ＮＡＮＤゲート４
００は、上述のＡＮＤゲート３８６、イクスクルーシブ
ＮＯＲゲート４０４およびＮＡＮＤゲート４０６のそれ
ぞれの出力ならびにタイミング信号発生回路３４からの
信号１０Ｍを受ける。イクスクルーシブＮＯＲゲート４
０４の２人力には上述ののフルアダー３７６のキャリ出
力信号およびカウンタ３４０の出力Ｄ８が与えられる。

ＮＡＮＤゲート４０６の入力としては、カラーデータ抽
出回路８８からの出力０ＤＯ−ＯＤ３のそれぞれの反転
が与えられる。ＮＡＮＤゲート４０２の入力にはタイミ
ング信号発生回路３４からの信号５ＭおよびＡＮＤゲー
ト３９２の出力が与えられる。ＡＮＤゲート３９２の入
力としては、タイミング信号発生回路３４からの信号／
ＨＣＯおよびＤ−ＦＦ４０Ｂの出力が与えられる。この
ＤＦＦ４０８のデータ入力およびクロックには、それぞ
れ、タイミング信号発生回路３４からの信号ＬＢＲおよ
び釘が与えられる。

このようにして、２つのＮＯＲゲート３７８および３８
０からの出力信号／ＷＥＩおよび／ＷＥＯに応答して、
第１バツフアＲＡＭ８４　ｂおよび８４ａにそれぞれデ
ータが書き込まれる。

全体動作 初期状態または垂直ブランキング期間 マイクロプロセサ１０からＯＡＭアドレスレジスタ３６
（第６Ａ図）に９ピントのＯＡＭアドレスを設定する。

この場合、マイクロプロセサ１０から、ＯＡＭアドレス
レジスタ３６を指定するアドレスデータおよび書込信号
が与えられ、その結果アドレスデコーダ４０から前述の
信号０静が出力される。同時にマイクロプロセサＩＯか
ら初期アドレスを示すデータが出力されているため、信
号０静に応答して、ＯＡＭアドレスレジスタ３６に初期
アドレスが設定される。また、このＯＡＭアドレスレジ
スタ３６からの初期アドレス値とアドレスデコーダ４０
からの信号ＯＡ−がＯＡＭアドレス回路４２に与えられ
る。信号０静は○ＡＭアドレス回路４２内部で遅延され
た後内部カウンタ（後述）のロード信号として使用され
るため、マイクロプロセサ１０からのＯＡＭ３８のため
の初期アドレス値が、ＯＡＭアドレスレジスタ３６より
も少し遅れてＯＡＭアドレス回路４２にも設定される。

続いて、マイクロプロセサ１０からＯＡＭ３Ｂにオブジ
ェクトデータを書き込む。この場合、マイクロプロセサ
ｌＯから、まず、アドレス、データおよび書込信号が出
力される。アドレス選択回路４４（第６Ｂ図）はタイミ
ング信号発生回路３４からの前述の信号ＶＢを受けてい
るため、垂直ブランキング期間中、ＯＡＭアドレス回路
４２のアドレス出力端子とＯＡＭ３Ｂのアドレス入力端
子とを接続している。マイクロプロセサ１０からのアド
レスおよび書込信号に応答して、アドレスデコーダ４０
から信号１０Ｄ−が出力される。この信号１００−に応
答してＯＡＭ制御回路４８がマイクロプロセサ１０から
のデータをラッチし、このラッチされたデータがＯＡＭ
３８のデータ入力ＤＩに与えられるとともに、書込／イ
ネーブル信号ＷＥ／ＣＢがＯＡＭ３Ｂによ与えられる。

したがって、ＯＡＭ３Ｂには、ＯＡＭアドレス回路４２
によって指定されるアドレスにＯＡＭ制御回路４８を経
たマイクロプロセサ１０からのオブジェクトデータが書
き込まれる。その後、ＯＡＭアドレス回路４２は上述の
ようにアドレスを順次インクリメントするので、したが
ってＯＡＭ３Ｂの順次のアドレスにオブジェクトデータ
が書き込まれる。

さらに、マイクロプロセサ１０からサイズレジスタ５０
（第６Ａ図）にサイズデータをロードする。この場合、
マイクロプロセサ１０から、サイズレジスタ５０を指定
するアドレスデータおよび書込信号が与えられ、その結
果アドレスデコーダ４０から前述の信号ＳＺ−が出力さ
れる。同時にマイクロプロセサ１０から先に表■で示す
ようなサイズデータが出力されているため、信号ＳＺ―
に応答して、サイズレジスタ５０にサイズデータが設定
される。

そして、マイクロプロセサ１０からインクレースレジス
タ５４　（第６Ａ図）に２ビツトのインクレースデータ
をロードする。この場合、マイクロプロセサ１０から、
インクレースレジスタ５４を指定するアドレスデータお
よび書込信号が与えられ、その結果アドレスデコーダ４
０から前述の信号ＩＺＷが出力される。同時にマイクロ
プロセサ１０からインクレースデータおよびＯＢＪ　Ｖ
　５ＥＬＥＣＴが出力されているため、信号ＩＺＷに応
答して、インクレースレジスタ５４にこれらのデータが
設定される。

水］Ｊ１１町匪上 この水平走査期間■において、インレンジ判定回路５６
によってインレンジ検出を行い、インレンジ状態にある
オブジェクトのＯＡＭアドレスをベクトルＲＡＭ４６に
書き込む。

すなわち、水平走査開始直前にタイミング信号発生回路
３４からの信号旧に応答してベクトルＲＡＭアドレス回
路５８（第６Ｂ図）がリセットされ、ベクトルＲＡＭア
ドレスが“０°°に設定される。また、水平走査開始直
前に、○ＡＭアドレスレジスタ３６にロードされている
オブジェクト順位データがＯＡＭアドレス回路４２のカ
ウンタリセット用ＮＡＮＤゲート９６（第７図）に与え
られる。このオブジェクト順位データが“０°°のとき
、ＯＡＭアドレス回路４２のアドレスカウンタ９４（第
８図）がリセットされ、したがって、ＯＡＭアドレスは
°“０“に設定される。また、オブジェクト順位データ
が“１°゛のとき、ＯＡＭアドレス回路４２のアドレス
カウンタはリセットされず、最後にロードされたデータ
がアドレスカウンタ９４の初期値として保持される。イ
ンレンジ判定を行う際、先にインレンジ状態であると判
定されたオブジェクトが後にインレンジ状態であると判
定されたオブジェクトよりも優％Ｑ’Ｊにモニタ２２（
第１図）に表示されるため、このような方法によって、
インレンジ判定動作時のＯＡＭアドレスの初期値を変更
し、それによってオブジェクトの優先順位を変更できる
ようにした。

より詳しく説明すると、アドレス選択回路４４（第６Ｂ
図）は、インレンジ判定回路５６におけるインレンジ検
出の期間、タイミング信号発生回路３４からの信号ＩＮ
によって、ＯＡＭアドレス回路４２のアドレス出力端子
とＯＡＭ３８のアドレス入力端子とを接続している。ま
た、ＯＡＭ制御回路４８は垂直ブランキング期間以外で
は常にＯＡＭ３８にイネーブル信号を与える。そのため
、ＯＡＭアドレス回路４２からのアドレスデータとＯＡ
Ｍ制御回路４８からのイネーブル信号とに応じて、ＯＡ
Ｍ３ＢからＯＡＭデータが読み出される。このＯＡＭ３
Ｂからの出力データの内、Ｈ位置データはＨ位置レジス
タ６６に、■位置データは■位置レジスタ６８に、アト
リビュートデータはアトリビュートレジスタ７０に、ネ
ームデータ（オブジェクト指定コード）はネームレジス
タ７２に、それぞれ、レジスタ制御回路７４からのロー
ド信号によってロードされる。

Ｈ位置レジスタ６６からのＨ位置データはＨ位置演算回
路６４に出力され、先に第１２図を参照して説明したよ
うに、そのＨ位置データの最上位ビットが“０パのとき
すなわちＨ位置が“０−２５５゛のときはそのままのデ
ータがインレンジ判定回路５６に与えられる。逆に、Ｈ
位置データの最上位ビットが“１”のときすなわちＨ位
置が“−２５６−−１”のときは、Ｈ位置演算回路６４
においてＨ位置の“２の補数”°　（絶対値）を計算し
、その結果データＨＡをインレンジ判定回路５６に与え
る。

■位置演算回路７６は、タイミング信号発生回路３４か
らの信号Ｖを受け、その信号Ｖで示すラインの垂直位置
データから■位置レジスタ６日かからの■位置データＶ
Ｐを減算し、その結果データをインレンジ判定回路５６
に与える。

インレンジ判定回路５６は、Ｈ位置演算回路６４からの
必要に応じて補正されたＨ位置データ。

■位置演算回路７６からの減算結果データ、アトリビュ
ートレジスタ７０からのサイズ選択データ、サイズレジ
スタ５０からのサイズデータおよびインタレースレジス
タ５４からのデータＯＢＪ　Ｖ　ＳＥＬに基づいて、そ
のとき判定対象となっているオブジェクトがインレンジ
状態にあるかどうかを判断する。そして、オブジェクト
がインレンジ状態にある場合は、信号／ＩＮＲＡＮＧＥ
をベクトルＲＡＭアドレス回路５８に出力する。

ベクトルＲＡＭアドレス回路５８は、インレンジ判定回
路５６からの信号／ＩＮＲＡＮＧＥを受けて、ベクトル
ＲＡＭ４６に書込信号を与える。ベクトルＲＡＭ４６は
、ベクトルＲＡＭアドレス回路５８からの書込信号およ
びアドレスデータならびにアドレス選択回路４４からの
データ（ＯＡ、Ｍアドレス）を受けて、そのデータＤＩ
を格納する。そして、ベクトルＲＡＭアドレス回路５８
は、ベクトルＲＡＭ４６に書込信号を出力した後、ベク
トルＲＡＭ４６のアドレスをインクリメントする。

タイミング信号発生回路３４からの信号ＨＣＯに応答し
て、ＯＡＭアドレス回路４２のＯＡＭアドレス値が「＋
１」インクリメントされ、以後同様にして、インレンジ
判定回路４６において次のオブジェクトのインレンジ判
定を行い、インレンジ状態のオブジェクトのオブジェク
トデータのＯＡＭ３ＢのアドレスをベクトルＲＡＭ４６
に格納する。

先に説明したようにＯＡＭアドレスレジスタ３６のオブ
ジェクト順位データによってＯＡＭアドレス回路４２が
リセットされるが、ＯＡＭアドレス回路４２がリセット
されると、ＯＡＭアドレスが“０”から“１２７゛に変
化し、ＯＡＭアドレス回路４２がリセットされなければ
、ＯＡＭアドレスは“最後に設定されたアドレス°゛か
ら「＋１」ずつインクリメントされ、“１２７”の次は
“０゛°となり、“最後に設定されたアドレス−１”。

まで変化することになる。

上述のインレンジ判定動作は、モニタ２２（第１図）に
おける１ラインの走査中に１２８回行われるが、１ライ
ンで表示可能なオブジェクト数が“３２゛′であるので
、インレンジ状態にあると判定されたオブジェクトの数
が“３２゛′に達したときは、ベクトルＲＡＭアドレス
回路５８から信号ＩＮＲＡＮＧＥ　ＦＩＬＬがインレン
ジ判定回路５６に出力され、応じてインレンジ判定回路
５６からの信号／ＩＮＲＡＮＧＥの出力が禁止される。

水平ブランキング期間 水平ブランキング期間では、インレンジ状態にあるオブ
ジェクトのグラフィ・ンクデータをバッファＲＡＭ８４
に格納する。

Ｈブランキング期間に入ると、タイミング信号発生回路
３４からベクトルＲＡＭアドレス回路５８へ信号ＪＩＢ
が与えられ、その信号ＨＢによってベクトルＲＡＭアド
レス回路５８内部のＵ／Ｄカウンタ１５４（第１０図）
がアップカウントモードからダウンカウントモードに切
り換えられる。さらに、タイミング信号発生回路３４か
らの信号）ＩＢＨに応答して、ベクトルＲＡＭアドレス
回路５８のアドレスがディクリメントされ、最後に設定
されたオブジェクトデータのＯＡＭアドレスを格納しで
あるベクトルＲＡＭアドレスがベクトルＲＡＭ４６に与
えられる。

ヘクト／ｌ／　ＲＡ　Ｍアドレス回路５８からのアドレ
スを受けて、ベクトルＲＡＭ４６からＯＡＭアドレスが
出力される。アドレス選択回路４４は、タイミング信号
発生回路３４からの信号ＩＮおよびＶＢに応答して、ベ
クトルＲＡＭ４６からのアドレスをＯＡＭ３Ｂのアドレ
ス入力端子に与える。

ＯＡＭ３Ｂから出力されたオブジェクトデータの内、Ｈ
位置データはＨ位置レジスタ６６へ、■位置データは■
位置レジスタ６８へ、アトリビュートデータはアトリビ
ュートレジスタ７０へ、ネームデータはネームレジスタ
７２へ、それぞれ、レジスタ制御回路７４からのロード
信号に応答して、ロードされる。

Ｈ位置レジスタ６６にラッチされたＨ位置データはＨ位
置演算回路６４に与えられる。Ｈ位置演算回路６４は、
Ｈ位置の最上位ビットが“０”ならばサイズカウンタ６
０に“０゛を与え、Ｈ位置の最上位ビットがパ１′”な
らばＨ位置の「２」の補数（絶対値）データのうちの０
３−Ｄ５をサイズカウンタ６０に与える。このようにし
てサイズカウンタ６０に与えられたデータは、オブジェ
クトの水平方向の左から何番目のキャラクタ単位（１キ
ャラクタ単位は８ビツト）からモニタ２２の画面上に表
示するかを示す。オブジェクトのＨ位置がたとえば“５
０４°’　　（ＩＦ８Ｈ＝−８）ならば、ｒ２．の補数
は“８“であり、したがって、２の補数データのうちの
Ｄ３−Ｄ５はそれぞれ“。

ビである。このことはモニタ２２の画面においてそのオ
ブジェクトを構成する第１キヤラクタ単位から表示され
ることを意味する。ただし、オブジェクトは第０キヤラ
クタから始まるため、第１キヤラクタは左から２番目の
キャラクタである。

また、水平ブランキング期間の開始直後に、サイズカウ
ンタ制御回路６２は、タイミング信号発生回路３４から
の信号）ＩＢＨを受け、サイズカウンタ６０にロード信
号へ〇を与える。

サイズカウンタ６０には、サイズカウンタ制御回路６２
からのロード信号／ＬＤに応答して、オブジェクトのＨ
位置が“０−２５５°゛の範囲内にあるときは“′０゛
がプリセットされ、Ｈ位置が“２５６−５１１”の範囲
内にあるときはＨ位置演算回路６４からのデータがプリ
セットされる。

サイズカウンタ６０のデータはＨ位置演算回路６４に出
力される。Ｈ位置演算回路６４はタイミング信号発生回
路３４からの信号１１ｃＯおよびＩＮに応答して、「２
ｊの補数を演算するためのモードから加算器モードに変
化される。加算器モードでは、Ｈ位置データとサイズカ
ウンタ６０からのデータとが加算される。加算結果デー
タは、水平方向のオブジェクトサイズを考慮したＨ位置
データであり、８ドツトのキャラクタデータがバッファ
ＲＡＭ８４に水平方向のキャラクタの個数に相当する回
数書き込まれるときの補正されたＨ位置データである。

この加算結果データはバッファＲＡＭアドレス回路９０
にアドレスデータとして与えられる。同時に、サイズカ
ウンタ６０からのデータはアドレス加算器制御回路７８
に与えられ、表示すべきオブジェクトすなわちキャラク
タのアドレスを算出するためにに使用される。

■位置演算回路７６は、タイミング信号発生回路３４か
らの信号Ｖによって示されるライン番号のデータから■
位置レジスタ６８にラッチされたオブジェクトの■位置
データを減算し、その結果データをアドレス加算器制御
回路７８に与える。

アドレス加算器制御回路７８は、インクレースレジスタ
５４のデータＯＢＪ　Ｖ　ＳＥＬの“１゛′または“０
゛に従って、■位置演算回路７６からの減算結果データ
Ｄｏ−Ｄ５またはＤｏ−Ｄ４＋タイミング信号発生回路
３４からの信号ＦＩＥＬＤのどちらかを選択する。

アドレス加算器制御回路７８において後者が選択された
場合、インクレース時のモニタ２２の表示において、１
ラインで垂直方向１ドツトのグラフィックを表示し、前
者が選択されたときは、２ラインで垂直方向１ドツトの
グラフィックを表示する。

サイズレジスタ５０にロードされたサイズデータは、サ
イズデコーダ５２によりデコードされ、その結果、信号
１０ＢＪ８，１０ＢＪ１６，１０ＢＪ３２または１０Ｂ
Ｊ６４が得られる。

アドレス加算器制御回路７８で先に述べたようにして選
択されたデータは、アドレス加算器制御回路７８の内部
でアトリビュートレジスタ７０内のデータＶ−ＦＬＩＰ
およびインレンジ判定回路５６からの信号１０ＢＪ８，
１０ＢＪ１６，１０ＢＪ３２または１０ＢＪ６４によっ
て、オブジェクトサイズを考慮した場合の必要なビット
だけが反転されまたは反転されないで、その結果ＡＯ−
Ａ２．ＡＡＩ−ＡＡ６．ＡＡ８−ＡＡＩＯおよびＡＡ１
２ならびにＡＡ１３（第１７図）がアドレス加算器８０
に出力される。同時に、アドレス加算器制御回路７８は
サイズカウンタ６０からのデータを受け、アトリビュー
トレジスタ７０内のデータトＦＬＩＰおよびインレンジ
判定回路５６からの信号１０ＢＪ８，１０ＢＪ１６，１
０ＢＪ３２または１０ＢＪ６４によって、オブジェクト
サイズを考慮した場合の必要なビットだけを反転しまた
は反転しないで、その結果をアドレス加算器８０に与え
る。

さらに、アドレス加算器制御回路７８はネームレジスタ
７２の最上位ビットとサイズレジスフ５０内のオブジェ
クトネームバンクデータを受けてアドレス変換を行い、
その変換結果をアドレス加算器８０に与える。

アドレス加算器８０は、アドレス加算器制御回路７８か
らのＨ反転および／または■反転後のＨ演算データおよ
び■演算データの下位ビットとネームレジスタ７２から
のネームデータとを加算すると同時に、同時にＨ演算デ
ータおよび■演算データの上位ビットとサイズレジスタ
５０からのオブジェクトベースデータＢＡＳＥとを加算
し、それぞれの加算結果をアドレスとしてビデオデータ
メモリアドレス回路８２に与える。

ビデオデータメモリアドレス回路８０はビデオデータメ
モリ１６へのアドレス出力を許可する信号ＯＡＥをタイ
ミング信号発生回路３４から受け、アドレス加算器８０
からのアドレスをビデオデータメモリ１６に出力する。

ビデオデータメモリ１６はビデオデータメモリアドレス
回路８２からのアドレスを受けて、Ｈ反転回路８６にグ
ラフィックデータを出力する。

Ｈ反転回路８６は、アトリビュートレジスタ７０内のデ
ータＩＩ−ＦＬＩＰの“０゛または“１゛に従って、８
ドツトのグラフィックデータを反転しまたは反転しない
でカラーデータ抽出回路８８に与える。

一方、バッファＲＡＭアドレス回路９０ではＨ位置演算
回路６４からのアドレスが内部のカウンタ３４０（第２
２図）にプリセットされ、そのカウンタ３４０からのデ
ータをバッファＲＡＭ８４に与える。また、Ｈ位置レジ
スタ６６内のＨ位置データの最上位ビットとＨ位置演算
回路６４からのキャリ信号（バッファＲＡＭのアドレス
を算出した際の桁上げ）とがバッファＲＡＭ制御回路９
２内のイクスクルーシプＯＲゲート４０４（第２２図）
で処理され、その結果も同時にカウンタ３４０ヘブリセ
ツトする。キャリ信号が“°０°“でかつＨ位置が“０
−２５５”′の範囲内にあるとき、およびキャリ信号が
１”でかつＨ位置が゛２５６−５１１”の範囲内にある
ときは、ともに、イクスクルーシブＯＲゲート４０４の
出力は０”となる。このデータはバッファＲＡＭ制御回
路９２におけるバッファＲＡＭ８４への書込信号を作成
するために利用される。

バッファＲＡＭ制御回路９２では上述のイクスクルーシ
ブＯＲゲート４０４の出力を受け、カラーデータ抽出回
路８８の示すドツトの色が透明を表すコードでないとき
に、書込信号／ＷＥＯまたは／−ＥｌをバッファＲＡＭ
８４に与える。

なお、オブジェクトが奇数ドツトから始まるときは、バ
ッファＲＡＭ制御回路９２内のフルアダー３９６（第２
２図）がバッファＲＡＭアドレスをｒ＋ＩＪＬ、、その
結果をバッファＲＡＭ８４に与える。

バッファＲＡＭ８４は、バッファＲＡＭアドレス回路９
０からのアドレス、カラーデータ抽出回路８８からのカ
ラーデータ、アトリビュートレジスタ７０からのカラー
データおよび優先データ。

ならびにバッファＲＡＭ制御回路９２からの書込信号お
よびアドレスを受けて、合計９ビツトからなるカラーお
よび優先データを格納する。

上述の実施例ではバッファＲＡＭ８４として１２８×９
ビツトのＲＡＭを２個使用している。

方が奇数ドツトのデータを記憶するために使用され、他
方が偶数ドツト用のデータを記憶するために使用される
。したがって、この実施例では２種類のアドレスが必要
であるが、第１および第２バツフアＲＡＭ８４ａおよび
８４ｂ（第２１図）の応答速度を上げれば、１種類だけ
のアドレスが用いられてもよい。この場合、バッファＲ
ＡＭ！ｌｌ２Ｂ回路９２からのアドレスは不要となる。

なお、オブジェクトサイズが８×８以上のときすなわち
オブジェクトが２以上のキャラクタによって構成されて
いるときは、サイズカウンタ６０がアップカウントされ
た後、先に説明した動作をそのキャラクタの個数に相当
する回数繰り返すことになる。

そして、サイズカウンタ制御回路６２はインレンジ判定
回路５６からの信号１０ＢＪ８，１０ＢＪ１６，１０Ｂ
Ｊ３２または１０ＢＪ６４とサイズカウンタ６０からの
カウント値とを使用して、各オブジェクトデータのバッ
ファＲＡＭ８４への転送終了タイミングを判断する。そ
して、１オブジエクトを構成する複数のキャラクタデー
タがすべてバッファＲＡＭ８４に書き込まれるまでは、
ベクトルＲＡＭアドレス回路５８におけるアドレスのダ
ウンカウント（ディクリメント）を禁止する。そして、
全てのキャラクタデータが書き込まれたタイミングで、
ベクトルＲＡＭアドレス回路５８のアドレスを「−１」
ディクリメントする。ベクトルＲＡＭアドレス回路５８
は、このようにして、次のオブジェクトのＯＡＭアドレ
スが格納されているベクトルＲＡＭのアドレスをベクト
ルＲＡＭ４６に与える。ベクトルＲＡＭ４６からのデー
タはＯＡＭ３８に与えられ、ＯＡＭ３　ＢからのＨ位置
データがＨ位置レジスタ６６を介してＨ位置演算回路６
４に与えられる。次のオブジェクトの水平方向表示開始
位置データがＨ位置演算回路６４から再度サイズカウン
タ６０に与えられ、サイズカウンタ制御回路６２からサ
イズカウンタ６０にロード信号が与えられ、サイズカウ
ンタ６０がプリセットされる。

以後、同様にして、順次後続のオブジェクトのオブジェ
クトデータがバッファＲＡＭ８４に格納される。

水玉走査期■↓ この期間には、バッファＲＡＭ８４のデータを画像信号
に変換してＲＧＢモニタ２２（第１図）に出力する。

水平ブランキング期間の終了時に、バッファＲＡＭアド
レス回路９０はタイミング信号発生回路３４、からの信
号／ＣＲＥＳを受けて、内部のカウンタ３４０をリセッ
トする。

水平走査期間に入ると、バッファＲＡＭ８４はバッファ
ＲＡＭアドレス回路９０からのアドレスを受け、グラフ
ィックデータを合成回路２８に出力する。合成回路２８
で背景パターンと合成されたオブジェクトのグラフィッ
クデータは画像信号発生回路３０によって画像信号に変
換される。したがって、モニタ２２上では、オブジェク
トと背景パターンとの合成画像が表示される。

そして、バッファＲＡＭアドレス回路９０ではタイミン
グ信号発生回路３４からの信号ＨＣＯによってカウンタ
３４０がアップカウントされ、順次アドレスがインクリ
メントされる。また、バッファＲＡＭ８４はバッファＲ
ＡＭアドレス回路９０からのアドレスを受け、順次グラ
フィックデータを合成回路２８に出力する。

なお、バッファＲＡＭ８４からの現在走査中のラインの
データが出力されると同時に、先に〔水平走査期間ｌ〕
で説明した動作が次のラインのデータを作成するために
再度実行される。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す概略ブロック図であ
る。 第２図は第１図実施例のビデオプロセサを示すブロック
図である。 第３図はタイミング信号発生回路を示すブロック図であ
る。 第４Ａ図および第４Ｂ図は水平方向の各タイミング信号
を示すタイミング図である。 第５図は垂直方向の各タイミング信号を示すタイミング
図である。 第６Ａ図、第６Ｂ図および第６Ｃ図は第２図に示す動画
データ発生回路を示すブロック図である第７図はオブジ
ェクトデータの一例を示す図解図である。 第８図はＯＡＭアドレス回路を詳細に示すブロック図で
ある。 第９図はアドレス選択回路、ＯＡＭ制御回路およびＯＡ
Ｍを詳細に示すブロック図である。 第１０図はベクトルＲＡＭアドレス回路およびベクトル
ＲＡＭを詳細に示すブロック図である。 第１１図はレジスタ制御回路、Ｈ位置レジスタ■位置レ
ジスタ、アトリビュートレジスタ、ネームレジスタ、Ｈ
位置演算回路および■位置演算回路を詳細に示すブロッ
ク図である。 第１２図はモニタ画面に関連する水平（Ｈ）位置および
垂直（Ｖ）位置を示す図解図である。 第１３図はサイズレジスタ、インクレースレジスタ、サ
イズデコーダおよびインレンジ判定回路を詳細に示すブ
ロック図である。 第１４図および第１５図はビデオデコーダメモリのメモ
リフォーマットの一例を示す図解図である。 第１６図はサイズカウンタ制御回路を詳細に示すブロッ
ク図である。 第１７図はアドレス加算器制御回路を詳細に示すブロッ
ク図である。 第１８Ａ図−第１８Ｄ図はＨフリップおよび■フリップ
の状態を示す図解図である。 第１９図はアドレス加算器、ビデオデータメモリアドレ
ス回路およびビデオデータメモリを詳細に示すブロック
図である。 第２０図はＨ反転回路およびカラーデータ抽出回路を詳
細に示すブロック図である。 第２１図はバッファＲＡＭを詳細に示すブロック図であ
る。 第２２図はバッファＲＡＭアドレス回路およびバッファ
ＲＡＭ制御回路を詳細に示すブロック図である。 図において、１０はマイクロプロセサ、１２はビデオプ
ロセサ、１４はプログラムメモリ、１６はビデオデータ
メモリ、１６ｂはキャラクタデータ記憶領域、２４ｂは
動画用ＣＰＵインタフェース、２８は合成回路、３０は
動画データ発生回路３４はタイミング信号発生回路、３
６はＯＡＭアドレスレジスタ、３８はＯＡＭ、４２はＯ
ＡＭアドレス回路、４４はアドレス選択回路、４６はベ
クトルＲＡＭ、４８はＯＡＭ制御回路、５０はサイズレ
ジスタ、５２はサイズデコーダ、５４はインクレースレ
ジスタ、５６はインレンジ判定回路、５８はベクトルＲ
ＡＭアドレス回路、６０はサイズカウンタ、６２はサイ
ズカウンタ制御回路６４はＨ位置演算回路、６６はＨ位
置レジスタ６８は■位置レジスタ、７０はアトリビュー
トレジスタ、７２はネームレジスタ、７４はレジスタ制
御回路、７６は■位置演算回路、７日はアドレス加算器
制御回路、８０はアドレス加算器、８２はビットデータ
メモリアドレス回路、８４はハ′ッファＲＡＭ、８６は
Ｈ反転回路、８８はカラーデータ抽出回路、９０はバッ
ファＲＡＭアドレス回路、９２はバッファＲＡＭ制御回
路を示す。

Claims (1)

1. 【特許請求の範囲】 １　各々が水平および垂直方向にそれぞれ複数ドットか
   らなる１つ以上のキャラクタを組み合わせることによっ
   て大きなサイズのオブジェクトをラスタスキャンモニタ
   で表示する動画表示装置であって、 オブジェクトを構成するキャラクタのグラフィックデー
   タを各オブジェクト毎に予めその関連するアドレス領域
   に記憶する第１の記憶手段、前記ラスタスキャンモニタ
   の次の垂直期間に表示されるべき１以上のオブジェクト
   を指定するためにオブジェクト指定データを発生するオ
   ブジェクト指定データ発生手段、 指定されたオブジェクトが表示されるべき前記モニタ上
   の位置を表す位置データを発生する位置データ発生手段
   、 オブジェクトサイズを決定するサイズ決定データを発生
   するサイズ決定データ発生手段、前記オブジェクト指定
   データおよび前記位置データを一時的に記憶する第２の
   記憶手段、前記第２の記憶手段から読み出した位置デー
   タと前記サイズ決定データ発生手段からのサイズ決定デ
   ータとに基づいてそのオブジェクトを次の水平走査期間
   に表示すべきか否かを判定するインレンジ判定手段、 前記インレンジ判定手段においてインレンジ状態にある
   と判定されたオブジェクトについて前記第１の記憶手段
   からグラフィックデータを読み出す読出手段、 前記インレンジ判定手段によってインレンジ状態にある
   と判定されたオブジェクトの一部が前記モニタの画面か
   らはみ出すか否かを判定するはみ出し判定手段、 前記はみ出し判定手段手段によって前記画面からはみ出
   すと判定されたオブジェクトの一部の前記グラフィック
   データの前記第１の記憶手段からの読出を禁止する読出
   禁止手段を備える、動画表示装置。 ２　はみ出し判定手段は前記オブジェクトが画面の水平
   方向左端からはみ出すか否かを判定する左端判定手段を
   含み、前記禁止手段は左端にはみ出すことを検出したと
   きオブジェクトのグラフィックデータを読み出す開始ア
   ドレスを実際に表示されるキャラクタのグラフィックデ
   ータにプリセットすることによりはみ出した部分のキャ
   ラクタグラフィックデータの読み出しを禁止するプリセ
   ット手段を含む、請求項１記載の動画表示装置。 ３　はみ出し判定手段は前記オブジェクトが画面の水平
   方向右端からはみ出すか否かを判定する右端判定手段を
   含む、請求項１または２記載の動画表示装置。