JP3264941B2 - 画像表示制御方法及び装置 - Google Patents
画像表示制御方法及び装置Info
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- JP3264941B2 JP3264941B2 JP02066891A JP2066891A JP3264941B2 JP 3264941 B2 JP3264941 B2 JP 3264941B2 JP 02066891 A JP02066891 A JP 02066891A JP 2066891 A JP2066891 A JP 2066891A JP 3264941 B2 JP3264941 B2 JP 3264941B2
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Description
【０００１】
【産業上の利用分野】本発明は表示制御方法及び装置に
関し、特に複数の異なる画像情報を同じ表示画面上に同
時に表示する画像表示制御方法及び装置に関するもので
ある。
関し、特に複数の異なる画像情報を同じ表示画面上に同
時に表示する画像表示制御方法及び装置に関するもので
ある。
【０００２】
【従来の技術】従来の画像表示装置の構成を図３に示
す。図３において、３０１はビデオカメラ、ＶＴＲ等か
ら出力される映像信号を示し、この映像信号３０１は同
期分離部３０２によつてクロック信号１６、水平同期信
号、画像信号、垂直同期信号に分離される。３０３は水
平書き込みカウンタで、画像データを画像メモリ３０５
に書き込むための水平方向のアドレスを発生している。
この水平書き込みカウンタ３０２は水平同期信号によっ
て所望の値にプリセットされ、クロック信号をカウント
してアドレス信号を発生している。３０４は垂直書き込
みカウンタで、垂直同期信号により所望の値にプリセッ
トされ、水平同期信号をカウントして、画像信号を画像
メモリ３０５に書き込むために、画像メモリ３０５の垂
直方向のアドレスを出力している。一方、画像信号はＡ
／Ｄ変換器３０６によりデジタル信号に変換された後、
クロック信号によって水平書き込みカウンタ３０３及び
垂直書き込みカウンタ３０４によって指示された画像メ
モリ３０５のアドレスに書き込まれる。
す。図３において、３０１はビデオカメラ、ＶＴＲ等か
ら出力される映像信号を示し、この映像信号３０１は同
期分離部３０２によつてクロック信号１６、水平同期信
号、画像信号、垂直同期信号に分離される。３０３は水
平書き込みカウンタで、画像データを画像メモリ３０５
に書き込むための水平方向のアドレスを発生している。
この水平書き込みカウンタ３０２は水平同期信号によっ
て所望の値にプリセットされ、クロック信号をカウント
してアドレス信号を発生している。３０４は垂直書き込
みカウンタで、垂直同期信号により所望の値にプリセッ
トされ、水平同期信号をカウントして、画像信号を画像
メモリ３０５に書き込むために、画像メモリ３０５の垂
直方向のアドレスを出力している。一方、画像信号はＡ
／Ｄ変換器３０６によりデジタル信号に変換された後、
クロック信号によって水平書き込みカウンタ３０３及び
垂直書き込みカウンタ３０４によって指示された画像メ
モリ３０５のアドレスに書き込まれる。
【０００３】３０８は表示部３１３に表示される文字、
図形等の描画情報が書き込まれている表示メモリを示
し、これらの描画情報はＣＰＵ３０７の指示に従って表
示メモリ３０８に書き込まれる。３１０は表示制御メモ
リで、ＣＰＵ３０７の制御により、画像メモリ３０５に
書き込まれた画像信号と、表示メモリ３０８に書き込ま
れた描画情報との間の演算種類を示す情報が書き込まれ
る。この演算種類を示す情報としては、画像情報の優先
順位を示す情報、描画情報の優先順位を示す情報さらに
は描画情報の平均を取るための情報等がある。
図形等の描画情報が書き込まれている表示メモリを示
し、これらの描画情報はＣＰＵ３０７の指示に従って表
示メモリ３０８に書き込まれる。３１０は表示制御メモ
リで、ＣＰＵ３０７の制御により、画像メモリ３０５に
書き込まれた画像信号と、表示メモリ３０８に書き込ま
れた描画情報との間の演算種類を示す情報が書き込まれ
る。この演算種類を示す情報としては、画像情報の優先
順位を示す情報、描画情報の優先順位を示す情報さらに
は描画情報の平均を取るための情報等がある。
【０００４】こうして表示制御メモリ３０８に書き込ま
れた演算種類を示す情報が、垂直読み出しカウンタ３０
９と水平読み出しカウンタ３１１より出力されるアドレ
ス値に従って読出されると演算部３１２に入力される。
この演算部３１２は、表示制御メモリ３１０から出力さ
れる情報に従って画像メモリ３０５の画像情報と表示メ
モリ３０８の描画情報とを演算し、表示部３１３の表示
画面上に表示する。
れた演算種類を示す情報が、垂直読み出しカウンタ３０
９と水平読み出しカウンタ３１１より出力されるアドレ
ス値に従って読出されると演算部３１２に入力される。
この演算部３１２は、表示制御メモリ３１０から出力さ
れる情報に従って画像メモリ３０５の画像情報と表示メ
モリ３０８の描画情報とを演算し、表示部３１３の表示
画面上に表示する。
【０００５】
【発明が解決しようとする課題】図４は表示部に表示さ
れた画像情報の表示位置を変更する例を示す図で、ここ
ではスクリーン上に表示された２つの画像４０２，４０
３の表示位置を変更している。４００は表位置を変更す
る前の表示状態を示し、４０１はそれら画像の表示位置
を変更した後の状態を示している。また、４１０，４１
２は表示メモリ３０８に記憶された描画情報（文字）を
示し、４１１は画像メモリ３０５に記憶された画像情報
を示している。このような画像情報と描画情報の合成画
像４０２と、描画情報のみの画像４０３の表示位置の変
更は、図３に示す従来の装置では、以下のようにして実
行される。垂直書き込みカウンタ３０４と水平書き込
みカウンタ３０３にプリセットする値を所望の値に変更
することによって表示部３１３上での各画像の表示位置
を変更する。表示メモリ３０８に書き込まれた描画情
報４１０及び描画情報４１２が、表示部３１３の所望の
位置に表示されるように再度表示メモリ３０８に描画す
る。画像情報４１１と、描画情報４１０とを合成する
演算情報は、表示部３１３の表示画面上の表示位置に対
応づけられた表示制御メモリ３１０のアドレス中に記憶
されているため、例えば図４に示すような画像情報４１
１と描画情報４１０との移動に伴って、この演算情報を
所定のアドレスに書き込み直す必要がある。
れた画像情報の表示位置を変更する例を示す図で、ここ
ではスクリーン上に表示された２つの画像４０２，４０
３の表示位置を変更している。４００は表位置を変更す
る前の表示状態を示し、４０１はそれら画像の表示位置
を変更した後の状態を示している。また、４１０，４１
２は表示メモリ３０８に記憶された描画情報（文字）を
示し、４１１は画像メモリ３０５に記憶された画像情報
を示している。このような画像情報と描画情報の合成画
像４０２と、描画情報のみの画像４０３の表示位置の変
更は、図３に示す従来の装置では、以下のようにして実
行される。垂直書き込みカウンタ３０４と水平書き込
みカウンタ３０３にプリセットする値を所望の値に変更
することによって表示部３１３上での各画像の表示位置
を変更する。表示メモリ３０８に書き込まれた描画情
報４１０及び描画情報４１２が、表示部３１３の所望の
位置に表示されるように再度表示メモリ３０８に描画す
る。画像情報４１１と、描画情報４１０とを合成する
演算情報は、表示部３１３の表示画面上の表示位置に対
応づけられた表示制御メモリ３１０のアドレス中に記憶
されているため、例えば図４に示すような画像情報４１
１と描画情報４１０との移動に伴って、この演算情報を
所定のアドレスに書き込み直す必要がある。
【０００６】このように上述従来例においては、図４に
示すような合成画像の移動を行うためには、上述した３
つの動作が実行されるために、次のような問題点があつ
た。即ち、 （１）描画情報の表示メモリ３０８への再書き込みと、
演算情報の表示制御メモリ３１０への再書き込みが必要
なため、合成画像の移動が遅い。 （２）画像情報４１１の移動、描画情報４１０，４１２
の移動、及び表示制御メモリ３１０における演算情報の
移動の３つの動作が逐次行われるため、これら各移動動
作の途中で表示部３１３の表示画面上に移動の途中結果
が逐次表示される。特に、表示制御メモリ３１０におけ
る演算情報の移動時においては、描画情報４１０，４１
２の優先表示処理の指定によって、本来隠されていた画
像情報が表示されるなどの予期せぬ画像表示が行われる
虞がある。
示すような合成画像の移動を行うためには、上述した３
つの動作が実行されるために、次のような問題点があつ
た。即ち、 （１）描画情報の表示メモリ３０８への再書き込みと、
演算情報の表示制御メモリ３１０への再書き込みが必要
なため、合成画像の移動が遅い。 （２）画像情報４１１の移動、描画情報４１０，４１２
の移動、及び表示制御メモリ３１０における演算情報の
移動の３つの動作が逐次行われるため、これら各移動動
作の途中で表示部３１３の表示画面上に移動の途中結果
が逐次表示される。特に、表示制御メモリ３１０におけ
る演算情報の移動時においては、描画情報４１０，４１
２の優先表示処理の指定によって、本来隠されていた画
像情報が表示されるなどの予期せぬ画像表示が行われる
虞がある。
【０００７】本発明は上記従来例に鑑みてなされたもの
で、複数の記憶手段に記憶された画像情報同士を演算し
て、表示画面の任意の位置に表示させることができる画
像表示制御方法及び装置を提供することを目的とする。
で、複数の記憶手段に記憶された画像情報同士を演算し
て、表示画面の任意の位置に表示させることができる画
像表示制御方法及び装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明の画像表示制御装置は以下のような構成を備え
る。即ち、複数の異なる画像情報を同じ表示画面上に同
時に表示する画像表示制御装置であって、それぞれが異
なる画像情報を記憶できる複数の記憶手段と、少なくと
も前記表示画面に表示すべき座標に対応したアドレスを
有し、前記表示画面の各座標位置に表示される前記記憶
手段に記憶された前記画像情報の各画素の記憶位置を前
記アドレスのそれぞれに記憶するアドレス記憶手段と、
前記表示画面への表示動作に同期して、前記表示画面の
各表示座標位置に対応する前記アドレス記憶手段のそれ
ぞれのアドレスに記憶された前記記憶位置を順次読み出
し、前記複数の記憶手段の当該記憶位置より対応する画
像情報の画素を読み出す読出し手段と、前記読出し手段
により読み出した画像情報の画素を演算して前記表示画
面に表示する表示手段と、を有することを特徴とする。
上記目的を達成するために本発明の画像表示制御方法は
以下のような工程を備える。即ち、複数の異なる画像情
報を同じ表示画面上に同時に表示する画像表示制御方法
であって、複数のメモリにそれぞれが異なる画像情報を
記憶し、少なくとも前記表示画面に表示すべき座標に対
応したアドレスを有する表示メモリの各アドレスに、前
記表示画面の各座標位置に表示される前記複数のメモリ
に記憶された前記画像情報の各画素の記憶位置を記憶
し、前記表示画面への表示動作に同期して、前記表示画
面の表示座標位置に対応する前記表示メモリのそれぞれ
のアドレスに記憶された前記記憶位置を順次読み出し、
前記複数のメモリのそれぞれの当該記憶位置より対応す
る画像情報の画素を読み出し、それら読み出した画像情
報の画素を演算して表示画面に表示することを特徴とす
る。
に本発明の画像表示制御装置は以下のような構成を備え
る。即ち、複数の異なる画像情報を同じ表示画面上に同
時に表示する画像表示制御装置であって、それぞれが異
なる画像情報を記憶できる複数の記憶手段と、少なくと
も前記表示画面に表示すべき座標に対応したアドレスを
有し、前記表示画面の各座標位置に表示される前記記憶
手段に記憶された前記画像情報の各画素の記憶位置を前
記アドレスのそれぞれに記憶するアドレス記憶手段と、
前記表示画面への表示動作に同期して、前記表示画面の
各表示座標位置に対応する前記アドレス記憶手段のそれ
ぞれのアドレスに記憶された前記記憶位置を順次読み出
し、前記複数の記憶手段の当該記憶位置より対応する画
像情報の画素を読み出す読出し手段と、前記読出し手段
により読み出した画像情報の画素を演算して前記表示画
面に表示する表示手段と、を有することを特徴とする。
上記目的を達成するために本発明の画像表示制御方法は
以下のような工程を備える。即ち、複数の異なる画像情
報を同じ表示画面上に同時に表示する画像表示制御方法
であって、複数のメモリにそれぞれが異なる画像情報を
記憶し、少なくとも前記表示画面に表示すべき座標に対
応したアドレスを有する表示メモリの各アドレスに、前
記表示画面の各座標位置に表示される前記複数のメモリ
に記憶された前記画像情報の各画素の記憶位置を記憶
し、前記表示画面への表示動作に同期して、前記表示画
面の表示座標位置に対応する前記表示メモリのそれぞれ
のアドレスに記憶された前記記憶位置を順次読み出し、
前記複数のメモリのそれぞれの当該記憶位置より対応す
る画像情報の画素を読み出し、それら読み出した画像情
報の画素を演算して表示画面に表示することを特徴とす
る。
【０００９】
【作用】以上の構成において、少なくとも表示画面に表
示すべき座標に対応したアドレスを有するアドレス記憶
手段の各アドレスに、記憶手段における、その表示画面
の各座標位置に表示される画像情報の各画素の記憶位置
を記憶しておき、表示画面への表示動作に同期して、そ
の表示画面の表示座標位置に対応するアドレス記憶手段
のそれぞれのアドレスに記憶された記憶位置を順次読み
出し、当該記憶位置より対応する画像情報の画素を読み
出し、その読み出した画像情報の画素を演算して表示画
面に表示するように動作する。
示すべき座標に対応したアドレスを有するアドレス記憶
手段の各アドレスに、記憶手段における、その表示画面
の各座標位置に表示される画像情報の各画素の記憶位置
を記憶しておき、表示画面への表示動作に同期して、そ
の表示画面の表示座標位置に対応するアドレス記憶手段
のそれぞれのアドレスに記憶された記憶位置を順次読み
出し、当該記憶位置より対応する画像情報の画素を読み
出し、その読み出した画像情報の画素を演算して表示画
面に表示するように動作する。
【００１０】
【実施例】以下、添付図面に従って本発明の好適な実施
例を詳細に説明する。 ＜画像表示制御装置の構成説明 （図１）＞図１は本実
施例の画像表示制御装置の概略構成を示すブロック図で
ある。
例を詳細に説明する。 ＜画像表示制御装置の構成説明 （図１）＞図１は本実
施例の画像表示制御装置の概略構成を示すブロック図で
ある。
【００１１】図において、１０１は入力画像信号を示
し、この画像信号１０１はインターフェース部１０２に
入力されると画素単位のクロック信号が抽出され、画像
メモリ１０４とカウンタ１０３に出力される。また、イ
ンターフェース部１０２は入力画像信号１０１を画素単
位の画像情報に変換して画像メモリ１０４に出力してい
る。カウンタ１０３は、インターフェース部１０２より
のクロック信号により画像メモリ１０４に書き込まれた
画素数をカウントし、次に画像メモリ１０４に書き込ま
れる画素データの書き込みアドレスを出力している。１
０５は演算部で、表示制御メモリ１０８に記憶されてい
る制御情報に従って、画像メモリ１０４及び描画メモリ
１０７よりの表示データ同士を演算して表示部１０６に
出力している。１０６は表示部で、読出し制御部１０９
から出力される種々の同期信号によって、演算部１０５
よりの画像情報を表示している。
し、この画像信号１０１はインターフェース部１０２に
入力されると画素単位のクロック信号が抽出され、画像
メモリ１０４とカウンタ１０３に出力される。また、イ
ンターフェース部１０２は入力画像信号１０１を画素単
位の画像情報に変換して画像メモリ１０４に出力してい
る。カウンタ１０３は、インターフェース部１０２より
のクロック信号により画像メモリ１０４に書き込まれた
画素数をカウントし、次に画像メモリ１０４に書き込ま
れる画素データの書き込みアドレスを出力している。１
０５は演算部で、表示制御メモリ１０８に記憶されてい
る制御情報に従って、画像メモリ１０４及び描画メモリ
１０７よりの表示データ同士を演算して表示部１０６に
出力している。１０６は表示部で、読出し制御部１０９
から出力される種々の同期信号によって、演算部１０５
よりの画像情報を表示している。
【００１２】１０７は描画メモリで、表示情報を記憶す
るための記憶手段の１つであるところの表示部１０６の
画面上に表示される文字、図形等の描画情報を記憶して
おり、これら描画情報はＣＰＵ１１１の制御の下に描画
メモリ１０７に書込まれる。１０８は表示制御メモリ
で、ＣＰＵ１１１の制御により、画像メモリ１０４の画
像データと描画メモリ１０７との演算情報が記憶され
る。又、この表示制御メモリ１０８には、演算種類を示
す情報のデフォルト値がセットされており、これにより
描画像が優先されるようになっている。
るための記憶手段の１つであるところの表示部１０６の
画面上に表示される文字、図形等の描画情報を記憶して
おり、これら描画情報はＣＰＵ１１１の制御の下に描画
メモリ１０７に書込まれる。１０８は表示制御メモリ
で、ＣＰＵ１１１の制御により、画像メモリ１０４の画
像データと描画メモリ１０７との演算情報が記憶され
る。又、この表示制御メモリ１０８には、演算種類を示
す情報のデフォルト値がセットされており、これにより
描画像が優先されるようになっている。
【００１３】１１２はアドレス記憶手段である表示メモ
リで、表示部１０６の表示画面の各画素ごとに、表示す
べき画像メモリ１０４の画像情報及び描画メモリ１０７
の描画情報の格納アドレス値がＣＰＵ１１１によって書
き込まれている。これにより、画像データを表示部１０
６に表示するとき、画像メモリ１０４及び描画メモリ１
０７の読出しアドレスを出力している。本実施例におい
ては、表示メモリ１１２からのアドレス出力は、画像メ
モリ１０４及び描画メモリ１０７及び表示制御メモリ１
０８に供給されている。
リで、表示部１０６の表示画面の各画素ごとに、表示す
べき画像メモリ１０４の画像情報及び描画メモリ１０７
の描画情報の格納アドレス値がＣＰＵ１１１によって書
き込まれている。これにより、画像データを表示部１０
６に表示するとき、画像メモリ１０４及び描画メモリ１
０７の読出しアドレスを出力している。本実施例におい
ては、表示メモリ１１２からのアドレス出力は、画像メ
モリ１０４及び描画メモリ１０７及び表示制御メモリ１
０８に供給されている。
【００１４】１１１はＣＰＵであり、キーボード１１０
から入力される指示に従って画像信号１０１の画像メモ
リ１０４への書込みを制御する。また、画像メモリ１０
４に書込んだ画像情報の各画素が表示部１０６に表示さ
れるべき座標位置が求められると、その座標位置に対応
した表示メモリ１１２のアドレス内に、画像メモリ１０
４における各画素データのアドレス値を演算して書込
む。更に、ＣＰＵ１１１は、描画メモリ１０７に表示す
べき文字、図形等の描画情報を書込む。
から入力される指示に従って画像信号１０１の画像メモ
リ１０４への書込みを制御する。また、画像メモリ１０
４に書込んだ画像情報の各画素が表示部１０６に表示さ
れるべき座標位置が求められると、その座標位置に対応
した表示メモリ１１２のアドレス内に、画像メモリ１０
４における各画素データのアドレス値を演算して書込
む。更に、ＣＰＵ１１１は、描画メモリ１０７に表示す
べき文字、図形等の描画情報を書込む。
【００１５】以下に、入力画像信号１０１の水平画素数
をＸS 、垂直画素数をＹS 、入力画像信号１０１の任意
の画素Ｐの座標を（ｘS ，ｙS ）、表示部１０６の水平
方向の画素数をＸd 、垂直方向の画素数をＹd 、画素Ｐ
を表示すべき表示部１０９上の座標を（ｘd ，ｙd ）と
し、以下、図１を参照して本実施例の動作について説明
する。
をＸS 、垂直画素数をＹS 、入力画像信号１０１の任意
の画素Ｐの座標を（ｘS ，ｙS ）、表示部１０６の水平
方向の画素数をＸd 、垂直方向の画素数をＹd 、画素Ｐ
を表示すべき表示部１０９上の座標を（ｘd ，ｙd ）と
し、以下、図１を参照して本実施例の動作について説明
する。
【００１６】キーボード１１０から入力画像信号１０１
の水平及び垂直画素数ＸS ，ＹS と表示部１０６上での
表示位置とが入力されると、ＣＰＵ１１１はカウンタ１
０３の値をプリセットする。画像信号１０１のうちイン
ターフェース部１０２でクロック信号が分離された画素
データが、画像メモリ１０４に入力され、カウンタ１０
３から出力されるアドレス内に、クロック信号に同期し
て書込まれる。こうして１画素データが書込まれると、
クロック信号によりカウンタ１０３がインクリメントさ
れ、次の画素データが画像メモリ１０４の新たな番地に
書き込まれる。かくして、画素データは画像メモリ１０
４のアドレス“０”番地から“ＸS ・Ｙ S −１”番地ま
で書込まれる。
の水平及び垂直画素数ＸS ，ＹS と表示部１０６上での
表示位置とが入力されると、ＣＰＵ１１１はカウンタ１
０３の値をプリセットする。画像信号１０１のうちイン
ターフェース部１０２でクロック信号が分離された画素
データが、画像メモリ１０４に入力され、カウンタ１０
３から出力されるアドレス内に、クロック信号に同期し
て書込まれる。こうして１画素データが書込まれると、
クロック信号によりカウンタ１０３がインクリメントさ
れ、次の画素データが画像メモリ１０４の新たな番地に
書き込まれる。かくして、画素データは画像メモリ１０
４のアドレス“０”番地から“ＸS ・Ｙ S −１”番地ま
で書込まれる。
【００１７】一方、ＣＰＵ１１１は表示部１０６上に画
像を表示すべき座標に対応した表示メモリ１１２のアド
レス内に、表示すべき画像が書込まれた画像メモリ１０
４のアドレス値を書込む。即ち、前述の画素Ｐ（ｘs ，
ｙs ）の情報を格納している画像メモリ１０４のアドレ
ス値は、｛ＸS ・（ｙS −１）＋ｘS −１｝であり、画
素Ｐを表示すべき表示部１０６上の座標（ｘd ，ｙd ）
に対応した表示メモリ１１２上のアドレスは｛Ｘd （ｙ
d −１）＋ｘd −１｝で表わされる。
像を表示すべき座標に対応した表示メモリ１１２のアド
レス内に、表示すべき画像が書込まれた画像メモリ１０
４のアドレス値を書込む。即ち、前述の画素Ｐ（ｘs ，
ｙs ）の情報を格納している画像メモリ１０４のアドレ
ス値は、｛ＸS ・（ｙS −１）＋ｘS −１｝であり、画
素Ｐを表示すべき表示部１０６上の座標（ｘd ，ｙd ）
に対応した表示メモリ１１２上のアドレスは｛Ｘd （ｙ
d −１）＋ｘd −１｝で表わされる。
【００１８】このような関係を示したのが図５〜図８で
ある。図５は、水平方向の画素数がＸS ，垂直方向の画
素数がＹS の入力画像情報１０１の領域を示す図で、図
６はこの画像情報を画像メモリ１０４に記憶した状態を
示しており、図５の画素Ｐがアドレス｛ＸS ・（ｙS −
１）＋ｘS −１｝に格納されている状態を示している。
また図７は、表示部１０６の表示画面上に図５に示した
画像情報を表示した状態を示し、図８は表示メモリ１１
２に、この画像情報のアドレスが記憶された状態を示し
ており、このとき画素Ｐの表示メモリ１１２のアドレス
は、｛Ｘd （ｙ d −１）＋ｘd −１｝となり、このアド
レス内に画素Ｐの画像メモリ１０４上におけるアドレス
値｛ＸS ・（ｙS−１）＋ｘS −１｝が記憶されてい
る。
ある。図５は、水平方向の画素数がＸS ，垂直方向の画
素数がＹS の入力画像情報１０１の領域を示す図で、図
６はこの画像情報を画像メモリ１０４に記憶した状態を
示しており、図５の画素Ｐがアドレス｛ＸS ・（ｙS −
１）＋ｘS −１｝に格納されている状態を示している。
また図７は、表示部１０６の表示画面上に図５に示した
画像情報を表示した状態を示し、図８は表示メモリ１１
２に、この画像情報のアドレスが記憶された状態を示し
ており、このとき画素Ｐの表示メモリ１１２のアドレス
は、｛Ｘd （ｙ d −１）＋ｘd −１｝となり、このアド
レス内に画素Ｐの画像メモリ１０４上におけるアドレス
値｛ＸS ・（ｙS−１）＋ｘS −１｝が記憶されてい
る。
【００１９】このようにＣＰＵ１１１は、表示部１０６
上に画像を表示するように指示されると、その領域に対
応した表示メモリ１１２上のアドレス内に、画像情報の
画像メモリ１０４上におけるアドレス値を記憶する。ま
た、ＣＰＵ１１１は入力された画像情報１０１と演算さ
れて表示される文字や図形等の描画情報を描画メモリ１
０７に書込む。この時の書込みアドレスは、その入力画
像情報の演算対象となる画素データが書込まれた画像メ
モリ１０４の書込みアドレスと同一である。さらに、Ｃ
ＰＵ１１１は表示制御メモリ１０８に、所望の演算の種
類を示す演算情報を書込む。この書込みアドレスは、入
力画像情報１０１の演算対象となる画素データの画像メ
モリ１０４における書込みアドレスと同一である。
上に画像を表示するように指示されると、その領域に対
応した表示メモリ１１２上のアドレス内に、画像情報の
画像メモリ１０４上におけるアドレス値を記憶する。ま
た、ＣＰＵ１１１は入力された画像情報１０１と演算さ
れて表示される文字や図形等の描画情報を描画メモリ１
０７に書込む。この時の書込みアドレスは、その入力画
像情報の演算対象となる画素データが書込まれた画像メ
モリ１０４の書込みアドレスと同一である。さらに、Ｃ
ＰＵ１１１は表示制御メモリ１０８に、所望の演算の種
類を示す演算情報を書込む。この書込みアドレスは、入
力画像情報１０１の演算対象となる画素データの画像メ
モリ１０４における書込みアドレスと同一である。
【００２０】入力画像情報１０１と演算表示を行なわな
い図形等の描画情報は、描画メモリ１０７のアドレス
（ＸS ・ＹS ）以降に書込まれる。さらに、描画情報を
書込んだ描画メモリ１０４のアドレス値は、表示部１０
６上の表示位置に対応した表示メモリ１１２上のアドレ
ス内に書込まれる。
い図形等の描画情報は、描画メモリ１０７のアドレス
（ＸS ・ＹS ）以降に書込まれる。さらに、描画情報を
書込んだ描画メモリ１０４のアドレス値は、表示部１０
６上の表示位置に対応した表示メモリ１１２上のアドレ
ス内に書込まれる。
【００２１】画像メモリ１０４、描画メモリ１０７及び
表示制御メモリ１０８に書込まれたそれぞれのデータ
は、読出し制御部１０９及び表示メモリ１１２によっ
て、表示部１０６の表示動作と同期して読出される。即
ち、読出し制御部１０９から各種同期信号が表示部１０
６に出力されると、これら同期信号に同期して表示メモ
リ１１２が順次読出される。画像メモリ１０４の画像情
報の画素データと、その画像情報に関連して描画メモリ
１０７から読出されて画素データとが演算される場合、
表示メモリ１１２からは当該画素データに関する画像情
報のアドレス、描画情報のアドレス及び演算種類情報を
格納した表示制御メモリ１０８のアドレス値が出力され
る。これらアドレスが出力されることにより、画像メモ
リ１０４からは当該画素の画像情報が読出され、描画メ
モリ１０７からは当該画素の描画情報が読出される。こ
れら画像メモリ１０４及び描画メモリ１０７からの出力
のそれぞれは演算部１０５に入力される。この演算部１
０５では、表示制御メモリ１０８から出力される当該画
素の演算種類を示す情報に従って、画像メモリ１０４か
らの画素データと描画メモリ１０７よりの画素データと
を演算し、その結果を表示部１０６に入力して表示す
る。
表示制御メモリ１０８に書込まれたそれぞれのデータ
は、読出し制御部１０９及び表示メモリ１１２によっ
て、表示部１０６の表示動作と同期して読出される。即
ち、読出し制御部１０９から各種同期信号が表示部１０
６に出力されると、これら同期信号に同期して表示メモ
リ１１２が順次読出される。画像メモリ１０４の画像情
報の画素データと、その画像情報に関連して描画メモリ
１０７から読出されて画素データとが演算される場合、
表示メモリ１１２からは当該画素データに関する画像情
報のアドレス、描画情報のアドレス及び演算種類情報を
格納した表示制御メモリ１０８のアドレス値が出力され
る。これらアドレスが出力されることにより、画像メモ
リ１０４からは当該画素の画像情報が読出され、描画メ
モリ１０７からは当該画素の描画情報が読出される。こ
れら画像メモリ１０４及び描画メモリ１０７からの出力
のそれぞれは演算部１０５に入力される。この演算部１
０５では、表示制御メモリ１０８から出力される当該画
素の演算種類を示す情報に従って、画像メモリ１０４か
らの画素データと描画メモリ１０７よりの画素データと
を演算し、その結果を表示部１０６に入力して表示す
る。
【００２２】又、描画メモリ１０７に記憶された描画情
報のみの表示される領域では、表示メモリ１１２から出
力される描画メモリ１０７のアドレスは、画像メモリ１
０４の画像格納アドレス値よりも大きく設定されている
ため、これに対応して画像メモリ１０４から画像情報が
読出されることがない。これにより、描画メモリ１０７
から読出された描画情報は演算部１０５において、デフ
ォルトにより設定されている描画情報を優先する演算に
よって、表示部１０６に出力されて表示される。
報のみの表示される領域では、表示メモリ１１２から出
力される描画メモリ１０７のアドレスは、画像メモリ１
０４の画像格納アドレス値よりも大きく設定されている
ため、これに対応して画像メモリ１０４から画像情報が
読出されることがない。これにより、描画メモリ１０７
から読出された描画情報は演算部１０５において、デフ
ォルトにより設定されている描画情報を優先する演算に
よって、表示部１０６に出力されて表示される。
【００２３】次に、本実施例における描画情報と画像情
報とを合成した画像情報を移動する処理を説明する。
報とを合成した画像情報を移動する処理を説明する。
【００２４】ここでは前述の画素Ｐの表示位置を座標
（ｘd ，ｙd ）から（ｘd ′，ｙd ′）に変更する場合
を考える。この移動が指示されると、ＣＰＵ１１１は表
示メモリ１１２のアドレス｛Ｘd （ｙd −１）＋ｘd −
１｝に記憶されている値｛ＸS （ｙS −１）＋ｘS −
１｝を、表示メモリ１１２のアドレス｛Ｘd （ｙd ′−
１）＋ｘd′−１｝に転送する。これにより、画素Ｐが
表示部１０６の表示画面上の座標（ｘd ′，ｙd ′）に
表示される。このように、画像メモリ１０４、描画メモ
リ１０７及び表示制御メモリ１０８における画素Ｐに関
する情報を何ら書きかえることなく、単に表示メモリ１
１２の値を、その移動に応じて変更するだけで、表示部
１０６において点Ｐの表示座標が（ｘd ，ｙd ）から
（ｘd ′，ｙd ′）に移動して表示される。
（ｘd ，ｙd ）から（ｘd ′，ｙd ′）に変更する場合
を考える。この移動が指示されると、ＣＰＵ１１１は表
示メモリ１１２のアドレス｛Ｘd （ｙd −１）＋ｘd −
１｝に記憶されている値｛ＸS （ｙS −１）＋ｘS −
１｝を、表示メモリ１１２のアドレス｛Ｘd （ｙd ′−
１）＋ｘd′−１｝に転送する。これにより、画素Ｐが
表示部１０６の表示画面上の座標（ｘd ′，ｙd ′）に
表示される。このように、画像メモリ１０４、描画メモ
リ１０７及び表示制御メモリ１０８における画素Ｐに関
する情報を何ら書きかえることなく、単に表示メモリ１
１２の値を、その移動に応じて変更するだけで、表示部
１０６において点Ｐの表示座標が（ｘd ，ｙd ）から
（ｘd ′，ｙd ′）に移動して表示される。
【００２５】＜他の実施例＞図２は本発明の他の実施例
の画像表示制御装置の概略構成を示すブロック図で、前
述の図１と共通する部分は同じ番号で示している。ここ
では、前述実施例の構成に加えて、表示メモリ１１２か
ら画像メモリ１０４に出力されるアドレスに対して、ア
ドレス変換部１１３を付加した場合を示している。
の画像表示制御装置の概略構成を示すブロック図で、前
述の図１と共通する部分は同じ番号で示している。ここ
では、前述実施例の構成に加えて、表示メモリ１１２か
ら画像メモリ１０４に出力されるアドレスに対して、ア
ドレス変換部１１３を付加した場合を示している。
【００２６】このアドレス変換機１３には、ＣＰＵ１１
１によって加算アドレスが与えられる。これにより表示
メモリ１１２から出入されるアドレス値に、このアドレ
ス加算部１１３にセットされたアドレス値が加算され、
これが画像メモリ１０４のアドレスとして出力される。
１によって加算アドレスが与えられる。これにより表示
メモリ１１２から出入されるアドレス値に、このアドレ
ス加算部１１３にセットされたアドレス値が加算され、
これが画像メモリ１０４のアドレスとして出力される。
【００２７】図２において、前述の如く、画像メモリ１
０４のアドレス“０”より画像情報Ａが書込まれると、
ＣＰＵ１１１はアドレス変換部１１３の加算アドレスを
“０”にセットし、前述実施例と同じく、その画像情報
Ａの表示部１０６の表示画面上の座標に対応した表示メ
モリ１１２のアドレス内に、画像メモリ１０４の画像情
報Ａの各画素に対応したアドレス値を書込む。
０４のアドレス“０”より画像情報Ａが書込まれると、
ＣＰＵ１１１はアドレス変換部１１３の加算アドレスを
“０”にセットし、前述実施例と同じく、その画像情報
Ａの表示部１０６の表示画面上の座標に対応した表示メ
モリ１１２のアドレス内に、画像メモリ１０４の画像情
報Ａの各画素に対応したアドレス値を書込む。
【００２８】次に、この画像情報Ａと水平方向の画素及
び垂直方向の画素数がともに等しい画像情報Ｂを、画像
メモリ１０４の例えばアドレス“２０”より書込む。但
し、この“２０”は、画像情報Ａの全画素数に等しい
か、又はそれよりも大きい値である。ＣＰＵ１１１は、
この画像情報を表示するために表示メモリ１１２の内容
を変更することなく、アドレス変換部１１３の加算アド
レス値を“２０”にセットする。これにより、アドレス
変換部１１３からは、表示メモリ１１２より出力される
アドレス値に“２０”が加算されたアドレスが出力され
る。このアドレス変換部１１３から出力されるアドレス
値により、画像メモリ１０４から画像情報Ｂが読出さ
れ、画像情報Ａの代りに画像情報Ｂが表示部１０６の画
面上の所定の位置に表示される。
び垂直方向の画素数がともに等しい画像情報Ｂを、画像
メモリ１０４の例えばアドレス“２０”より書込む。但
し、この“２０”は、画像情報Ａの全画素数に等しい
か、又はそれよりも大きい値である。ＣＰＵ１１１は、
この画像情報を表示するために表示メモリ１１２の内容
を変更することなく、アドレス変換部１１３の加算アド
レス値を“２０”にセットする。これにより、アドレス
変換部１１３からは、表示メモリ１１２より出力される
アドレス値に“２０”が加算されたアドレスが出力され
る。このアドレス変換部１１３から出力されるアドレス
値により、画像メモリ１０４から画像情報Ｂが読出さ
れ、画像情報Ａの代りに画像情報Ｂが表示部１０６の画
面上の所定の位置に表示される。
【００２９】このように、アドレス変換部１１３の加算
アドレスに“０”又は“２０”を設定することにより、
画像情報Ａ又は画像情報Ｂの表示を選択することができ
る。これにより、同一の描画情報に対して画像メモリ１
０４の画像情報を瞬時に切換えて表示することができ
る。なお、この場合も、画像メモリ１０４の画像情報と
描画メモリ１０７の描画情報とを合成した画像情報の移
動は、先述従来例と同様にして実現される。
アドレスに“０”又は“２０”を設定することにより、
画像情報Ａ又は画像情報Ｂの表示を選択することができ
る。これにより、同一の描画情報に対して画像メモリ１
０４の画像情報を瞬時に切換えて表示することができ
る。なお、この場合も、画像メモリ１０４の画像情報と
描画メモリ１０７の描画情報とを合成した画像情報の移
動は、先述従来例と同様にして実現される。
【００３０】尚、本実施例に用いるアドレス変換部とし
ては、実際に加算を行う加算器を用いる以外にも、例え
ばルックアップテーブル等を用いた構成等も可能であ
る。
ては、実際に加算を行う加算器を用いる以外にも、例え
ばルックアップテーブル等を用いた構成等も可能であ
る。
【００３１】以上説明したように本実施例によれば、表
示すべき種々の情報間で指定された演算によって得られ
た情報を表示画面上で、任意の位置に高速に移動表示す
ることができる。
示すべき種々の情報間で指定された演算によって得られ
た情報を表示画面上で、任意の位置に高速に移動表示す
ることができる。
【００３２】
【発明の効果】以上説明したように本発明によれば、複
数の記憶手段に記憶された画像情報同士を演算して、表
示画面の任意の位置に表示させることができるという効
果がある。
数の記憶手段に記憶された画像情報同士を演算して、表
示画面の任意の位置に表示させることができるという効
果がある。
【図１】本実施例の画像表示制御装置の概略構成を示す
ブロック図である。
ブロック図である。
【図２】本発明の他の実施例の画像表示制御装置の概略
構成を示すブロック図である。
構成を示すブロック図である。
【図３】従来の画像表示制御装置の構成を示すブロック
図である。
図である。
【図４】従来例の画像表示制御装置における合成画像の
表示に関する問題点を説明するための図である。
表示に関する問題点を説明するための図である。
【図５】
【図６】本実施例における画像情報と、その画像情報を
画像メモリに記憶した状態を示す図である。
画像メモリに記憶した状態を示す図である。
【図７】
【図８】本実施例における表示画面上の画像情報と、そ
の画像情報を表示メモリに記憶した状態を示す図であ
る。
の画像情報を表示メモリに記憶した状態を示す図であ
る。
１０１ 入力画像信号 １０２ インターフェイス部 １０３ カウンタ １０４ 画像メモリ １０５ 演算部 １０６ 表示部 １０７ 描画メモリ １０８ 表示制御メモリ １１１ ＣＰＵ １１２ 表示メモリ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−282888（ＪＰ，Ａ) 特開 平２−231627（ＪＰ，Ａ) 特開 昭63−287889（ＪＰ，Ａ) 特開 昭63−292783（ＪＰ，Ａ) 特開 平２−1900（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/14 G06F 3/153 320 G06T 1/00
Claims (3)
- 【請求項１】 複数の異なる画像情報を同じ表示画面上
に同時に表示する画像表示制御装置であって、 それぞれが異なる画像情報を記憶できる複数の記憶手段
と、 少なくとも前記表示画面に表示すべき座標に対応したア
ドレスを有し、前記表示画面の各座標位置に表示される
前記記憶手段に記憶された前記画像情報の各画素の記憶
位置を前記アドレスのそれぞれに記憶するアドレス記憶
手段と、 前記表示画面への表示動作に同期して、前記表示画面の
各表示座標位置に対応する前記アドレス記憶手段のそれ
ぞれのアドレスに記憶された前記記憶位置を順次読み出
し、前記複数の記憶手段の当該記憶位置より対応する画
像情報の画素を読み出す読出し手段と、 前記読出し手段により読み出した画像情報の画素を演算
して前記表示画面に表示する表示手段と、 を有することを特徴とする画像表示制御装置。 - 【請求項２】 前記複数の記憶手段から読み出された画
像情報の画素の演算情報を記憶する演算情報記憶手段を
更に有し、 前記アドレス記憶手段は、更に、前記演算記憶手段にお
ける演算情報の格納位置を、前記表示画面の各座標位置
に対応するアドレスに記憶することを特徴とする請求項
１に記載の画像表示制御装置。 - 【請求項３】 複数の異なる画像情報を同じ表示画面上
に同時に表示する画像表示制御方法であって、 複数のメモリにそれぞれが異なる画像情報を記憶し、 少なくとも前記表示画面に表示すべき座標に対応したア
ドレスを有する表示メモリの各アドレスに、前記表示画
面の各座標位置に表示される前記複数のメモリに記憶さ
れた前記画像情報の各画素の記憶位置を記憶し、 前記表示画面への表示動作に同期して、前記表示画面の
表示座標位置に対応する前記表示メモリのそれぞれのア
ドレスに記憶された前記記憶位置を順次読み出し、前記
複数のメモリのそれぞれの当該記憶位置より対応する画
像情報の画素を読み出し、 それら読み出した画像情報の画素を演算して表示画面に
表示することを特徴とする画像表示制御方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02066891A JP3264941B2 (ja) | 1991-02-14 | 1991-02-14 | 画像表示制御方法及び装置 |
| US07/834,651 US5745101A (en) | 1991-02-14 | 1992-02-12 | Method and apparatus for controlling image display |
| DE69229139T DE69229139T2 (de) | 1991-02-14 | 1992-02-13 | Verfahren und Vorrichtung zur Steuerung der Bildanzeige |
| EP92301176A EP0499462B1 (en) | 1991-02-14 | 1992-02-13 | Method and apparatus for controlling image display |
| US08/725,513 US5818434A (en) | 1991-02-14 | 1996-10-04 | Method and apparatus for controlling image display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02066891A JP3264941B2 (ja) | 1991-02-14 | 1991-02-14 | 画像表示制御方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04258994A JPH04258994A (ja) | 1992-09-14 |
| JP3264941B2 true JP3264941B2 (ja) | 2002-03-11 |
Family
ID=12033581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02066891A Expired - Fee Related JP3264941B2 (ja) | 1991-02-14 | 1991-02-14 | 画像表示制御方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3264941B2 (ja) |
-
1991
- 1991-02-14 JP JP02066891A patent/JP3264941B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04258994A (ja) | 1992-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011210 |
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