JPH03230193A - 動画表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は動画表示装置に関する。より特定的には、こ
の発明は、各々が水平方向および垂直方向にそれぞれ複
数ドツトからなる１つ以上のキャラクタ単位を組み合わ
せることによって大きなサイズのオブジェクトをラスタ
スキャンモニタでアニメーション的に表示する、たとえ
ばビデオゲーム機やパーソナルコンピュータなどの動画
表示装置に関する。

〔従来技術］ この種の動画表示装置の一例が、たとえば、昭和６２年
２月２日付で出願公開された特開昭６２−２４２９６号
に開示されている。この特開昭６２−２４２９６号では
、水平表示すイズおよび垂直表示すイズのデータを属性
メモリ（Ｏｂｊｅｃｔ　Ａｔｔ？１ｂｕｔｅ　Ｍｅｍｏ
ｒｙ　：　ＯＡ　Ｍ）に記憶させることによってオブジ
ェクト毎にオブジェクトサイズを任意に変更できるとい
う利点がある。

〔発明が解決しようとする課題］ しかしながら、特開昭６２−２４２９６号開示技術では
、サイズ指定データのビット数が大きいので、ＯＡＭや
プログラムメモリとして大きな記憶容量のメモリを用い
なければならない。たとえば、水平および垂直方向にそ
れぞれ６種類のサイズを選択するようにすると、サイズ
指定データとしては、水平および垂直方向にそれぞれ３
ビツト必要なので、１つのオブジェクトについて６ビツ
トのデータとなる。そして、１画面に１２８個のオブジ
ェクトを表示可能にすれば、サイズ指定データは１画面
光たり７６８ビツト（＝６ビツト×１２８）となる。し
たがって、１画面のオブジェクトデータを一時的に記憶
するためのＯＡＭの記憶容量としては、サイズ指定デー
タの分だけでも７６８ビツト必要になる。また、サイズ
指定データはＣＰＵから書き込まれるため、プログラム
に予め記憶シテオクサイズ指定データのデータ量も「オ
ブジェクト数×６ビツト」必要となり、表示するオブジ
ェクト数が増加すればそれに比例しておおきな記憶容量
が必要になる。もし同じプログラムメモリ容量であると
すれば、表示できるオブジェクト数がおのずと少なくな
ってしまう。

それゆえに、この発明の主たる目的は、小さい記憶容量
のメモリを用いて多くの種類のサイズのオブジェクトを
表示できる、動画表示装置を提供することである。

この発明のその他の目的は、小さい記憶容量のメモリを
用いて表示可能なオブジェクト数を増加できる、動画表
示装置を提供することである。

〔課題を解決するための手段〕

この発明は、各々が水平および垂直方向にそれぞれ複数
ドツトからなる１つ以上のキャラクタを組み合わせるこ
とによって大きなサイズのオブジェクトをラスタスキャ
ンモニタで表示する動画表示装置であって、オブジェク
トを構成するキャラクタのグラフィックデータを各オブ
ジェクト毎に予めその関連するアドレス領域に記憶する
第１の記憶手段、ラスタスキャンモニタの次の垂直期間
に表示されるべき１以上のオブジェクトを指定するため
にオブジェクト指定データを発生するオブジェクト指定
データ発生手段、指定されたオブジェクトが表示される
べきモニタ上の位置を表す位置データを発生する位置デ
ータ発生手段、オブジェクト毎にそのオブジェクトサイ
ズを選択するサイズ選択データ発生手段、画面毎にサイ
ズ指定モードを決定する指定モードデータを発生する指
定モードデータ発生手段、オブジェクト指定データおよ
び位置データを一時的に記憶する第２の記憶手段、第２
の記憶手段から読み出した位置データとサイズ選択デー
タ発生手段からのサイズ選択データおよび指定モードデ
ータ発生手段からの指定モードデータの組合せとに基づ
いてそのオブジェクトを次の水平走査期間に表示すべき
か否かを判定するインレンジ判定手段、およびインレン
ジ判定手段においてインレンジ状態にあると判定された
オブジェクトについて第１の記憶手段の読出アドレスを
作成して第１の記憶手段に与える読出アドレス作成手段
を備える、動画表示装置である。

〔作用］ １つのキャラクタは、たとえば、水平方向８ドツト（ピ
クセル）×垂直方向８ドツト（ピクセル）で形成される
。１以上のこのようなキャラクタの集合ないし組合わせ
によって、１つのオブジェクトが構成される。たとえば
ビデオデータメモリのような第１の記憶手段には、たと
えば１２８個のオブジェクトの各々を構成するキャラク
タのグラフィックデータ（ドツトデータ）が、各オブジ
ェクト毎に、予め記憶されている。したがって、この第
１の記憶手段からのグラフィックデータを読み出すこと
によって、ラスラスキャンモニタ上にオブジェクトを表
示する。

マイクロプロセサ（ＣＰＵ）は、たとえば初期状態また
はラスタスキャンモニタの垂直ブランキング期間中に、
たとえばＯＡＭ　（オブジェクトアトリビュートメモリ
）のような第２の記憶手段にオブジェクトデータをセッ
トする。オブジェクトデータは、カラーパレットデータ
、水平および垂直フリップデータおよび優先表示データ
等の他、オブジェクト指定データ（ネームデータ）、垂
直位置データ、水平位置データおよびオブジェクトサイ
ズ選択データ（サイズ大またはサイズ小）を含む。

オブジェクトサイズを表すサイズ指定データ発生手段か
らサイズ指定データは、たとえば［８×８Ｊ、’１６Ｘ
１６Ｊ、’３２Ｘ３２Ｊまたは「６４Ｘ６４Ｊのオブジ
ェクトサイズの中から２種類を指定する。このサイズ指
定データはたとえばサイズレジスタに一時的に保持され
る。上述のサイズ選択データは、たとえば“０゛°また
は“１′”であり、このサイズ選択データによって上述
の２種類のオブジェクトサイズの中から１つが選択され
る。

インレンジ判定手段では、サイズ指定データとサイズ選
択データとによって決まるオブジェクトサイズとオブジ
ェクトのモニタ上の位置データとに基づいて、該当のオ
ブジェクトがインレンジ状態にあるか否か、すなわち、
次の水平ラインで表示されるべきか否かを判定する。

インレンジ判定手段によって水平方向および垂直力とも
にインレンジ状態にあると判定されたオブジェクトのグ
ラフィックデータが第１の記憶手段から読み出される。

すなわち、読出アドレス作成手段は、たとえばオブジェ
クト指定データ、位置データ、サイズ指定データおよび
サイズ選択データに基づいて、インレンジ判定されたオ
ブジェクトのグラフィックデータを第１の記憶手段から
読み出すように、読出アドレスを作成する。

〔発明の効果〕

この発明によれば、サイズ指定データでは複数種類のサ
イズを指定し、サイズ選択データによってサイズの大小
を選択するようにしているため、オブジェクトサイズを
決定するためのデータ量を従来に比べて非常に少なくす
ることができる。したがって、ＯＡＭの記憶容量を大幅
に低減できるばかりでなく、プログラムメモリの記憶容
量も低減できる。たとえば、１画面に最大１２８個のオ
ブジェクトを表示できかつ表示可能なサイズの種類が６
種類である場合、１画面について３ビツトのサイズ指定
データと各オブジェクトについて１ビツトのサイズ選択
データがあればよい。したがって、この場合には、サイ
ズを可変的に決定するためには１３１ビツト（＝１’２
８Ｘ１＋３）のデータでよく、先の特開昭６２−２４２
９６号開示技術に比べてそのデータ量は１１５程度（＝
１３１／７６８）でよい。

この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。

（以下余白） 〔実施例〕 全体構成 第１図を参照して、マイクロプロセサ１０は、たとえば
着脱式のメモリカセットに含まれるプログラムデータメ
モリ１４からのプログラムデータに従って、ビデオプロ
セサ１２等の動画表示装置の全体的な動作を制御する。

このマイクロプロセサ１０としては、たとえば株式会社
リコー製の集積回路“’ＲＦ５Ａ２２”のような１６ビ
ソトのマイクロプロセサが利用される。ビデオプロセサ
１２は、マイクロプロセサ１０からの指示に従ってビデ
オデータメモリ１６からのグラフィックデータを読み出
して、ＴＶゼインフェース１８に与える。このビデオデ
ータメモリ１６はたとえば６４にバイトのＳ　ＲＡ　Ｍ
　（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅ
ｍ。

ｒｙ）からなり、背景パターン記憶領域１６ａおよびキ
ャラクタデータ記憶領域１６ｂを含む。このように背景
パターン記憶領域１６ａおよびキャラクタデータ記憶領
域１６ｂを１つのＳＲＡＭで構成した理由は、動作速度
が速いこと、および記憶領域の大きさをキャラクタ（オ
ブジェクト）と背景パターンとで任意に設定できること
である。また、サウンド回路２０は、マイクロプロセサ
１０の指示に従って、必要な音楽および効果音のデータ
をディジタル的に発生し、ＴＶゼインフェース１８に与
える。ＴＶゼインフェース１８では、ビデオプロセサ１
２からのグラフィックデータをＲＧＢ信号に変換してＲ
ＧＢモニタ２２のビデオ回路に与えるとともに、サウン
ド回路２０からのサウンドデータをサウンド信号に変換
してＲＧＢモニタ２２のサウンド回路に与える。なお、
サウンド回路２０としては、たとえばソニー株式会社製
の集積回路“ＣＸＤ１２２２Ｑ″゛が利用可能である。

このようにして、ＲＧＢモニタ２２の画面上には、プロ
グラムデータメモリ１４に予め設定されているプログラ
ムの進行に従って変化するビデオゲームなどのオブジェ
クトや背景パターンが表示される。

なお、第１図実施例では、ＴＶゼインフェース１８はグ
ラフィックデータをＲＧＢ信号に変換するようにした。

しかしながら、グラフィックデータをテレビジョンビデ
オ信号に変換するＴＶインタフェースが利用されてもよ
い。この場合、モニタとしては、一般の家庭用ＴＶ受像
機が利用され得る。

第２図には第１図実施例のビデオプロセサ１２がより詳
細に示される。ビデオプロセサ１２は、マイクロプロセ
サ１０からのデータをラッチするデータラッチやアドレ
スデコーダなどを含むＣＰＵインタフェース２４を含み
、このＣＰＵインタフェース２４は背景画用ＣＰＵイン
タフェース２４ａおよび動画（オブジェクト）用ＣＰＵ
インタフェース２４ｂを含む。背景画用ＣＰＵインタフ
ェース２４ａは背景（Ｂａｃｋｇｒｏｕｎｄ）画像に関
してマイクロプロセサ１０とビデオプロセサ１２との間
でデータの授受を行い、動画用ＣＰＵインタフェース２
４ｂはオブジェクトに関してマイクロプロセサ１０とビ
デオプロセサ１２との間でデータの授受を行なう。

背景画ＪＴＩＣＰＵインタフェース２４ａを通してマイ
クロプロセサ１０から与えられたプログラムデータに従
って、背景画データ発生回路２６は、ビデオデータメモ
リ１６の背景パターン記憶領域１６ａから背景画像のパ
ターンデータ（キャラクタコード）を読み出し出し、そ
のパターンデータに基づいてビデオデータメモリ１６の
キャラクタデータ記憶領域１６ｂから、背景画像のグラ
フィックデータを読み出して合成回路２８に与える。

一方、この発明が向けられる動画データ発生回路３０は
、後にさらに詳細に説明するが、動画用ＣＰＵインタフ
ェース２４ｂを通してマイクロプロセサ１０から与えら
れたプログラムデータに従って、ビデオデータメモリ１
６のキャラクタデータ記憶領域１６ｂからオブジェクト
のグラフィックデータを読み出して合成回路２８に与え
る。

合成回路２８では、後述のように、オブジェクトと背景
パターンとが重なり合う場合、オブジェクトおよび背景
パターンのいずれを優先的に表示するかを示す優先順位
を決定する。したがって、オブジェクトに優先権が与え
られたとき、オブジェクトが画面に表示され、そのオブ
ジェクトと重なっている背景パターンは表示されない。

もし、背景パターンに優先権が与えられたとき、背景パ
ターンが画面に表示され、その背景パターンと重なって
いるオブジェクトは表示されない。このようにして、合
成回路２８によって合成されたグラフィックデータが、
画像信号発生回路３２に与えられる。画像信号発生回路
３２は合成回路２８から出力される各ドツト（ピクセル
）ごとのカラーコードに従ってＲＧＢ信号を作成するカ
ラーエンコーダを含む。このＲＧＢ信号が上述のように
モニタ２２に与えられるのである。

タイミング信号発生回路３４は、第４Ａ図および第４Ｂ
図に示す２１．４７７２７ＭＨｚの基本クロックを受け
、この基本クロックをたとえばカウンタ、デコーダ、論
理回路等で処理することによって、第３図ならびに第４
Ａ図および第４Ｂ図に示す多数のタイミング信号を作成
し、ＣＰＵインタフェース２４．背景画データ発生回路
２６゜合成回路２８．動画データ発生回路３０および画
像信号発生回路３２等に印加する。

より詳しく説明すると、上述の基本クロックが１／２分
周されると第４Ａ図および第４Ｂ図に示すタイミング信
号１０Ｍまたは／ＩＯＭ　（ただし、この明細書におい
て記号“／“′は反転を意味する）が得られ、それをさ
らに１／２分周するとタイミング信号５Ｍまたは１５Ｍ
が得られる。

ＲＧＢモニタ２２（第１図）の画面上では、１ドツト（
ビクセル）の表示期間が信号５Ｍの１サイクルに相当す
る。したがって、信号釦のカウント値が“’０−３４１
°”の時間が水平期間である。水平期間の白信号５Ｍの
カウント値“０−２６８”の時間が１水平表示期間に相
当し、カウント値“２６９−３４１”の時間は水平ブラ
ンキング期間に相当する。ｌ水平期間すなわち信号５Ｍ
のカウント値が０−３４１”ごとに垂直信号Ｖ　（第３
図）が得られ、この信号Ｖがカウントされて走査中の垂
直位置すなわちライン番号となる。インターレーススキ
ャン時の１フイールドが第５図図示のように２６２水平
ラインであるとすれば、信号Ｖのカウント値゛０−２６
２°”の間にタイミング信号ＦＩＥＬＤが得られ、この
信号ＦＩＥＬＤがハイレベルの期間が１垂直期間に相当
し、カウント値゛０−２３９゛が垂直表示期間に相当し
、カウント値“２４０−２６２　”が垂直ブランキング
期間に相当する。

タイミング信号ＶＢＨは第５図に示すように垂直信号の
カウント値“”２４０’”で出力され、それが垂直ブラ
ンキング期間の開始を示す。タイミング信号νＢは垂直
ブランキング期間にハイレベルとなり、タイミング信号
／ＶＢは垂直表示期間にハイレベルとなる。

第４Ａ図および第４Ｂ図に示すタイミング信号ＨＣＯは
上述の信号団を１／２分周して得られ、タイミング信号
／ＨＣＯはその反転として得られる。タイミング信号／
ＨＣＩは信号／）ＩＣＯを１／２分周した信号である。

タイミング信号ＩＮは、第４Ａ図および第４Ｂ図に示す
ように、水平表示期間すなわち信号５Ｍのカウント値”
　０−２５５　”の間ハイレベルであるインレンジ判定
動作中を示す信号であり、タイミング信号／ＩＮはその
反転として得られる。

タイミング信号／旧は１水平期間毎に１つの信号５Ｍの
カウント値“０゛で出力される。タイミング信号ＨＢＩ
＋は第４Ｂ図に示すように信号５Ｍのカウント値“”２
６９−２７０”で出力され、それが水平ブランキング期
間の開始を示す。タイミング信号／１（ＢＨは信号ＨＢ
Ｈの反転として得られ、したがって信号／ＨＢＨは信号
５Ｍのカウント値“２７１−２６８°゛の間でハイレベ
ルとなる。なお、タイミング信号／ＨＢは水平ブランキ
ング期間にローレベルとなる。タイミング信号／ＬＢは
第４Ａ図および第４Ｂ図に示すように信号５月のカウン
ト値”３４１−２６８″の間にハイレベルとして出力さ
れ、タイミング信号ＯＡＥは第４Ａ図および第４Ｂ図に
示すように信号５Ｍのカウント値“”０−２７１”の間
にハイレベルとして出力される。タイミング信号ＬＢＨ
は第４Ａ図および第４Ｂ図に示すように信号５Ｍのカウ
ント値“’１７−２７２’”の間にハイレベルとして出
力され、タイミング信号ＬＢ−は信号５Ｍのカウント値
“２７６−３”の間にハイレベルとして出力される。そ
して、タイミング信号／ＣＲＥＳは第４Ａ図および第４
Ｂ図に示すように信号５Ｍのカウント値“３−Ｉ７°°
の間にローレベルとして出力される。

第６Ａ図に示すように、動画用ＣＰＵインタフェース２
４ｂはマイクロプロセサ１０のデータバスからのデータ
を受けるかつ８ビ・ントのＯＡＭアドレスレジスタ３６
を含む。このＯＡＭアドレスレジスタ３６はマイクロプ
ロセサ１０から動画データ発生回路３０に含まれるＯ　
Ａ　Ｍ　（Ｏｂｊｅｃｔ　Ａｔｔｒｉｂｕｔｅ　Ｍｅｍ
ｏｒｙ）　　３　Ｂにデータを書き込む際にマイクロプ
ロセサ１０からアドレスを受け、ＯＡＭ３８の初期アド
レスを設定する。このＯＡＭ３Ｂはたとえば３４ビツト
×１２８の記憶容量を有し、１２８個のオブジェクトの
それぞれのオブジェクトデータを記憶することができる
。各々のオブジェクトデータは、第７図に示すように合
計３４ビツトからなり、３ビツトのカラーパレットデー
タそれぞれ１ビツトの水平および垂直フリップデータお
よび２ビツトの優先表示データ等の他、９ビツトのオブ
ジェクト指定データ（ネームデータ）、８ビツトの垂直
位置データ、９ビツトの水平位置データおよび１ビツト
のオブジェクトサイズ選択データを含む。

アドレスデコーダ４０は、マイクロプロセサ１０からの
読出／書込信号Ｒ／−ならびにアドレスバスからのアド
レスを受け、信号ＯＡＷ　、　１０ＤＷ、　ＰＡＷ。

ＳＺＷおよびｒＴＷを出力する。信号ＯＡＷは先のＯＡ
Ｍアドレスレジスタ３６の書込信号として与えられ、Ｏ
ＡＭアドレスレジスタ３６にはこの信号ＯＡ籾に応答し
てマイクロプロセサ１ｏがらの初期アドレスがロードさ
れる。

動画データ発生回路３ｏに含まれるＯＡＭアドレス回路
４２は、主としてアドレスカウンタを含み、信号ＯＡ−
によってイネーブルされる。このＯＡＭアドレス回８４
２はＯＡＭアドレスレジスタ３６から初期アドレスを受
け、信号１０ＤＷのタイミングでインクリメントし、Ｏ
ＡＭ３８のアドレスを順次指定するアドレスデータをア
ドレス選択回路４４（第６Ｂ図）に与える。このアドレ
ス選択回路４４にはベクトルＲＡＭ４６からのアドレス
データも与えられる。ベクトルＲＡＭ４６は後述のイン
レンジ判定回路５６によってインレンジ状態にあると判
定されたオブジェクトのアドレスを記憶している。そし
て、アドレス選択回路４４はＯＡＭアドレス回路４２か
らのアドレスデータまたはベクトルＲＡＭ４６からのア
ドレスデータを選択してＯＡＭ３Ｂに与える。

アドレスデコーダ４０からの信号１０ＤＷはまたＯＡＭ
制御回路４８のイネーブル信号として与えられ、ＯＡＭ
制御回路４８はマイクロプロセサ１０から受は取ったデ
ータをＯＡＭ３Ｂに書き込むときに、書込信号−Ｅおよ
びデータを出力し、ＯＡＭ３８に与える。

サイズレジスタ５０は、３ビツトレジスタであり、マイ
クロプロセサｌＯからのデータＤ５−Ｄ７の３ビツトで
表される次表１で示されるサイズデータ“ＯＯＯ−１０
１”の何れか１つのデータをロードする。すなわち、マ
イクロプロセサ１゜からサイズレジスタ５０を指定する
アドレス、データおよび書込信号が与えられると、アド
レスデコーダ４０から信号ＳＺＷが出力される。この信
号ＳＺＷに応答して、サイズデータがサイズレジスタ５
０にロードされる。このサイズレジスタ５０からのサイ
ズデータが動画データ発生回路３０に含まれるサイズデ
コーダ５２に与えられる。サイズデコーダ５２はサイズ
データをデコードして、それぞれ異なるオブジェクトサ
イズを示す信号Ｓ８．Ｓ１６、Ｓ３２またはＳ６４を出
力する。

表Ｉ また、２ビツトのインクレースレジスタ５４はマイクロ
プロセサ１０からインクレースまたはノンインタレース
を示す１ビツトのインクレースデータ、およびインクレ
ース時に１ラインで１ドツトを表示するかまたは２ライ
ンで１ドツトを表示するかを示すデータＯＢＪ　Ｖ　Ｓ
ＥＬを受ける。すなわち、マイクロプロセサ１０からイ
ンクレースレジスタ５４を指定するアドレス、データお
よび書込信号が与えられると、アドレスデコーダ４０か
ら信号ＩＴＷが出力される。この信号ＩＴ−に応答して
インクレースデータおよびデータＯＢＪ　Ｖ　ＳＥＬが
インクレースレジスタ５４にロードされる。

この実施例ではｌラインに最大３２個のオブジェクトを
表示できるので、１画面に表示可能な１２８個のオブジ
ェクトのどれを次のラインで表示すべきかを指定する必
要がある。その目的で第６Ｂ図に示すインレンジ判定回
路５６や前述のベクトルＲＡＭ４６が利用される。した
がって、ベクトルＲＡＭ４６はオブジェクト番号を示す
７ビツト×３２の記憶容量を有する。

ベクトルＲＡＭアドレス回路５８は主としてカウンタを
含み、インレンジ判定回路５６からの信号／ＩＮＲＡＮ
ＧＥ毎にベクトルＲＡＭ４６のアドレスをインクリメン
トする。なお、このベクトルＲＡＭアドレス回路５８か
らその水平ライン中にインレンジ状態にあるオブジェク
トが１つもないとき、そのことを示す信号／Ｎ０ＮＯＢ
Ｊが後述のバッファＲＡＭ制御回路９２（第６Ｃ図）に
与えられる。上述のように１ラインには最大３２個のオ
ブジェクトしか表示できないので、ベクトルＲＡＭアド
レス回路５８からはインレンジ状態にあるオブジェクト
数が°“３２”に達したとき、信号ＩＮＲＡＮＧＥ　Ｆ
ＵＬＬが出力され、それがインレンジ判定回路５６に与
えられる。応じて、インレンジ判定回路５６ではそれ以
後のインレンジ判定出力を止める。

第６Ｂ図に示すサイズカウンタ６０は、オブジェクトを
表示するとき、そのオブジェクトを構成する複数のキャ
ラクタのうち左から何番目のキャラクタを表示すればよ
いかを示すデータＳＣを出力する。このサイズカウンタ
６０はサイズカウンタ制御回路６２から初期値データを
受け、タイミング信号発生回路３４からの信号／ＨＣＯ
に応答してその初期値をインクリメントする。その結果
が上述のデータＳＣとして出力され、このデータＳＣは
後述の水平（Ｈ）位置演算回路６４におけるアドレスの
計算のために利用される。

サイズカウンタ制御回路６２からは１１位置演算回路６
４に新しいオブジェクトの水平位置データをロードすべ
きタイミングを示す信号りが出力される。すなわち、こ
の信号りは次のオブジェクトのための処理を実行するた
めのタイミング信号であり、前述のベクトルＲＡＭアド
レス回路５８に与えられる。ベクトルＲＡＭアドレス回
路５８はこの信号りに応答してベクトルＲＡＭアドレス
をディクリメントする。したがって、ベクトルＲＡＭ４
６のアドレスは信号り毎に変更され、信号りが出力され
ない限り、ベクトルＲＡＭアドレス回路５８におけるア
ドレスの更新が停止される。すなわち、大きいオブジェ
クトの場合、そのオブジェクトを構成するキャラクタを
処理している間はＯＡＭ３Ｂのアドレスは同じでなけれ
ばならないので、信号りによって、１づのオブジェクト
を構成する全てのキャラクタの処理が終了するまでＯＡ
Ｍ３８のアドレスを変更しないこととした。なお、この
信号りは信号Ｃを１段のＤ−ＦＦで遅延させることによ
って得られる。

ＯＡＭ３　Ｂには、前述のように、水平（Ｈ）位置デー
タ、垂直（Ｖ）位置データ、属性（アトリビュート）デ
ータおよびネームデータが一時的に記憶されるが、ＯＡ
Ｍ３Ｂから読み出されたこれらのデータは、レジスタ制
御回路７４の制御の下で、それぞれ、９ビツトのＨ位置
レジスタ６６゜８ビツトの■位置レジスタ６８，８ビッ
トのアトリビュートレジスタ７０および９ビツトのネー
ムレジスタ７２にロードされる。レジスタ制御回路７４
は、上述のサイズカウンタ制御回路６２からの信号りお
よび信号Ｃに応答して、各レジスタ６６．６８．７０お
よび７２のロードタイミングを制御する。

Ｈ位置レジスタ６６からＨ位置演算回路６４にＨ位置デ
ータＨＰが与えられる、このデータＨＰはまたサイズカ
ウンタ制御回路６２にも与えられる。Ｈ位置演算回路６
４では、オブジェクトの水平（Ｈ）位置の絶対値データ
ＨＡを演算し、インレンジ判定回路５６に与えるととも
に、後述のバッファＲＡＭアドレス回路９０に与えられ
てバッファＲＡＭ８４のアドレスとして利用される。Ｈ
位置演算回路６４は、また、Ｈ位置とサイズカウンタか
らのデータＳＣとを加算し、その結果データをサイズカ
ウンタ制御回路６２に与える。

■位置演算回路７６は■位置レジスタ６８からの垂直（
Ｖ）位置データｖｐと垂直期間信号Ｖとを受け、オブジ
ェクトの■位置を現在走査中の水平ライン位置から減算
する。この減算結果データはそのオブジェクトが次の水
平ラインで表示されるべきか否かを示すデータとなる。

減算結果データはインレンジ判定回路５６とともにアド
レス加算器制御回路７８に与えられる。

インレンジ判定回路５６は、後に詳細に説明するが、こ
のようにして与えられるＨ位置データおよび■位置デー
タならびにサイズデータＳＲ，インクレースデータＩＲ
およびアトリビュートデータＡＲに基づいてそのオブジ
ェクトが次の水平ラインで表示されるべきか否か、すな
わち、インレンジ状態にあるか否かを判定する。インレ
ンジ判定回路５６は、１水平走査期間に１２８回のイン
レンジ判定を実行するが、前述のように、インレンジ状
態にあるオブジェクトが３２個に達したときには、ベク
トルＲＡＭアドレス回路５８から信号ＩＮＲＡＮＧＥ　
ＦＵＬＬが与えられる。したがって、インレンジ判定回
路５６は、信号ＩＮＲＡＮＧＥ　ＦＵＬＬが与えられた
後は、信号／ＩＮＲＡＮＧＥを出力しない。

アドレス加算器制御回路７８はアドレス加算器８０にお
ける加算の前にデータを処理する。すなわち、アドレス
加算器制御回路７８は、サイズレジスタ５０からのデー
タＳＲ，インクレースレジスタ５４からのデータＩＲお
よびアトリビュートレジスタ７０からのデータＡＲとと
もに、Ｈ位置演算回路６４および■位置演算回路７６か
らのＨ位置データおよびＶ位置データを受け、Ｉ−１フ
リツプ（Ｈ反転）または■フリップ（反転）のとき、被
加算値を変更する。そして、アドレス加算器８Ｏはアド
レス加算器制御回路７８からの出力データとネームレジ
スタ７２からのオブジェクトコードデータ（第１図に示
すビデオデータメモリ１６のキャラクタデータ記憶領域
１６ａの左上のキャラクタネーム、すなわち、基準アド
レスを示す）とを加算して、キャラクタデータ記憶領域
１６ａのアドレスを作成する。このアドレスがビデオデ
ータメモリアドレス回路８２に出力される。

第６Ｃ図に示すバッファＲＡＭ８４は、９ビツト×２５
６の記憶容量を有し、カラーパレットデータや優先順位
データなどを一時的に記憶する。

ビデオデータメモリ１６のデータバスに接続されたＨ反
転回路８６は、キャラクタデータ記憶領域１６ｂから読
み出した各ドツト（ピクセル）のカラーデータを受け、
アトリビュートレジスタ７２からのデータＡＲによる反
転指示に基づいて、水平（Ｈ）方向をドツト単位で反転
する。そして、このＨ反転回路８６からのカラーデータ
がカラーデータ抽出回路８８に与えられる。カラーデー
タ抽出回路８８では、４つのカラーセルごとに入力され
るカラーデータを集めて１ドツト当たり４ビツトのカラ
ーデータを得て、バッファＲＡＭ８４のデータ入力ＤＩ
に与える。一方、アトリビュートレジスタ７２からのカ
ラーパレットデータ（３ビツト）および優先順位データ
（２ビツト）もこのバッファＲＡＭ８４に与えられるた
め、結局、バッファＲＡＭ８４は上述のように１ドツト
当たり９ビツトのデータを記憶する。

バッファＲＡＭアドレス回路９ｏはＨ位置演算回路６４
からのＨアドレスの絶対値データＨＡおよびＨ位置レジ
スタ６６からのＨ位置データＨＰを受ける。そして、表
示期間中、バッファＲＡＭアドレス回路９０はバッファ
ＲＡＭ８４のアドレスを０−２５５′”までインクリメ
ントして、このアドレスをバッファＲＡＭ８４に与える
。したがって、バッファＲＡＭ８４からは、ドツト順次
に、カラーデータ等が読み出される。また、バッファＲ
ＡＭ８４へのデータの書込を行うとき、バッファＲＡＭ
アドレス回路９０は、絶対値データＨＡを基準にしてバ
ッファＲＡＭ８４の書込アドレスを作成する。ただし、
バッファＲＡＭ８４の読出または書込はバッファＲＡＭ
制御回路９２によって制御される。すなわち、バッファ
ＲＡＭ制御回路９２はベクトルＲＡＭアドレス回路５８
（第６Ｂ図）からの信号／Ｎ０ＮＯＢＪを受け、この信
号／Ｎ０ＮＯＢＪに応答してバッファＲＡＭ８４へのデ
ータの書込を禁止し、またカラーデータが「透明」を示
すとき、同様に、バッファＲＡＭ８４へのデータの書込
が禁止される。

ここで、上述の各回路について、第８図−第２１図を参
照して、さらに詳細に説明する。

詳細回路 ＯＡＭアドレス回路４２ 第８図に示すＯＡＭアドレス回路４２は８ビツトのアド
レスカウンタ（Ｈｉ）９４および２ビツトのアドレスカ
ウンタ（Ｌｏ）９６を含む。アドレスカウンタ９４のア
ドレス入力Ａ２−Ａ３およびＡ９が、ＯＡＭアドレスレ
ジスタ３６のアドレスラッチ（Ｌｏ）３６ａおよびアド
レスラッチ（Ｈｉ）３６ｂから与えられ、アドレスカウ
ンタ９６のアドレス入力ＡＩはアドレスラッチ３６ａか
ら与えられる。アドレスＡＩはオブジェクトの２ワード
のどちかを指定するアドレスであり、アドレスＡ２−Ａ
３は１２８個のオブジェクトの何れかを指定する。アド
レスラッチ３６ｂからのデータ出力Ｄ７がタイミング信
号発生回路３４からの信号／旧およびハＢの反転ととも
にＮＡＮＤゲート９８に与えられる。したがって、デー
タ出力Ｄ７がＮＡＮＤゲート９８を介してアドレスカウ
ンタ９４のリセット人力Ｒに印加される。したがって、
データＤ７がローレベルのときアドレスカウンタ９４に
リセットがかかり、アドレスカウンタ９４は必ず“０°
”からカウントを開始してインクリメントされる。これ
によって、インレンジ判定する際に、最初に読み込まれ
たインレンジ状態にあると判定されたオブジェクトが優
先順位の最も高いオブジェクトとして処理されることに
なる。

また、データＤ７が“１パであるとき、アドレスカウン
タ９４はリセットされず、マイクロプロセサ１０（第１
図）から最後に入力されたデータがそのまま初期値デー
タとして設定され、その初期値データで指定されるオブ
ジェクトが最優先で処理される。

タイミング信号発生回路３４からの信号／　１１　ＣＯ
を受けるデータセレクタ１００が、垂直ブランキング期
間とそれ以外の期間とで異なる周波数のクロックをアド
レスカウンタ９４に選択的に与える。

すなわち、タイミング信号発生回路３４からの信号ＩＮ
がデータ入力としてまたタイミング信号発生回路３４か
らの信号１（Ｃｏがクロックとして入力されるＤ−ＦＦ
１０２の出力がＡＮＤゲート１０４の入力に与えられ、
タイミング信号発生回路３４からの信号／ＶＢがＡＮＤ
ゲート１０４に入力されるので、ＡＮＤゲート１０４か
らは垂直ブランキング期間中ローレベルが出力される。

このローレベルの信号によってデータセレクタ１００が
アドレスカウンタ９４のクロックを、タイミング信号発
生回路３４からの信号／）ＩｃＯに同期したクロックか
、マイクロプロセサ１０からのアクセスタイミングすな
わちアドレスデコーダ４０（第６Ａ図）からの信号０静
に同期したクロックかを切り換える。したがって、アド
レスカウンタ９４には垂直ブランキング期間ではマイク
ロプロセサ１０がアドレスカウンタ９４をアクセスする
タイミングに同期するクロックが与えられ、それ以外の
期間では内部タイミングに同期するクロックが与えられ
る。

上述のＡＮＤゲート１０４の出力は、アドレスカウンタ
９６からのキャリ信号Ｃとともに、ＯＲゲート１０Ｂを
通してアドレスカウンタ９４のイネーブル人力Ｔとして
与えられる。

Ｄ−ＦＦＩＩＯのデータ入力としてタイミング信号発生
回路３４らの信号ＶＢ１１が与えられ、そのクロック入
力としてタイミング信号発生回路３４からの信号ＨＣＯ
が与えられる。信号ＶＢ）ＩはまたＤ−ＦＦＩＩＯの出
力とともにＡＮＤゲート１１２に与えられる。したがっ
て、ＡＮＤゲート１１２の出力は信号ＨＣＯのタイミン
グでハイレベルとなり、アドレスデコーダ４０からの信
号０ＡＷＩおよび０１Ｖ２とともに、ＮＯＲゲート１１
４を通してＤ−ＦＦ１１６および１１８のデータ入力に
印加される。Ｄ−ＦＦ１１６のクロックとしてはタイミ
ング信号発生回路３４からの信号／ＩＯＭが与えられ、
Ｄ−ＦＦ１１８のクロックとしてはタイミング信号発生
回路３４からの信号１０Ｍが与えられる。これらＤ−Ｆ
Ｆ１１６および１１８の出力が、ＮＯＲゲート１１４の
出力とともに、ＮＯＲゲート１２０の入力に与えられる
。したがって、ＮＯＲゲート１２０からは、マイクロプ
ロセサ１０がＯＡＭ３Ｂのアドレスを設定するときにデ
ータバスにアドレスに相当する数値が出力されるが、こ
の数値データをアドレスカウンタ９４にロードするタイ
ミング信号へ〇がアドレスカウンタ９４に与えられる。

アドレス選択回路４４．ＯＡＭ制御回路４８およびＯＡ
Ｍ３８ 第９図に示すアドレス選択回路４４は、ＯＡＭアドレス
回路４２のアドレスカウンタ（Ｈｉ）９４からのアドレ
スＡ２−Ａ３またはベクトルＲＡＭ４６からのアドレス
Ａ２−Ａ３を選択してＯＡＭ３Ｂの主ＯＡＭ　１２４に
与える。すなわち、タイミング信号発生回路３４からの
信号へＢおよび／ＩＮがＮＯＲゲート１２６を介してデ
ータセレクタ１２２に与えられ、したがらて、データセ
レクタ１２２は垂直ブランキング期間中、ＯＡＭアドレ
ス回路４２からのアドレスＡ２−Ａ３を主ＯＡＭ１２４
に与える。同じようにして、データセレクタ１２８は、
タイミング信号発生回路３４からの信号／ＶＢに応答し
てＯＡＭアドレス回路４２のアドレスカウンタ（Ｈｉ）
９４およびアドレスカウンタ（Ｌｏ）９６からのアドレ
スＡＯ−Ａ４またはベクトルＲＡＭ４６からのアドレス
ＡＯ−Ａ４を選択してＯＡＭ３Ｂの補助ＯＡＭ１３０に
与える。また、データセレクタ１３２はＯＡＭアドレス
回路４２のアドレスカウンタ９６からのアドレスＡ１ま
たはＡＮＤゲート１３４の出力をタイミング信号発生回
路３４からの信号／ＶＢに応答して選択する。ＡＮＤゲ
ート１３４の２人力にはタイミング信号発生回路３４か
らの信号ＨＣＯおよび／ＩＮが与えられる。したがって
、垂直ブランキング期間中にはマイクロプロセサ１０か
ら出力されるデータを用いてＯＡＭ３Ｂに書き込むが、
それ以外の期間では内部クロックによって上位および下
位オブジェクトデータＤＯＨおよびＤＯＬが主ＯＡＭ　
１２４すなわちＯＡＭ３Ｂから読み出されて出力される
。

ＯＡＭ３Ｂにおいて主ＯＡＭ　１２４と補助ＯＡＭ１３
０とに分けたのは、マイクロプロセサｌＯのデータバス
は８ビツトであり、他方ＯＡＭ３Ｂに記憶されるオブジ
ェクトデータは前述のように３４ビツトであるからであ
る。すなわち、第７図に示すように、８ビツトのデータ
を４回生ＯＡＭ１２４に記憶し、残った２ビツト（＝３
４−３２）を４つ纏めて８ビツトデータとして構成し、
それを補助ＯＡＭ１３０に記憶する。したがって、補助
ＯＡＭ　１３０には９ビツトのＨ位置データの最上位ビ
ットと１ビツトのサイズ選択データとが記憶される。

ＯＡＭ制御回路４８はそれぞれ８ビツトのデータラッチ
１３６および１３８を含み、このデータラッチ１３６お
よび１３８がマイクロプロセサ１０からのオブジェクト
データのＯＡＭ３Ｂへの書込に利用される。すなわち、
データラッチ１３６の入力としてはデータバスのデータ
Ｄｏ−Ｄ７が与えられ、データラッチ１３８の入力とし
てはデータラッチ１３６の出力が与えられる。データラ
ッチ１３６および１３８のラッチ信号としては、アドレ
スデコーダ４０（第６Ａ図）から出力される信号／ＰＡ
ｌ＋およびＮＡＮＤゲート１４０の出力が与えられる。

ＮＡＮＤゲート１４０はＯＡＭアドレス回路４２からの
アドレスＡＯおよびアドレスデコーダ４０からの信号１
０ＤＷを受ける。アドレスＡＯはインバータ１４４によ
って反転されてＮＡＮＤゲート１４２の入力として与え
られ、このＮＡＮＤゲート１４２はさらに上述の信号１
０叶を受ける。したがって、信号１０Ｄ−に応答して、
アドレスＡＯがローレベルのときデータラッチ１３８に
データがラッチされ、アドレスＡＯがハイレベルのとき
ＮＡＮＤ’７’−ト１４２から主ＯＡＭ１２４に書込信
号が与えられ、データラッチ１３６および１３８にラッ
チされている上位および下位オブジェクトデータＤＩＨ
およびＤＩＬが主ＯＡＭＩ２４に書き込まれる。

また、補助ＯＡＭ　１３０は１６ビツトではないので、
１回の動作でデータの書込が終了する。したがって、信
号１０叶が補助ＯＡＭ１３０の書込信号として与えられ
、データラッチ１３Ｂにラッチされているオブジェクト
データが書き込まれる。

なお、ＯＡＭ制御回路４８は２つのＮＯＲゲート１４６
および１４８を含み、ＮＯＲゲート１４６にはＯＡＭア
ドレス回路４２からのアドレスＡ９がインバータ１５０
によって反転されて与えられるとともに、タイミング信
号発生回路３４からの信号／ＶＢが与えられる。また、
ＮＯＲゲート１４８には上述のアドレスＡ９および信号
／ＶＢがそのまま与えられる。したがって、垂直ブラン
キング期間中において、アドレスＡ９がハイレベルのと
きにはＮＯＲゲート１４８からイネーブル信号が補助Ｏ
ＡＭ１３０に与えられ、ローレベルのときはＮＯＲゲー
ト１４６からイネーブル信号が主ＯＡＭ１２４に与えら
れる。そして、主ＯＡＭＩ２４から読み出された上位の
オブジェクトデータＤＯＨはＶ位置レジスタ６８．アト
リビュートレジスタ７０およびネームレジスタ７２にロ
ードされ、下位のオブジェクトデータＤＯＬはＨ位置レ
ジスタ６６およびネームレジスタ７２にロードされる。

また、前述のように補助ＯＡＭ１３０にはオブジェクト
データの特定のデータが４つのオブジェクトを一纏めに
して記憶されるので、データセレクタ１５０および１５
２によって、主ＯＡＭ１２４の３２ビツトのオブジェク
トデータに附属する２ビツトをそれと同じタイミングで
Ｈ位置レジスタ６６およびアトリビュートレジスタ７０
にロードする。

ベクトルＲＡＭアドレス回路５８およびベクトルＡＭ４
６ 第１０図に示すベクトルＲＡＭアドレス回路５８は５ビ
ツトの可逆カウンタないしＵ／Ｄカウンタ１５４を含み
、このＵ／Ｄカウンタ１５４のカウントデータがベクト
ルＲＡＭ４６のアドレスＡＯ−Ａ４に与えられる。タイ
ミング信号発生回路３４からの信号ＩＮがＤ−ＦＦ１５
６のデータ入力に与えられ、このＤ−ＦＦ１５６の出力
がＤ−ＦＦ１５Ｂのデータ入力に与えられる。Ｄ−ＦＦ
Ｉ５６および１５８のクロック入力としてはタイミング
信号発生回路３４からの信号１１ｃＯおよび５Ｍが与え
られる。Ｄ−ＦＦ１５８の出力は信号！（Ｃｏとともに
ＮＡＮＤゲート１６０の入力として与えられ、このＮＡ
ＮＤゲート１６０の出力がＮＡＮＤゲート１６２の出力
とともにＮＯＲゲート１６４の２人力として与えられる
。なお、ＮＡＮＤゲート１６２の２人力にはタイミング
信号発生回路３４からの信号へＢおよび／ＨＣＯが与え
られる。そして、ＮＯＲゲート１６４の出力が上述のＵ
／Ｄカウンタ１５４のカウント入力すなわちクロックと
して与えられる。したがって、Ｕ／Ｄカウンタ１５４の
クロックはタイミング信号発生回路３４からの信号ＨＣ
Ｏによって決まる。

また、タイミング信号発生°回路３４からの信号／ＬＢ
がインバータ１６６を通してＵ／Ｄカウンタ１５４のア
ップカウントまたはダウンカウントを切り換えるための
入力Ｕ／Ｄとして与えられる。

したがって、信号へＢがハイレベルのときＵ／Ｄカウン
タ１５４はアップカウンタとして、また信号／ＬＢがロ
ーレベルのときＵ／Ｄカウンタ１５４はダウンカウンタ
としてそれぞれ構成される。

さらに、タイミング信号発生口゛路３４からの信号５Ｍ
およびＨＣＯがＮＡＮＤゲート１６８の入力に与えられ
、このＮＡＮＤゲート１６８の出力が、インレンジ判定
回路５６からの信号／ＩＮＲＡＮＧＥとともにＮＡＮＤ
ゲート１７０に与えられる。この信号／ＩＮＲＡＮＧＥ
がＤ−ＦＦ　１７２のデータ入力に与えられ、上述のＮ
ＡＮＤゲート１６８の出力がこのＤ−ＦＦ１７２のクロ
ックとして与えられる。ＤＦＦ１７２の出力がデータセ
レクタ１７４の１人力として与えられ、データセレクタ
１７４の切換入力としては前述の信号へＢが与えられる
。ＮＡＮＤゲート１７０の出力がＲ３−ＦＦ１７６のセ
ット人力／Ｓとして与えられ、リセット入力／Ｒとして
はタイミング信号発生回路３４からの信号／旧が印加さ
れる。このＲ３−ＦＦ１７６の出力がＡＮＤゲート１７
８の入力となる。このＡＮＤゲート１７８の他の入力と
してはＯＲゲート１８０を経たタイミング信号発生回路
３４からの信号／ＨＢＨまたはＬおよびＤ−ＦＦ　１８
２の出力が与えられる。

そのため、インレンジ検出すべき期間において信号／Ｌ
Ｂがハイレベルになると、Ｕ／Ｄカウンタ１５４がアッ
プカウント動作に切り換えられる。

そして、インレンジ状態を示す信号／ＩＮＲＡＮＧＥが
ローレベルになる都度、Ｄ−ＦＦ　１７２からイネーブ
ル信号が与えられるので、Ｕ／Ｄカウンタ１５４はＮＯ
Ｒゲート１６４からのクロックをアップカウントする。

Ｕ／Ｄカウンタ１５４のカウント値が書込アドレスとし
てベクトルＲＡＭ４６に与えられる。また、Ｕ／Ｄカウ
ンタ１５４がアップカウント動作して、インレンジ検出
されたオブジェクトが１ラインで表示可能な”３２’”
に達すると、ＡＮＤゲート１８６およびＤ−ＦＦ１Ｂ８
によって信号ＩＮＲＡＮＧＥ　ＦＵＬＬが発生される。

この信号ＩＮＲＡＮＧＥ　ＦＵＬＬに応答して、インレ
ンジ判定回路５６が不能動化される。一方、信号へＢが
ローレベルになると、Ｕ／Ｄカウンタ１５４がダウンカ
ウント動作に切り換えられ、サイズカウンタ制御回路６
２からの信号りが与えられる都度ダウンカウント動作す
る。Ｕ／Ｄカウンタ１５４のカウント値がインレンジ検
出されたオブジェクトを読み出し出すために、読出アド
レスとしてベクトルＲＡＭ４６に与えられる。そして、
すべてのオブジェクトが読み出されると、Ｕ／Ｄカウン
タ１５４のカウント値が°“０”となり、キャリ信号が
Ｄ−ＦＦ１８２に与えられるので、Ｕ／Ｄカウンタ１５
４が不能動化される。

インレンジ判定回路５６でインレンジ判定動作を開始す
ると、タイミング信号発生回路３４からの信号／ＩＩＩ
がＵ／Ｄカウンタ１５４のリセット入力に与えられると
ともに、この信号／ＩＩＩはＲ３−ＦＦ１７６のリセッ
ト入力としても与えられる。

そして、その後インレンジ状態にあるオブジェクトが１
つも検出されなければ、Ｒ３−ＦＦ　１７６の出力はロ
ーレベルのままであり、この信号がＤ−ＦＦ１９０オブ
ジエクト１９２を経てタイミング信号発生回路３４から
の信号１１ｃｏに応答して、前述の信号／Ｎ０ＮＯＢＪ
として出力される。この信号／Ｎ０ＮＯＢＪはバッファ
ＲＡＭ制御回路９２（第６Ｃ図）に与えられる。

第１１図に示すレジスタ制御回路７４はＮＯＲゲート１
９４ならびにＮＡＮＤゲート１９６および１９８を含む
。ＮＯＲゲート１９４の入力にはサイズカウンタ制御回
路６２（第６Ｂ図）からの信号Ｃとタイミング信号発生
回路３４からの信号ＶＢおよびＩＮが与えられる。ＮＡ
ＮＤゲート１９６の入力にはＮＯＲゲート１９４の出力
とともに、タイミング信号発生回路３４からの信号１５
ＭおよびＨＣＯが与えられ、ＮＡＮＤゲート１９８の入
力にはサイズカウンタ制御回路６２（第６Ｂ図）からの
信号りとタイミング信号発生回路３４からの信号５Ｍお
よびＩＩｃｏが与えられる。

Ｈ位置演算回路６４は８ビツトのフルアダー２００を含
み、その一方入力ＡＯ−Ａ７にはイクスクルーシブＯＲ
ゲート２０２の出力が与えられ、他方人力Ｂ５−８５と
してＡＮＤゲート２０４の出力が与えられる。なお、残
余の他方入力としてはアース電位すなわち“′０パが与
えられる。Ｈ位置レジスタ６６の第１Ｈ位置レジスタ６
６ａからのＨ位置データＤｏ−０７がＡＮＤゲート２０
６からのキャリ信号人力ＣＩＮとともにイクスクルーシ
プＯＲゲート２０２の入力に与えられる。したがって、
キャリ信号人力ＣＩＮがハイレベルのとき、データＤＯ
−Ｄ７がイクスクルーシブＯＲゲート２０２によって反
転されて、フルアダー２００の上述の一方入力ＡＯ−Ａ
Ｔとして与えられる。

なお、ＡＮＤゲート２０６にはＨ位置レジスタ６６含ま
れる第２Ｈ位置レジスタ６６ａからのデ−タＤ８および
ＯＲゲート２０８の出力が与えられる。このデータＤ８
が“１°”のときオブジェクトの水平（Ｈ）位置は第１
２図に示すように負（マイナス）領域にあり、データＤ
８が“０“のときオブジェクトのＨ位置は第１２図に示
すように正（プラス）領域にある。すなわち、モニタ２
２（第１図）の実際の表示画面は、第１２図に示す原点
（０，０）から図面上右半分の部分であり、この表示画
面内では、水平位置は“０−２５５’“すなわち“’Ｏ
ＯＯＨ−ＯＦＦＨ’”である。ところが、この実施例で
は、オブジェクトの左端が表示画面から外れていてもオ
ブジェクトの表示画面内の部分が画面の左端からスムー
スに画面上に現れるようにするために、表示画面の範囲
外においても第１２図の左半分に示すような仮想的な画
面を想定し、その範囲内でも水平位置を設定できるよう
にしている。そして、この表示範囲外においては、水平
位置は“２５６−５１１’”すなわち“°１００Ｈ−Ｉ
ＦＦＨ”として表現される。そして、インレンジ判定期
間中において、Ｈ位置データＤ８が“０パであれば、デ
ータＤｏ−Ｄ７が直接フルアダー２００の入力ＡＯ〜Ａ
７として与えられ、そのとき人力Ｂ５−８５はインレン
ジ判定期間中であることを表すタイミング信号発生回路
３４からの信号ＩＮによってローレベルに固定される。

したがって、フルアダー２００の出力は“ＤＯ−Ｄ　７
　＋　Ｏ”となり、データＤＯ−Ｄ７がそのまま出力さ
れる。また、Ｈ位置データＤ８が“１゛であれば、デー
タＤｏ−Ｄ７がイクスクルーシブＯＲゲー１−２０２に
よって反転されてフルアダー２００の入力ＡＯ−Ａ７と
して与えられ、そのとき人力Ｂ５−８５は上述の信号Ｉ
Ｎによってローレベルに固定される。したがって、フル
アダー２００の出力は“”１＋／　（Ｄｏ−Ｄ７）’“
となる。

そして、それ以外の場合、ＯＲゲート２０８を介して与
えられるタイミング信号発生回路３４からの信号ＨＣＯ
がハイレベルのとき、Ｈ位置データＤ８の“０″または
“１“°に依存してフルアダー２００から“Ｄｏ−Ｄ７
＋Ｏ’”または“”Ｄｏ−Ｄ７　＋　１　”がサイズカ
ウンタ６０（第６Ｂ図）の初期値としてロードされる。

信号ＨＣＯがローレベルのとき、Ｈ位置データＤｏ−Ｄ
７がそのままフルアダー２００の入力ＡＯ−Ａ７に与え
られ、フルアダー２００の入力Ｂ５−８５としてはサイ
ズカウンタ６０からのデータ５ＣＯ−３Ｃ２が与えられ
るので、その両者の加算結果がフルアダー２００から出
力される。

このようにして、Ｈ位置演算回路６４においてＨ位置デ
ータをその絶対値に変換する理由は、第１２図に示され
るオブジェクトのように、モニタの表示画面からはみ出
した部分を除いて、オブジェクトがモニタ画面の左端か
ら表示されるようにするためである。

なお、■位置演算回路７６は８ビツトのフルアダー２１
０を含み、その一方入力ＡＯ−Ａ７には■位置レジスタ
６８からのＶ位置データＤＢ−Ｄ１５がインバータ２１
２によって反転されて与えられ、他方人力ＢＯ−８７に
はタイミング信号発生回路３４からの信号ＶＤＯ−ＶＤ
Ｔが印加される。そして、フルアダー２１０の加算結果
が、オブジェクトの垂直（Ｖ）位置データとして、ＡＮ
Ｄゲート加算器制御回路７８およびインレンジ判定回路
５６（第６Ｂ図）に与えられる。

６ 第１３図に示すサイズレジスタ５０はアドレスデコーダ
４０（第６Ａ図）からの信号Ｓｚ−をロード信号として
受ける第１．第２および第３サイズレジスタ５０ａ、５
０ｂおよび５０ｃを含み、これら第１．第２および第３
サイズレジスタ５０ａ、５０ｂおよび５０ｃにはデータ
バスを介してマイクロプロセサ１０（第１図）からのデ
ータＤ。

−Ｄ７が与えられる。インタレースレジスタ５４はアド
レスデコーダ４０（第６Ａ図）からの信号Ｉｚ−をロー
ド信号として受ける第１および第１インタレースレジス
タ５４ａおよび５４ｂを含み、これら第１および第２イ
ンクレースレジスタ５４ａおよび５４ｂにはデータバス
を介してマイクロプロセサ１０（第１図）からのデータ
Ｄｏ−Ｄ７が与えられる。第１サイズレジスタ５０ａは
オブジェクトメモリ領域のアドレスデータＢＡＳＥヲＣ
２−ドし、第２サイズレジスタ５０ｂはデータＳＥＬを
ロードし、そして第３サイズレジスタ５０ｃはサイズデ
ータ５ＩＺＥをロードする。第１インタレースレジスタ
５４ａは奇数フィールドと偶数フィールドとで異なる表
示を行うかまたは同じ表示を行うかを設定するインクレ
ースデータをロードし、第２インクレースレジスタ５４
ｂはデータＯＢＪ　Ｖ　ＳＥＬをロードする。

第１および第２サイズレジスタ５０ａおよび５０ｂにロ
ードされるデータＢＡＳＥおよびＳＥＬは、前述のよう
に１つのＳＲＡＭからなるビデオデータメモリ１６（第
１図）の背景パターン記憶領域１６ａおよびキャラクタ
データ記憶領域１６ｂを任意に設定するためのビデオデ
ータメモリ１６のアドレスを指定する。すなわち、第１
４図および第１５図に示すようにビデオデータメモリ１
６は６４にバイト（ワード）の記憶容量を有し、そのう
ち特定の４にバイト領域１６ＡがデータＤｏ−Ｄ２によ
って表されるデータＲＡＳＨによって指定される。また
、それぞれが４にバイトである別の領域１６Ｂ１．１６
Ｂ２．１６Ｂ３または１６Ｂ４がデータＤ３およびＤ４
によって表されるデータＳＥＬで指定される。このデー
タＢＡＳＥおよびＳＥＬを適宜組み合わせることによっ
て、データＳＥＬの２ビツトを変更するだけで、オブジ
ェクトの種類を変更できる。すなわち、ゲームの成る場
面で必要なオブジェクトのキャラクタデータを特定領域
１６Ａおよび別の領域１６８に１６Ｂ４の何れかに記憶
していて、他の場面で必要なオブジェクトのキャラクタ
データを領域１６Ｂｌ−１６８４の他の１つに記憶して
おくようにすれば、そのオブジェクトが必要なときには
データＳＥＬの２ビツトを変更して領域１６Ｂ１−１６
８４の他の１つを指定するだけで、ゲームの各場面毎に
節単にオブジェクトの種類を変更することができる。

また、第３サイズレジスタ５０ｃからの３ビツトのサイ
ズデータＤ５−Ｄ７は、サイズデコーダ５２に入力され
る。このサイズデコーダ５２は、アトリビュートレジス
タ７０に含まれる第１アトリビユートレジスタ７０ａ（
第１１図）からの１ビツトのサイズ選択データ５ＩＺＥ
ＳＥＬとともにサイズデータＤ５−Ｄ７をデコーダして
ＮＯＲゲート５２ａ、５２ｂ、５２ｃまたは５２ｄから
、サイズ指定信号Ｓ８．Ｓ１６．Ｓ３２またはＳ６４を
出力する。すなわち、サイズ指定信号Ｓ８がＮＯＲゲー
ト５２ａから出力されたとき水平×垂直＝８×８ドツト
の（１つの単位キャラクタからなる）オブジェクトが選
択され、サイズ指定信号Ｓ１６がＮＯＲゲート５２ｂか
ら出力されたとき水平×垂直−１６×１６ドツトの（４
つの単位キャラクタからなる）オブジェクトが選択され
、サイズ指定信号Ｓ３２がＮＯＲゲー）５２ｃから出力
されたとき水平×垂直＝３２Ｘ３２ドツトの（１６の単
位キャラクタからなる）オブジェクトが選択され、サイ
ズ指定信号Ｓ６４がＮＯＲゲート５２ｄから出力された
とき水平×垂直＝６４Ｘ６４ドツトの（６４の単位キャ
ラクタからなる）オブジェクトが選択される。

これらサイズ指定信号Ｓ８．　Ｓ１６．　Ｓ３２または
Ｓ６４はサイズカウンタ制御回路６２およびアドレス加
算器制御回路７８に、信号１０ＢＪ８，１０ＢＪ１６，
１０ＢＪ３２または１０８Ｊ６４として与えられる。ま
た、サイズ指定信号Ｓ８およびＳ１６は、インレンジ判
定回路５６に含まれるデータセレクタ２１４に与えられ
、サイズ指定信号Ｓ３２およびＳ６４はデータセレクタ
２１６に与えられる。データセレクタ２１８の一方入力
としては、さらにサイズ指定信号Ｓ６４が与えられ、こ
のデータセレクタ２１８の他方入力は“１”に固定され
る。これらデータセレクタ２１４゜２１６および２１８
にはインクレースレジスタ５４に含まれる第２インクレ
ースレジスタ５４ｂからのインクレースデータが選択信
号として与えられる。そして、インクレース時とノンイ
ンクレース時では、オブジェクトサイズが変化する。た
とえば、インクレース時にドツト密度を上げるとオブジ
ェクトサイズは小さくなるので、それに応じてサイズデ
コーダ５２からのサイズ指定信号に基づくインレンジ判
定の基準となるサイズを変更する必要がある。このよう
なサイズの違いに応じたインレンジ判定動作を実行する
ために、データセレクタ２１４−２１８が利用される。

データセレクタ２１４の出力はインバータ２２０によっ
て反転され、ＯＲゲート２２２を通してＡＮＤゲート２
２４の一方入力に与えられる。ＯＲゲート２２４の他の
入力としては、ＡＮＤゲート２２６の出力が与えられる
。このＡＮＤゲート２２６の２人力として、インクレー
スレジスタ５４からのインクレース指定信号およびイン
バータ２２８を経たＮＯＲゲー）５２ａからのサイズ指
定信号Ｓ８が与えられる。そして、ＡＮＤゲート２２４
の他方入力には■位置演算回路７６からの■位置データ
Ｄ３が与えられる。

データセレクタ２１６および２１８の出力はＡＮＤゲー
ト２３０の２人力として与えられ、ＡＮＤゲート２３０
の残余の入力には■位置演算回路７６からの■位置デー
タＤ４が与えられる。データセレクタ２１８の出力は、
■位置演算回路７６からのＶ位置データＤ５とともに、
ＡＮＤゲート２３２に与えられる。また、上述のＡＮＤ
ゲート２２６の出力が■位置演算回路７６からの■位置
データＤ２とともに、ＡＮＤゲート２３４に与えられる
。これらＡＮＤゲート２２４，２３０，２３２および２
３４の出力が、■位置演算回路７６からの■位置データ
Ｄ６およびＤ７とともに、反転されて、ＮＡＮＤゲート
２３６の入力として与えられる。

ＮＡＮＤゲート２３６の入力にはさらにＮＯＲゲート２
３８の出力が与えられる。このＮＯＲゲート２３８の入
力には、Ｈ位置レジスタ６６からのＨ位置データＤ８お
よびＮＡＮＤゲート２４０の出力が反転されて与えられ
る。ＮＡＮＤゲート２４０は、その入力として、ＮＡＮ
Ｄゲート２４１．２４２および２４４の出力とともに、
Ｈ位置レジスタ６６からのＨ位置データＤ６およびＤ７
の反転を受ける。ＮＡＮＤゲート２４１の２人力はサイ
ズ指定信号Ｓ８を受けるインバータ２２８の出力および
Ｈ位置レジスタ６６からのＨ位置データＤ３であり、Ｎ
ＡＮＤ２４２の３人力はＨ位置レジスタ６６からのＨ位
置データＤ４ならびにサイズ指定信号Ｓ１６およびＳ３
２であり、そしてＮＡＮＤ２４４の２人力はＨ位置レジ
スタ６６からのＨ位置データＤ５およびサイズ指定信号
Ｓ６４である。

上述のＮＯＲゲート２３８の出力が水平（Ｈ）方向にイ
ンレンジ状態にあるか否かを表す信号となる。また、Ａ
ＮＤゲート２２４，２３０，２３２および２３４がＶ位
置演算回路７６からのデータＤ５およびＤ７垂直（Ｖ）
方向にインレンジ状態にあるか否かを表す信号となる。

そして、前述のＮＡＮＤゲート２３６の入力には、上述
のＮＯＲゲート２３８ならびにＡＮＤゲート２２４，２
３０，２３２および２３４の出力の他に、さらに、タイ
ミング信号発生回路３４からの信号ＩＮをそのデータ入
力に受けかつ信号ＨＣＯをそのクロックとして受けるＤ
−ＦＦ２４６の出力およびベクトルＲＡＭアドレス回路
５８からの信号ＩＮＲＡＮＧＥ　ＦＵＬＬが与えられる
。したがって、ＮＡＮＤゲート２３６からは、信号ＩＮ
がありかつ信号ＩＮＲＡＮＧＥ　ＰＵＬＬがないとき、
判定対象となっているオブジェクトが水平および垂直方
向ともにインレンジ状態にあるとき、そのことを表す信
号／ＩＮＲＡＮＧＥを出力する。

サイズカウンタ制　回路６２およびサイズカウンタ６０ 第１６図に示すサイズカウンタ制御回路６２はインレン
ジ判定回路５６すなわちサイズデコーダ５２のＮＯＲゲ
ート５２ａ、５２ｂ、５２ｃまたは５２ｄからのオブジ
ェクトサイズ信号１０ＢＪ８．１０ＢＪ１６．１０ＢＪ
３２または１０ＢＪ６４を受けるデータラッチ２４８を
含む。

また、Ｈ位置レジスタ６６からのＨ位置データＤ８がＡ
ＮＤゲート２５０，２５２および２５４の各一方入力に
与えられ、これらＡＮＤゲート２５０．２５２および２
５４の他方入力としては、Ｈ位置演算回路６４からの絶
対値データＨＡのＤ３、Ｄ４およびＤ５がそれぞれ与え
られる。ＡＮＤゲート２５０，２５２および２５４の出
力がサイズカウンタ６０の初期値として与えられる。Ｈ
位置レジスタ６６のＨ位置データが正（プラス）のとき
、対象オブジェクトのスタート位置はモニタ２２（第１
図）の画面内のどこかであるから、Ｈ位置データＤ８と
しては必ず゛０パが入力される。したがって、ＡＮＤゲ
ート２５０−２５４の出力はともにローレベルとなり、
サイズカウンタ６０に設定される初期値データは０゛と
なる。

一方、Ｈ位置レジスタ６６のＨ位置データが負（マイナ
ス）のとき、Ｈ位置データＤ８としては必ず°°ｌ°°
が入力される。たとえば、Ｈ位置データが°“−８゛で
あるとき、その絶対値ＨＡは″８″となり、バイナリデ
ータ“”１０００°”として表現される。したがって、
絶対値ＨＡのＤ３がハイレベルとなり、ＡＮＤゲート２
５０からの出力もハイレベルとなり、サイズカウンタ６
０には“°１”が初期値として設定される。そして、負
方向へのずれが大きい程その絶対値ＨＡすなわちサイズ
カウンタ６０に設定される初期値も大きくなる。

このサイズカウンタ６０のクロックとしてはタイミング
信号発生回路３４からの信号／ｌＩｃ０が与えられ、し
たがって、サイズカウンタ６０は、上述のようにして設
定された初期値を信号／ＨＣＯ毎にインクリメントする
。なお、サイズカウンタ６０のリセット入力としては、
タイミング信号発生回路３４からの信号／ＩＮが与えら
れるので、サイズカウンタ６０はインレンジ判定回路５
６におけるインレンジ判定期間中にはカウント動作しな
い。

そして、サイズカウンタ６０の出力データＳＣは前述の
ようにアドレス加算器制御回路７８に与えられるととも
に、ＡＮＤゲート２５６，２５８および２６０の一方入
力として与えられる。ＡＮＤゲート２５６，２５８およ
び２６０の他方人力にはデータラッチ２４８にラッチさ
れている信号１０ＢＪ１６，１０ＢＪ３２および１０Ｂ
Ｊ６４が与えられる。そして、ＡＮＤゲート２５６，２
５８および２６０の出力は、データラッチ２４８にラッ
チされている信号１０ＢＪ８とともに、ＮＯＲゲート２
６２に与えられる。このＮＯＲゲート２６２の入力には
、さらにＤ−ＦＦ２６４および２６６の出力が与えられ
、Ｄ−ＦＦ２６４の入力にはＡＮＤゲート２６８の出力
がまたＤ−ＦＦ２６６の入力にはタイミング信号発生回
路３４からの信号ＨＢＨがそれぞれ与えられる。ＡＮＤ
ゲート２６８は、Ｈ位置演算回路６４からのデータＤ３
−Ｄ７およびインバータ２７０によって反転されたＨ位
置レジスタ６６からのＨ位置データＤ８を受ける。Ｄ−
ＦＦ２６４および２６６のクロックとしては、データセ
レクタ２４８のラッチ信号と同じ、タイミング信号発生
回路３４からの信号／ＨＣＯが与えられる。ＯＲゲート
２６２の出力はＤ−ＦＦ２７２のデータ入力として与え
られるとともに、信号Ｃとしてレジスタ制御回路７４に
与えられる。Ｄ−ＦＦ２７２のクロックにはタイミング
信号発生回路３４からの信号１１ＣＯが与えられる。

アドレス加算器側′卸回路７８ 第１７図に示すアドレス加算器制御回路７８はインレン
ジ判定回路５６すなわちサイズデコーダ５２のＮＯＲゲ
ート５２ａ、５２ｂ、５２ｃまたは５２ｄからのオブジ
ェクトサイズ信号１０ＢＪ８．１０ＢＪ１６および１０
ＢＪ３２を受けるＤ−ＦＦｓ２７４を含む。Ｄ−ＦＦｓ
２７４のクロックにはタイミング信号発生回路３４から
の信号１１ｃｏが与えられる。

Ｄ−ＦＦｓ２７４からの信号１０ＢＪ８はＡＮＤゲート
２７６．２７８，２８０，２８２，２８４および２８６
の各入力に与えられる。Ｄ−ＦＦｓ２７４からの信号１
０ＢＪ１６はＡＮＤゲート２７８，２８０．２８４およ
び２８６の各入力に与えられる。

Ｄ−ＦＦｓ２７４からの信号１０ＢＪ３２はＡＮＤゲー
ト２８０および２８６の各入力に与えられる。ＡＮＤゲ
ート２７６．２７８および２８０の残余の入力としては
、アトリビュートレジスタ７０からのデータＨ−ＦＬＩ
Ｐが与えられ、ＡＮＤＮＯゲート２６２２８４び２８６
の残余の入力としては、アトリビュートレジスタ７０か
らのデータＶ−ＦＬＩＰカ与えられる。そして、アトリ
ビュートレジスタ７０からのデータＶ−ＦＬＩＰはさら
に、イクスクルーシブＯＲゲート２８８，２９０および
２９２の各−方入力として与えられる。上述のＡＮＤゲ
ート２７６．２７８および２８０の出力は、それぞれ、
サイズカウンタ６０からのデータ５ＣＯ−３Ｃ２のそれ
ぞれとともに、イクスクルーシブＯＲゲ−ト２９４，２
９６および２９８の入力に与えられる。ＡＮＤゲート２
８２．２８４および２８６の出力はそれぞれイクスクル
ーシブＯＲゲート３００．３０２および３０４の一方入
力に与えられる。イクスクルーシブＯＲゲー）２８Ｂ、
２９０２９２．３００，３０２および３０４の各他方入
力には６ビツトのデータセレクタ３０６の出力が与えら
れる。

このデータセレクタ３０６にはタイミング信号発生回路
３４からの信号ＦＩＥＬＤが与えられるとともに、■位
置演算回路７６からのＶ位置と走査ライン番号との差を
示すデータＤｏ−Ｄ５を受けるＤ−ＦＦ３０８の出力が
与えられる。Ｄ−ＦＦ３０８のクロックとしてタイミン
グ信号発生回路３４からの信号／ＨＣＯが与えられ、こ
のＤ−ＦＦ３０８からのデータＤｏ−Ｄ４がデータセレ
クタ３０６の一方入力に与えられ、Ｄ−ＦＦ３０８から
のデータＤｏ−Ｄ５がデータセレクタ３０６の他方入力
に与えられる。データセレクタ３０６はインクレースレ
ジスタ５４からのデータＯＢＪ　Ｖ　ＳＥＬに応じて両
人力を選択的に出力し、上述のようにイクスクルーシブ
ＯＲゲート２８８，２９０，２９２．３００，３０２お
よび３０４に与える。

このアドレス加算器制御回路７８は主として、第１８Ａ
図−第１８Ｄ図に示すＨ反転および／または■反転を実
行する際のアドレスを変更する。

第１８Ａ図図示の場合には、データ＋１−ＦＬＩＰおよ
びＶ−ＦＬＩＰはともに０″゛であり、Ｈ反転および■
反転は行われない。第１８Ｂ図図示の場合には、データ
ＩＬＦＬＩＰが１１１１＋でありかつデータＶ−ＦＬＩ
ＰがＩＩＯｏｏであり、したがって、垂直軸３１０を中
心にＨ反転が実行されるが■反転は行われない。第１８
Ｃ図図示の場合には、データトＦＬＩＰが°“０“であ
りかつデータＶ−ＦＬＩＰが“１゛であり、したがって
、Ｈ反転は行われないが、水平軸３１２を中心にＶ反転
が実行される。第１８Ｄ図図示の場合には、データ）ｌ
−ＦＬＩＰおよびＶ−ＦＬＩＰはともニ”　１　”であ
り、垂直軸３１０および水平軸３１２を中心としたＨ反
転および■反転が実行される。

第１７図に戻って、オブジェクトサイズによって反転す
る距離が変化するので、ＡＮＤゲート２７６−２８６の
入力としては、上述のように、サイズデコーダ５２の出
力信号１０ＢＪ８，１０ＢＪ１６および１０ＢＪ３２が
与えられる。オブジェクトサイズが８×８の場合、信号
１０ＢＪ８がローレベルであるため、ＡＮＤゲート２７
６−２８６の出力はともにローレベルとなる。したがっ
て、この場合、イクスクルーシブＯＲゲート２９４−２
９８はサイズカウンタ６０からのサイズデータ５Ｃ（１
−３Ｃ２をそのまま加算アドレスＡＡ４．ＡＡ５および
ＡＡ６として出力するので、アドレスは反転されない。

オブジェクトサイズが１６Ｘ１６の場合、信号１０８Ｊ
１６がローレベルとなり、ＡＮＤゲート２７６および２
８２のみが能動化され、残余のＡ、ＮＤゲート２７８，
２８０，２８４および２８６の出力はローレベルとなる
。この場合、データＩＩ−ＦＬＩＰカ”１′であれば、
サイズカウンタ６０からのサイズデータＳＣＯがイクス
クルーシブＯＲゲート２９４で反転されて加算アドレス
ＡＡ４として出力される。オブジェクトサイズが３２Ｘ
３２の場合、信号１０ＢＪ３２がローレベルとなり、Ａ
ＮＤゲート２７６．２７８，２８２および２８４が能動
化されかつ残余のＡＮＤゲート２８０および２８６の出
力はローレベルとなる。この場合、データ１（−ＦＬＩ
Ｐが“ビであれば、サイズカウンタ６０からのサイズデ
ータＳＣＯおよびＳＣＩがイクスクルーシブＯＲゲート
２９４および２９６で反転されて加算アドレスＡＡ４お
よびＡＡ５として出力される。オブジェクトサイズが６
４Ｘ６４の場合、信号１０ＢＪ８，１０ＢＪ１６および
１０ＢＪ３２がハイレベルとなり、全てのＡＮＤゲート
２７６−２８６が能動化される。この場合、データ＋１
−ＦＬＩＰが°１“°であれば、サイズカウンタ６０か
らのサイズデータ５ＣＯ−３Ｃ２がイクスクルーシブＯ
Ｒゲート２９４−２９８で反転されて加算アドレスＡＡ
４−ＡＡ６として出力される。

■反転の場合には、ビデオデータメモリアドレス回路８
２へのアドレス下位３ビツトの反転が水平ライン毎の反
転を意味し、上位３ビ・ントの反転がキャラクタ毎の反
転を意味する。この下位３ビットはオブジェクトサイズ
に関係ないので、データＶ−ＦＬＩＰの“１パまたは°
０”°に依存してイクスクルーシブＯＲゲート２８８，
２９０および２９２がデータセレクタ３０６からのデー
タを反転しまたは反転しないで、ビデオデータメモリア
ドレス回路８２へのアドレスの下位３ビットＡｏ、Ａ１
およびＡ２として出力する。また、上位３ピントについ
ては、先のＨ反転の場合と同様にして、ＡＮＤゲート２
８２−２８６でサイズ毎の条件を設定し、その条件に応
じて、データＶ−ＦＬＩＰの“１”または“０゛°に依
存してイクスクルーシブＯＲゲート３００．３２および
３０４でデータセレクタ３０６の出力データを反転しま
たは反転しないで、アドレス加算器８０への上位３ビツ
トＡＡ８ＡＡ９およびＡＡＩＯとして出力する。

なお、アドレス加算器制御回路７８に含まれるＡＮＤゲ
ート３１４および３１６は加算アドレスＡＡ１２および
ＡＡ１３を出力するが、このアドレスＡＡ１２およびＡ
Ａ１３は第１４図および第１５図で先に説明した領域１
６Ｂ１−１６Ｂ４の何れかを指定するデータとして利用
される。

第１９図に示すアドレス加算器８０はそれぞれ４ビツト
の３つのフルアダー８０ａ、８０ｂおよび８０ｃを含み
、これらフルアダー８０ａ−８００の出力がアドレスＡ
４−Ａ１５としてビデオデータメモリアドレス回路８２
に与えられる。ビデオデータメモリアドレス回路８２の
アドレスＡＯＡ２としては先のアドレス加算器制御回路
７８からのアドレスＡＯ−Ａ２が、またアドレスＡ３と
してはタイミング信号発生回路３４からの信号ＨＣＯが
与えられる。なお、フルアダー８０ａ−８００のそれぞ
れにおいてどの人力ビットをアース電位に固定するかは
サイズレジスタ５０の第１サイズレジスタ５０ａ　（第
１３図）のデータＢＡＳＥに依存する。そして、ビデオ
データメモリアドレス回路８２によってビデオデータメ
モリ１６のアドレスＡＯ−Ａ１５が指定され、このビデ
オデータメモリ１６からの出力データＤＯ−Ｄ１５がＨ
反転回路８６に与えられる。

Ｈ反転回路８６およびカラ−データ抽出回路８８第２０
図に示すＨ反転回路８６はビデオデータメモリ１６から
の出力データＤｏ−Ｄ１５を受けるデータセレクタ３１
８を含む。データセレクタ３１８は、各々が２ビツトの
入力の一方を選択して１ビツトで出力する１６個のデー
タセレクタを有する。そして、このデータセレクタ３１
Ｂの選択信号としてはＤ−ＦＦ３２０の出力が与えられ
る。Ｄ−ＦＦ３２０のデータ入力にはデータトＦＬＩＰ
が与えられ、クロックとしてはタイミング信号発生回路
３４からの信号／ＩＩｃｏが与えられる。データセレク
タ３１８は、選択信号に応じて、次表■に従って、デー
タを出力する。

（以下余白） 表■ ７ Ｄ。

１５ ８ 二のようにして、Ｈ反転回路８６では、水平（Ｈ）方向
の反転指令Ｈ−ＦＬＩＰの有無に応じて、ビデオデータ
メモリ１６から出力されたグラフィックデータを８ビッ
ト単位で反転する。このＨ反転回路８６から出力される
グラフィックデータがカラ−データ抽出回路８８に与え
られる。

カラーデータ抽出回路８８は４つの第１データセレクタ
３２２．第２データセレクタ３２４．第３データセレク
タ３２６および第４データセレクタ３２８を含み、これ
らデータセレクタ３２２３２８の各々は、８ビツトの入
力の何れか１ビツトのみを選択して出力する。第１デー
タセレクタ３２２、第２データセレクタ３２４．第３デ
ータセレクタ３２６および第４データセレクタ３２８に
は、それぞれ、選択信号としてタイミング信号発生回路
３４からの信号ＨＰ０．５ＭおよびＨＣＯが与えられる
。前述のＨ反転回路８６からのグラフィックデータは、
それぞれ１６ビツトのＤ−ＦＦｓ３３０および３３２に
与えられ、Ｄ−ＦＦｓ３３２の出力がさらにＤ−ＦＦｓ
３３４に与えられる。

Ｄ−ＦＦｓ３３０および３３４のクロックとしてはタイ
ミング信号発生回路３４からの信号／ｌＩＣ０が印加さ
れ、Ｄ−ＦＦｓ３３２のクロックにはタイミング信号発
生回路３４からの信号ＨＣＯが与えられる。タイミング
信号発生回路３４からの信号ＬＢＲがさらにＤ−ＦＦ３
３６のデータ入力に与えられ、このＤ−ＦＦ３３６のク
ロックとしてはタイミング信号発生回路３４からの信号
針が与えられる。Ｄ−ＦＦ３３６の出力は上述のＤ−Ｆ
Ｆｓ３３０および３３４のリセット入力として与えられ
る。

Ｈ反転回路８６がらのグラフィックデータの最初の１６
ビツトは信号ＨＣＯに応答してＤ−ＦＦｓ３３２に保持
され、次の１６ビツトは信号／ＨＣＯに応答してＤ−Ｆ
Ｆｓ３３０に保持される。このとき、先（７）Ｄ−Ｆ　
Ｆ　ｓ　３３２に保持されていた最初の１６ビツトが信
号／ＨＣＯに応答してＤ−ＦＦｓ３３４に移動される。

したがって、合計３２ビツトのグラフィックデータが８
ビツトずつ、第１データセレクタ３２２．第２データセ
レクタ３２４゜第３データセレクタ３２６および第４デ
ータセレクタ３２８の入力データとなる。これらデータ
セレクタ３２２−３２８の各々が、次表■に従って１ピ
ントを選択して、合計４ビツトのカラーセルデータを出
力する。このようにして、カラーデータ抽出回路８８に
よって４つのカラーセルがそれぞれ指定される。

表■ 第６Ｃ図に示すバッファＲＡＭ８４は、各々が９ピツ）
Ｘ１２Ｂの記憶容量を有する第１バツフアＲＡＭ８４　
ａおよび第２バツフアＲＡＭ８４ｂを含む。バッファＲ
ＡＭ８４としては本来的には１のバッファＲＡＭでよい
が、この実施例では、２つに分割し、奇数ドツトを第１
バツフアＲＡＭ８４ａに記憶させ、偶数ドツトを第２バ
ツフアＲＡＭ８４ｂに記憶させるようにしている。すな
わち、先のカラーデータ抽出回路８８のデータセレクタ
３２２−３２８から、タイミング信号発生回路３４から
の信号ＨＰＯに応答して、選択的に、奇数ドツトを示す
データ０ＤＯ−ＯＤ３および偶数ドツトを示すデータＩ
Ｄ０−ＩＤ３が出力され、このデータ０ＤＯ−ＯＤ３お
よびＩＤ０−ＩＤ３がそれぞれ第１バツフアＲＡＭ８４
　ａおよび第２バツフアＲＡＭ８４　ｂのデータ入力と
して与えられる。

そして、このバッファＲＡＭ８４からデータを読み出す
ときは、第１出力ラツチ３３８ａおよび第２出力ラツチ
３３８ｂから、データを一度に読み出して、合成回路２
８（第２図）に与える。

第２２図に示すバッファＲＡＭアドレス回路９０は８ビ
ツトのカウンタ３４０を含み、このカウンタ３４０の出
力がバッファＲＡＭ８４のアドレスデータとしてバッフ
ァＲＡＭ制御回路９２に与えられる。カウンタ３４０の
リセット入力としてはタイミング信号発生回路３４から
表示期間の直前に出力される信号／ＣＲＥＳが与えられ
る。カウンタ３４０のクロックとしてはデータセレクタ
３４２の出力が与えられる。このデータセレクタの２つ
の入力にはタイミング信号発生回路３４からの信号／Ｉ
ＯＭおよびＨＣＯが与えられ、選択信号としては、タイ
ミング信号発生回路３４からの信号ＬＢＲが与えられる
。したがって、カウンタ３４０は、バッファＲＡＭ８４
へのデータの書込の場合とデータの読出の場合とでクロ
ックが変更される。すなわち、書込時には、信号７１０
Ｍに応答してカウンタ３４０がインクリメントされ、読
出時には、信号ＨＣＯに応答してカウンタ３４ｏがイン
クリメントされる。したがって、読出時には、２ドツト
毎にカウンタ３４０が“１°”インクリメントされるこ
とになる。

また、サイズカウンタ６０からの信号りがＤＦＦ３４６
のデータ入力に与えられ、このＤ−ＦＦ３４６のクロッ
クとしてはタイミング信号発生回路３４からの信号ＨＣ
Ｏが与えられる。Ｄ−ＦＦ３４６の出力はクロックとし
て同じタイミング信号発生回路３４からの信号ＨＣＯを
受けるＤ−ＦＦ３４８に与えられる。また、タイミング
信号発生回路３４からの信号１１ｃｏがＤ−ＦＦ３５ｏ
の入力に与えられ、タイミング信号発生回路３４がらの
信号５ＭがＤ−ＦＦ３５０のクロックに与えられるとと
もに、Ｄ−ＦＦ３５２の入力としても与えられる。Ｄ−
ＦＦ３５２のクロックとしてはタイミング信号発生回路
３４からの信号１０Ｍが与えられる。Ｄ−ＦＦ３４８，
３５０および３５２のそれぞれの出力は、インバータ３
５４によって反転されたタイミング信号発生回路３４か
らの信号ＬＢＲとともに、ＮＡＮＤゲート３４４の入力
に与えられ、このＮＡＮＤゲート３４４の出力がカウン
タ３４０のロード信号入力／ＬＤとして与えられる。

したがって、このカウンタ３４０のロードタイミングは
信号しすなわちオブジェクトサイズに依存する。

なお、カウンタ３４０の初期値としては、Ｈ位置演算回
路６４からの絶対値データＤｏ−Ｄ７とイクスクルーシ
ブＯＲゲート３６０の出力とをＤ８として受ける９ビツ
トのＤ−ＦＦｓ３５６すなわちＤ−ＦＦ３５８の出力が
与えられる。イクスクルーシブＯＲゲート３６０の人力
としては、Ｈ位置レジスタ６６からの絶対値データＤ８
とＨ位置演算回路６４からのキャリ信号Ｈ−ＣＡＲＲＹ
が与えられる。したがって、Ｄ−ＦＦｓ３５６のデータ
入力Ｄ８としては、キャリ信号があるときにはＨ位置レ
ジスタ６６のデータＤ８の反転が与えられる。このＤ−
ＦＦｓ３５６および３５８のクロックとしてはタイミン
グ信号発生回路３４からの信号１５Ｍおよび）ＩＣＯを
受けるＮＡＮＤゲート３６２の出力が与えられる。

また、Ｄ−ＦＦｓ３５Ｂの出力ＤｏおよびＤ８は、それ
ぞれ、Ｄ−ＦＦ３６４および３６６のデータ入力として
与えられ、これらＤ−ＦＦ３６４および３６６のクロッ
クとしては、タイミング信号発生回路３４からの信号／
ＨＣＯ，／ＩＯＭおよびＨＣＯを受けるＮＡＮＤゲート
３６８の出力が与えられる。Ｄ−ＦＦ３６４の出力は信
号１１ＰＯとして先に説明したカラーデータ抽出回路８
８に与えられるとともに、バッファＲＡＭ制御回路９２
に含まれるＡＮＤゲート３７０に与えられる。また、Ｄ
−ＦＦ３６６の出力はバッファＲＡＭ制御回路９２に含
まれるインバータ３７２を通してＡＮＤゲート３７２に
与えられる。

バッファＲＡＭ制御回路９２は、７ビツトのフルアダー
３７６を含み、このフルアダー３７４の入力ＡＯ−Ａ６
として前述のバ・ンファＲＡＭＡＮＤゲート回路９０に
含まれるカウンタ３４０からのデータＤｉ−０７が与え
られる。フルアダー３７６の他方人力Ｂはアース電位す
なわち“０”が与えられ、キャリ入力としては上述のＡ
ＮＤゲート３７０の出力が与えられる。このフルアダー
３７６はバッファＲＡＭ８４の第１および第２バツフア
ＲＡＭ８４　ａおよび８４ｂの各アドレス０ＡＯ−ＯＡ
６として出力する。たとえば、オブジェクトの初期Ｈ第
１が偶数ドツトの場合にはアドレス０ＡＯ−ＯＡ６とし
ては、カウンタ３４０のデータをそのまま与え、奇数ド
ツトの場合にはフルアダー３７６によってカウンタ３４
０のデータにｒ＋ＩＪしてデータをアドレス０ＡＯ−Ｏ
Ａ６として出力する。

バッファＲＡＭ８４の第１バツフアＲＡＭ８４ａオブジ
ェク）８４ｂ　（第２０図）の書込信号へＥＯおよびハ
Ｅ１はＮＯＲゲート３７８および３８０から得られる。

ＮＯＲゲート３７８の入力には２つのＮＡＮＤゲート３
８２および３８４の出力が与えられ、ＮＡＮＤゲート３
８２はＡＮＤゲート３８６．インバータ３８８およびＮ
ＡＮＤゲート３９０のそれぞれの出力ならびにタイミン
グ信号発生回路３４からの信号１０Ｍを受ける。ＮＡＮ
Ｄゲート３８４の入力にはタイミング信号発生回路３４
からの信号５ＭおよびＡＮＤゲート３９２の出力が与え
られる。ＡＮＤゲート３８６の入力としては、タイミン
グ信号発生回路３４からの信号ＬＢＷ　、ベクトルＲＡ
Ｍアドレス回路５８からの信号／Ｎ０ＮＯＢＪおよびＮ
ＯＲゲート３９４の出力が与えられる。　ＮＡＮＤゲー
ト３９０はカラーデータ抽出回路８８からの出力１００
−ＩＤ３のそれぞれの反転を受ける。ＮＯＲゲート３９
４は上述のＡＮＤゲート３７４の出力およびＡＮＤゲー
ト３９６の出力を受け、ＡＮＤゲート３９６には上述の
のインバータ３８８にも与えられたカウンタ３４０から
の出力Ｄ８とＯＲゲート３９８の出力とが与えられる。

ＯＲゲート３９８はカウンタ３４０の出力Ｄ１およびＤ
２の反転を受ける。

ＮＯＲゲート３８０の入力には２つのＮＡＮＤゲート４
００および４０２の出力が与えられ、ＮＡＮＤゲート４
００は、上述のＡＮＤゲート３８６、イクスクルーシブ
ＮＯＲゲート４０４およびＮＡＮＤゲート４０６のそれ
ぞれの出力ならびにタイミング信号発生回路３４からの
信号１０Ｍを受ける。イクスクルーシプＮＯＲゲート４
０４の２人力には上述ののフルアダー３７６のキャリ出
力信号およびカウンタ３４０の出力Ｄ８が与えられる。

ＮＡＮＤゲート４０６の入力としては、カラーデータ抽
出回路８８からの出力０ＤＯ−ＯＤ３のそれぞれの反転
が与えられる。ＮＡＮＤゲート４０２の入力にはタイミ
ング信号発生回路３４からの信号５ＭおよびＡＮＤゲー
ト３９２の出力が与えられる。ＡＮＤゲート３９２の入
力としては、タイミング信号発生回路３４からの信号／
ＨＣＯおよびＤ−ＦＦ４０Ｂの出力が与えられる。この
Ｄ−ＦＦ４０Ｂのデータ入力およびクロックには、それ
ぞれ、タイミング信号発生回路３４からの信号ＬＢＲお
よび５Ｍが与えられる。

このようにして、２つのＮＯＲゲート３７８および３８
０からの出力信号／ＷＥＩおよび／畦０に応答して、第
１バツフアＲＡＭ８４　ｂおよび８４ａにそれぞれデー
タが書き込まれる。

全体動作 期状態または垂直ブランキング期間 マイクロプロセサ１０からＯＡＭアドレスレジスタ３６
（第６Ａ図）に９ビツトのＯＡＭアドレスを設定する。

この場合、マイクロプロセサｌＯから、ＯＡＭアドレス
レジスタ３６を指定するアドレスデータおよび書込信号
が与えられ、その結果アドレスデコーダ４０から前述の
信号ＯＡ−が出力される。同時にマイクロプロセサ１０
から初期アドレスを示すデータが出力されているため、
信号ＯＡ　Ｗに応答して、ＯＡＭアドレスレジスタ３６
に初期アドレスが設定される。また、このＯＡＭアドレ
スレジスタ３６からの初期アドレス値とアドレスデコー
ダ４０からの信号ＯＡＷがＯＡＭアドレス回路４２に与
えられる。信号ＯＡＷはＯＡＭアドレス回路４２内部で
遅延された後内部カウンタ（後述）のロード信号として
使用されるため、マイクロプロセサ１０からのＯＡＭ３
Ｂのための初期アドレス値が、ＯＡＭアドレスレジスタ
３６よりも少し遅れてＯＡＭアドレス回路４２にも設定
される。

続いて、マイクロプロセサ１０からＯＡＭ３８にオブジ
ェクトデータを書き込む。この場合、マイクロプロセサ
１０から、まず、アドレス、データおよび書込信号が出
力される。アドレス選択回路４４（第６Ｂ図）はタイミ
ング信号発生回路３４からの前述の信号ＶＢを受けてい
るため、垂直ブランキング期間中、ＯＡＭアドレス回路
４２のアドレス出力端子とＯＡＭ３８のアドレス入力端
子とを接続している。マイクロプロセサ１０からのアド
レスおよび書込信号に応答して、アドレスデコーダ４０
から信号１０Ｄ−が出力される。この信号１０ＤＷに応
答してＯＡＭ制御回路４８がマイクロプロセサ１０から
のデータをラッチし、このラッチされたデータがＯＡＭ
３Ｂのデータ入力ＤＩに与えられるとともに、書込／イ
ネーブル信号−Ｅ／ＣＢがＯＡＭ３８によ与えられる。

したがって、ＯＡＭ３Ｂには、ＯＡＭアドレス回路４２
によって指定されるアドレスにＯＡＭ制御回路４８を経
たマイクロプロセサ１０からのオブジェクトデータが書
き込まれる。その後、ＯＡＭアドレス回路４２は上述の
ようにアドレスを順次インクリメントするので、したが
ってＯＡＭ３８の順次のアドレスにオブジェクトデータ
が書き込まれる。

さらに、マイクロプロセサ１０からサイズレジスタ５０
（第６Ａ図）にサイズデータをロードする。この場合、
マイクロプロセサ１０から、サイズレジスタ５０を指定
するアドレスデータおよび書込信号が与えられ、その結
果アドレスデコーダ４０から前述の信号ＳＺＷが出力さ
れる。同時にマイクロプロセサ１０から先に表Ｉで示す
ようなサイズデータが出力されているため、信号ＳＺ誓
に応答して、サイズレジスタ５０にサイズデータが設定
される。

そして、マイクロプロセサ１０からインクレースレジス
タ５４　（第６Ａ図）に２ビツトのインクレースデータ
をロードする。この場合、マイクロプロセサ１０から、
インクレースレジスタ５４を指定するアドレスデータお
よび書込信号が与えられ、その結果アドレスデコーダ４
０から前述の信号ＩＺＷが出力される。同時にマイクロ
プロセサＩＯからインクレースデータおよびＯＢＪ　Ｖ
　５ＥＬＥＣＴが出力されているため、信号ＩＺ−に応
答して、インクレースレジスタ５４にこれらのデータが
設定される。

水平走査期間■ この水平走査期間Ｉにおいて、インレンジ判定回路５６
によってインレンジ検出を行い、インレンジ状態にある
オブジェクトのＯＡＭアドレスをベクトルＲＡＭ４６に
書き込む。

すなわち、水平走査開始直前にタイミング信号発生回路
３４からの信号Ｈに応答してベクトルＲＡＭアドレス回
路５８（第６Ｂ図）がリセットされ、ベクトルＲＡＭア
ドレスが°゛０”に設定される。また、水平走査開始直
前に、ＯＡＭアドレスレジスタ３６にロードされている
オブジェクト順位データがＯＡＭアドレス回路４２のカ
ウンタリセット用ＮＡＮＤゲート９６（第７図）に与え
られる。このオブジェクト順位データが“０”°のとき
、ＯＡＭアドレス回路４２のアドレスカウンタ９４（第
８図）がリセットされ、したがって、ＯＡＭアドレスは
“０°゛に設定される。また、オブジェクト順位データ
が１“′のとき、ＯＡＭアドレス回路４２のアドレスカ
ウンタはリセットされず、最後にロードされたデータが
アドレスカウンタ９４の初期値として保持される。イン
レンジ判定を行う際、先にインレンジ状態であると判定
されたオブジェクトが後にインレンジ状態であると判定
されたオブジェクトよりも優先的にモニタ２２（第１図
）に表示されるため、このような方法によって、インレ
ンジ判定動作時のＯＡＭアドレスの初期値を変更し、そ
れによってオブジェクトの優先順位を変更できるように
した。

より詳しく説明すると、アドレス選択回路４４（第６Ｂ
図）は、インレンジ判定回路５６におけるインレンジ検
出の期間、タイミング信号発生回路３４からの信号ＩＮ
によって、ＯＡＭアドレス回路４２のアドレス出力端子
とＯＡＭ３８のアドレス入力端子とを接続している。ま
た、ＯＡＭ制御回路４８は垂直ブランキング期間以外で
は常にＯＡＭ３８にイネーブル信号を与える。そのため
、ＯＡＭアドレス回路４２からのアドレスデータとＯＡ
Ｍ制御回路４８からのイネーブル信号とに応じて、ＯＡ
Ｍ３ＢからＯＡＭデータが読み出される。このＯＡＭ３
Ｂからの出力データの内、Ｈ位置データはＨ位置レジス
フ６６に、■位置データは■位置レジスタ６８に、アト
リビュートデータはアトリビュートレジスタ７０に、ネ
ームデータ（オブジェクト指定コード）はネームレジス
タ７２に、それぞれ、レジスタ制御回路７４からの口−
ド信号によってロードされる。

Ｈ位置レジスタ６６からのＨ位置データはＨ位置演算回
路６４に出力され、先に第１２図を参照して説明したよ
うに、そのＨ位置データの最上位ビットが“０″°のと
きすなわちＨ位置が“０−２５５パのときはそのままの
データがインレンジ判定回路５６に与えられる。逆に、
Ｈ位置データの最上位ビットが“１”°のときすなわち
Ｈ位置が°“２５６−−１”のときは、Ｈ位置演算回路
６４においてＨ位置の“２の補数°゛（絶対値）を計算
し、その結果データＨＡをインレンジ判定回路５６に与
える。

■位置演算回路７６は、タイミング信号発生回路３４か
らの信号Ｖを受け、その信号Ｖで示すラインの垂直位置
データから■位置レジスタ６８かからの■位置データＶ
Ｐを減算し、その結果データをインレンジ判定回路５６
に与える。

インレンジ判定回路５６は、Ｈ位置演算回路６４からの
必要に応じて補正されたＨ位置データ。

■位置演算回路７６からの減算結果データ、アトリビュ
ートレジスタ７０からのサイズ選択データ、サイズレジ
スタ５０からのサイズデータおよびインクレースレジス
タ５４からのデータＯＢＪ　Ｖ　ＳＥＬに基づいて、そ
のとき判定対象となっているオブジェクトがインレンジ
状態にあるかどうかを判断する。そして、オブジェクト
がインレンジ状態にある場合は、信号／ＩＮＲＡＮＧＥ
をベクトルＲＡＭアドレス回路５日に出力する。

ベクトルＲＡＭアドレス回路５日は、インレンジ判定回
路５６からの信号／ＩＮＲＡＮＧＥを受けて、ベクトル
ＲＡＭ４６に書込信号を与える。ベクトルＲＡＭ４６は
、ベクトルＲＡＭアドレス回路５８からの書込信号およ
びアドレスデータならびにアドレス選択回路４４からの
データ（ＯＡＭアドレス）を受けて、そのデータＤＩを
格納する。そして、ベクトルＲＡＭアドレス回路５８は
、ベクトルＲＡＭ４６に書込信号を出力した後、ベクト
ルＲＡＭ４６のアドレスをインクリメントする。

タイミング信号発生回路３４からの信号ＨＣＯに応答し
て、ＯＡ　Ｍアドレス回路４２のＯＡＭアドレス値が「
＋１」インクリメントされ、以後同様にして、インレン
ジ判定回路４６において次のオブジェクトのインレンジ
判定を行い、インレンジ状態のオブジェクトのオブジェ
クトデータのＯＡＭ３ＢのアドレスをベクトルＲＡＭ４
６に格納する。

先に説明したようにＯＡＭアドレスレジスタ３６のオブ
ジェクト順位データによってＯＡＭアドレス回路４２が
リセットされるが、ＯＡＭアドレス回路４２がリセット
されると、ＯＡＭアドレスが“０°”から“’１２７”
に変化し、ＯＡＭアドレス回路４２がリセットされなけ
れば、ＯＡＭアドレスは゛最後に設定されたアドレス”
°からｒ−４−１」ずつインクリメントされ、“１２７
°′の次は“。

０°゛となり、“最後に設定されたアドレス−１′”ま
で変化することになる。

上述のインレンジ判定動作は、モニタ２２（第゛１図）
における１ラインの走査中に１２８回行われるが、１ラ
インで表示可能なオブジェクト数が“３２”であるので
、インレンジ状態にあると判定されたオブジェクトの数
が“３２′”に達したときは、ベクトルＲＡＭアドレス
回路５８から信号ＩＮＲＡＮＧＥ　ＦＩＬＬがインレン
ジ判定回路５６に出力され、応じてインレンジ判定回路
５６からの信号／ＩＮＲＡＮＧＥの出力が禁止される。

水平ブランキング３を司 水平ブランキング期間では、インレンジ状態にあるオブ
ジェクトのグラフィックデータをバッファＲＡＭ８４に
格納する。

Ｈブランキング期間に入ると、タイミング信号発生回路
３４からベクトルＲＡＭアドレス回路５８へ信号ＨＢが
与えられ、その信号ＨＢによってベクトルＲＡＭアドレ
ス回路５８内部のＵ／Ｄカウンタ１５４（第１０図）が
アップカウントモードからダウンカウントモードに切り
換えられる。さらに、タイミング信号発生回路３４から
の信号ＨＢ）ｌに応答して、ベクトルＲＡＭアドレス回
路５８のアドレスがディクリメントされ′、最後に設定
されたオブジェクトデータのＯＡＭアドレスを格納しで
あるベクトルＲＡＭアドレスがベクトルＲＡＭ４６に与
えられる。

ベクトルＲＡＭアドレス回路５８からのアドレスを受け
て、ベクトルＲＡＭ４６がらＯＡＭアドレスが出力され
る。アドレス選択回路４４は、タイミング信号発生回路
３４がらの信号ＩＮおよびＶＢに応答して、ベクトルＲ
ＡＭ４６がらのアドレスをＯＡＭ３　Ｂのアドレス入力
端子に与える。

ＯＡＭ３Ｂから出力されたオブジェクトデータの内、Ｈ
位置データはＨ位置レジスタ６６へ、■位置データは■
位置レジスタ６８へ、アトリビュートデータはアトリビ
ュートレジスタ７０へ、ネームデータはネームレジスタ
７２へ、それぞれ、レジスタ制御回路７４からのロード
信号に応答して、ロードされる。

Ｈ位置レジスタ６６にラッチされたＩ］位置データはＨ
位置演算回路６４に与えられる。Ｈ位置演算回路６４は
、Ｈ位置の最上位ビットが１１０　Ｉ＋ならばサイズカ
ウンタ６０に′″０″′を与え、［ｆ位置の最上位ビッ
トが“１°“ならばＨ位置の「２」の補数（絶対（＋り
データのうちのＤ３−Ｄ５をサイズカウンタ６０に与え
る。このようにしてサイズカウンタ６０に与えられたデ
ータは、オブジェクトの水平方向の左から何番目のキャ
ラクタ単位（１キヤラクタ単位は８ピント）からモニタ
２２の画面上に表示するかを示す。オブジェクトのＨ位
置がたとえば“５０４“”　　（ＩＦ８Ｈ＝−８）なら
ば、「２」の補数は“８゛であり、したがって、２の補
数データのうちのＤ３−Ｄ５はそれぞれ“１゛である。

このことはモニタ２２の画面においてそのオブジェクト
を構成する第１キヤラクタ単位から表示されることを意
味する。ただし、オブジェクトは第０キヤラクタから始
まるため、第１キヤラクタは左から２番目のキャラクタ
である。

また、水平ブランキング期間の開始直後に、サイズカウ
ンタ制御回路６２は、タイミング信号発生回路３４から
の信号１（Ｂ１１を受け、サイズカウンタ６０にロード
信号／ＬＤを与える。

サイズカウンタ６０には、サイズカウンタ制御回路６２
からのロード信号／ＬＤに応答して、オブジェクトのＨ
位置が０−２５５　”の範囲内にあるときは０°”がプ
リセットされ、Ｈ位置が“２５６−５１１”の範囲内に
あるときはＨ位置演算回路６４からのデータがプリセッ
トされる。

サイズカウンタ６０のデータはＨ位置演算回路６４に出
力される。Ｈ位置演算回路６４はタイミング信号発生回
路３４からの信号ＨＣＯおよびＩＮに応答して、「２」
の補数を演算するためのモードから加算器モードに変化
される。加算器モードでは、Ｈ位置データとサイズカウ
ンタ６０からのデータとが加算される。加算結果データ
は、水平方向のオブジェクトサイズを考慮したＨ位置デ
ータであり、８ドツトのキャラクタデータがバッファＲ
ＡＭ８４に水平方向のキャラクタの個数に相当する回数
書き込まれるときの補正されたＩ］位置データである。

この加算結果データはバッファＲＡＭアドレス回路９０
にアドレスデータとして与えられる。同時に、サイズカ
ウンタ６０からのデータはアドレス加算器制御回路７８
に与えられ、表示すべきオブジェクトすなわちキャラク
タのアドレスを算出するためにに使用される。

■位置演算回路７６は、タイミング信号発生回路３４か
らの信号Ｖによって示されるライン番号のデータからＶ
位置レジスタ６８にラッチされたオブジェクトのＶ位置
データを減算し、その結果データをアドレス加算器制御
回路７８に与える。

アドレス加算器制御回路７８は、インクレースレジスタ
５４のデータＯＢＪνＳＥＬの１′″または“０°”に
従って、■位置演算回路７６からの減算結果データＤｏ
−Ｄ５またはＤｏ−Ｄ４＋タイミング信号発生回路３４
からの信号ＦＩＥＬＤのどちらかを選択する。

アドレス加算器制御回路７８において後者が選択された
場合、インクレース時のモニタ２２の表示において、１
ラインで垂直方向１ドツトのグラフィックを表示し、前
者が選択されたときは、２ラインで垂直方向１ドツトの
グラフィックを表示する。

サイズレジスタ５０にロードされたサイズデータは、サ
イズデコーダ５２によりデコードされ、その結果、信号
１０ＢＪ８，１０ＢＪ１６，１０ＢＪ３２またはＩＯＢ
Ｊ６４が得られる。

アドレス加算器制御回路７８で先に述べたようにして選
択されたデータは、アドレス加算器制御回路７８の内部
でアトリビュートレジスタ７０内のデータＶ−ＦＬＩＰ
およびインレンジ判定回路５６からの信号１０ＢＪ８．
１０ＢＪ１６．１０ＢＪ３２または１０ＢＪ６４によっ
て、オブジェクトサイズを考慮した場合の必要なビット
だけが反転されまたは反転されないで、その結果ＡＯ−
Ａ２．ＡＡ４−ＡＡ６．ＡＡ８ＡＡＩＯおよびＡＡ１２
ならびにＡＡ１３（第１７図）がアドレス加算器８０に
出力される。同時に、アドレス加算器制御回路７８はサ
イズカウンタ６０からのデータを受け、アトリビュート
レジスタ７０内のデータＨ−ＦＬＩＰおよびインレンジ
判定回路５６からの信号１０ＢＪ８，１０ＢＪ１６，１
０ＢＪ３２または１０ＢＪ６４によって、オブジェクト
サイズを考慮した場合の必要なビットだけを反転しまた
は反転しないで、その結果をアドレス加算器８０に与え
る。

さらに、アドレス加算器制御回路７８はネームレジスタ
７２の最上位ビットとサイズレジスタ５０内のオブジェ
クトネームバンクデータを受けてアドレス変換を行い、
その変換結果をアドレス加算器８０に与える。

アドレス加算器８０は、アドレス加算器制御回路７８か
らのＨ反転および／またはＶ反転後のＨ演算データおよ
び■演算データの下位ビットとネームレジスタ７２から
のネームデータとを加算すると同時に、同時にＨ演算デ
ータおよび■演算データの上位ビットとサイズレジスタ
５０からのオブジェクトベースデータＢＡＳＥとを加算
し、それぞれの加算結果をアドレスとしてビデオデータ
メモリアドレス回路８２に与える。

ビデオデータメモリアドレス回路８０はビデオデータメ
モリ１６へのアドレス出力を許可する信号０＾Ｅをタイ
ミング信号発生回路３４から受け、アドレス加算器８０
からのアドレスをビデオデータメモリ１６に出力する。

ビデオデータメモリ１６はビデオデータメモリアドレス
回路８２からのアドレスを受けて、Ｈ反転回路８６にグ
ラフィックデータを出力する。

Ｈ反転回路８６は、アトリビュートレジスタ７０内のデ
ータ）Ｉ−ＦＬＩＰの°“０”または１゛°に従って、
８ドツトのグラフィックデータを反転しまたは反転しな
いでカラーデータ抽出回路８８に与える。

一方、バッファＲＡＭアドレス回路９０ではＨ位置演算
回路６４からのアドレスが内部のカウンタ３４０（第２
２図）にプリセットされ、そのカウンタ３４０からのデ
ータをバッファＲＡＭ８４に与える。また、Ｈ位置レジ
スタ６６内のＨ位置データの最上位ビットとＨ位置演算
回路６４からのキャリ信号（バッファＲＡＭのアドレス
を算出した際の桁上げ）とがバッファＲＡＭ制御回路９
２内のイクスクルーシブＯＲゲート４０４（第２２図）
で処理され、その結果も同時にカウンタ３４０ヘプリセ
ツトする。キャリ信号が“０゛でかつＨ位置が０−２５
５”の範囲内にあるとき、およびキャリ信号が°“１′
”でかつＨ位置が“２５６−５１１”“の範囲内にある
ときは、ともに、イクスクルーシブＯＲゲート４０４の
出力は“０゛。

となる。このデータはバッファＲＡＭ制御回路９２にお
けるバッファＲＡＭ８４への書込信号を作成するために
利用される。

バッファＲＡＭ制御回路９２では上述のイクスクルーシ
ブＯＲゲート４０４の出力を受け、カラーデータ抽出回
路８８の示すドツトの色が透明を表すコードでないとき
に、書込信号／ＷＥＯまたは八Ｅ１をバッファＲＡＭ８
４に与える。

なお、オブジェクトが奇数ドツトから始まるときは、バ
ッファＲＡＭ制御回路９２内のフルアダー３９６（第２
２図）がバッファＲＡＭアドレスをｒ＋１」し、その結
果をバッファＲＡＭ８４に与える。

バッファＲＡＭ８４は、バッファＲＡＭアドレス回路９
０からのアドレス、カラーデータ抽出回路８８からのカ
ラーデータ、アトリビュートレジスタ７０からのカラー
データおよび優先データ。

ならびにバッファＲＡＭ制御回路９２からの書込信号お
よびアドレスを受けて、合計９ビツトからなるカラーお
よび優先データを格納する。

上述の実施例ではバッファＲＡＭ８４として１２８×９
ピントのＲＡＭを２個使用している。

方が奇数ドツトのデータを記憶するために使用され、他
方が偶数ドツト用のデータを記憶するために使用される
。したがって、この実施例では２種類のアドレスが必要
であるが、第１および第２バツフアＲＡＭ８４ａおよび
８４ｂ（第２１図）の応答速度を上げれば、１種類だけ
のアドレスが用いられてもよい。この場合、バッファＲ
ＡＭ制御回路９２からのアドレスは不要となる。

なお、オブジェクトサイズが８×８以上のときすなわち
オブジェクトが２以上のキャラクタによって構成されて
いるときは、サイズカウンタ６０がアップカウントされ
た後、先に説明した動作をそのキャラクタの個数に相当
する回数繰り返すことになる。

そして、サイズカウンタ制御回路６２はインレンジ判定
回路５６からの信号１０ＢＪ８，１０ＢＪ１６，１０Ｂ
Ｊ３２または１０ＢＪ６４とサイズカウンタ６０からの
カウント値とを使用して、各オブジェクトデータのバッ
ファＲＡＭ８４への転送終了タイミングを判断する。そ
して、１オブジエクトを構成する複数のキャラクタデー
タがすべてバッファＲＡＭ８４に書き込まれるまでは、
ベクトルＲＡＭアドレス回路５日におけるアドレスのダ
ウンカウント（ディクリメント）を禁止する。そして、
全てのキャラクタデータが書き込まれたタイミングで、
ベクトルＲＡＭアドレス回路５８のアドレスを「−１」
ディクリメントする。ベクトルＲＡＭアドレス回路５日
は、このようにして、次のオブジェクトのＯＡＭアドレ
スが格納されているベクトルＲＡＭのアドレスをベクト
ルＲＡＭ４６に与える。ベクトルＲＡＭ４６からのデー
タはＯＡＭ３Ｂに与えられ、ＯＡＭ３ＢからのＨ位置デ
ータがＨ位置レジスタ６６を介してＨ位置演算回路６４
に与えられる。次のオブジェクトの水平方向表示開始位
置データがＨ位置演算回路６４から頁面サイズカウンタ
６０に与えられ、サイズカウンタ制御回路６２からサイ
ズカウンタ６０にロード信号が与えられ、サイズカウン
タ６０がプリセットされる。

以後、同様にして、順次後続のオブジェクトのオブジェ
クトデータがバッファＲＡＭ８４に格納される。

水平走査期間■ この期間には、バッファＲＡＭ８４のデータを画像信号
に変換してＲＧＢモニタ２２（第１図）に出力する。

水平ブランキング期間の終了時に、バッファＲＡＭアド
レス回路９０はタイミング信号発生回路３４からの信号
／ＣＲＥＳを受けて、内部のカウンタ３４０をリセット
する。

水平走査期間に入ると、バッファＲＡＭ８４はバッファ
ＲＡＭアドレス回路９０からのアドレスを受け、グラフ
ィックデータを合成回路２８に出力する。合成回路２８
で背景パターンと合成されたオブジェクトのグラフィッ
クデータは画像信号発生回路３０によって画像信号に変
換される。したがって、モニタ２２上では、オブジェク
トと背景パターンとの合成画像が表示される。

そして、バッファＲＡＭアドレス回路９０ではタイミン
グ信号発生回路３４からの信号ＨＣＯによってカウンタ
３４０がアップカウントされ、順次アドレスがインクリ
メントされる。また、バッファＲＡＭ８４はバッファＲ
ＡＭアドレス回路９０からのアドレスを受け、順次グラ
フィックデータを合成回路２８に出力する。

なお、バッファＲＡＭ８４からの現在走査中のラインの
データが出力されると同時に、先にＣ水平走査期間Ｉ〕
で説明した動作が次のラインのデータを作成するために
再度実行される。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す概略ブロック図であ
る。 第２図は第１図実施例のビデオプロセサを示すブロック
図である。 第３図はタイミング信号発生回路を示すブロック図であ
る。 第４Ａ図および第４Ｂ図は水平方向の各タイミング信号
を示すタイミング図である。 第５図は垂直方向の各タイミング信号を示すりイミング
図である。 第６Ａ図、第６Ｂ図および第６Ｃ図は第２図に示す動画
データ発生回路を示すブロック図である第７図はオブジ
ェクトデータの一例を示す図解図である。 第８図はＯＡＭアドレス回路を詳細に示すブロック図で
ある。 第９図はアドレス選択回路、ＯＡＭ制御回路およびＯＡ
Ｍを詳細に示すブロック図である。 第１０図はベクトルＲＡＭアドレス回路およびベクトル
ＲＡＭを詳細に示すブロック図である。 第１１図はレジスタ制御回路、Ｈ位置レジスタ■位置レ
ジスタ、アトリビュートレジスタ、ネームレジスタ、Ｈ
位置演算回路および■位置演算回路を詳細に示すブロッ
ク図である。 第１２図はモニタ画面に関連する水平（Ｈ）位置および
垂直（Ｖ）位置を示す図解図である。 第１３図はサイズレジスタ、インクレースレジスタ、サ
イズデコーダおよびインレンジ判定回路を詳細に示すブ
ロック図である。 第１４図および第１５図はビデオデコーダメモリのメモ
リフォーマットの一例を示す図解図である。 第１６図はサイズカウンタ制御回路を詳細に示すブロッ
ク図である。 第１７図はアドレス加算器制御回路を詳細に示すブロッ
ク図である。 第１８Ａ図−第１８Ｄ図はＨフリップおよび■フリップ
の状態を示す図解図である。 第１９図はアドレス加算器、ビデオデータメモリアドレ
ス回路およびビデオデータメモリを詳細に示すブロック
図である。 第２０図はＨ反転回路およびカラーデータ抽出回路を詳
細に示すブロック図である。 第２１図はバッファＲＡＭを詳細に示すブロック図であ
る。 第２２図はバッファＲＡＭアドレス回路およびバッファ
ＲＡＭ制御回路を詳細に示すブロック図である。 図において、１０はマイクロプロセサ、１２はビデオプ
ロセサ、１４はプログラムメモリ、１６はビデオデータ
メモリ、１６ｂはキャラクタデータ記憶領域、２４ｂは
動画用ＣＰＵインタフェース、２８は合成回路、３０は
動画データ発生回路３４はタイミング信号発生回路、３
６はＯＡＭアドレスレジスタ、３８はＯＡＭ、４２はＯ
ＡＭアドレス回路、４４はアドレス選択回路、４６はベ
クトルＲＡＭ、４８はＯＡＭ制御制御路回路０はサイズ
レジスタ、５２はサイズデコーダ、５４はインクレース
レジスタ、５６はインレンジ判定回路、５８はベクトル
ＲＡＭアドレス回路、６０はサイズカウンタ、６２はサ
イズカウンタ制御回路６４はＨ位置演算回路、６６はＨ
位置レジスタ６８は■位置レジスタ、７０はアトリビュ
ートレジスタ、７２はネームレジスタ、７４はレジスタ
制御回路、７６は■位置演算回路、７８はアドレス加算
器制御回路、８０はアドレス加算器、８２はビットデー
タメモリアドレス回路、８４はバッファＲＡＭ、８６は
Ｈ反転回路、８８はカラーデータ抽出回路、９０はハ゛
ツファＲＡＭアドレス回路、９２はバッファＲＡＭ制御
回路を示す。

Claims (1)

1. 【特許請求の範囲】 １　各々が水平および垂直方向にそれぞれ複数ドットか
   らなる１つ以上のキャラクタを組み合わせることによっ
   て大きなサイズのオブジェクトをラスタスキャンモニタ
   で表示する動画表示装置であって、 オブジェクトを構成するキャラクタのグラフィックデー
   タを各オブジェクト毎に予めその関連するアドレス領域
   に記憶する第１の記憶手段、前記ラスタスキャンモニタ
   の次の垂直期間に表示されるべき１以上のオブジェクト
   を指定するためにオブジェクト指定データを発生するオ
   ブジェクト指定データ発生手段、 指定されたオブジェクトが表示されるべき前記モニタ上
   の位置を表す位置データを発生する位置データ発生手段
   、 オブジェクト毎にそのオブジェクトサイズを選択するサ
   イズ選択データ発生手段、 画面毎にサイズ指定モードを決定する指定モードデータ
   を発生する指定モードデータ発生手段、前記オブジェク
   ト指定データおよび前記位置データを一時的に記憶する
   第２の記憶手段、 前記第２の記憶手段から読み出した位置データと前記サ
   イズ選択データ発生手段からのサイズ選択データおよび
   前記指定モードデータ発生手段からの指定モードデータ
   の組合せとに基づいてそのオブジェクトを次の水平走査
   期間に表示すべきか否かを判定するインレンジ判定手段
   、および前記インレンジ判定手段においてインレンジ状
   態にあると判定されたオブジェクトについて前記第１の
   記憶手段の読出アドレスを作成して前記第１の記憶手段
   に与える読出アドレス作成手段を備える、動画表示装置
   。 ２　前記選択モードデータを一時的に記憶する手段を備
   える、請求項１記載の動画表示装置。