KR100273786B1

KR100273786B1 - 화상처리장치

Info

Publication number: KR100273786B1
Application number: KR1019930020609A
Authority: KR
Inventors: 쿠보다신지; 나스히로아키
Original assignee: 야스카와 히데아키; 세이코 엡슨 가부시키가이샤; 오사토 유키오; 가부시키가이샤 허드슨
Priority date: 1992-10-06
Filing date: 1993-10-06
Publication date: 2000-12-15
Also published as: TW232060B; US5548696A; KR940010719A

Abstract

본 발명은 복수개의 입력 비디오 데이타에 대하여 복잡한 이미지 프로세싱을 간단하게 실행하는 신규한 화상처리장치를 개시하고 있다. 예를 들면, 다단계 데이타 믹싱(multi-stage data mixing), 또는 다중 반투명 처리등이다.

본 발명의 화상처리장치에서는, 복수개의 비디오 데이타가 우선 순위에 따라 미리 정해진 시분할 연산에 의하여 처리되어 다른 것에 겹쳐진다. 입력 비디오 데이타에 포함된 트랜스페어런시 정보에 기초하여, 트랜스페어런시 처리도 행해진다. 화상처리장치는, 입력되는 비디오 데이타를 선택하는 데이타 셀렉터(65, 72)와, 데이타 셀렉터가 정해진 우선 순위에 의하여 실행하도록 하는 우선 순위 크로마키이 제어 회로(96)와, 데이터 셀렉터의 출력 데이타와 시분할 데이타 래치(74)의 출력 데이타와 관련하여 정해진 연산을 실행하기 위한 특정 이미지로 프로세스 계산소자(75)와, 특정 이미지 프로세스 계산소자에 의한 연산에 사용되는 계수를 결정하기 위한 계수 레지스터(130), 그리고 특정 이미지 프로세스 계산소자(75)의 출력 데이타를 마지막으로 홀딩하기 위한 픽셀 이미지 데이타 래치(76) 등을 포함하여 구성된다.

Description

화상처리장치

제1도는 본 발명을 구체화하는 화상처리장치를 포함하는 비디오 게임기를 도시한 사시도,

제2도는 비디오 게임기의 내부 구성을 도시한 블럭타이어그램,

제3도는 본 발명의 실시예의 화상처리장치를 구성하는 비디오 엔코더 유니트의 내부구성을 도시한 블럭 다이어그램,

제4도는 비디오 엔코더 유니트의 인터페이스 내부 구성을 도시한 블럭 다이어그램,

제5도는 비디오 데이타의 입력 타이밍을 도시한 타이밍 챠트,

제6도는 팔레트 어드레스의 구성을 도시한 설명도,

제7도는 칼라 팔레트에서 데이타의 구성을 예시화한 설명도,

제8도는 비디오 편집소자(50b)를 도시한 블럭 다이어그램,

제9도는 비디오 편집소자의 작동을 도시한 타이밍 챠트,

제10도는 종래의 중첩 프로세스를 도시한 설명도, 그리고

제11도는 종래의 화상처리장치의 구성을 도시한 블럭 다이어그램이다.

〈도면의 주요부분에 대한 부호의 설명〉

50a : 인터페이스소자 50b : 비디오 편집소자

50c : DAC 소자 50d : 제어소자

62 : VDP 유니트 I/F 63 : 비디오신호제어유니트 I/F

64 : 비디오 데이타 해제 유니트 I/F 86 : 동기신호 발생회로

73 : 제 3 데이타 셀렉터 74 : 시분할 데이타 래치

75 : 특정 이미지 프로세스 계산소자 76 : 픽셀이미지 데이타래치

101 : 제 1 데이타버퍼 102 : 제 1 신호조정기

103 : 제 2 신호조정기 104 : 제 1 셀렉터

105 : 제 2 데이타버퍼 106 : 제 1 프로세스 조정기

107 : 제 2 프로세스 조정기 108 : 제 2 셀렉터

109 : 제 3 데이타버퍼 110 : 제 1 제어버퍼

111 : 제 1 셀렉터 제어소자 112 : 제 2 제어버퍼

113 : 제 2 셀렉터 제어소자 114 : 제 3 제어버퍼

130 : 계수 레지스터 140 : 고정 칼라 레지스터

250 : 제 1 외부 유니트 260 : 제 2 외부 유니트

본 발명은 화상처리장치와 그 방법에 관한 것으로, 특히 복수개의 입력 이미지(image ; 화상) 데이타를 프로세싱하기 위한 화상처리 기술에 관한 것이다.

본 발명의 구성은 비디오 게임기와 같은 복수개의 이미지 데이타를 동시에 프로세싱하기 위한 여러가지의 장치와 유니트에 적용 가능하다.

비디오 게임기와 같은 화상처리장치에 있어서, 복수개의 이미지 데이타가 스크린상에서 오버랩 된 것으로 다른 것과 디스플레이 된 것에 겹쳐진다. 그러한 프로세싱은 일반적으로 미리 복수개의 이미지 데이타의 우선 순위를 결정하거나, 이미지 데이타에서 트랜스페어런트영역을 구체화하는 것으로 알려져 있다. 이미지 데이타의 우선 연속은 스크린 혹은 다른 디스플레이장치에서 이미지 데이타의 상대적인 위치를 나타낸다. 종래의 중첩(superposing) 프로세스는, 복수개의 이미지 데이타가 트레인(train) 내부와 트레인 윈도우를 통해 보이는 배경을 포함하는 이미지를 보여주는 예의 기초하여 기술되었다. 제 10 도에 도시된 바와 같이 1세트의 이미지 데이타(F)는, 다른 이미지 데이타(B)가 윈도우를 통해 보이는 배경을 보여줄때 트레인에서 윈도우 프레임과 같은 목적물을 보여준다.

트레인 내부를 보여주는 이미지 데이타(F)는 디스플레이 스크린에서 배경을 표현하는 이미지 데이타 앞에 위치한다. 윈도우 패인(PANE)에 대응하는 이미지 데이타(F)의 특정 부분은 투명하게 된다. 두개의 이미지(F와 B)를 중첩하는 과정에서, 높은 우선 순위를 가지는 이미지 데이타(F)는, 배경을 보여주는 이미지 데이타(B)의 어떤 부분이 선택될 동안, 윈도우 패인에 대응하는 특정 부분을 제외하고 선택된다. 이것은, 트레인 윈도우를 통하여 배경이 보여지는 이미지를 만든다.

제 11 도는 상기와 같은 과정을 실행하는 종래의 화상 처리 장치를 보여준다. 종래의 화상처리장치는 이미지 데이타를 만드는 제 1, 제 2 외부유니트(250,260)를 포함한다. 상기 제 1 외부 유니트(250)는 픽셀 대 픽셀로, 이미지 데이타(290)와, 제 2 외부 유니트(260)의 이미지 데이타(320)에 관련한 이미지 데이타(290)의 상대 위치를 보여주는 우선 순위 정보(300)와, 각각의 픽셀이 투명한지 흐린지를 보여주는 제 1 특성 정보(310)를 출력한다. 제 2 외부 유니트(260)는 픽셀로 이미지 데이타(320)와 각각의 픽셀이 투명한지 불투명한지를 보여주는 제 2 특성 정보(330)를 전송한다.

우선 순위(PRIORITY SEQUENCE) 정보와 제 1, 제 2 특성 정보는 어느 이미지 데이타가 각각의 픽셀에 대하여 선택되는 가를 결정하기 위하여 디스플레이 이미지 결정 회로(280)로 입력된다. 그리고 나서 셀렉터(270)는 그 결정의 결과에 기초하여, 이미지 데이타를 선택하고, 실제 비디오 이미지를 형성하기 위하여 이미지 데이타를 출력한다.

종래의 화상처리장치는 오직 두개의 이미지를 중첩하기 위하여 사용되고, 보조 장치 없이 3개 또는 그 이상의 이미지 데이타를 중첩하는 것이 불가하였다. 따라서 3개 또는 그 이상의 이미지 데이타를 처리하기 위하여 복수개의 복잡한 고속처리 장치가 필요하게 되었다. 이것은 화상처리장치를 비싸고, 부피가 크고, 복잡하게 만드는 요인이 된다. 이미지 데이타의 우선 순위의 변화는 복수개의 프로세싱 유니트로 부터의 모든 신호를 바꾸는 것을 필요로 한다.

종래의 화상처리장치는 멀티플 반투명 중첩(SEMI-TRANSPARENT SUPERPOSING), 예를 들면 어떠한 목적물이 투명한 물탱크를 통해서 보이는 이미지의 편집과 같은 것은 실행 할 수 없었다. 이른바, 종래의 시스템은 비디오 게임에서 종종 필요로 하는 몇개의 입력 이미지 데이타의 다단계 데이타 믹싱(MULTI-STAGE DATA MIXING)과 같은 복잡한 이미지 처리는 하지 못했다.

공지의 화상처리장치, 예를 들어 일본국 공개특보 62-264096에 개시된 장치는 오직 한 형태의 이미지 데이타를 처리하고, 다른 형태의 이미지 데이타의 중첩과 같은 다른 형태(TYPE)의 이미지 데이타는 적용할 수 없었다.

본 발명의 목적은 복수개의 입력 이미지 데이타, 예를 들면 다른 데이타 위에 복수개의 이미지 데이타를 자유롭게 겹치게 하는 것과 관련하여 복잡한 화성 처리를 간단하게 처리하는 새로운 화상처리장치를 제공하는데 있다.

본 발명의 제 1 화상처리장치에서는, 입력 유니트가 픽셀로 이미지 데이타를 입력하고, 픽셀 프로세싱 유니트는 하나의 픽셀에 대응하는 입력 시간주기를 복수개의 분할로 나누고, 입력 시간 주기의 하나의 분할에서 픽셀 소자 입력에 대응하는 특정 이미지 데이타와 관련하여 미리 정한 프로세스를 실행한다. 상기의 미리 정한 프로세스는 특정 이미지 데이타가 분할 처리 데이타 저장 유니트에 저장된, 처리된 이미지에 겹쳐지는 오버랩핑 처리와 필터 처리와 같은 다른 처리를 포함한다.

분할 처리 데이타 저장 유니트는 픽셀 프로세싱 유니트에 의하여 나누어진 입력 시간 주기의 다른 분할에서 정해진 프로세스를 위하여 픽셀 프로세싱 유니트에 의하여 처리된 특정 이미지 데이타를 래치한다. 더욱 구체적으로는 한개의 픽셀에 대응하는 입력 시간 주기는 n시간 세그먼트(N은 정수)로 나누어 진다. K번째(K는 1보다 작지 않고 n 보다 작은 정수) 시간 세그먼트에서 처리된 이미지 데이타가 L번째 시간 세그먼트(L은 K 보다 크고 n 과 같거나 작은 정수)에서 미리 정해진 프로세스를 위하여 래치된다. 보조 레지스터는 K번째 시간 세그먼트에서 처리된 이미지 데이타를 K+2번째의 혹은 그 뒤의 시간 세그먼트 뿐만 아니라 K+1번째 시간 세그먼트에서 미리 정해진 프로세스를 위하여 래치되는 것을 허용한다.

픽셀에 대응하는 입력시간 주기의 끝에는, 출력 유니트가 처리된 픽셀의 이미지 데이타로서 분할 처리 데이타 저장 유니트의 내용을 출력한다. 따라서 2개 혹은 그 이상의 이미지 데이타가 하나의 결과 이미지를 만들도록 처리된다. 이미 정해진 프로세스가 픽셀의 입력 시간 주기에서 완성되었기 때문에 이러한 구조는 스틸 사진 또는 활동사진에 모두 응용가능하다.

본 발명의 화상처리방법에 의하면, 화상데이타는 하나의 픽셀에 대응하는 입력 시간 주기의 각각의 분할로 입력되고, 미리 정해진 프로세스를 따라 처리되고, 입력 시간 주기의 다른 분할에서 이미 정해진 처리를 위하여 래치된다. 픽셀에 대응하는 입력 시간 주기의 마지막에는, 래치된 이미지 데이타는 처리된 픽셀 이미지 데이타로서 출력된다.

본 발명의 제 2 화상처리장치에서는, 신호 입력 유니트는 이미지에 대응하는 복수개의 신호를 입력하고, 이미지 확인 신호 출력 유니트는 각각의 입력 신호가 이미지를 직접 표현하는 제 1 이미지 신호 또는 미리 정해진 변환을 통한 이미지를 표현하는 제 2 이미지 신호를 포함하는지를 결정하고, 그 결정에 기초한 확인 신호를 출력한다. 상기 확인 신호는 이미지를 표현하는 각각의 신호 또는 복수개의 신호에 포함된 이미지 형태 신호에 기초한 출력을 위하여 미리 결정될 수도 있다.

이미지 신호 조정 유니트는, 확인 신호에 따라 제 2 이미지 신호로 결정되는 각각의 입력 신호에 대하여 미리 정한 변환을 실행하여, 정해진 이미지 처리를 허용하는 어떤 형태에서 복수개의 신호를 조정한다. 화상처리장치는 칼라 이미지를 표현하는 복수개의 신호에 대하여 미리 정해진 이미지 프로세싱을 이행한다.

본 발명의 세번째의 화상처리장치는, 제 2 화상처리장치에 의하여 특정한 형태로 조정된 복수개의 신호와 관련하여 제 1 이미지 프로 세싱 장치의 시분할 프로세스를 실행 할 수 있다.

본 발명의 이러한, 그리고 다른 목적과 잇점, 그리고 특징은 첨부된 도면을 참조하여 설명하는 다음의 상세한 설명으로부터 더욱 명백해 질 것이다.

제 1 도는 본 발명을 구체화하는 화상처리장치를 구비한 비디오 게임기(20)의 사시도이고, 제 2 도는 상기 비디오 게임기(20)의 내부 구성을 도시한 블럭 다이어 그램이다.

비디오 게임기(20)는, 제 1 도에 도시된 바와 같이, CD-ROM (Compact disc read only memory)(21)이 분리가능하게 장착된 메인 유니트(22)와, 상기 메인 유니트에 연결된 한쌍의 게임 패드(24,26)와, 비디오 신호를 칼라 텔레비전(28)에 출력하기 위한 비디오 신호 케이블(30), 그리고 오디오 사운드를 출력하기 위한 스피커(34)를 포함한다. 메인 유니트(22)는 자연스럽게 개폐가능한 커버(31)을 구비하는데, CD-ROM(21)을 메인 유니트의 CD-ROM 드라이브(32)에 세팅하는 것을 위하여 열린다. 상기 커버(31)는 CD-ROM 드라이브(32)의 턴테이블이 회전을 시작하고, 메인 유니트(22)의 마이크로 프로세서가 게임을 시작하기 위하여 게임 프로그램과 CD-ROM에 저장된 필요한 오디오, 비디오 정보를 읽으면 연속적으로 닫힌다. 사용자는 스위치(24a)와 커서 스틱(24b)을 각각 구비한 패드(24,26)를 작동 시킴으로서 게임을 즐길 수 있다.

제 2 도의 블럭 다이어그램에 명백히 도시된 바와 같이, 메인 유니트(22)는 CD-ROM(21)에 등록된 데이타와 게임기(20)에 의하여 생성된 데이타를 기준으로 활동 사진을 재생성하고, 디스플레이하기 위한 여러 종류의 회로를 포함한다. 상기 비디오 게임기(20)는 SCSI-BUS에 연결된 CD-ROM 드라이브(32)와, BUS에 연결되어 일반적으로 이미지 프로세싱을 실행하고, 다른 관련된 프로세싱을 행하는 마이크로 프로세서 유니트(40)(이하 MPU라 칭한다)와, 상기 MPU(40)에 직접 연결된 메인 메모리 유니트(41)(이하 M-RAM이라 칭한다)와, 바이오스(BIOS:Basic input out system) 프로그램을 저장하기 위하여 상기 MPU(40)에 직접 연결된 롬(ROM)(42)을 포함한다. 비디오 게임기(20)는 상기 MPU(40)의 버스(M-BUS)와 연결된 여러종류의 유니트를 더 포함하는데, 이것들은 비디오 신호 제어 유니트(45), 비디오 데이타 해제(decompression) 유니트(47), 특정 비디오 신호를 출력하기 위한 VDP유니트(49), 비디오 신호를 편집하고 편집된 비디오 신호를 출력하기 위한 비디오 엔코더(encorder) 유니트(50), 그리고 오디오 신호를 출력하기 위한 오디오 데이타 출력 유니트(52) 등이다.

비디오 게임기(20)는 또한 비디오 신호 제어 유니트(45)의 로컬(local) 버스(K-BUS)(54)에 연결된 메모리(K-RAM)(55)와, 비디오 데이타 해제 유니트(47)의 로컬 버스에 연결된 다른 메모리(R-RAM)(57)와, 상기 VDP 유니트(49)의 로컬 버스에 연결된 비디오 메모리(V-RAM)(59), 그리고 비디오 엔코더 유니트(50)로부터 보통의 비디오 신호(NTSC신호)로 출력 신호를 변환하고 칼러 텔레비젼(28)으로 NTSC 신호를 출력하기 위한 NTSC 컨버터(60)를 포함한다.

상기 MPU(40)는, 부동 소수점 연산(floating point operation)을 포함하는 연산 로직 오퍼레이션을 실행하기 위한 오퍼레이션소자(40a)와 동적(dynamic) 메모리 제어소자(40b)를 구비한 고속 데이타 프로세싱 유니트이다. 상기 MPU(40)는 전에 롬(42)에 저장된 바이오스(BIOS) 프로그램을 사용하는 M-RAM(41)의 프로그램에 따라서 게임패드(24,26)와 CD-ROM(21)으로부터/에게 데이타를 받고 출력하며, 게임의 진행을 위하여 오디오 사운드와 활동 사진을 디스플레이하기 위한 여러 종류의 유니트를 제어한다.

각각의 비디오 신호 제어 유니트(45), 비디오 데이타 해제 유니트(47), 비디오 엔코더 유니트(50), 그리고 오디오 데이타 출력 유니트(52)는 연산 그리고 로직 오퍼레이션 유니트로 구성된다. 각각의 유니트의 구성과 작용을 간단하게 설명한다.

비디오 신호 제어 유니트(45) :

비디오 신호 제어 유니트(45)는, M-BUS와 K-BUS에 연결되어, CD-ROM 드라이브(32)로부터 데이터를 입력하고, 후술되는 각 유니트로 데이터 출력을 수행하고 있다. 즉, M-BUS(43)를 통하여 MPU(40)에서/으로 데이타를 받거나 출력하기 위한 MPUI/F(MPU인터페이스)(45a)와, SCSI-BUS를 통하여 CD-ROM 드라이브(32)에서/으로 데이타를 받고 출력하는 SCSI 컨트롤러(45b)와, CD-ROM에서 입력된 비디오 데이타의 어파인(AFFINE) 변형을 실행하기 위한 AFFINE 변형 유니트(45c), CD-ROM에서 받은 비디오 데이타의 출력을 제어하기 위한 그래픽 컨트롤러(45d), 오디오 데이타의 출력을 제어하기 위한 사운드 컨트롤러(45e)등을 포함한다. 비디오 신호 제어 유니트(45)는 CD-ROM으로부터의 모든 입력 데이타에서 비디오 데이타와 오디오 데이타를 뽑아내고, 임시로 상기 오디오 비디오 데이타(AV 데이타)를 K-RAM에 저장한다. MPU(40)의 제어하에서, K-RAM에 저장된 상기 AV데이타는 정해져 있는 타이밍으로 그래픽 컨트롤러(45d)와 사운드 컨트롤러(45e)를 통하여, 비디오 데이타 해제 유니트(47)와 오디오 데이타 출력 유니트(52)에 출력된다. MPU(40)가 비디오 데이타의 정해진 AFFINE 변형을 지시하면, 상기 AFFINE 변형 유니트(45c)는 비디오 데이타의 정해져있는 어파인 변형을 실행하고 비디오 데이타의 선형 변환 또는 이미지의 수정을 이행한다.

비디오 데이타 해제 유니트(47):

비디오 데이타 해제 유니트(47)는, 비디오 신호 제어 유니트(45)로부터 데이터를 입력하고, 신호처리된 데이터를 비디오 엔코더 유니트(50)로 출력하도록, 상기 비디오 신호 제어 유니트(45)와 비디오 엔코더 유니트(50) 사이에 연결되어 데이터의 입출력을 수행하고 있다. 상기 비디오 데이타 해제 유니트(47)는, 입력 비디오 데이타의 허프만(Huffman) 디코딩(decoding)을 위한 허프만 디코딩 유니트, 상기 허프만 디코딩 유니트와 연결되어, 상기 디코딩된 허프만 해독된 데이타의 역분리 코사인 변형(Inverse Discrete Cosine Transform ; 이하 IDCT)를 실행하는 IDCT 유니트, 입력 비디오 데이타의 렁 렝스 해제를 실행하는 런 렝스 유니트(run length unit)(47c)와, 상기 47c를 통하여 47a를 제어하기 위한 해제 컨트롤러(47d)를 포함한다. 해제 유니트(47)는 비디오 신호 제어 유니트(45) 또는 적절한 알고 리듬에 기초한 MPU(40)에서 입력된 압축된 비디오 데이타를 해제한다.

VDP 유니트(49) :

VDP유니트(49)는 V-RAM(59)과 후술되는 비디오 엔코더 유니트(50)에 연결되어, 데이터의 입출력을 수행한다. 상기 VDP유니트는, 그위에 장착된 2개의 동등한 칩을 가지고 있다. 상기 2개의 칩은 배경 이미지와 일반적으로 스프라이트(sprite)라 불리는 블럭 단위(block-unit) 이미지를 만드는데, 둘다 특정의 패턴과 칼라를 가지고 있다. 상기 스프라이트는 게임등에 사용되는 이동 문자 뿐만 아니라, 자주 생기거나 지워지는 특정 블럭의 간단한 디스플레이를 하는 특정 이미지 이다. 블럭 단위 비디오 신호에 대응하는 복수개의 스프라이트는 MPU(40)에서의 컨트롤 신호에 따라 배경 이미지와 동시에 출력된다. 필요한 문자를 포함하는 스프라이트 이미지는 VDP유니트(49)에 연결된 V-RAM(59)에 저장된다. MPU(40)가 "이 문자를 한 장소에서 다른 장소로 이동하라" 하는 어떤 명령을 출력하면, 상기 VDP유니트(49)는 그 명령을 분석하고, 이동 경로를 따라 V-RAM(59)에 저장된 스프라이트를 생성하거나 지움으로써 그 명령에 해당하는 움직임을 이행한다.

비디오 엔코더 유니트(50) :

비디오 엔코더 유니트(50)는, VDP유니트(49)와, M-BUS(43), 그리고 NTSC 컨버터(60) 사이에 연결되어, 인터페이스소자(50a)를 통해서 데이터를 입력하고, 신호처리된 데이터를 후술되는 디지탈/아날로그 컨버터소자(50c)를 통해서 NTSC 컨버터(60)로 출력되도록 하고 있다. 상기 유니트(50)는, 비디오 신호 컨트롤 유니트(45)로 부터 비디오 데이타를 받는 인터페이스소자(50a)와, 비디오 데이타 해제 유니트(47), 그리고 VDP유니트(49), 각 비디오 데이타의 칼라를 결정하기 위한 찾기 테이블과 복수개의 비디오 데이타의 우선 순위를 세팅하고, 상기 우선 순위에 따라 여러개의 입력 비디오 데이타를 구성하는 비디오 편집소자(50b)와, 복합의 비디오 데이타를 아날로그 신호로 변환하기 위한 디지탈/아날로그 컨버터 소자(이하 DAC 소자)(50c)와, 비디오 편집소자(50b)를 제어하기 위한 컨트롤 소자(50d)를 포함한다. 각 소자의 자세한 설명은 후술한다. 비디오 엔코더 유니트(50)는 비디오 신호 컨트롤 유니트(45)에서 한 세트의 비디오 신호를, 비디오 데이타 해제 유니트(47)에서 한 세트의 비디오 신호를, VDT유니트(49)에서 배경 이미지와 스프라이트를 포함하는 2 세트의 비디오 신호를 받고, 이미 정한 우선 순위에 따라 이러한 비디오 신호에 대응하는 이미지를 편집한다. 두개의 작성되는 이미지 사이의 관계는 여러가지의 그레이드에 따라 변하는데 이것은 높은 우선 이미지(다른 이미지위에 놓인 이미지)는 낮은 우선 이미지(다른 것의 밑에 놓인 이미지)에 관련하여 투명에서 불투명으로 변한다.

오디오 데이타 출력 유니트(52) :

스피커(34)에서 나오는 소리와 음악을 출력하는 오디오 데이타 출력 유니트(52)는, M-BUS를 통해서 데이터를 입력하고, 후술되는 스피커(34)로 데이터를 출력하도록 연결되고 있다. 즉, 상기 유니트(52)는, 적응 예측 부호화방식(Adaptive Differential Pulse Coding Modulation; 이하 ADPCM)에 의하여 사운드 조성을 실행하기 위한 ADPCM소자(52a)와, 이미 정해진 복수 사운드 소오스(source)의 동시 생성을 허용하는 사운드 소스 생성기(이하 PSG)와, 그리고 복수개의 사운드 소오스로부터의 사운드 또는 ADPCM소자(52a)에 의한 합성 사운드 조작을 위한 믹서(50c)를 포함한다. 오디오 데이타 출력 유니트(52)는 비디오 신호 컨트롤 유니트(40) 또는 MPU(40)에서의 데이타에 기초한 사운드를 조작하거나, 스피커(34)에 합성된 소리 또는 음악을 출력하기 위하여 하나 또는 복수개의 사운드 소오스를 이용하여 음악을 연주하기도 한다. 비록 하나의 스피커(34)가 메인 유니트(22)에 설치되어 모노(MONO) 사운드를 만들고 있지만, 외부 스피커, 예를 들면 칼라 텔레비전의 스피커 등이 스테레오 사운드의 생성하기 위하여 사용될 수도 있다.

본 발명의 화상처리장치를 구체화하는 비디오 엔코더 유니트(50)의 상세한 설명은, 지금부터 제 3 도 및 제 5 도를 통하여 설명할 것이다. 제 3 도에서 진한 선은 YUV 데이타의 흐름을 나타내고, 진한 이점쇄선은 팔레트데이타의 흐름을 나타내며, 가는 이점쇄선은 레지스터 정보의 흐름을 나타내고, 점선은 제어 신호의 흐름을, 그리고 가는 선은 동기(synchronous) 비디오신호를 나타낸다.

각 YUN 데이타는 8비트 Y데이타, 8비트 U데이타, 8비트 V데이타로 구성되는 24비트 신호로써, 여기서 Y 데이타는 휘도정보, U데이타는 청색(blue)과 황색(yellow)의 색차(色差) 정보, 그리고 V데이타는 적색(red)과 녹색(green)의 색차 정보이다. 실시예에 있어서, YUV 데이타는 비디오 신호 컨트롤 유니트(45)와 비디오 데이타 해제 유니트(7)에서 입력된다. 8비트 Y 데이타는 값 '00'에서는 흑색을, 'FF'에서는 백색을 보여 준다. 1,677만 칼라를 사용하는 자연색 디스플레이 모드에서는 모든 8비트의 U 데이타 또는 V 데이타가 효과적이다. 한편, 65,536 칼라를 사용하는 다른 디스플레이 모드에서는, 낮은 4비트는 0에 상당하고, 오직 높은 4비트가 효과적이다. 각각 포지티브 또는 네가티브 형의 값을 각각 표시하는 U 데이타 또는 V 데이타는 자연색 디스플레이 모드와 65,536 칼라 디스플레이 모드에서 '80'의 값에서 무색을 보여준다.

팔레트 데이타는 칼라 팔레트를 실행한 뒤에 YUV 데이타로서 생성된 비디오 데이타를 표시한다. 실시예에 있어서, 팔레트 데이타는 VDP유니트(49), 비디오 신호 컨트롤 유니트(45) 그리고 비디오 데이타 해제 유니트(47)에서 입력된다. 팔레트 데이타에 의하면 표현된 비디오 이미지의 칼라는 칼라 팔레트에서 다른 어드레스를 지정함으로서 변한다. 팔레트 데이타는 전체적으로 65,536 칼라를 나타낸다. 실시예에 있어서, 칼라 팔레트는, 65,536 칼라에서 뽑힌 512 실행 칼라를 보여주는 512 어드레스를 가지고 있다.

레지스터 정보는 비디오 편집소자(50b)의 운영을 정의하고, 컨트롤소자(50d)에서 비디오 편집소자(50b)로 출력되어, 비디오 편집소자(50b)내에서 처리되도록 한다. 상기 콘트롤 소자(50d)는, MPU(40)에 의하여 쓰여지거나 읽혀지는 데이타를 저장하는 복수개의 레지스터를 포함한다. 비디오 편집 소자(50b)는 레지스터에 쓰인 값에 따라 여러가지의 프로세스를 실행한다. 컨트롤 신호는 각각의 소자의 가동 타임을 제어한다.

제 3 도에 도시된 바와 같이, 비디오 엔코더 유니트(50)의 인터페이스 소자(50a)는, VDP 유니트(49)에서 2세트의 비디오 데이타를 받는 VDP 유니트 인터페이스(62)(이하에서는 제 1 I/F라 칭함)와, 비디오 신호 컨트롤 유니트(45)에서 한 세트의 비디오 데이타를 받는 비디오 신호 컨트롤 유니트 인터페이스(63)(이하에서는 제 2 I/F라 칭함)와, 비디오 데이타 해제 유니트(47)로부터 한세트의 비디오 데이타를 받기 위한 비디오 데이타 해제 유니트 인터페이스(64)(이하에서는 제 3 I/F라 칭한다)를 포함한다. 제1 내지 제 3 인터페이스(62,63,64)의 내부 구성은 후술한다.

비디오 편집소자(50b)는 다음에서 기술되는 여러가지 회로를 구비한다 :

제 1 내지 제 3 인터페이스(62,63,64)로부터의 신호에서, 칼라 팔레트에 보내지는 특정 형태의 비디오 신호를 선택하기 위한 제 1 데이타 셀렉터(65); 제 1 데이타 셀렉터(65)에서의 출력에 필요한 오프-셋값(off-set value)를 더하기 위한 가산기(67); 가산기(67)에서의 출력을 받고, 대응하는 YUV 데이타를 16비트 포맷(format)으로 출력하는 칼라 팔레트(68); 각각의 칼라 파레트(68), 제 2 인터페이스(63), 제 3 인터페이스(64)에서 각각 YUV 데이타의 하나를 선택하기 위한 제 2 데이타 셀럭터(72); 제 2 데이타 셀렉터(72) 또는 특정 이미지 프로세스 계산 유니트(후술한다)에서 출력 데이타를 선택하기 위한 제 3 데이타 셀렉터(73); 제 3 데이타 셀렉터(73)에서 출력을 래칭하기 위한 시분할 데이타 래치(74); 시분할 데이타 래치(74)에 있는 데이타, 그리고 제2 데이타 셀렉터(72)에서의 출력 데이타를 위하여 특정 이미지 중첩 작용(후술한다)을 실행하기 위한 특정 이미지 프로세스 계산 유니트(75); 시분할 데이타 래치에서의 출력을 Y,U 그리고 V 신호로 나누고, 한 픽셀에 대하여 중첩 오퍼레이션을 완료하고 난후에 나누어진 신호를 홀딩하기 위한 픽셀 이미지 데이타 래치(76); 픽셀 이미지 데이타 래치(76)에서의 출력을 아날로그 신호로 변환하기 위한 디지탈/아날로그 컨버터(이하 D/A 컨버터); D/A 컨버터(81 내지 83)에서의 어느 출력 신호가 합성 신호인지 조성(component)신호인지를 결정하는 MOD 세팅소자(84); 그리고 시스템 클럭(CLOCK)과 외부 동기 신호에 대응하여 도트 클럭과 수평 수직 동기 신호를 생성하는 동기 신호 발생회로(86) 등을 포함한다.

동기 신호 발생회로(86)는 시분할 데이타 래치(74), 그리고 MOD세팅 소자(84) 뿐만 아니라 픽셀 이미지 데이타 래치(76)(선으로 도시되지 않음)에 동기신호를 출력한다.

컨트롤 소자(50d)는, MPU(40)와 같이 데이타 입출력을 제어하기 위한 MPU 인터페이스와; MPU(40)에 의해 써진 데이타를 저장하고 레지스터 정보와 전체 비디오 엔코더 유니트(5)을 제어하는 제어신호를 출력하기 위한 복수개의 레지스터를 구비한 시스템 제어 로직(90)과; 비디오 데이타의 우선 순위와 크로마키 정보를 제어하기 위한 우선 순위 크로마키(chromakey) 제어 회로(96)를 포함한다.

상기 우선 순위 크로마키 제어 회로(96)는 제 1 I/F(62), 제 2 I/F(63), WP 3 I/F(64)로 부터 제어 신호를 받고, 레지스터 정보를 시스템 제어 로직(90)으로 부터 받는다. 이 제어 회로(96)는 제 1 I/F 내지 제 3 I/F (62 내지 64)를 통하여 크로마키 세팅과 비디오 데이타 입력의 우선 순위에 기초하여 제 1 데이타 셀렉터(65), 제 3 데이타 셀렉터(73) 그리고 시분할 데이타 래치(74)의 작동을 제어한다. 시스템 제어 로직(90)으로 부터의 레지스터 정보는 가산기(67)와 특정 이미지 프로세스 계산소자(75)로 입력된다. 가산기(67)에 입력된 레지스터 정보는 칼라 팔레트(68)의 처리 어드레스 오프-셋 값을 결정한다. 특정 이미지 프로세스 계산소자(75)에 입력된 레지스터 정보는 그 속에서 실행되는 이미지 중첩 프로세스의 정도를 결정한다.

인터페이스 소자(50a)의 제 1 내지 제 3 I/F(62,63,64)는 실질적으로 동일한 기능과 구조를 갖는다. 제 4 도는 외부로 출력되는 비디오 신호의 차이점을 조정하는 각각의 I/F(62,62 또는 64)의 내부 구조를 도시한다. 각각의 I/F(62,63 또는 64)는 세개의 다른 비디오 신호를 받는데, 그것은 1,677만 칼라의 비디오 데이타, 65,536 칼라의 비디오 데이타 그리고 칼라 팔레트(68)에 맡김으로서 생성되는 팔레트 데이타이다. 이러한 비디오 신호는 시간 순서로 되어 있는 8비트 병렬(parallel) 신호로 편집되고, 인터페이스 소자(50a)에 의하여 조정된다.

제 4 도에 도시된 바와 같이, 각각의 I/F(62,63 또는 64)는, 외부에 출력된 비디오 데이타를 받는 제 1 데이타 버퍼(101)와, 데이타 버퍼(101)에 임시적으로 저장되어 있는 데이타와 관련하여 다른 프로세스를 실행하기 위한 제 1 그리고 제 2 신호 조정기(102,103)와, 제 1 신호 조정기(102) 또는 제 2 신호 조정기(103)에서의 하나의 출력 신호를 선택하기 위한 제 1 셀렉터(104)를 포함한다. 상기 I/F는, 제 1 셀렉터(104)로부터 출력 신호를 저장하기 위한 제 2 데이타 버퍼(105)와, 제 2 데이타 버퍼(105)에 저장된 데이타와 관련하여 다른 프로세스를 행하는 제 1, 제 2 프로세스 조정기(106)와, 제 1 프로세스 조정기(106)로부터 하나 또는 제 2 프로세스 조정기(107)로부터 하나의 출력 신호를 선택하기 위한 제 2 셀렉터(108)와, 제 2 셀렉터(108)로부터의 신호를 저장하기 위한 제 3 데이타 버퍼(109)를 더 포함한다. 또한 상기 I/F는, 이미지 데이타와 같이 입력되는 컨트롤 데이타를 받기 위한 제 1 제어 버퍼(110)와, 제 1 제어 버퍼(11)에 저장된 데이타를 참조해서 제 1 셀렉터(104)의 선택을 제어하기 위한 제 1 셀렉터 제어소자(111)와, 연속되는 프로세스를 위하여 제어 데이타를 저장하기 위한 제 2 제어 버퍼(112)와, 제 2 제어 버퍼(112)에 저장된 데이타를 참조해서 제 2 셀렉터(108)의 선택을 제어하는 제 2 셀렉터 제어소자(113)와, 비디오 편집소자(50b)에 의한 프로세싱을 위하여 제어 데이타를 저장하기 위한 제 3 제어버퍼(114)를 포함한다.

제 1 데이타 버퍼(101)는 예정된 시간 순서에 의해 입력된 3 종류의 다른 형태의 비디오 데이타를 연속적으로 저장한다. 예를들어, VDP유니트(49)에서 비디오 데이타의 입력에 사용되는 버스는 오직 8비트 데이타에 적용가능하기 때문에, 655,536 칼라의 16 비트 비디오 데이타 또는 1,677만 칼라의 24비트 비디오 데이타와 같은 자연 칼라 비디오 데이타는 한번에 비디오 엔코더 유니트(50)에 입력될 수 없다. 제 1 데이타 버퍼(101)는 분할에 의하여 보내진 비디오 데이타를 받고, 연속 프로세스를 위하여 비디오 데이타의 분할을 저장한다.

제 1, 제 2 신호 조정기(102,103)는 각각 이러한 비디오 데이타의 정열을 조정한다. 제 5 도는 여러종류의 비디오 데이타의 입력을 보여주는 타이밍 챠트이다. 각각의 비디오 데이타는 컨트롤 데이타로서 형성된 특징 정보를 가지고 있는데 그것은 우선 순위를 표시하는 '면수'(plane number)와 디스플레이에 사용되는 칼라의 수를 표시하는 '칼라수'를 포함한다. 1,677만 칼라가 특정한 경우에, 인터페이스소자(50a) 속으로 입력된 비디오 데이타는 8 비트 Y1 데이타, 8 비트 Y2 데이타, 8 비트 U 데이타, 그리고 8비트 V 데이타를 포함한다. 이것은 비디오 데이타의 제 1 도트를 'Y1,U,V'으로, 비디오 데이타의 제 2 도트를 'Y2,U,V'로 보여 준다. 제 1 신호 조정기(102)는 제 1 데이타 버퍼(101)에 입력 비디오 데이타를 저장하고, 입력 비디오 데이타를 2 비트에 의하여 24비트 YUV 데이타로 조정한다. 예를 들어 제 1 신호 조정기(102)는 데이타 셀렉터와 8비트 X 3 X 2 스텝의 레지스터로 이루어지고, 여기서 데이타 셀렉터는 연속하여 입력 비디오 데이타를 선택하고 각각의 레지스터에 필요한 비디오 데이타를 저장함으로서 정해진 시간순에 의해서 비디오 데이타 입력은 24 비트 칼라 디지탈 데이타를 완성하게 조정된다.

65,536 칼라의 비디오 데이타는 8비트 Y데이타, 상위(upper) 4비트 U데이타, 하위(lower) 4비트 V데이타를 포함한다. 제 1 신호 조정기(102)는 컨트롤 데이타에 따라 65,536 칼라의 비디오 데이타를 확인하고, 8비트에 의하여 비디오 데이터 입력을 8비트 Y 데이터, 하위 4비트에서 '0'값을 가지는 8비트 U 데이타, 그리고 하위 4비트에서 '0'값을 가지는 8 비트 V데이타를 포함하는 24 비트 칼라 데이타로 조정한다.

제 2 신호 조정기(103)는 제 5 도에 도시된 바와 같이, 모든 불활성 데이타 뒤의 팔레트 데이타가 256-칼라 디스플레이인가 또는 16-칼라 디스플레이인가를 결정하고, 전자의 경우에는 처리되지 않은 8-비트 팔레트 데이타를 출력하고, 후자의 경우에는 팔레트 뱅크수(bank number)를 고려하여 8-비트 팔레트 데이타를 조정한다.

제 1 그리고 제 2 프로세스 조정기(106,107)은, 이미지에 대하여 예를 들면, 투명성을 표시하는 비디오 데이타의 준비와 같은 특정의 프로세스를 실행한다. 제 1 프로세스 조정기(106)는 트랜스패런시를 표시하는 65,536 칼라 또는 1,677만 칼라와 같은 YUV 데이타를 확인하고, Y 데이타를 '0'에 동등하게 세트한다. 이와 유사한 방법으로 제 2 프로세스 조정기(107)는 트랜스패런시를 표시하는 팔레트 데이타를 확인하고, 팔레트 데이타 자체를 또는 팔레트 수(P)를 0으로 세트한다.

이렇게 조정된(디지탈 칼라 데이타 또는 팔레트 데이타) 비디오 데이타는 비디오 편집소자(50b)로 출력된다. 팔레트 데이타는 제 1 데이타 셀렉터(65)와 가산기(67)를 통하여 칼라 팔레트에 입력된다. 상기 가산기는 또한 시스템 제어 로직(90)으로 부터의 레지스터 정보로서, 칼라 팔레트(68)의 어드레스 오프-셋값을 받는다. 상기 어드레스 오프-셋 값은 2가 곱해지고, 팔레트 데이타에 더해진다. 제 6 도에 도시된 바와 같이, 어드레스 오프-셋값을 두배하고 왼쪽으로 한비트 옮겨서 팔레드 데이타를 더하면 9 비트 칼라 팔레트 어드레스가 생긴다. 칼라 팔레트(68)의 사이즈는 제 7 도에 도시된 바와 같이, 어드레스 차원으로 9 비트(512 어드레스)로, 데이타 차원으로 16 비트로 정의된다.

칼라 팔레트(68)는 8비트 Y 데이타, 4비트 U데이타, 그리고 4비트 V데이타로 구성되고, 전부 65,536 칼라로 부터 추출되는 실행(arbitrary) 512 칼라를 허용한다. 칼라 팔레트에서의 데이타의 출력은 3셋트의 8 비트 비디오 데이타를 포함하는데, 이는 8 비트 Y 데이타, V데이타에서 분리되고 하위 4비트에서 '0000'을 가지는 8 비트 U 데이타, U데이타에서 분리되고 하위 4비트에서 '0000'을 가지는 8 비트 V 데이타이다. 모든 1,677만 칼라 비디오 데이타, 65,536 칼라 비디오 데이타 그리고 팔레트 데이타 칼라는 제 2 데이타 셀렉터(72)에 입력되기 전에 3 셋트의 8비트 칼라로 조정된다. 위에서 언급한 바와 같이, U 데이타와 V데이타는 각각 '80'이 0을 표시하는 2진화 10진 표기법(binary coded decimal notation)에서, 포지티브 또는 네가티브 형을 구비한 데이타를 표시한다.

비디오 데이타를 중첩하여 다른 것과 조정되는 특정이미지 프로세스 계산 소자(75)의 작동을 제 8 도의 블럭 다이어그램에 따라 설명한다. 시스템 제어로직(90)의 복수개의 레지스터 가운데, 계수 레지스터(130)는 이미지 중첩의 정도를 셋팅하기 위한 것이고, 고정 칼라 레지스터(140)는 특정 칼라를, 낮은 순위의 이미지면에 특정 칼라의 중복 또는 전에 중첩된 이미지면에 한층 더의 중복을 확정한다. 비디오 신호 제어유니트(45), 비디오 데이타 해제 유니트(47) 그리고 VDP유니트(49)에서의 비디오 데이타는 YUV 데이타 또는 팔레트 데이타가 될수도 있다. 후자의 경우에 팔레트 데이타는 상기에서 설명한 바와 같이, 24비트 YUV 데이타(이하에서는 디지탈 비디오 데이타라 칭함)로 변환된다. 제 8 도의 블럭 다이어그램에서, 제 1 데이타 셀렉터(65)와 제 2 데이타 셀렉터(72)(제 3 도 참조)는 하나의 데이타 셀렉터(65+72)로 도시되었다. 비록 각각의 유니트에서의 비디오 데이타는 트랜스패런시 정보등을 표시하는 컨트롤 데이타를 포함하고, MPU(40)에 의하여 확정되는 데이타의 흐름이 제 8 도에서는 생략되었다.

각각의 유니트에서는 비디오 데이타는 실시예에 있어서는 200nS의 주기로 이동한다. 4형태의 입력신호는 도트 클럭(DCT)(제 5 도 참조)과 동시에 그리고 동기로 전송된다. 디지탈 비디오 데이타는 컨트롤 데이타로서 1비트의 트랜스패런시 정보를 포함한다. 데이타 셀렉터(65+72)는 4개의 입력과 1개의 출력을 가진 24비트 셀렉터인데, 그것은 입력 비디오 데이타와 출력 24비트 디지탈 비디오 데이타의 하나를 선택한다. 우선 순위 크로마키 제어회로(96)는, 도트클럭(DCK)의 4배의 주파수를 가진 시스템 클럭(SCK)과 동기로 매 50 nS의 주기로 MPU(40)에 의하여 확정되는 우선 순위에 따라, 계수 레지스터(130)와 데이타 셀렉터(65+72)로 선택 신호를 출력한다.

계수 레지스터(130)는 특정 이미지 프로세스 계산소자(75)(후술한다)에서 실행되는 특정 동작의 계수를 결정한다. 실시예에 있어서, 레지스터 수 1 내지 3을 가진 3개의 효과적인 계수 레지스터(130)는 중첩 디지탈 비디오 데이타의 수에 따라 사용된다. 도시되지는 않았지만 계수를 주지 못하는 추가의 레지스터 수 0를 가진 효과적인 계수 레지스터가 하나 더 있다. 효과적인 계수 레지스터에서 레지스터 수 0이 선택되면, 그것은 비디오 데이타 트랜스패런시를 만든다. 우선순위 크로마키 제어회로(96)는 시스템 클럭(SCK)와 동기인 데이타 셀렉터(65+72)로 선택 신호를 출력하고, 계수 레지스터 소자(130)의 하나를 선택한다. 트랜스패런시 정보가 1에 대응하게 세트되면, 레지스터 수 0을 가진 계수 레지스터가 선택되고, 제 3 데이타 셀렉터는 데이타 셀렉터(65+72)로부터 시분할 데이타 래치(74)로 전송되어, 출력된 자리에 특정 이미지 프로세스 계산소자(75)에서의 출력을 허용하도록 스위치된다.

시분할 데이타 래치(74)는 시스템 클럭(SCK)에 따라서 제 3 데이타 셀렉터(73)로 부터의 출력 데이타를 래치한다. 제 9 도에 도시된 바와 같이, 한 픽셀에 대한 시간 주기는 4개의 동등한 시간 세그먼트로 나누어지는데, 그것은 제 1 내지 제 4 시간 세그먼트이고, 시분할 데이타 래치(74)는 매시간 세그먼트에서 제 3 데이타 셀렉터(73)로부터의 출력을 래치한다. 시분할 데이타 래치(74)로 부터의 출력은 특정 이미지 계산소자(75) 뿐만 아니라 픽셀 이미지 데이타 래치(76)로 입력된다. 상기의 픽셀 이미지 데이타 래치(76)는 도트 클럭(DCK)에 따라서 시분할 데이타 래치(74)에서의 출력을 래치한다. 제 9 도에 도시된 바와 같이, 픽셀 이미지 데이타 래치(76)는, 시분할 데이타 래치(74)가 제 4 시간 세그먼트에서 출력 데이타를 래치한후에 시스템 제어 로직(90)에서 출력된 픽셀 데이타 래치 신호에 기초하여 입력 신호를 래치한다. 픽셀 이미지 데이타 래치(76)의 출력은 한 픽실에 대한 매시간 주기마다 업데이트된다.

특정 이미지 프로세스 계산소자(75)는, 데이타 셀렉터(65+72)에서의 출력과 시분할 데이타 래치(74)에서의 출력을 미리 정해진 연산자(Operator)에 의하여 편집하기 위한 하드웨어 연산을 행한다. 특정 이미지 프로세스 계산소자(75)는 계수 레지스터(130)에 의하여 확정된 계수 또는 비율에 의하여 24-비트 칼라 디지탈 비디오 데이타를 믹스한다. 기본적으로 특정 이미지 프로세스 계산소자(75)는 계수 레지스터에 의해 확정된 각각의 계수에 의하여 두개의 입력 데이타를 곱하고, 그 결과의 합을 결정한다. 특정 이미지 프로세스 계산소자로 부터의 출력은 다음과 같이 표시될 수 있다;

c=m×a+n×b ………………………………………………(1)

여기서 a는 데이타 셀렉터(65+72)의 명칭이고, b는 시분할 데이타 래치(74)의 래치 데이타를, 그리고 m과 n은 각각 계수 레지스터(130)에 의하여 확정된 계수를 나타낸다.

YUV 데이타는 실제의 오퍼레이션에서 처리되기 때문에, 상기의 식(1)은 Y, U 그리고 V 데이타에 대하여 다음과 같이 다시 표현될 수 있다;

Yc=my×Ya+n×Yb …………………………………………(2)

Uc=mu×(Ua-80h)+nu×(Ub-80h)+80h……………………(3)

Vc=mv×(Va-80h)+nv×(Yb-80h)+80h……………………(4)

여기서 a,b, 그리고 c는 식(1)의 a,b,c와 같고, y,u, 그리고 v는 각각 Y,U, 그리고 V데이타를 나타낸다. 각각의 계수 my,mu,mv,ny,nu,또는 nv는 효과적인 계수 레지스터(130)의 값에 있는 값(0 내지 8)를 값 '8'로 나눔으로써 정해진다.

식(3)과 (4)에 있어서, 2 진화 10 진 표기법(binary coded decimal notation)의 80h는 대응하는 계수에 의하여 곱해지기전에 각각의 U 데이타와 V데이타에서 빼고, 80h는 연산 후에 더해진다. 이것은 U데이타와 V데이타가 80h가 제로와 같은 포지티브 또는 네가티브 형을 가진 각각의 데이타를 나타내기 때문이다. 특정 이미지 프로세스 계산소자(75)에 의한 연산의 결과는 제 3 데이타 셀렉터(73)를 거쳐서 시분할 데이타 래치(74)에 의하여 래치된다.

비디오 편집소자(50b)의 오퍼레이션을 제 8 도의 블럭 다이어그램과 제 9 도의 타이밍 챠트에 따라 기술한다. 제 1 단계로서, MPU(40)는, 시스템 제어 로직(90)을 통하여 우선순위 크로마키 제어회로(96)에서 유니트(45,47 그리고 49)로부터 입력된 비디오 데이타에 대하여 우선 순위를 세트한다. 예를 들면, VDP유니트(49)에서의 비디오 데이타, 비디오 데이타 해제 유니트(47)에서의 비디오 데이타, 그리고 비디오 신호 제어 유니트(45)에서의 비디오 데이타는 이 순서로 우선을 가지고 있다. 제일 높은 우선을 가진 비디오 데이타는 다른 것의 위에 놓여지고, 낮은 순위의 비디오 데이타는 다른 것에 밑에(under)에 놓여진다. MPU(40)에 의하여 세트된 우선 순위는 새로운 우선 순위가 결정되기 전까지는 그대로 유지된다.

본 실시예에 의한 화상처리장치는 한 픽셀에 대응하는 시간 주기를 비디오 데이타의 수보다 크거나 같은 복수개의 위상(phase)(예를 들면 제 1 위상 내지 제 4 위상)로 나누고, 다음에서 설명하는 시분할 프로세스에 따라 비디오 데이타를 처리한다. 시스템 클럭(SCK)의 사이클은 입력 디지탈 비디오 데이타의 전송 속도(transfer rate)를 또는 도트 클럭(DCK)을 입력 비디오 데이타의 수와 동등한 또는 그 이상의 값으로 나눔 정해진다. 실시예에 있어서 데이타의 전송 속도는 200nS와 동등하고, 입력 비디오 데이타의 수는 4[비디오 데이타의 2 세트는 VDP유니트(49)로부터 전송된다]와 동등하여, 값 50nS(=200nS/4)가 시스템 클럭(ASC)의 사이클로 세트된다. 우선순위 크로마키 제어 회로(96)는 도트클럭(DCK)과 시스템 클럭(SCK)에 따라 제 1 위상의 타이밍을 검출하고, 데이타 셀렉터(65+72)가 제일 낮은 순위를 가진 비디오 데이타를 찾도록 한다.[실시예에 있어서는 비디오 신호 제어 유니트(45)로부터의 비디오 데이타]

데이타 셀렉터(65+72)에 의하여 선택된 비디오 데이타는 즉시 특정 이미지 프로세스 계산소자(75)로 입력된다. 제 3 데이타 셀렉터(73)가 특정 이미지 프로세스 계산소자(75)에서의 출력 대신에 데이타 셀렉터(64+72)에서의 출력을 선택하고, 시분할 데이타 래치(74)가 상술한 연산없이 제일 하순위의 우선을 가진 비디오 데이타를 래치하면, 제 1 위상의 시간에, 수 0의 효과적인 계수 레지스터(130)가 선택된다. 실시예에 있어서, 계수 레지스터(130)에서 출력을 따라 제 3 데이타 셀렉터(73)가 스위치되더라도, 시스템 제어로직(90)은 연산 억제 신호를 출력하여, 특정 이미지 프로세스 계산소자(75)가 가동되는 것을 방지하며, 따라서 데이타 셀렉터(65+72)에서의 출력 신호는 직접 특정 이미지 프로세스 계산 소자를 통하여 시분할 데이타 래치(74)에 의하여 래치된다.

어떤 경우에도, 시분할 데이타 래치(74)는 제 1 위상에서 최하순위의 디지탈 비디오 데이타를 래치한다. 제 2 위상에서, 데이타 셀렉터(65+72)는 두번째 하순위의 디지탈 비디오 데이타를 선택하고, 그것은 특정 이미지 프로세스 계산소자(75)로 입력된다. 특정 이미지 프로세스 계산소자(75)는 또한 시분할 데이타 래치(74)에서의 출력을 받는데, 그것은 최하순위의 디지탈 비디오 데이타이다. 특정 이미지 프로세스 계산소자(75)는 연속하여 상기 식(2)에서 식(4)의 연산을 실행한다. 기본적으로, Y, U 그리고 V 데이타를 각각의 계수(0에서 8 사이의 정수)를 곱한 뒤에, 상기 계산소자(75)는 두개의 데이타를 모든 칼라에 대하여 서로 더하여 8로 나눈다.[3비트 오른쪽으로 시프트(shift)]

연산의 결과로, 두개의 디지탈 비디오 데이타는, 0/8:8/8, 1/8:7/8, 2/8:6/8, ....,7/8:1/8, 또는 8/8:0/8의 믹싱비율로 서로 오버랩된다. 상기 MPU(40)는 계수 레지스터(130)의 모든 비디오 데이타에 대하여 독립 계수를 부여한다. 우선 순위 크로마키 제어 회로(96)는 비디오 데이타의 선택을 표시하는 선택 신호를 출력하고, 계수 레지스터(130)의 계수를 세트하기 위하여 선택된 비디오 데이타에 대응하는 계수를 선택하여, 그 계수를 특정 이미지 프로세스 계산소자(75)에 출력한다. 계수는 8-비트 값이고, 상위 4비트는 디지탈 비디오 데이타 a에 대한 계수를 표시하고, 하위 4비트는 디지탈 비디오 데이타 b에 대한 같은 값을 표시한다. 0에서 8까지의 9개 중에서 선택된 정수는 각각 상위 4비트와 하위 4비트에 세트된다.

트랜스패런시 프로세싱이 역시 상기 연산 중에 실행된다. 특정 이미지 프로세스 계산소자(75)가 컨트롤 데이타 내에 포함된 트랜스패런시 정보를 체크한다. 트랜스패런시 정보가 1에 세트되면, 상기 특정 이미지 프로세스 계산소자(75)는 시분할 데이타 래치(74)에서 전에 출력된 디지탈 비디오 데이타를 다시 시분할 래치(74)로 어떠한 연산없이 제 3 데이타 셀렉터(73)를 통하여 출력한다. 이 순간에, 데이타 셀렉터(65+72)에서 출력된 디지탈 비디오 데이타는 특정 이미지 계산소자(75)의 출력에 영향을 미치지 아니하여, 출력 데이타가 완전히 투명하게 유지된다. 트랜시패런시 프로세싱은 래치 펄스가 시분할 데이타 래치(74)로 출력되지 못하게 함으로서 실현될 수도 있다. 이러한 경우에는, 디지탈 비디오 데이타는 특정 이미지 계산소자(75) 또는 제 3 데이타 셀렉터(73)을 통과하지 않아서, 연산을 간단하게 하고, 특정 이미지 프로세스 계산소자의 스위칭을 간단하게 한다.

특정 이미지 프로세스 계산소자(75)의 출력은 시분할 데이타 래치(74)에 의하여 시스템 클럭(SCK)의 라이징 에지(rising edge)에 대응하는 50nS의 사이클로 래치된다. 제 3 위상 또는 제 4 위상에서는, 해당하는 우선 순위를 가진 디지탈 비디오 데이타가 유사한 방법으로 진행된다. 제 4 위상의 마지막에서는, 시분할 데이타 래치(74)는, 픽셀 이미지 데이타 래치(76)에 의하여 다음 제 1 위상의 마지막에 또 래치되는 마지막 데이타를 래치한다. 픽셀 이미지 데이타 래치(76)의 래치 펄스는, 디스플레이 회로(도시없음)에서 시스템 클럭(SCK)의 한 사이클로 도트 클럭(DCK)를 딜레이함으로써 생성된다.

한 픽셀에 대응하는 시간 주기가 비디오 데이타의 수보다 많은 복수개의 위상으로 분할되면, 추가처리가 진행되는데, 예를 들면, 고정 칼라 레지스터(140)에 저장된 칼라가 전의 오버랩핑 프로세스의 결과 이미지에 중첩될 수도 있다. 하나의 특정한 칼라가, 최하순위의 비디오 데이타의 선택에 앞서, 시분할 데이타 래치(74)에서 고정 칼라 레지스터(140)에 의하여 특정된 어떤 색을 세팅함으로써 최하순위의 비디오 데이타위에 중첩될 수도 있다.

한 도트의 디지탈 비디오 데이타의 처리는 이렇게 하여 완성된다. 상술한 믹싱과 트랜스페어런시(transparancy) 처리뒤에, D/A변환기와 같은 연속되는 프로세스를 위하여 디지탈 비디오 데이타가 픽셀 이미지 데이타 래치(76)으로부터 출력된다. 본 실시예의 구성은 이미지 데이타를 연속적이고 계속적으로 진행하여, 스틸 사진 또는 활동 사진 모두의 실시간(real time) 프로세스를 실현한다.

비록 상기 실시예에 있어서는 8-비트 Y,U 그리고 V 디지탈 비디오 데이타가 진행되었지만, RGB와 같은 3개의 일차 칼라(primary color)의 디지탈 비디오 데이타의 화상처리장치의 동일한 구조가 적용 가능할 것이다.

실시예의 비디오 게임기(20)에 있어서, CD-RAM(21)에 저장된 또는 VDP 유니트(49)에 의하여 생성된 비디오 데이타가 다른 하나 또는 다른 것과 결합된 것에 자유스런 오버랩핑이 가능할 것이다. 스크린 이미지의 특정 부분은 특별한 스폿-라이트(spot-light) 또는 셰이딩 효과(shading effect)를 주기 위하여 다른 부분보다 더 밝게 또는 어둡게 디스플레이 하는 것이 가능할 것이다. 이것은 비디오 게임기에 있어서 뛰어난 3차원 효과를 제공한다. 계수의 독자적인 결정은 이미 공지된 페이드-아웃(fadeout)과 페이드-인(fadein) 기술에 의하여 부드러운 이미지 스위칭을 허용하여, 장면의 실행에 특별한 효과를 준다.

본 실시예의 비디오 게임기(20)에 설치된 화상처리장치는 다단계 데이타 믹싱(multi-stage data mixing)를 실행하는데, 예를 들면, 수족관을 통하여 보이는 트레인 윈도우를 통하여 산이 보이는 다중 반투명 처리와 같은 것이다. 실시예의 시스템에 있어서, 계수가 계수 레지스터에 의하여 각각의 비디오 데이타에 맞게 변화할 수 있으므로, 투명의 정도가 요구치에 따라 각각의 윈도우에 세트될 수 있다.

그러한 이미지 중첩 프로세스는 특정 이미지 프로세스 계산소자(75)의 반복되는 실행에 의하여 실현된다. 특정 이미지 프로세스 계산소자(75), 시분할 데이타 래치(74), 그리고 픽셀 이미지 데이타 래치(76)를 포함하는 시스템의 기본적인 디자인은 많은 수의 비디오 데이타에 적용가능하다. 각각의 도트에 대하여 몇번의 연산을 실행하는 하나의 특정 이미지 프로세스 계산소자(75)는 전체 화상처리장치를 컴팩트하고 효과적으로 디자인 할 수 있게 한다.

본 실시예의 화상처리장치는 256 칼라, 16칼라, 4 칼라의 팔레트 데이타 뿐만 아니라 1,677만 칼라 또는 65,536 칼라의 비디오 데이타를 중첩하는데 적용 가능하다. 팔레트 데이타는, 특정 이미지 프로세스 계산소자(75)의 실행전에 칼라 팔레트(68)을 실행하여 24-비트 비디오 데이타로 변환되기 때문에, 특정 이미지 프로세스 계산소자(75)는 다른 24-비트 비디오 데이타와 같은 방법으로 팔레트 데이타를 진행할 수 있다.

본 발명의 기본적인 요소와 범위내에서 많은 수정과 변형 그리고 변경이 가능하게 때문에 상기의 실시예는 오직 예시적인 것이고 어떠한 의미에서도 제한되는 것으로 해석되어서는 아니되고, 다만 본 발명의 요지와 범위는 첨부된 청구범위에 의해서만 제한 할 수 있을 것이다.

Claims

복수개의 이미지 데이타를 받아서 처리하는 화상처리장치에 있어서, 상기 장치는: 복수개의 이미지 데이타를 픽셀별로 순차적으로 입력하는 입력 수단과; 한 픽셀을 입력하기 위한 입력 시간주기를 복수개의 분할주기로 나누고, 상기 입력 시간 주기 중 하나의 분할주기에 입력된 픽셀 요소에 해당하는 특정 이미지 데이타와 관련하여 정해진 프로세스를 행하는 픽셀 프로세싱 수단과; 상기 픽셀 프로세싱 수단에 의하여 나누어진 상기 입력 시간 주기 중 다른 분할주기에서의 상기 정해진 프로세스를 위하여, 상기 픽셀 프로세싱 수단에 의하여 처리된 특정 이미지 데이타를 래칭하는 분할 처리 데이타 저장 수단과; 그리고 상기 입력 시간 주기의 종료시점에, 상기 픽셀에 해당하는 처리된 이미지 데이타로서 분할 처리 데이타 저장수단의 내용을 출력하기 위한 출력 수단; 으로 구성되는 화상처리장치.
제1항에 있어서, 상기 장치는, 상기 픽셀 프로세싱 수단에 의하여 입력 시간 주기의 분할에 따라, 입력 수단을 통하여 복수개의 외부 유니트로부터 입력되는 이미지 데이타를 선택하기 위한 선택 수단을 더 포함하여 구성되는 화성처리장치.
제1항에 있어서, 상기 픽셀 프로세싱 수단은, 상기 입력 수단으로 부터 입력된 특정 이미지 데이타를, 상기 분할 처리 데이타 저장 수단에 저장된 래치된 이미지 데이타와 같이 오버랩핑하는 수단을 더 포함하여 구성되는 화상처리장치.
제1항에 있어서, 상기 장치는, 이미지 프로세싱에 필요한 파라미터를 결정하기 위한 제 1 파라미터결정 수단을 더 포함하여 구성되고, 상기 픽셀 프로세싱 수단은 상기 파라미터에 의하여 결정된 프로세스를 행하기 위한 수단을 더 포함하여 구성되는 화상처리장치.
제4항에 있어서, 상기 제 1 파라미터 결정 수단은, 픽셀을 구성하는 색 성분을 특정함으로서 상기 파라미터를 세팅하기 위한 파라미터 세팅 수단을 더 포함하여 구성되는 화상처리장치.
제4항에 있어서, 상기 제 1 파라미터 결정 수단은, 입력 시간 주기의 각 분할주기에 상기 파라미터를 세팅하기 위한 분할 파라미터 세팅 수단을 더 포함하여 구성되는 화상처리장치.
제3항에 있어서, 상기 장치는, 2 또는 그 이상의 이미지를 다른 것과 오버랩핑하는데 필요한 파라미터를 결정하기 위한 제 2 파라미터 결정 수단을 더 포함하고; 상기 필셀 프로세싱 수단은, 상기 입력 수단으로부터 입력된 특정 이미지 데이타를 상기 파라미터에 따라 분할 처리 데이타 저장수단에 저장된 래치된 이미지와 믹싱하기 위한 믹싱비율을 결정하기 위한 수단을 더 포함하여 구성되는 화상처리장치.
제7항에 있어서, 상기 제 2 파라미터 결정 수단은, 픽셀을 구성하는 칼라 성분을 특정함으로서, 상기 파라미터를 세팅하기 위한 파라미터 세팅 수단을 더 포함하여 구성되는 이미지 처리 장치.
제7항에 있어서, 상기 제 2 파라미터 결정 수단은, 입력 시간 주기의 각의 분할주기에 상기 파라미터를 세팅하기 위한 분할 파라미터 세팅 수단을 더 포함하여 구성되는 화상 처리장치.
제7항에 있어서, 상기 장치는, 상기 파리미터 결정 수단에 의하여 결정된 파라미터가 트랜스 페어런시를 표시하는 것인가를 결정하기 위한 트랜스페어런시 파라미터 결정수단과; 상기 트랜스페어런시 파라미터 결정 수단이 상기 파라미터그 트랜스페어런시를 표시한다고 결정하면, 분할 처리 데이타 저장 수단이 그속에 저장된 내용을 출력하도록 하는 트랜스페어런시 프로세싱 수단을 더 포함하여 구성되는 화상처리장치.
제2항에 있어서, 상기 선택 수단은, 어느정도 복수개의 외부 유니트에 의하여 픽셀을 입력하는 입력 시간 주기를 나눔으로서 결정되는 시간 세그먼트와 같거나 작은 사이클로 이미지 데이타를 선택하는 화상처리장치.
복수개의 이미지 데이타를 받아서 처리하는 방법에 있어서:

(a) 복수개의 이미지 데이타를 픽셀별로 순차적으로 입력하고;

(b) 한 픽셀을 입력하기 위한 입력시간 주기를 복수개의 분할주기로 나누고;

(c) 상기 입력 시간 주기 중 한 분할주기에 입력된 픽셀 요소에 해당하는 특정 이미지 데이타에 대하여 정해진 프로세스를 실행하고;

(d) 상기 입력 시간 주기 중 다른 분할주기에서의정해진 처리를 위하여, 공정(c)에서 처리된 특정 이미지 데이타를 래칭하고;

(e) 상기 입력 시간 주기의 종료시점에 상기 픽셀의 처리된 이미지 데이타로서, 상기 래치된 이미지 데이타를 출력하는; 공정으로 구성되는 이미지 프로세싱 방법.
칼라 이미지들을 표시하는 복수개의 신호를 받고, 상기 복수개의 신호들에 해당하는 칼라 이미지들에 대하여 정해진 프로세스를 실행하는 장치에 있어서, 상기 장치는: 상기 복수개의 신호를 입력하기 위한 신호 입력 수단과; 상기 입력 신호 각각이 이미지를 직접 표시하는 제 1 이미지 신호로 구성되는지 아니면 미리 정해진 변환을 거쳐야만 이미지를 표시하는 제 2 이미지로 구성되는지를 결정하고, 상기 결정에 기초한 식별 신호를 출력하기 위한 이미지 식별 신호 출력 수단과; 상기 이미지 식별 신호 출력 수단에 의하여 제 2 이미지 신호라고 결정된 상기 입력 신호 각각에 대하여 상기의 미리 정해진 변환을 실행하여, 상기의 미리 정해진 프로세스를 허용하는 특정 형태로 복수개의 신호를 조정하는 이미지 신호 조정 수단; 으로 구성되는 화상처리 장치.
제13항에 있어서, 상기 미리 정해진 프로세스는 복수개의 이미지를 중첩하는 것으로 구성되는 화상처리장치.
제13항에 있어서, 상기 미리 정해진 변환은 출력 이미지 데이타에 칼라 팔레트를 실행하는 프로세스로 구성되는 화상처리장치.
제13항에 있어서, 상기 이미지 식별 신호 출력 수단은 복수개의 신호의 각각에 대하여 미리 정해진 식별 신호를 출력하는 수단으로 구성되는 화상처리장치.
제13항에 있어서; 상기 복수개의 신호는, 이미지에 대응하는 이미지 신호와, 상기 이미지의 형태를 표시하는 이미지 형태 신호로 구성되고; 상기 이미지 식별 신호 출력 수단은 복수개의 신호에 포함된 이미지 형태 신호에 기초하여 상기 식별 신호를 출력하는 화상처리장치.
칼라 이미지들을 표시하는 복수개의 신호를 받고, 상기 복수개의 신호들에 해당하는 상기 칼라 이미지들에 대하여 미리 정해진 프로세스를 실행하는 장치에 있어서, 상기 복수개의 신호를 픽셀로 입력하기 위한 신호 입력 수단과; 상기 입력 신호 각각이 이미지를 직접 표시하는 제 1 이미지 신호로 구성되는지 아니면 미리 정해진 변환을 거쳐야만 이미지를 표시하는 제 2 이미지로 구성되는지를 결정하고, 상기 결정에 기초한 식별 신호를 출력하기 위한 이미지 식별 신호 출력 수단과; 상기 이미지 식별 신호 출력 수단에 의하여 제 2 이미지 신호라고 결정된 상기 입력 신호 각각에 대하여 상기의 미리 정해진 변환을 실행하여, 상기의 미리 정해진 프로세스를 허용하는 특정 형태로 복수개의 신호를 조정하는 이미지 신호 조정 수단과; 한 픽셀을 입력하기 위한 입력 시간 주기를 복수개의 분할주기로 나누고, 상기 입력 시간 주기 중 하나의 분할주기에 입력된 픽셀 요소에 해당하는 특정 이미지 데이타와 관련하여 미리 정해진 프로세스를 행하는 픽셀 프로세싱 수단과; 상기 입력 시간 주기 중 다른 분할주기에서의 상기 미리 정해진 프로세스를 위하여, 상기 픽셀 프로세싱 수단에 의하여 처리된 특정 이미지를 래치하기 위한 분할 처리 데이타 저장 수단; 그리고 상기 입력 시간 주기의 종료시점에 상기 픽셀에 해당하는 처리된 이미지 데이타로 상기 분할 처리 데이타 저장 수단의 내용을 출력하기 위한 출력 수단; 으로 구성되는 화상처리장치.