JPH03230191A - 動画表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は動画表示装置に関る、。より特定的には、こ
の発明は、各々が水平方向および垂直方向にそれぞれ複
数ドツトからなる１つ以上のキャラクタ単位を組み合わ
せることによって大きなサイズのオブジェクトをラスタ
ス走査モニタでアニメーション的に表示る、、たとえば
ビデオゲーム機やパーソナルコンピュータなどの動画表
示装置に関る、。

〔従来技術〕

昭和５９年７月７日付で出願公開された特開昭５９−１
１８１８４号（対応アメリカ合衆国特許第４，８２４，
１０６号）公報には、たとえば、［ファミリー・コンピ
ュータ（商品名）」あるいはｒＮｉｎｔｅｎｄｏ　Ｅｎ
ｔｅｒｔａｉｎｍｅｎｔ　Ｓｙｓｔｅｍ　　（商品名）
ｊなどに実施されている動画表示装置が開示されている
。特開昭５９−１１８１８４号開示の動画表示装置は、
１画面分のオブジェクト（キャラクタ）のデータを記憶
る、第１メモリと、次の水平走査期間に表示すべきオブ
ジェクトのデータだけを記憶る、第２メモリと、１つの
オブジェクトのドツトデータ（グラフィックデータ）を
記憶る、複数のシフトレジスタとを含む。そして、オブ
ジェクト毎に水平および垂直位置データ、オブジェクト
コードおよび属性データを出力る、。オブジェクトの垂
直表示位置とモニタの水平走線の番号とを比較して、そ
のオブジェクトが次の水平走査期間に表示されるべきで
あるか否かを判定る、、所謂「インレンジ判定」が行わ
れる。そして、各オブジェクト毎にインレンジ判定し、
インレンジ状態にあると判定されたオブジェクトのグラ
フィックデータが第１メモリから第２メモリに転送され
、水平ブランキング期間中に、そのグラフィックデータ
がシフトレジスタに転送される。

この特開昭５９−１１８１８４号公報開示の動画表示装
置においては、水平ブランキング期間中にインレンジ状
態にあると判定されたオブジェクトのグラフィックデー
タがシフトレジスタに転送されるので、それ以前のビデ
オゲーム機に比べて格段に速い処理速度を実現した。し
かしながら、この表示装置において大きなサイズのオブ
ジェクトを表示る、場合、ＣＰＵ　（マイクロプロセサ
）の負担が大きく、また大きな容量のＯＡ　Ｍ　（Ｏｂ
ｊｅｃｔ　Ａｔｔｒｉｂｕｔｅ　Ｍｅｎ＋ｏｒｙ　　：
動画属性メモリ）が必要になる。すなわち、この従来技
術では、１オブジエクトが４バイトのデータで構成され
ているので、Ｎ個のキャラクタの集合からなる大きなオ
ブジェクトを表示る、ためには、第２メモリや第３メモ
リにおいて４バイ）ＸＮのデータの書き換えが必要とな
る。したがって、大きなオブジェクトを表示る、とき、
ＣＰＵ　（マイクロプロセサ）の負担が増大して他の演
算処理等に影響がでるので、この演算処理に影響を与え
ない範囲でオブジェクトを表示しようとる、と、オブジ
ェクトのサイズや個数が制限されてしまう。また、ＯＡ
Ｍには、そのオブジェクトを構成る、全てのキャラクタ
のオブジェクトデータすなわち水平位置、垂直位置、色
コードおよび属性データを記憶しなければならず、した
がって、ＯＡＭの記憶容量の増大の必要が生じる。

このような従来技術に対して、たとえば昭和６２年２月
２日付で出願公開された特開昭６２−２４２９６号では
、大きなサイズのオブジェクトを表示可能な画像処理装
置が提案されている。この特開昭６２−２４２９６号開
示技術では、水平表示すイズおよび垂直表示すイズのデ
ータを属性メモリ（これは先のＯＡＭに相当る、）に記
憶し、垂直表示すイズデータをインレンジ検出のために
利用し、水平表示すイズデータをキャラクタＲＡＭの読
み出しアドレスとして利用る、。したがって、この従来
技術によれば、オブジェクト毎にそのサイズを任意に変
更できるという利点がある。

〔発明が解決しようとる、課題〕

しかしながら、特開昭６２−２４２９６号開示技術では
、先の特開昭５９−１．１８１８４号開示技術と同様に
、インレンジ判定のために水平表示すイズデータを用い
ないので、垂直表示すイズデータでインレンジ状態にあ
ると判定された全てのオブジェクトデータについて処理
される。すなわち、対象オブジェクトがモニタの画面の
両端からはみ出している場合であっても、垂直表示すイ
ズデータのみでインレンジ判定を実行る、と、そのオブ
ジェクトは本来画面上に表示されないものであるにも拘
わらずインレンジ状態にあると判定されてしまう。すな
わち、モニタの画面の水平方向の表示可能範囲外にある
オブジェクトについてもグラフィックデータへの変換の
だめの処理が実行される。一方、このようなグラフィッ
クデータへの変換処理のために許容される時間は一定時
間であるため、１水平ラインで表示できるオブジェクト
数が実質的に減少る、という問題点があった。

このような問題をなくすためには、ＣＰＵ　（マイクロ
プロセサ）は表示範囲外のオブジェクトについてはイン
レンジ状態にあるか否かを判断しないような処理を行う
必要があり、ＣＰＵの負担の軽減は十分ではない。

それゆえに、この発明の主たる目的は、水平方向に表示
可能なオブジェクト数が減少る、ことなく最大数のオブ
ジェクトを表示可能な、動画表示装置を提供る、ことで
ある。

この発明の他の目的は、大きなサイズのオブジェクトを
表示る、際のＣＰＵ　（マイクロプロセサ）の負担を大
幅に軽減できる、動画表示装置を提供る、ことである。

この発明の他の目的は、小さい記憶容量の動画属性メモ
リを用いて大きなサイズのオブジェクトを表示る、こと
ができる、動画表示装置を提供る、ことである。

〔課題を解決る、ための手段〕

この発明は、各々が水平および垂直方向にそれぞれ複数
ドツトからなる１つ以上のキャラクタを組み合わせるこ
とによって大きなサイズのオブジェクトをラスタスキャ
ンモニタで表示る、動画表示装置であって、オブジェク
トを構成る、キャラクタのグラフィ・ツクデータを各オ
ブジェクト毎に予めその関連る、アドレス領域に記憶る
、第１の記憶手段、ラスタスキャンモニタの次の垂直期
間に表示されるべき１以上のオブジェクトを指定る、た
めにオブジェクト指定データを発生る、オブジェクト指
定データ発生手段、指定されたオブジェクトが表示され
るべきモニタ上の水平および垂直位置を表す位置データ
を発生る、位置データ発生手段、オブジェクトサイズを
選択る、サイズ選択データを発生る、サイズ選択データ
発生手段、オブジェクト指定データおよび位置データを
一時的に記憶る、第２の記憶手段、第２の記憶手段から
読み出した垂直位置データとサイズ選択データ発生手段
からのサイズ選択データとに基づいてそのオブジェクト
を次の水平走査期間に表示すべきか否かを判定し、かつ
第２の記憶手段から読み出した水平位置データとサイズ
選択データ発生手段からのサイズ選択データとに基づい
てそのオブジェクトを次の水平走査期間に表示すべきか
否かを判定る、インレンジ判定手段、およびインレンジ
判定手段においてインレンジ状態にあると判定されたオ
ブジェクトについてオブジェクト指定データ、前記位置
データおよび前記サイズ選択データに基づいて第１の記
憶手段の読出アドレスを作成して第１の記憶手段に与え
る読出アドレス作成手段を備える、動画表示装置である
。

〔作用］ １つのキャラクタは、たとえば、水平方向８ドツト（ピ
クセル）×垂直方向８ドツト（ピクセル）で形成される
。１つ以上のこのようなキャラクタの集合ないし組合わ
せによって、１つのオブジェクトが構成される。たとえ
ばビデオデータメモリのような第１の記憶手段には、た
とえば１２８個のオブジェクトの各々を構成る、１つ以
上のキャラクタのグラフィックデータ（ドツトデータ）
が、各オブジェクト毎に、予め記憶されている。

したがって、この第１の記憶手段からのグラフィックデ
ータを読み出すことによって、ラスラスキャンモニタ上
にオブジェクトを表示る、。

マイクロプロセサ（ＣＰＵ）は、たとえば初期状態また
はラスタスキャンモニタの垂直ブランキング期間中に、
たとえばＯＡＭ　（オブジェクトアトリビュートメモリ
）のような第２の記憶手段にオブジェクトデータをセッ
トる、。オブジェクトデータは、たとえば、カラーパレ
ットデータ、水平および垂直フリップデータおよび優先
表示データ等の他、オブジェクト指定データ（ネームデ
ータ）、垂直位置データ、水平位置データおよびオブジ
ェクトサイズ選択データを含む。

オブジェクトサイズ決定データは、たとえば、オブジェ
クトサイズ指定データおよびサイズ選択データを含み、
サイズ指定データは、たとえば「８Ｘ８Ｊ、ｒ１６Ｘ１
６Ｊ、ｒ３２Ｘ３２Ｊまたはｒ６４Ｘ６４Ｊのオブジェ
クトサイズのうち２つを指定る、。また、サイズ選択デ
ータは、たとえば“０°°または“１°′であり、この
サイズ選択データとして“０”°が設定されたとき、上
記選択された２つのサイズの一方が選択され、°“１′
”のとき上記２つのされたの他方が選択される。このよ
うにして、サイズ決定データによってオブジェクトサイ
ズが決定される。

インレンジ判定手段では、たとえばラスタスキャンモニ
タの水平ライン番号とオブジェクトの垂直位置データと
の差を求め、その結果と上述のオブジェクトサイズとに
基づいて、Ｂ亥当のオブジェクトがインレンジ状態にあ
るか否か、すなわち、次の水平ラインで表示されるべき
か否かを判定る、。同時に、インレンジ判定手段では、
たとえばオブジェクトの水平位置の絶対値の演算結果と
オブジェクトサイズとに基づいて、該当のオブジェクト
がインレンジ状態にあるか否かを判定る、。

インレンジ判定手段によって水平方向および垂直刃とも
にインレンジ状態にあると判定されたオブジェクトのグ
ラフィックデータが第１の記憶手段から読み出されろ。

すなわち、読出ア！ルス作成手段は、７；プジェット指
定データ、位置データおよびオブジェクトサイズに基づ
いて、インレンジ検出されたオブジェクトのグラフィッ
クデータを第１の記憶手段から読み出すように、読出ア
ドレスを作成る、。

〔発明の効果〕

この発明によれば、インレンジ判定手段によって垂直お
よび水平方向のインレンジを判定る、ため、先に引用し
た特開昭５９−１４８１８４号や特開昭６２−２４２９
６号のように垂直方向のインレンジのみを検出る、もの
に比べて、実際に表示すべきオブジェクトだけがインレ
ンジ判定されるので、■水平ラインで表示できるオブジ
ェクト数の実質的な減少が防止され得る。そして、イン
レンジ状態にあると判定されたオブジェクトは必ず表示
されるので、ＣＰＵないしマイクロプロセサの無駄な処
理時間がなく、マイクロプロセサの効率を向上できる。

この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。

〔実施例〕 全体構成 第１図を参照して、マイクロプロセサ１０は、たとえば
着脱式のメモリカセットに含まれるプログラムデータメ
モリ１４からのプログラムデータに従って、ビデオプロ
セサ１２等の動画表示装置の全体的な動作を制御る、。

このマイクロプロセサＩＯとしては、たとえば株式会社
リコー製の集積回路“ＲＦ５Ａ２２°゛のような１６ビ
ツトのマイクロプロセサが利用される。ビデオプロセサ
１２は、マイクロプロセサ１０からの指示に従ってビデ
オデータメモリ１６からのグラフィックデータを読み出
して、ＴＶゼインフェース１８に与える。このビデオデ
ータメモリ１６はたとえば６４にバイ　トのＳ　ＲＡ　
Ｍ　（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍ
ｅｍ。

ｒｙ）からなり、背景パターン記憶領域１６ａおよびキ
ャラクタデータ記憶領域１６ｂを含む。このように背景
パターン記憶領域１６５′およびキャラクタデータ記憶
領域１６ｂを１つのＳＲＡＭで構成した理由は、動作速
度が速いこと、および記憶領域の大きさをキャラクタ（
オブジェクト）と背景パターンとで任意に設定できるこ
とである。また、サウンド回路２０は、マイクロプロセ
サ１０の指示に従って、必要な音楽および効果音のデー
タをディジタル的に発生し、ＴＶゼインフェース１８に
与える。ＴＶインクフェース１８では、ビデオプロセサ
１２からのグラフィックデータをＲＧＢ信号に変換して
ＲＧＢモニタ２２のビデオ回路に与えるとともに、サウ
ンド回路２０からのサウンドデータをサウンド信号に変
換してＲＧＢモニタ２２のサウンド回路に与える。なお
、サウンド回路２０としては、たとえばソニー株式会社
製の集積回路“ＣＸＤ１２２２Ｑ”°が利用可能である
。このようにして、ＲＧＢモニタ２２の画面上には、プ
ログラムデータメモリ１４に予め設定されているプログ
ラムの進行に従って変化る、ビデオゲームなどのオブジ
ェクトや背景パターンが表示される。

なお、第１図実施例では、ＴＶゼインフェース１８はグ
ラフィックデータをＲＧＢ信号に変換る、ようにした。

しかしながら、グラフィックデータをテレビジョンビデ
オ信号に変換る、ＴＶインタフェースが利用されてもよ
い。この場合、モニタとしては、一般の家庭用ＴＶ受像
機が利用され得る。

第２図には第１図実施例のビデオプロセサ１２がより詳
細に示される。ビデオプロセサ１２は、マイクロプロセ
サ１０からのデータをラッチる、データラッチやアドレ
スデコーダなどを含むＣＰＵインタフェース２４を含み
、このＣＰＵインタフェース２４は背景画用ＣＰＵイン
タフェース２４ａおよび動画（オブジェクト）用ＣＰＵ
インタフェース２４ｂを含む。背景画用ＣＰＵインタフ
ェース２４ａは背景（Ｂａｃｋｇｒｏｕｎｄ）画像に関
してマイクロプロセサ１０とビデオプロセサ１２との間
でデータの授受を行い、動画用ＣＰＵインタフェース２
４ｂはオブジェクトに関してマイクロプロセサ１０とビ
デオプロセサ１２との間でデータの授受を行なう。

背景画用ＣＰＵインタフェース２４ａを通してマイクロ
プロセサ１０から与えられたプログラムデータに従って
、背景画データ発生回路２６は、ビデオデータメモリ１
６の背景パターン記憶領域１６ａから背景画像のパター
ンデータ（キャラクタコード）を読み出し出し、そのパ
ターンデータに基づいてビデオデータメモリ１６のキャ
ラクタデータ記憶領域１６ｂから、背景画像のグラフィ
ックデータを読み出して合成回路２８に与える。

一方、この発明が向けられる動画データ発生回路３０は
、後にさらに詳細に説明る、が、動画用ＣＰＵインタフ
ェース２４ｂを通してマイクロプロセサ１０から与えら
れたプログラムデータに従って、ビデオデータメモリ１
６のキャラクタデータ記憶領域１６ｂからオブジェクト
のグラフィックデータを読み出して合成回路２８に与え
る。

合成回路２８では、後述のように、オブジェクトと背景
パターンとが重なり合う場合、オブジェクトおよび背景
パターンのいずれを優先的に表示る、かを示す優先順位
を決定る、。したがって、オブジェクトに優先権が与え
られたとき、オブジェクトが画面に表示され、そのオブ
ジェクトと重なっている背景パターンは表示されない。

もし、背景パターンに優先権が与えられたとき、背景パ
ターンが画面に表示され、その背景パターンと重なって
いるオブジェクトは表示されない。このようにして、合
成回路２８によって合成されたグラフィックデータが、
画像信号発生回路３２に与えられる。画像信号発生回路
３２は合成回路２８から出力される各ドツト（ピクセル
）ごとのカラーコードに従ってＲＧＢ信号を作成る、カ
ラーエンコーダを含む。このＲＧＢ信号が上述のように
モニタ２２に与えられるのである。

タイミング信号発生回路３４は、第４Ａ図および第４Ｂ
図に示す２１．４７７２７ＭＨｚの基本クロックを受け
、この基本クロックをたとえばカウンタ、デコーダ、論
理回路等で処理る、ことによって、第３図ならびに第４
Ａ図および第４Ｂ図に示す多数のタイミング信号を作成
し、ＣＰＵインタフェース２４．背景画データ発生回路
２６゜合成回路２８．動画データ発生回路３０および画
像信号発生回路３２等に印加る、。

より詳しく説明る、と、上述の基本クロ、ンクが１／２
分周されると第４Ａ図および第４Ｂ図に示すタイミング
信号１０Ｍまたは／ＩＯＭ　（ただし、この明細書にお
いて記号“／°°は反転を意味る、）が得られ、それを
さらに１／２分周る、とタイミング信号５Ｍまたは１５
Ｍが得られる。

ＲＧＢモニタ２２（第１図）の画面上では、１ドツト（
ビクセル）の表示期間が信号５Ｍの１サイクルに相当る
、。したがって、信号５Ｍのカウント値が“０−３４１
”の時間が水平期間である。水平期間の内信号５Ｍのカ
ウント値“Ｏ−２６８”の時間が１水平表示期間に相当
し、カウント値“２６９−３４１°゛の時間は水平ブラ
ンキング期間に相当る、。１水平期間すなわち信号５Ｍ
のカウント値が“”０−３４１’”ごとに垂直信号Ｖ　
（第３図）が得られ、この信号Ｖがカウントされて走査
中の垂直位置すなわちライン番号となる。インターレー
ススキャン時の１フイールドが第５図図示のように２６
２水平ラインであるとすれば、信号Ｖのカウント値“”
０−２６２°”の間にタイミング信号ＦＩＥＬＤが得ら
れ、この信号ＦＩＥＬＤがハイレベルの期間が１垂直期
間に相当し、カウント値“０−２３９゛°が垂直表示期
間に相当し、カウント値“２４０−２６２”が垂直ブラ
ンキング期間に相当る、。

タイミング信号ＶＢＨは第５図に示すように垂直信号の
カウント値°“２４０“で出力され、それが垂直ブラン
キング期間の開始を示す。タイミング信号ＶＢは垂直ブ
ランキング期間にハイレベルとなり、タイミング信号へ
Ｂは垂直表示期間にハイレベルとなる。

第４Ａ図および第４Ｂ図に示すタイミング信号１１ｃＯ
は上述の信号５Ｍを１／２分周して得られ、タイミング
信号／ＨＣＯはその反転として得られる。タイミング信
号／ＨＣＩは信号／ＨＣＯを１／２分周した信号である
。タイミング信号ＩＮは、第４Ａ図および第４Ｂ図に示
すように、水平表示期間すなわち信号５Ｍのカウント値
°“０−２５５°′の間ハイレベルであるインレンジ判
定動作中を示す信号であり、タイミング信号／ＩＮはそ
の反転として得られる。

タイミング信号／旧は１水平期間毎に１つの信号５Ｍの
カウント値“０°°で出力される。タイミング信号１１
ＢＨは第４Ｂ図に示すように信号５Ｍのカウント値“”
２６９−２７０”で出力され、それが水平ブランキング
期間の開始を示す。タイミング信号／）ＩＢＨは信号Ｈ
ＢＨの反転として得られ、したがって信号／ＩＩＢＨは
信号５Ｍのカウント値“２７１−２６８°“の間でハイ
レベルとなる。なお、タイミング信号／ＨＢは水平ブラ
ンキング期間にローレベルとなる。タイミング信号へＢ
は第４Ａ図および第４Ｂ図に示すように信号５Ｍのカウ
ント値“３４１−２６８”の間にハイレベルとして出力
され、タイミング信号ＯＡＥは第４Ａ図および第４Ｂ図
に示すように信号針のカウント値“０−２７１”の間に
ノ＼イレベルとして出力される。タイミング信号ＬＢＨ
は第４Ａ図および第４Ｂ図に示すように信号５Ｍのカウ
ント値“１７−２７２°°の間にハイレベルとして出力
され、タイミング信号ＬＢＨは信号５Ｍのカウント値“
２７６−３°゛の間にハイレベルとじて出力される。そ
して、タイミング信号／ＣＲＥＳは第４Ａ図および第４
Ｂ図に示すように信号聞のカウント値“３−１７　”の
間にローレベルとして出力される。

第６Ａ図に示すように、動画用ＣＰＵインタフェース２
４ｂはマイクロプロセサ１０のデータバスからのデータ
を受けるかつ８ビツトのＯＡＭアドレスレジスタ３６を
含む。このＯＡＭアドレスレジスタ３６はマイクロプロ
セサ１０から動画データ発生回路３０に含まれるＯ　Ａ
　Ｍ　（Ｏｂｊｅｃｔ　Ａｔｔｒｉｂｕｔｅ　Ｍｅｍｏ
ｒｙ）　　３　Ｂにデータを書き込む際にマイクロプロ
セサ１０からアドレスを受け、ＯＡＭ３８の初期アドレ
スを設定る、。このＯＡＭ３８はたとえば３４ビツト×
１２８の記憶容量を有し、１２８個のオブジェクトのそ
れぞれのオブジェクトデータを記憶る、ことができる。

各々のオブジェクトデータは、第７図に示すように合計
３４ビツトからなり、３ビツトのカラーパレットデータ
それぞれ１ビツトの水平および垂直フリップデータおよ
び２ビツトの優先表示データ等の他、９ビツトのオブジ
ェクト指定データ（ネームデータ）、８ビツトの垂直位
置データ、９ビツトの水平位置データおよび１ビツトの
オブジェクトサイズ選択データを含む。

アドレスデコーダ４０は、マイクロプロセサ１０からの
読出／書込信号Ｒ／Ｗならびにアドレスバスからのアド
レスを受け、信号ＯＡＷ　、　１０ＤＷ、　ＰＡＷ。

ＳＺＷおよびＩＴＷを出力る、。信号ＯＡ−は先のＯＡ
Ｍアドレスレジスタ３６の書込信号として与えられ、Ｏ
ＡＭアドレスレジスタ３６にはこの信号ＯＡ−に応答し
てマイクロプロセサ１０からの初期アドレスがロードさ
れる。

動画データ発生回路３０に含まれるＯＡＭアドレス回路
４２は、主としてアドレスカウンタを含み、信号ＯＡＷ
によってイネーブルされる。このＯＡ、Ｍアドレス回路
４２はＯＡＭアドレスレジスタ３６から初期アドレスを
受け、信号１０ＤＷのタイミングでインクリメントし、
ＯＡＭ３　Ｂのアドレスを順次指定る、アドレスデータ
をアドレス選択回路４４　（第６Ｂ図）に与える。この
アドレス選択回路４４にはベクトルＲＡＭ４６からのア
ドレスデータも与えられる。ベクトルＲＡＭ４６は後述
のインレンジ判定回路５６によってインレンジ状態にあ
ると判定されたオブジェクトのアドレスを記憶している
。そして、アドレス選択回路４４はＯＡＭアドレス回路
４２からのアドレスデータまたはベクトルＲＡＭ４６か
らのアドレスデータを選択してＯＡＭ３Ｂに与える。

アドレスデコーダ４０からの信号１０叶はまたＯＡＭ制
御回路４８のイネーブル信号として与えられ、ＯＡＭ制
御回路４８はマイクロプロセサ１０から受は取ったデー
タをＯＡＭ３８に書き込むときに、書込信号ＷＥおよび
データを出力し、ＯＡＭ３８に与える。

サイズレジスタ５０は、３ビツトレジスタであり、マイ
クロプロセサ１０からのデータＤ５−Ｄ７の３ビツトで
表される次表■で示されるサイズデーラダ“０００−１
０１”°の何れか１つのデータをロードる、。すなわち
、マイクロプロセサ１０からサイズレジスタ５０を指定
る、アドレス、データおよび書込信号が与えられると、
アドレスデコーダ４０から信号ＳＺＷが出力される。こ
の信号ＳＺ−に応答して、サイズデータがサイズレジス
タ５０にロードされる。このサイズレジスタ５０からの
サイズデータが動画データ発生回路３０に含まれるサイ
ズデコーダ５２に与えられる。サイズデコーダ５２はサ
イズデータをデコードして、それぞれ異なるオブジェク
トサイズを示す信号Ｓ８．Ｓ１６、Ｓ３２またはＳ６４
を出力る、。

表１ また、２ビツトのインクレースレジスタ５４はマイクロ
プロセサ１０からインクレースまたはノンインクレース
を示す１ビツトのインクレースデータ、およびインクレ
ース時に１ラインで１ドツトを表示る、かまたは２ライ
ンで１ドツトを表示る、かを示すデータＯＢＪ　Ｖ　Ｓ
ＥＬを受ける。すなわち、マイクロプロセサ１０からイ
ンクレースレジスタ５４を指定る、アドレス、データお
よび書込信号が与えられると、アドレスデコーダ４０か
ら信号ＩＴＷが出力される。この信号ＩＴ−に応答して
インクレースデータおよびデータＯＢＪ　Ｖ　ＳＥＬが
インクレースレジスタ５４にロードされる。

この実施例では１ラインに最大３２個のオブジェクトを
表示できるので、１画面に表示可能な１２８個のオブジ
ェクトのどれを次のラインで表示すべきかを指定る、必
要がある。その目的で第６Ｂ図に示すインレンジ判定回
路５６や前述のベクトルＲＡＭ４６が利用される。した
がって、ベクトルＲＡＭ４６はオブジェクト番号を示す
７ビツト×３２の記憶容量を有る、。

ベクトルＲＡＭアドレス回路５８は主としてカウンタを
含み、インレンジ判定回路５６からの信号／ＩＮＲＡＮ
ＧＥ毎にベクトルＲＡＭ４６のアドレスをインクリメン
トる、。なお、このベクトルＲＡＭアドレス回路５８か
らその水平ライン中にインレンジ状態にあるオブジェク
トが１つもないとき、そのことを示す信号／Ｎ０ＮＯＢ
Ｊが後述のバッファＲＡ　Ｍ　！ＩＩ　ｊＢ回路９２（
第６Ｃ図）に与えられる。上述のように１ラインには最
大３２個のオブジェクトしか表示できないので、ベクト
ルＲＡＭアドレス回路５８からはインレンジ状態にある
オブジェクト数が“３２゛に達したとき、信号ＩＮＲＡ
ＮＧＥ　ＦＵＬＬが出力され、それがインレンジ判定回
路５６に与えられる。応じて、インレンジ判定回路５６
ではそれ以後のインレンジ判定出力を止める。

第６Ｂ図に示すサイズカウンタ６０は、オブジェクトを
表示る、とき、そのオブジェクトを構成る、複数のキャ
ラクタのうち左から何番目のキャラクタを表示すればよ
いかを示すデータＳＣを出力る、。このサイズカウンタ
６０はサイズカウンタ制御回路６２から初期値データを
受け、タイミング信号発生回路３４からの信号７１１　
ＣＯに応答してその初期値をインクリメントる、。その
結果が上述のデータＳＣとして出力され、このデータＳ
Ｃは後述の水平（Ｈ）位置演算回路６４におけるアドレ
スの計算のために利用される。

サイズカウンタ制御回路６２からはＨ位置演算回路６４
に新しいオブジェクトの水平位置データをロードすべき
タイミングを示す信号りが出力される。すなわち、この
信号りは次のオブジェクトのための処理を実行る、ため
のタイミング信号であり、前述のベクトルＲＡＭアドレ
ス回路５８に与えられる。ベクトルＲＡＭアドレス回路
５８はこの信号りに応答してベクトルＲＡＭアドレスを
ディクリメントる、。したがって、ベクトルＲＡＭ４６
のアドレスは信号り毎に変更され、信号りが出力されな
い限り、ベクトルＲＡＭアドレス回路５８におけるアド
レスの更新が停止される。すなわち、大きいオブジェク
トの場合、そのオブジェクトを構成る、キャラクタを処
理している間はＯＡＭ３８のアドレスは同じでなければ
ならないので、信号りによって、１つのオブジェクトを
構成る、全てのキャラクタの処理が終了る、までＯＡＭ
３Ｂのアドレスを変更しないこととした。なお、この信
号りは信号Ｃを１段のＤ−ＦＦで遅延させることによっ
て得られる。

ＯＡＭ３８には、前述のように、水平（Ｈ）位置データ
、垂直（Ｖ）位置データ、属性（アトリビュート）デー
タおよびネームデータが一時的に記憶されるが、ＯＡＭ
３Ｂから読み出されたこれらのデータは、レジスタ制御
回路７４の制御の下で、それぞれ、９ビツトのＨ位置レ
ジスタ６６゜８ビツトの■位置レジスタ６８．８ビット
のアトリビュートレジスタ７０および９ビツトのネーム
レジスタ７２にロードされる。レジスタ制御回路７４は
、上述のサイズカウンタ制御回路６２からの信号りおよ
び信号Ｃに応答して、各レジスタ６６．６８．７０およ
び７２のロードタイミングを制御る、。

Ｈ位置レジスタ６６からＨ位置演算回路６４にＨ位置デ
ータＨＰが与えられる、このデータＨＰはまたサイズカ
ウンタ制御回路６２にも与えられる。Ｈ位置演算回路６
４では、オブジェクトの水平（Ｈ）位置の絶対値データ
ＨＡを演算し、インレンジ判定回路５６に与えるととも
に、後述のバッファＲＡＭアドレス回路９０に与えられ
てバッファＲＡＭ８４のアドレスとして利用される。Ｈ
位置演算回路６４は、また、Ｈ位置とサイズカウンタか
らのデータＳＣとを加算し、その結果データをサイズカ
ウンタ制御回路６２に与える。

■位置演算回路７６は■位置レジスタ６８からの垂直（
Ｖ）位置データＶＰと垂直期間信号Ｖとを受け、オブジ
ェクトの■位置を現在走査中の水平ライン位置から減算
る、。この減算結果データはそのオブジェクトが次の水
平ラインで表示されるべきか否かを示すデータとなる。

減算結果データはインレンジ判定回路５６とともにアド
レス加算器制御回路７８に与えられる。

インレンジ判定回路５６は、後に詳細に説明る、が、こ
のようにして与えられるＨ位置データおよび■位置デー
タならびにサイズデータＳＲ，インクレースデータＩＲ
およびアトリビュートデータＡＲに基づいてそのオブジ
ェクトが次の水平ラインで表示されるべきか否か、すな
わち、インレンジ状態にあるか否かを判定る、。インレ
ンジ判定回路５６は、１水平走査期間に１２８回のイン
レンジ判定を実行る、が、前述のように、インレンジ状
態にあるオブジェクトが３２個に達したときには、ベク
トルＲＡＭアドレス回路５８から信号ＩＮＲＡＮＧＥ　
ＦＵＬＬが与えられる。したがって、インレンジ判定回
路５６は、信号ＩＮＲＡＮＧＥ　ＦＵＬＬが与えられた
後は、信号／ＩＮＲＡＮＧＥを出力しない。

アドレス加算器制御回路７８はアドレス加算器８０にお
ける加算の前にデータを処理る、。すなわち、アドレス
加算器制御回路７８は、サイズレジスタ５０からのデー
タＳＲ，インクレースレジスタ５４からのデータＩＲお
よびアトリビュートレジスタ７０からのデータＡＲとと
もに、Ｈ位置演算回路６４および■位置演算回路７６か
らのＨ位置データおよび■位置データを受け、Ｈフリッ
プ（Ｈ反転）または■フリップ（反転）のとき、被加算
値を変更る、。そして、アドレス加算器８０はアドレス
加算器制御回路７８からの出力データとネームレジスタ
７２からのオブジェクトコードデータ（第１図に示すビ
デオデータメモリ１６のキャラクタデータ記憶領域１６
ａの左上のキャラクタネーム、すなわち、基準アドレス
を示す）とを加算して、キャラクタデータ記憶領域１６
ａのアドレスを作成る、。このアドレスがビデオデータ
メモリアドレス回路８２に出力される。

第６Ｃ図に示すバッファＲＡＭ８４は、９ビツトｘ２５
６の記憶容量を有し、カラーパレットデータや優先順位
データなどを一時的に記憶る、。

ビデオデータメモリ１６のデータバスに接続されたＨ反
転回路８６は、キャラクタデータ記憶領域１６ｂから読
み出した各ドツト（ピクセル）のカラーデータを受け、
アトリビュートレジスタ７２からのデータＡＲによる反
転指示に基づいて、水平（Ｈ）方向をドツト単位で反転
る、。そして、このＨ反転回路８６からのカラーデータ
がカラーデータ抽出回路８８に与えられる。カラーデー
タ抽出回路８８では、４つのカラーセルごとに入力され
るカラーデータを集めて１ドツト当たり４ビツトのカラ
ーデータを得て、バッファＲＡＭ８４のデータ入力ＤＩ
に与える。一方、アトリビュートレジスタ７２からのカ
ラーパレットデータ（３ビツト）および優先順位データ
（２ビツト）もこのバッファＲＡＭ８４に与えられるた
め、結局、バッファＲＡＭ８４は上述のように１ドツト
当たり９ビツトのデータを記憶る、。

バッファＲＡＭアドレス回路９０はＨ位置演算回路６４
からのＨアドレスの絶対値データＨＡおよびＨ位置レジ
スタ６６からのＨ位置データＨＰを受ける。そして、表
示期間中、バッファＲＡＭアドレス回路９０はバッファ
ＲＡＭ８４のアドレスを“”０−２５５”までインクリ
メントして、このアドレスをバッファＲＡＭ８４に与え
る。したがって、バッファＲＡＭ８４からは、ドツト順
次に、カラーデータ等が読み出される。また、バッファ
ＲＡＭ８４へのデータの書込を行うとき、バッファＲＡ
Ｍアドレス回路９０は、絶対値データＨＡを基準にして
バッファＲＡＭ８４の書込アドレスを作成る、。ただし
、バッファＲＡＭ８４の読出または書込はバッファＲＡ
Ｍ制御回路９２によって制御される。すなわち、バッフ
ァＲＡＭ制御回路９２はベクトルＲＡＭアドレス回路５
８（第６Ｂ図）からの信号／Ｎ０ＮＯＢＪを受け、この
信号／Ｎ０ＮＯＢＪに応答してバッファＲＡＭ８４への
データの書込を禁止し、またカラーデータが「透明」を
示すとき、同様に、バッファＲＡＭ８４へのデータの書
込が禁止される。

ここで、上述の各回路について、第８図−第２１図を参
照して、さらに詳細に説明る、。

詳細回路 ＯＡＭアドレス回路４２ 第８図に示すＯＡＭアドレス回路４２は８ビツトのアド
レスカウンタ（Ｈｉ）９４および２ビツトのアドレスカ
ウンタ（Ｌｏ）９６を含む。アドレスカウンタ９４のア
ドレス入力Ａ２−Ａ３およびＡ９が、ＯＡＭアドレスレ
ジスタ３６のアドレスラッチ（Ｌｏ）３６ａおよびアド
レスラッチ（Ｈｉ）３６ｂから与えられ、アドレスカウ
ンタ９６のアドレス入力Ａ１はアドレスラッチ３６ａか
ら与えられる。アドレスＡ１はオブジェクトの２ワード
のどちかを指定る、アドレスであり、アドレスＡ２−Ａ
３は１２８個のオブジェクトの何れかを指定る、。アド
レスラッチ３６ｂからのデータ出力Ｄ７がタイミング信
号発生回路３４からの信号／旧および／ＶＢの反転とと
もにＮＡＮＤゲート９８に与えられる。したがって、デ
ータ出力Ｄ７がＮＡＮＤゲート９８を介してアドレスカ
ウンタ９４のリセット人力Ｒに印加される。したがって
、データＤ７がローレベルのときアドレスカウンタ９４
にリセットがかかり、アドレスカウンタ９４は必ず°“
０゛からカウントを開始してインクリメントされる。こ
れによって、インレンジ判定る、際に、最初に読み込ま
れたインレンジ状態にあると判定されたオブジェクトが
優先順位の最も高いオブジェクトとして処理されること
になる。

また、データＤ７が“１゛であるとき、アドレスカウン
タ９４はリセットされず、マイクロプロセサ１０（第１
図）から最後に入力されたデータがそのまま初期値デー
タとして設定され、その初期値データで指定されるオブ
ジェクトが最優先で処理される。

タイミング信号発生回路３４からの信号／ｌＩＣ０を受
けるデータセレクタ１００が、垂直ブランキング期間と
それ以外の期間とで異なる周波数のクロックをアドレス
カウンタ９４に選択的に与える。

すなわち、タイミング信号発生回路３４からの信号ＩＮ
がデータ入力としてまたタイミング信号発生回路３４か
らの信号ＨＣＯがクロックとして入力されるＤ−ＦＦ１
０２の出力がＡＮＤゲート１０４の人力に与えられ、タ
イミング信号発生回路３４からの信号／ＶＢがＡＮＤゲ
ート１０４に入力されるので、ＡＮＤゲート１０４から
は垂直ブランキング期間中ローレベルが出力される。こ
のローレベルの信号によってデータセレクタ１００がア
ドレスカウンタ９４のクロックを、タイミング信号発生
回路３４からの信号／）ＩｃＯに同期したクロックか、
マイクロプロセサ１０からのアクセスタイミングすなわ
ちアドレスデコーダ４０（第６Ａ図）からの信号０静に
同期したクロックかを切り換える。したがって、アドレ
スカウンタ９４には垂直ブランキング期間ではマイクロ
プロセサ■０がアドレスカウンタ９４をアクセスる、タ
イミングに同期る、クロックが与えられ、それ以外の期
間では内部タイミングに同期る、クロックが与えられる
。

上述のＡＮＤゲート１０４の出力は、アドレスカウンタ
９６からのキャリ信号Ｃとともに、ＯＲゲート１０８を
通してアドレスカウンタ９４のイネーブル人力Ｔとして
与えられる。

Ｄ−ＦＦＩＩＯのデータ入力としてタイミング信号発生
回路３４らの信号ＶＢＨが与えられ、そのクロック入力
としてタイミング信号発生回路３４からの信号ＨＣＯが
与えられる。信号ＶＢＨはまたＤＦＦＩＩＯの出力とと
もにＡＮＤゲート１１２に与えられる。したがって、Ａ
ＮＤゲート１１２の出力は信号ＨＣＯのタイミングでハ
イレベルとなり、アドレスデコーダ４０からの信号０Ａ
ＷＩおよびＯＡ闇とともに、ＮＯＲゲート１１４を通し
てＤ−ＦＦ１１６および１１８のデータ入力に印加され
る。Ｄ−ＦＦ１１６のクロックとしてはタイミング信号
発生回路３４からの信号７１０Ｍが与えられ、Ｄ−ＦＦ
１１Ｂのクロックとしてはタイミング信号発生回路３４
からの信号１０Ｍが与えられる。これらＤ−ＦＦ１１６
および１１８の出力が、ＮＯＲゲート１１４の出力とと
もに、ＮＯＲゲート１２０の入力に与えられる。したが
って、ＮＯＲゲート１２０からは、マイクロプロセサｌ
ＯがＯＡＭ３８のアドレスを設定る、ときにデータバス
にアドレスに相当る、数値が出力されるが、この数値デ
ータをアドレスカウンタ９４にロードる、タイミング信
号／ＬＤがアドレスカウンタ９４に与えられる。

アドレス選択回路４４．ＯＡＭ制御回路４８およびＯＡ
Ｍ３Ｂ 第９図に示すアドレス選択回路４４は、ＯＡＭアドレス
回路４２のアドレスカウンタ（Ｈｉ）９４からのアドレ
スＡ２−Ａ３またはベクトルＲＡＭ４６からのアドレス
Ａ２−Ａ３を選択してＯＡＭ３Ｂの主ＯＡＭ１２４に与
える。すなわち、タイミング信号発生回路３４からの信
号へＢおよび／ＩＮがＮＯＲゲート１２６を介してデー
タセレクタ１２２に与えられ、したがって、データセレ
クタ１２２は垂直ブランキング期間中、ＯＡＭアドレス
回路４２からのアドレスＡ２−Ａ３を主ＯＡＭ１２４に
与える。同じようにして、データセレクタ１２８は、タ
イミング信号発生回路３４からの信号／ＶＢに応答して
ＯＡＭアドレス回路４２のアドレスカウンタ（Ｈｉ）９
４およびアドレスカウンタ（Ｌｏ）９６からのアドレス
ＡＯ−Ａ４またはベクトルＲＡＭ４６からのアドレスＡ
Ｏ−Ａ４を選択してＯＡＭ３８（７）補助ＯＡＭ１３０
に与える。また、データセレクタ１３２はＯＡＭアドレ
ス回路４２のアドレスカウンタ９６からのアドレスＡ１
またはＡＮＤゲート１３４の出力をタイミング信号発生
回路３４からの信号／ＶＢに応答して選択る、。ＡＮＤ
ゲート１３４の２人力にはタイミング信号発生回路３４
からの信号ＨＣＯおよび／ＩＮが与えられる。したがっ
て、垂直ブランキング期間中にはマイクロプロセサ１０
から出力されるデータを用いてＯＡＭ３８に書き込むが
、それ以外の期間では内部クロックによって上位および
下位オブジェクトデータＤＯＨおよびＤＯＬが主ＯＡＭ
　１２４すなわちＯＡＭ３８から読み出されて出力され
る。

ＯＡＭ３８において主ＯＡＭ１２４と補助ＯＡＭ１３０
とに分けたのは、マイクロプロセサ１０のデータバスは
８ビツトであり、他方ＯＡＭ３Ｂに記憶されるオブジェ
クトデータは前述のように３４ビツトであるからである
。すなわち、第７図に示すように、８ビツトのデータを
４回生ＯＡＭ１２４に記憶し、残った２ビツト（＝３４
−３２）を４つ纏めて８ビツトデータとして構成し、そ
れを補助ＯＡＭ１３０に記憶る、。したがって、補助Ｏ
ＡＭ１３０には９ビツトのＨ位置データの最上位ビット
と１ビツトのサイズ選択データとが記憶される。

ＯＡＭ制御回路４８はそれぞれ８ビツトのデータラッチ
１３６および１３８を含み、このデータラッチ１３６お
よび１３８がマイクロプロセサ１０からのオブジェクト
データのＯＡＭ３Ｂへの書込に利用される。すなわち、
データラッチ１３６の入力としてはデータバスのデータ
ＤＯ−Ｄ７が与えられ、データラッチ１３８の入力とし
てはデータラッチ１３６の出力が与えられる。データラ
ッチ１３６および１３８のラッチ信号としては、アドレ
スデコーダ４０（第６Ａ図）から出力される信号／ＰＡ
ＷおよびＮＡＮＤゲート１４０の出力が与えられる。Ｎ
ＡＮＤゲート１４０はＯＡＭアドレス回路４２からのア
ドレスＡＯおよびアドレスデコーダ４０からの信号１０
０−を受ける。アドレスＡＯはインバータ１４４によっ
て反転されてＮＡＮＤゲート１４２の入力として与えら
れ、このＮＡＮＤゲート１４２はさらに上述の信号７０
叶を受ける。したがって、信号１０Ｄ籾に応答して、ア
ドレスＡＯがローレベルのときデータラッチ１３８にデ
ータがラッチされ、アドレスＡＯがハイレベルのときＮ
ＡＮＤゲート１４２から主ＯＡＭ１２４に書込信号が与
えられ、データラッチ１３６および１３８にラッチされ
ている上位および下位オブジェクトデータＤＩＨおよび
ＤＩＬが主ＯＡＭＩ２４に書き込まれる。

また、補助ＯＡＭ１３０は１６ビツトではないので、１
回の動作でデータの書込が終了る、。したがって、信号
１０Ｄ−が補助ＯＡＭ１３０の書込信号として与えられ
、データラッチ１３Ｂにラッチされているオブジェクト
データが書き込まれる。

なお、ＯＡＭ制御回路４８は２つのＮＯＲゲート１４６
および１４８を含み、ＮＯＲゲート１４６にはＯＡＭア
ドレス回路４２からのアドレスＡ９がインバータ１５０
によって反転されて与えられるとともに、タイミング信
号発生回路３４からの信号ハＢが与えられる。また、Ｎ
ＯＲゲート１４８には上述のアドレスＡ９および信号／
ＶＢがそのまま与えられる。したがって、垂直ブランキ
ング期間中において、アドレスＡ９がハイレベルのとき
にはＮＯＲゲート１４８からイネーブル信号が補助ＯＡ
Ｍ　１３０に与えられ、ローレベルのときはＮＯＲゲー
ト１４６からイネーブル信号が主ＯＡＭ１２４に与えら
れる。そして、主ＯＡＭＩ２４から読み出された上位の
オブジェクトデータＤＯＨは■位置レジスタ６８．アト
リビュートレジスタ７０およびネームレジスタ７２にロ
ードされ、下位のオブジェクトデータＤＯＬはＨ位置レ
ジスタ６６およびネームレジスタ７２にロードされる。

また、前述のように補助ＯＡＭ１３０にはオブジェクト
データの特定のデータが４つのオブジェクトを一纏めに
して記憶されるので、データセレクタ１５０および１５
２によって、主ＯＡＭ１２４の３２ビツトのオブジェク
トデータに附属る、２ビツトをそれと同じタイミングで
Ｈ位置レジスタ６６およびアトリビュートレジスタ７０
にロードる、。

ベクトルＲＡＭアドレス回路５８およびベクトルＡＭ４
６ 第１０図に示すベクトルＲＡＭアドレス回路５８は５ビ
ツトの可逆カウンタないしＵ／Ｄカウンタ１５４を含み
、このＵ／Ｄカウンタ１５４のカウントデータがベクト
ルＲＡＭ４６のアドレスＡＯ−Ａ４に与えられる。タイ
ミング信号発生回路３４からの信号ＩＮがＤ−ＦＦ１５
６のデータ入力に与えられ、このＤ−ＦＦＩ５６の出力
がＤ−ＦＦＩ５８のデータ入力に与えられる。Ｄ−ＦＦ
Ｉ５６および１５８のクロック入力としてはタイミング
信号発生回路３４からの信号ＨＣＯおよび釘が与えられ
る。Ｄ−ＦＦ１５８の出力は信号ＨＣＯとともにＮＡＮ
Ｄゲート１６０の入力として与えられ、このＮＡＮＤゲ
ート１６０の出力がＮＡＮＤゲート１６２の出力ととも
にＮＯＲゲート１６４の２人力として与えられる。なお
、ＮＡＮＤゲート１６２の２人力にはタイミング信号発
生回路３４からの信号へＢおよび／ＩＩｃｏが与えられ
る。そして、ＮＯＲゲート１６４の出力が上述のＵ／Ｄ
カウンタ１５４のカウント入力すなわちクロックとして
与えられる。したがって、Ｕ／Ｄカウンタ１５４のクロ
ックはタイミング信号発生回路３４からの信号ＨＣＯに
よって決まる。

また、タイミング信号発生回路３４からの信号／ＬＢが
インバータ１６６を通してＵ／Ｄカウンタ１５４のアッ
プカウントまたはダウンカウントを切り換えるための入
力Ｕ／Ｄとして与えられる。

したがって、信号へＢがハイレベルのときＵ／Ｄカウン
タ１５４はアップカウンタとして、また信号／ＬＢ　カ
ローレベルのときＵ／Ｄカウンタ１５４はダウンカウン
タとしてそれぞれ構成される。

さらに、タイミング信号発生回路３４からの信号釘およ
びＨＣＯがＮＡＮＤゲート１６８の入力に与えられ、こ
のＮＡＮＤゲート１６８の出力が、インレンジ判定回路
５６からの信号／ＩＮＲＡＮＧＥとともにＮＡＮＤゲー
ト１７０に与えられる。この信号／ＩＮＲＡＮＧＥがＤ
−ＦＦ１７２のデータ入力に与えられ、上述のＮＡＮＤ
ゲート１６８の出力がこのＤ−ＦＦ１７２のクロックと
して与えられる。Ｄ−ＦＦ１７２の出力がデータセレク
タ１７４の１人力として与えられ、データセレクタ１７
４の切換入力としては前述の信号へＢが与えられる。Ｎ
ＡＮＤゲート１７０の出力がＲ３−ＦＦ１７６のセット
人力／Ｓとして与えられ、リセット入力／Ｒとしてはタ
イミング信号発生回路３４がらの信号／旧が印加される
。このＲ３−ＦＦ１７６の出力がＡＮＤゲート１７８の
入力となる。このＡＮＤゲート１７８の他の入力として
はＯＲゲート１８０を経たタイミング信号発生回路３４
がらの信号／ＨＢＨまたはＬおよびＩ）−ＦＦ１Ｂ２の
出力が与えられる。

そのため、インレンジ検出すべき期間において信号／Ｌ
Ｂがハイレベルになると、Ｕ／Ｄカウンタ１５４がアッ
プカウント動作に切り換えられる。

そして、インレンジ状態を示す信号／ＩＮＲＡＮＧＥが
ローレベルになる都度、Ｄ−ＦＦ１７２がらイ皐−プル
信号が与えられるので、Ｕ／Ｄカウンタ１５４はＮＯＲ
ゲート１６４がらのクロックをアップカウントる、。Ｕ
／Ｄカウンタ１５４のカウント値が書込アドレスとして
ベクトルＲＡＭ４６に与えられる。また、Ｕ／Ｄカウン
タ１５４がアンプカウント動作して、そのカウント値す
なわち、インレンジ検出されたオブジェクトが１ライン
で表示可能な°°３２°°に達る、と、ＡＮＤゲート１
８６およびＤ−ＦＦ　１　Ｂ　Ｂによって信号ＩＮＲＡ
ＮＧＥ　ＦＵＬＬが発生される。この信号ＩＮＲＡＮＧ
Ｅ　ＦＵＬＬに応答して、インレンジ判定回路５６が不
能動化される。

一方、信号／ＬＢがローレベルになると、Ｕ／Ｄカウン
タ１５４がダウンカウント動作に切り換えられ、Ｕ／Ｄ
カウンタ１５４はサイズカウンタ制御回路６２からの信
号りが与えられる都度ダウンカウント動作る、。Ｕ／Ｄ
カウンタ１５４のカウント値がインレンジ検出されたオ
ブジェクトを読み出し出すために、読出アドレスとして
ベクトルＲＡＭ４６に与えられる。そして、すべてのオ
ブジェクトが読み出されると、Ｕ／Ｄカウンタ１５４の
カウント値が“０°゛となり、キャリ信号がＤＦＦ１８
２に与えられるので、Ｕ／Ｄカウンタ１５４が不能動化
される。

インレンジ判定回路５６でインレンジ判定動作を開始る
、と、タイミング信号発生回路３４からの信号／旧がＵ
／Ｄカウンタ１５４のリセット入力に与えられるととも
に、この信号／ＩＩはＲ３ＦＦ１７６のリセット入力と
しても与えられる。

そして、その後インレンジ状態にあるオブジェクトが１
つも検出されなければ、Ｒ３−ＦＦ　１７６の出力はロ
ーレベルのままであり、この信号がＤＦＦ１９０オブジ
ェクト１９２を経てタイミング信号発生回路３４からの
信号ＨＣＯに応答して、前述の信号／Ｎ０ＮＯＢＪとし
て出力される。この信号／Ｎ０ＮＯＢＪハハッファＲＡ
Ｍ制御回路９２（第６ｃ図）に与えられる。

第１１図に示すレジスタ制御回路７４はＮＯＲゲート１
９４ならびにＮＡＮＤゲート１９６および１９８を含む
、ＮＯＲゲート１９４の入力にはサイズカウンタ制御回
路６２（第６Ｂ図）からの信号Ｃとタイミング信号発生
回路３４からの信号ＶＢおよびＩＮが与えられる。ＮＡ
ＮＤゲート１９６の入力にはＮＯＲゲート１９４の出力
とともに、タイミング信号発生回路３４からの信号１５
ＭおよびＨＣＯが与えられ、ＮＡＮＤゲート１９８の入
力にはサイズカウンタ制御回路６２（第６Ｂ図）からの
信号りとタイミング信号発生回路３４からの信号５Ｍお
よびＨＣＯが与えられる。

Ｈ位置演算回路６４は８ビツトのフルアダー２００を含
み、その一方入力ＡＯ−Ａ７にはイクスクルーシブＯＲ
ゲート２０２の出力が与えられ、他方人力Ｂ５−８５と
してＡＮＤゲート２０４の出力が与えられる。なお、残
余の他方入力としてはアース電位すなわち“°０パが与
えられる。Ｈ位置レジスタ６６の第１Ｈ位置レジスタ６
６ａからのＨ位置データＤｏ−０７がＡＮＤゲート２０
６からのキャリ信号人力ＣＩＮとともにイクスクルーシ
ブＯＲゲート２０２の入力に与えられる。したがって、
キャリ信号人力ＣＩＮがハイレベルのとき、データＤｏ
−Ｄ７がイクスクルーシブＯＲゲート２０２によって反
転されて、フルアダー２００の上述の一方入力ＡＯ−Ａ
７として与えられる。

なお、ＡＮＤゲート２０６にはＨ位置レジスタ６６含ま
れる第２Ｈ位置レジスタ６６ａからのデータＤ８および
ＯＲゲート２０８の出力が与えられる。このデータＤ８
が“１°′のときオブジェクトの水平（）（）位置は第
１２図に示すように負（マイナス）領域にあり、データ
Ｄ８が“０′”のときオブジェクトのＨ位置は第１２図
に示すように正（プラス）領域にある。すなわち、モニ
タ２２（第１図）の実際の表示画面は、第１２図に示す
原点（０，０）から図面上右半分の部分であり、この表
示画面内では、水平位置は“０−２５５″゛すなわち“
０ＯＯＨ−ＯＦＦＨ”である。ところが、この実施例で
は、オブジェクトの左端が表示画面から外れていてもオ
ブジェクトの表示画面内の部分が画面の左端からスムー
スに画面上に現れるようにる、ために、表示画面の範囲
外においても第１２図の左半分に示すような仮想的な画
面を想定し、その範囲内でも水平位置を設定できるよう
にしている。この表示範囲外においては、水平位置は°
“２５６−５１１”すなわち“”１００ＨＩＦＦＨ”と
して表現される。そして、インレンジ判定期間中におい
て、Ｈ位置データＤ８が“０゛であれば、データＤＯ−
Ｄ７が直接フルアダー２００の入力ＡＯ−Ａ７として与
えられ、そのとき人力Ｂ５−８５はインレンジ判定期間
中であることを表すタイミング信号発生回路３４からの
信号ＩＮによってローレベルに固定される。したがって
、フルアダー２００の出力は°“Ｄｏ−Ｄ７＋０°゛と
なり、データＤＯ−Ｄ７がそのまま出力される。また、
Ｈ位置データＤ８が“１′であれば、データＤＯ−Ｄ７
がイクスクルーシプＯＲゲート２０２によって反転され
てフルアダー２００の入力ＡＯ−Ａ７として与えられ、
そのとき入力８３Ｂ５は上述の信号ＩＮによってローレ
ベルに固定される。したがって、フルアダー２００の出
力は”１＋／（Ｄｏ−Ｄ７）”となる。

そして、それ以外の場合、ＯＲゲート２０８を介して与
えられるタイミング信号発生回路３４からの信号）ＩＣ
Ｏがハイレベルのとき、Ｈ位置データＤ８の“０゛また
は“１°“に依存してフルアダー２００から“”Ｄｏ−
Ｄ７＋Ｏ°°または“Ｄｏ−Ｄ７　＋　１　”がサイズ
カウンタ６０（第６Ｂ図）の初期値としてロードされる
。信号ＨＣＯがローレベルのとき、Ｈ位置データＤｏ−
Ｄ７がそのままフルアダー２００の入力ＡＯ−Ａ７に与
えられ、フルアダー２００の入力Ｂ５−８５としてはサ
イズカウンタ６０からのデータ５ＣＯ−３Ｃ２が与えら
れるので、その両者の加算結果がフルアダー２００から
出力される。

このようにして、Ｈ位置演算回路６４においてＨ位置デ
ータをその絶対値に変換る、理由は、第１２図に示され
るオブジェクトのように、モニタの表示画面からはみ出
した部分を除いて、オブジェクトがモニタ画面の左端か
ら表示されるようにる、ためである。

なお、■位置演算回路７６は８ビツトのフルアダー２１
０を含み、その一方入力ＡＯ−Ａ７にはＶ位置レジスタ
６８からの■位置データＤＢ−０１５がインバータ２１
２によって反転されて与えられ、他方人力ＢＯ−ＢＴに
はタイミング信号発生回路３４からの信号ＶＤＯ−ＶＤ
Ｔが印加される。そして、フルアダー２１０の加算結果
が、オブジェクトの垂直（Ｖ）位置データとして、ＡＮ
Ｄゲート加算器制御回路７８およびインレンジ判定回路
５６（第６Ｂ図）に与えられる。

６ 第１３図に示すサイズレジスタ５０はアドレスデコーダ
４０（第６Ａ図）からの信号ＳＺｗをロード信号として
受ける第１．第２および第３サイズレジスタ５０ａ、５
０ｂおよび５０ｃを含み、これら第１．第２および第３
サイズレジスタ５０ａ５０ｂおよび５０ｃにはデータバ
スを介してマイクロプロセサ１０（第１図）からのデー
タＤ。

Ｄ７が与えられる。インクレースレジスタ５４はアドレ
スデコーダ４０（第６Ａ図）からの信号ＩＺＷをロード
信号として受ける第１および第１インクレースレジスタ
５４ａおよび５４ｂを含み、これら第１および第２イン
クレースレジスタ５４ａおよび５４ｂにはデータバスを
介してマイクロプロセサ１０（第１図）からのデータＤ
Ｏ−Ｄ７が与えられる。第１サイズレジスタ５０ａはオ
ブジェクトメモリ領域のアドレスデータＢＡＳＥをロー
ドし、第２サイズレジスタ５０ｂはデータＳＥＬをロー
ドし、そして第３サイズレジスタ５０ｃはサイズデータ
５ＩＺＥをロードる、。第１インクレースレジスタ５４
ａは奇数フィールドと偶数フィールドとで異なる表示を
行うかまたは同じ表示を行うかを設定る、インクレース
データをロードし、第２インクレースレジスタ５４ｂは
データＯＢＪ　Ｖ　ＳＥＬをロードる、。

第１および第２サイズレジスタ５０ａおよび５０ｂにロ
ードされるデータＢＡＳＥおよびＳＥＬは、前述のよう
に１つのＳＲＡＭからなるビデオデータメモリ１６（第
１図）の背景パターン記憶領域１６ａおよびキャラクタ
データ記憶領域１６ｂを任意に設定る、ためのビデオデ
ータメモリ１６のアドレスを指定る、。すなわち、第１
４図および第１５図に示すようにビデオデータメモリ１
６は６４にバイト（ワード）の記憶容量を有し、そのう
ち特定の４にバイＨＭｂ１．１６ＡがデータＤｏ−Ｄ２
によって表されるデータＲＡＳＨによって指定される。

また、それぞれが４にバイトである別の領域１６Ｂ１．
１６Ｂ２．’１６Ｂ３または１６Ｂ４がデータＤ３およ
びＤ４によって表されるデータＳＥＬで指定される。こ
のデータＢＡＳＥおよびＳＥＬを適宜組み合わせること
によって、データＳＥＬの２ビツトを変更る、だけで、
オブジェクトの種類を変更できる。すなわち、ゲームの
成る場面で必要なオブジェクトのキャラクタデータを特
定領域１６Ａおよび別の６１１１６８１−１６８４の何
れかに記憶していて、他の場面で必要なオブジェクトの
キャラクタデータを領域１６Ｂ１−１６８４の他の１つ
に記憶しておくようにすれば、そのオブジェクトが必要
なときにはデータＳＥＬの２ビツトを変更して領域１６
Ｂ１−１６８４の他の１つを指定る、だけで、ゲームの
各場面毎に簡単にオブジェクトの種類を変更る、ことが
できる。

また、第３サイズレジスタ５０ｃからの３ビツトのサイ
ズデータＤ５−Ｄ７は、サイズデコーダ５２に入力され
る。このサイズデコーダ５２は、アトリビュートレジス
タ７０に含まれる第１アトリビユートレジスタ７０ａ　
（第１１図）からの１ビツトのサイズ選択データ５ＩＺ
ＥＳＥＬとともにサイズデータＤ５−Ｄ７をデコーダし
てＮＯＲゲート５２ａ、５２ｂ、５２ｃまたは５２ｄか
ら、サイズ指定信号Ｓ８．Ｓ１６．　Ｓ３２またはＳ６
４を出力る、。すなわち、サイズ指定信号Ｓ８がＮＯＲ
ゲート５２ａから出力されたとき水平×垂直＝８×８ド
ツトの（１つの単位キャラクタからなる）オブジェクト
が選択され、サイズ指定信号Ｓ１６がＮＯＲゲート５２
ｂから出力されたとき水平×垂直−１６×１６ドツトの
（４つの単位キャラクタからなる）オブジェクトが選択
され、サイズ指定信号Ｓ３２がＮＯＲゲート５２ｃから
出力されたとき水平×垂直＝３２Ｘ３２ドツトの（１６
の単位キャラクタからなる）オブジェクトが選択され、
サイズ指定信号Ｓ６４がＮＯＲゲート５２ｄから出力さ
れたとき水平×垂直−６４Ｘ６４ドツトの（６４の単位
キャラクタからなる）オブジェクトが選択される。

これらサイズ指定信号Ｓ８．Ｓ１６．Ｓ３２またはＳ６
４はサイズカウンタ制御回路６２およびアドレス加算器
制御回路７８に、信号１０ＢＪ８．１０ＢＪ１６．１０
ＢＪ３２または１０ＢＪ６４として与えられる。また、
サイズ指定信号Ｓ８およびＳ１６は、インレンジ判定回
路５６に含まれるデータセレクタ２１４に与えられ、サ
イズ指定信号Ｓ３２およびＳ６４はデータセレクタ２１
６に与えられる。データセレクタ２１８の一方入力とし
ては、さらにサイズ指定信号Ｓ６４が与えられ、このデ
ータセレクタ２１Ｂの他方入力は°“１′“に固定され
る。これらデータセレクタ２１４゜２１６および２１８
にはインクレースレジスタ５４に含まれる第２インクレ
ースレジスタ５４ｂからのインクレースデータが選択信
号として与えられる。そして、インクレース時とノンイ
ンクレース時では、オブジェクトサイズが変化る、。た
とえば、インクレース時にドツト密度を上げるとオブジ
ェクトサイズは小さくなるので、それに応じてサイズデ
コーダ５２からのサイズ指定信号に基づくインレンジ判
定の基準となるサイズを変更る、必要がある。このよう
なサイズの違いに応じたインレンジ判定動作を実行る、
ために、データセレクタ２１４−２１８が利用される。

データセレクタ２１４の出力はインバータ２２０によっ
て反転され、ＯＲゲート２２２を通してＡＮＤゲート２
２４の一方入力に与えられる。ＯＲゲート２２４の他の
入力としては、ＡＮＤゲート２２６の出力が与えられる
。このＡＮＤゲート２２６の２人力として、インタレー
スレジスタ５４からのインクレース指定信号およびイン
バータ２２８を経たＮＯＲゲート５２ａからのサイズ指
定信号Ｓ８が与えられる。そして、ＡＮＤゲート２２４
の他方人力には■位置演算回路７６からのＶ位置データ
Ｄ３が与えられる。

データセレクタ２１６および２１８の出力はＡＮＤゲー
ト２３０の２人力として与えられ、ＡＮＤゲート２３０
の残余の入力には■位置演算回路７６からの■位置デー
タＤ４が与えられる。データセレクタ２１８の出力は、
■位置演算回路７６からの■位置データＤ５とともに、
ＡＮＤゲート２３２に与えられる。また、上述のＡＮＤ
ゲート２２６の出力がＶ位置演算回路７６からのＶ位置
データＤ２とともに、ＡＮＤゲート２３４に与えられる
。これらＡＮＤゲート２２４，２３０，２３２および２
３４の出力が、■位置演算回路７６からの■位置データ
Ｄ６およびＤ７とともに、反転されて、ＮＡＮＤゲート
２３６の入力として与えられる。

ＮＡＮＤゲート２３６の入力にはさらにＮＯＲゲート２
３８の出力が与えられる。このＮＯＲゲート２３Ｂの人
力には、Ｈ位置レジスタ６６からのＨ位置データＤ８お
よびＮＡＮＤゲート２４０の出力が反転されて与えられ
る。ＮＡＮＤゲート２４０は、その入力として、ＮＡＮ
Ｄゲート２４１．２４２および２４４の出力とともに、
Ｈ位置レジスタ６６からのＨ位置データＤ６およびＤ７
の反転を受ける。ＮＡＮＤゲート２４１の２人力はサイ
ズ指定信号Ｓ８を受けるインバータ２２８の出力および
Ｈ位置レジスタ６６からのＨ位置データＤ３であり、Ｎ
ＡＮＤ２４２の３人力はＨ位置レジスタ６６からのＨ位
置データＤ４ならびにサイズ指定信号５１６およびＳ３
２であり、そしてＮＡＮＤ２４４の２人力はＨ位置レジ
スタ６６からのＨ位置データＤ５およびサイズ指定信号
Ｓ６４である。

上述のＮＯＲゲート２３８の出力が水平（Ｈ）方向にイ
ンレンジ状態にあるか否かを表す信号となる。また、Ａ
ＮＤゲート２２４，２３０，２３２および２３４が■位
置演算回路７６からのデータＤ５およびＤ７垂直（Ｖ）
方向にインレンジ状態にあるか否かを表す信号となる。

そして、前述のＮＡＮＤゲート２３６の入力には、上述
のＮＯＲゲート２３８ならびにＡＮＤゲーｔ−２２４，
２３０，２３２および２３４の出力の他に、さらに、タ
イミング信号発生回路３４からの信号ＩＮをそのデータ
入力に受けかつ信号ＨＣＯをそのクロックとして受ける
Ｄ−ＦＦ２４６の出力およびベクトルＲＡＭアドレス回
路５８からの信号ＩＮＲＡＮＧＥ　ＰＵＬＬが与えられ
る。したがって、ＮＡＮＤゲート２３６からは、信号Ｉ
Ｎがありかつ信号ＩＮＩ？ＡＮＧＥ　ＦＲＩＬＬがない
とき、判定対象となっているオブジェクトが水平および
垂直方向ともにインレンジ状態にあるとき、そのことを
表す信号／ＩＮＲＡＮＧＥを出力る、。

サイズカウンタ制御回路６２およびサイズカウンタ６０ 第１６図に示すサイズカウンタ制御回路６２はインレン
ジ判定回路５６すなわちサイズデコーダ５２のＮＯＲゲ
ート５２ａ、５２ｂ、５２ｃまたは５２ｄからのオブジ
ェクトサイズ信号１０ＢＪ８，１０ＢＪ１６．１０ＢＪ
３２または１０ＢＪ６４を受けるデータラッチ２４８を
含む。

また、Ｈ位置レジスタ６６からのＨ位置データＤ８がＡ
ＮＤゲート２５０．２５２および２５４の各一方入力に
与えられ、これらＡＮＤゲート２５０．２５２および２
５４の他方入力としては、Ｈ位置演算回路６４からの絶
対値データＨＡのＤ３、Ｄ４およびＤ５がそれぞれ与え
られる。ＡＮＤゲート２５０，２５２および２５４の出
力がサイズカウンタ６０の初期値として与えられる。Ｈ
位置レジスタ６６のＨ位置データが正（プラス）のとき
、対象オブジェクトのスタート位置はモニタ２２（第１
図）の画面内のどこかであるから、Ｈ位置データＤ８と
しては必ず０”が入力される。したがって、ＡＮＤゲー
ト２５０−２５４の出力はともにローレベルとなり、サ
イズカウンタ６０に設定される初期値データは“０°゛
となる。

一方、Ｈ位置レジスタ６６のＨ位置データが負（マイナ
ス）のとき、Ｈ位置データＤ８としては必ず“°１°”
が入力される。たとえば、Ｈ位置データが−８°”であ
るとき、その絶対値ＨＡは“′８゛。

となり、バイナリデータ“１０００　”として表現され
る。したがって、絶対値ＨＡのＤ３がハイレベルとなり
、ＡＮＤゲート２５０からの出力もハイレベルとなり、
サイズカウンタ６０には“′１°゛が初期値として設定
される。そして、負方向へのずれが大きい程その絶対値
ＨＡすなわちサイズカウンタ６０に設定される初期値も
大きくなる。

このサイズカウンタ６０のクロックとしてはタイミング
信号発生回路３４からの信号／ＨＣＯが与えられ、した
がって、サイズカウンタ６０は、上述のようにして設定
された初期値を信号／ＨＣＯ毎にインクリメントる、。

なお、サイズカウンタ６０のリセット入力としては、タ
イミング信号発生回路３４からの信号／ＩＮが与えられ
るので、サイズカウンタ６０はインレンジ判定回路５６
におけるインレンジ判定期間中にはカウント動作しない
。

そして、サイズカウンタ６０の出力データＳＣは前述の
ようにアドレス加算器制御回路７８に与えられるととも
に、ＡＮＤゲート２５６．２５８および２６０の一方入
力として与えられる。ＡＮＤゲート２５６，２５８およ
び２６０の他方入力にはデータラッチ２４８にラッチさ
れている信号１０ＢＪ１６，１０ＢＪ３２および１０Ｂ
Ｊ６４が与えられる。そして、ＡＮＤゲート２５６，２
５８および２６０の出力は、データラッチ２４８にラッ
チされている信号１０ＢＪ８とともに、ＮＯＲゲート２
６２に与えられる。このＮＯＲゲート２６２の入力には
、さらにＤ−ＦＦ２６４および２６６の出力が与えられ
、Ｄ−ＦＦ２６４の入力にはＡＮＤゲート２６８の出力
がまたＤ−ＦＦ２６６の入力にはタイミング信号発生回
路３４からの信号ＨＢＨがそれぞれ与えられる。ＡＮＤ
ゲート２６８は、Ｈ位置演算回路６４からのデータＤ３
−Ｄ７およびインバータ２７０によって反転されたＨ位
置レジスタ６６からのＨ位置データＤ８を受ける。Ｄ−
ＦＦ２６４および２６６のクロックとしては、データセ
レクタ２４８のラッチ信号と同じ、タイミング信号発生
回路３４からの信号／ＨＣＯが与えられる。ＯＲゲート
２６２の出力はＤ−ＦＦ２７２のデータ入力として与え
られるとともに、信号Ｃとしてレジスタ制御回路７４に
与えられる。Ｄ−ＦＦ２７２のクロックにはタイミング
信号発生回路３４からの信号ＨＣＯが与えられる。

アドレス　　器制御回路７８ 第１７図に示すアドレス加算器制御回路７８はインレン
ジ判定回路５６すなわちサイズデコーダ５２のＮＯＲゲ
ート５２ａ、５２ｂ、５２ｃまたは５２ｄからのオブジ
ェクトサイズ信号１０ＢＪ８．１０ＢＪ１６および１０
ＢＪ３２を受けるＤ−ＦＦｓ２７４を含む。Ｄ−ＦＦｓ
２７４のクロックにはタイミング信号発生回路３４から
の信号ＨＣＯが与えられる。

Ｄ−ＦＦｓ２７４からの信号１０ＢＪ８はＡＮＤゲート
２７６．２７８，２８０，２８２．２８４および２８６
の各入力に与えられる。Ｄ−ＦＦｓ２７４からの信号１
０ＢＪ１６はＡＮＤゲー）２７８，２８０．２８４およ
び２８６の各入力に与えられる。

Ｄ−ＦＦｓ２７４からの信号１０ＢＪ３２はＡＮＤゲー
ト２８０および２８６の各入力に与えられる。ＡＮＤゲ
ート２７６．２７８および２８０の残余の入力としては
、アトリビュートレジスタ７０からのデータトＦＬＩＰ
が与えられ、ＡＮＤＮＯゲート２６２２８４び２８６の
残余の入力としては、アトリビュートレジスタ７０から
のデータＶ−ＦＬＩＰが与えられる。そして、アトリビ
ュートレジスタ７０からのデータＶ−ＦＬＩＰはさらに
、イクスクルーシブＯＲゲー）２８８，２９０および２
９２の各−方入力として与えられる。上述のＡＮＤゲー
ト２７６．２７８および２８０の出力は、それぞれ、サ
イズカウンタ６０からのデータＳＣＯ−５Ｃ２のそれぞ
れとともに、イクスクルーシブＯＲゲート２９４，２９
６および２９８の入力に与えられる。ＡＮＤゲート２８
２，２８４および２８６の出力はそれぞれイクスクルー
シブＯＲゲート３゜Ｏ，３０２および３０４の一方入力
に与えられる。イクスクルーシブＯＲゲート２８８，２
９０゜２９２．３００，３０２および３０４の各他方入
力には６ビツトのデータセレクタ３０６の出力が与えら
れる。

このデータセレクタ３０６にはタイミング信号発生回路
３４からの信号ＦＪＥＬＤが与えられるとともに、■位
置演算回路７６からの■位置と走査ライン番号との差を
示すデータＤｏ−Ｄ５を受けるＤ−ＦＦ３０Ｂの出力が
与えられる。Ｄ−ＦＦ３０８のクロックとしてタイミン
グ信号発生回路３４からの信号／ＨＣＯが与えられ、こ
のＤ−ＦＦ３０８からのデータＤｏ−Ｄ４がデータセレ
クタ３０６の一方入力に与えられ、Ｄ−ＦＦ３０８から
のデータＤｏ−Ｄ５がデータセレクタ３０６の他方入力
に与えられる。データセレクタ３０６はインクレースレ
ジスタ５４からのデータＯＢＪ　Ｖ　ＳＥＬに応じて再
入力を選択的に出力し、上述のようにイクスクルーシプ
ＯＲゲート２８８，２９０，２９２．３００，３０２お
よび３０４に与える。

このアドレス加算器制御回路７８は主として、第１８Ａ
図−第１８Ｄ図に示すＨ反転および／または■反転を実
行る、際のアドレスを変更る、。

第１８Ａ図図示の場合には、データＩＩ−ＦＬＩＰおよ
びＶ−ＦＬＩＰはともに“０”であり、Ｈ反転および■
反転は行われない。第１８Ｂ図図示の場合には、データ
Ｈ−ＦＬＩＰが１”°でありかつデータＶ−ＦＬＩＰが
°“０“°であり、したがって、垂直軸３１０を中心に
Ｈ反転が実行されるが■反転は行われない。第１８Ｃ図
図示の場合には、データトＦＬＩＰが“０゛でありかつ
データＶ−ＦＬＩＰが“１“であり、したがって、Ｈ反
転は行われないが、水平軸３１２を中心に■反転が実行
される。第１８Ｄ図図示の場合には、データＨ−ＦＬＩ
ＰおよびＶ−ＦＬＩＰはともに１１１１１であり、垂直
軸３１０および水平軸３１２を中心としたＨ反転および
■反転が実行される。

第１７図に戻って、オブジェクトサイズによって反転る
、距離が変化る、ので、ＡＮＤゲート２７６−２８６の
入力としては、上述のように、サイズデコーダ５２の出
力信号１０ＢＪ８．１０ＢＪ１６および１０ＢＪ３２が
与えられる。オブジェクトサイズが８×８の場合、信号
１０ＢＪ８がローレベルであるため、ＡＮＤゲート２７
６−２８６の出力はともにローレベルとなる。したがっ
て、この場合、イクスクルーシブＯＲゲート２９４−２
９８はサイズカウンタ６０からのサイズデータ５ＣＯ−
３Ｃ２をそのまま加算アドレスＡＡ４．ＡＡ５およびＡ
Ａ６として出力る、ので、アドレスは反転されない。

オブジェクトサイズが１６Ｘ１６の場合、信号１０ＢＪ
１６がローレベルとなり、ＡＮＤゲート２７６および２
８２のみが能動化され、残余のＡＮＤゲート２７８，２
８０，２８４および２８６の出力はローレベルとなる。

この場合、データＨ−ＦＬＩＰが“ｌ　ＩＩであれば、
サイズカウンタ６０からのサイズデータＳＣＯがイクス
クルーシプＯＲゲート２９４で反転されて加算アドレス
ＡＡ４として出力される。オブジェクトサイズが３２Ｘ
３２の場合、信号１０ＢＪ３２がローレベルとなり、Ａ
ＮＤゲート２７６．２７８，２８２および２８４が能動
化されかつ残余のＡＮＤゲート２８０および２８６の出
力はローレベルとなる。この場合、データＨ−ＦＬＩＰ
が“１゛°であれば、サイズカウンタ６０からのサイズ
データＳＣＯおよびＳＣ１がイクスクルーシブＯＲゲー
ト２９４および２９６で反転されて加算アドレスＡＡ４
およびＡＡ５として出力される。オブジェクトサイズが
６４Ｘ６４の場合、信号１０ＢＪ８．１０ＢＪ１６およ
び１０ＢＪ３２がハイレベルとなり、全てのＡＮＤゲー
ト２７６−２８６が能動化される。この場合、データ）
ｌ−ＦＬＩＰが“１′であれば、サイズカウンタ６０か
らのサイズデータ５ＣＯ−３Ｃ２がイクスクルーシプＯ
Ｒゲー）２９４−２９８で反転されて加算アドレスＡＡ
４−ＡＡ６として出力される。

■反転の場合には、ビデオデータメモリアドレス回路８
２へのアドレス下位３ビツトの反転が水平ライン毎の反
転を意味し、上位３ビツトの反転がキャラクタ毎の反転
を意味る、。この下位３ビツトはオブジェクトサイズに
関係ないので、データＶ−ＦＬＩＰの“１′°または“
′０′°に依存してイクスクルーシプＯＲゲート２８８
．２９０および２９２がデータセレクタ３０６からのデ
ータを反転しまたは反転しないで、ビデオデータメモリ
アドレス回路８２へのアドレスの下位３ビットＡＯ，Ａ
ｌおよびＡ２として出力る、。また、上位３ビツトにつ
いては、先のＨ反転の場合と同様にして、ＡＮＤゲート
２８２−２８６でサイズ毎の条件を設定し、その条件に
応じて、データＶ−ＦＬＩＰの“１°“または“０゛に
依存してイクスクルーシプＯＲゲー）３００，３２およ
び３０４でデータセレクタ３０６の出力データを反転し
または反転しないで、アドレス加算器８０への上位３ビ
ツトＡＡ８ＡＡ９およびＡＡＩＯとして出力る、。

なお、アドレス加算器制御回路７８に含まれるＡＮＤゲ
ート３１４および３１６は加算アドレスＡＡ１２および
ＡＡ１３を出力る、が、このアドレスＡＡ１２およびＡ
Ａ１３は第１４図および第１５図で先に説明した領域１
６Ｂ１−１６８４の何れかを指定る、データとして利用
される。

第１９図に示すアドレス加算器８０はそれぞれ４ビツト
の３つのフルアダー８０ａ、８０ｂおよび８０ｃを含み
、これらフルアダー８０ａ−８０Ｃの出力がアドレスＡ
４−Ａ１５としてビデオデータメモリアドレス回路８２
に与えられる。ビデオデータメモリアドレス回路８２の
アドレスＡＯ−Ａ２としては先のアドレス加算器制御回
路７日からのアドレスＡＯ−Ａ２が、またアドレスＡ３
としてはタイミング信号発生回路３４からの信号ＨＣＯ
が与えられる。なお、フルアダー８０ａ−８００のそれ
ぞれにおいてどの入力ビットをアース電位に固定る、か
はサイズレジスタ５０の第１サイズレジスタ５０ａ　（
第１３図）のデータＢＡＳＥに依存る、。そして、ビデ
オデータメモリアドレス回路８２によってビデオデータ
メモリ１６のアドレスＡＯ−Ａ１５が指定され、このビ
デオデータメモリ１６からの出力データＤｏ−Ｄ１５が
Ｈ反転回路８６に与えられる。

Ｈ転回路８６およびカラ−データ抽出回路８８第２０図
に示すＨ反転回路８６はビデオデータメモリ１６からの
出力データＤｏ−Ｄ１５を受けるデータセレクタ３１８
を含む。データセレクタ３１８は、各々が２ビツトの入
力の一方を選択して１ビツトで出力る、１６個のデータ
セレクタを有る、。そして、このデータセレクタ３１Ｂ
の選択信号としてはＤ−ＦＦ３２０の出力が与えられる
。Ｄ−ＦＦ３２０のデータ入力にはデータＨ−ＦＬＩＰ
が与えられ、クロックとしてはタイミング信号発生回路
３４からの信号／ＨＣＯが与えられる。データセレクタ
３１８は、選択信号に応じて、次表■に従って、データ
を出力る、。

（以下余白） 表■ ７ ０ １５ ８ このようにして、Ｈ反転回路８６では、水平（Ｈ）方向
の反転指令Ｈ−ＦＬＩＰの有無に応じて、ビデオデータ
メモリ１６から出力されたグラフィックデータを８ビッ
ト単位で反転る、。このＨ反転回路８６から出力される
グラフィックデータがカラ−データ抽出回路８８に与え
られる。

カラーデータ抽出回路８８は４つの第１データセレクタ
３２２．第２データセレクタ３２４．第３データセレク
タ３２６および第４データセレクタ３２８を含み、これ
らデータセレクタ３２２３２８の各々は、８ビツトの入
力の何れか１ビツトのみを選択して出力る、。第１デー
タセレクタ３２２、第２データセレクタ３２４．第３デ
ータセレクタ３２６および第４データセレクタ３２８に
は、それぞれ、選択信号としてタイミング信号発生回路
３４からの信号）ＩＰＱ、５ＭおよびＨＣＯが与えられ
る。前述のＨ反転回路８６からのグラフィックデータは
、それぞれ１６ビツトのＤ−ＦＦｓ３３０および３３２
に与えられ、Ｄ−ＦＦｓ３３２の出力がさらにＤ−ＦＦ
ｓ３３４に与えられる。

Ｄ−ＦＦｓ３３０および３３４のクロックとしてはタイ
ミング信号発生回路３４からの信号／ＨＣＯが印加され
、Ｄ−ＦＦｓ３３２のクロックにはタイミング信号発生
回路３４からの信号ＨＣＯが与えられる。タイミング信
号発生回路３４からの信号ＬＢＲがさらにＤ−ＦＦ３３
６のデータ入力に与えられ、このＤ−ＦＦ３３６のクロ
ックとしてはタイミング信号発生回路３４からの信号５
Ｍが与えられる。Ｄ−ＦＦ３３６の出力は上述のＤ−Ｆ
Ｆｓ３３０および３３４のリセット入力として与えられ
る。

Ｈ反転回路８６からのグラフィックデータの最初の１６
ビツトは信号ＨＣＯに応答してＤ−ＦＦｓ３３２に保持
され、次の１６ビツトは信号／ＨＣＯに応答してＤ−Ｆ
Ｆｓ３３０に保持される。このとき、先のＤ−ＦＦｓ３
３２に保持されていた最初の１６ビツトが信号／ＨＣＯ
に応答してＤ−ＦＦｓ３３４に移動される。したがって
、合計３２ビツトのグラフィックデータが８ビツトずつ
、第１データセレクタ３２２．第２データセレクタ３２
４゜第３データセレクタ３２６および第４データセレク
タ３２８の入力データとなる。これらデータセレクタ３
２２−３２８の各々が、次表■に従って１ビツトを選択
して、合計４ビツトのカラーセルデータを出力る、。こ
のようにして、カラーデータ抽出回路８８によって４つ
のカラーセルがそれぞれ指定される。

表■ 第６Ｃ図に示すバッファＲＡＭ８４は、各々が９ピツ）
Ｘ１２８の記憶容量を有る、第１バツフアＲＡＭ８４ａ
および第２バツフアＲＡＭ８４ｂを含む。バッファＲＡ
Ｍ８４としては本来的には１のバッファＲＡＭでよいが
、この実施例では、２つに分割し、奇数ドツトを第１バ
ツフアＲＡＭ８４ａに記憶させ、偶数ドツトを第２バツ
フアＲＡＭ８４ｂに記憶させるようにしている。すなわ
ち、先のカラーデータ抽出回路８８のデータセレクタ３
２２−３２８から、タイミング信号発生回路３４からの
信号）ＩＰＯに応答して、選択的に、奇数ドツトを示す
データ０ＤＯ−ＯＤ３および偶数ドツトを示すデータＩ
Ｄ０−ＩＤ３が出力され、このデータ０ＤＯ−ＯＤ３お
よびＩＤ０−ＩＤ３がそれぞれ第１バツフアＲＡＭ８４
ａおよび第２バツフアＲＡＭ８４　ｂのデータ入力とし
て与えられる。

そして、このバッファＲＡＭ８４からデータを読み出す
ときは、第１出力ラツチ３３８ａおよび第２出力ラツチ
３３８ｂから、データを一度に読み出して、合成回路２
８（第２図）に与える。

第２２図に示すバッファＲＡＭアドレス回路９０は８ビ
ツトのカウンタ３４０を含み、このカウンタ３４０の出
力がバッファＲＡＭ８４のアドレスデータとしてバッフ
ァＲＡＭ制御回路９２に与えられる。カウンタ３４０の
リセット入力としてはタイミング信号発生回路３４から
表示期間の直前に出力される信号／ＣＲＥＳが与えられ
る。カウンタ３４０のクロックとしてはデータセレクタ
３４２の出力が与えられる。このデータセレクタの２つ
の入力にはタイミング信号発生回路３４からの信号７１
０ＭおよびＨＣＯが与えられ、選択信号としては、タイ
ミング信号発生回路３４からの信号ＬＢＲが与えられる
。したがって、カウンタ３４０は、バッファＲＡＭ８４
へのデータの書込の場合とデータの読出の場合とでクロ
ックが変更される。すなわち、書込時には、信号／ＩＯ
Ｈに応答してカウンタ３４０がインクリメントされ、読
出時には、信号ＨＣＯに応答してカウンタ３４０がイン
クリメントされる。したがって、読出時には、２ドツト
毎にカウンタ３４０が“１゛インクリメントされること
になる。

また、サイズカウンタ６０からの信号りがＤＦＦ３４６
のデータ入力に与えられ、このＤ−ＦＦ３４６のクロッ
クとしてはタイミング信号発生回路３４からの信号ＨＣ
Ｏが与えられる。Ｄ−ＦＦ３４６の出力はクロックとし
て同じタイミング信号発生回路３４からの信号ＨＣＯを
受けるＤ−ＦＦ３４８に与えられる。また、タイミング
信号発生回路３４からの信号ＨＣＯがＤ−ＦＦ３５０の
入力に与えられ、タイミング信号発生回路３４からの信
号５ＭがＤ−ＦＦ３５０のクロックに与えられるととも
に、Ｄ−ＦＦ３５２の入力としても与えられる。Ｄ−Ｆ
Ｆ３５２のクロックとしてはタイミング信号発生回路３
４からの信号１０Ｍが与えられる。Ｄ−ＦＦ３４８，３
５０および３５２のそれぞれの出力は、インバータ３５
４によって反転されたタイミング信号発生回路３４から
の信号ＬＢＲとともに、ＮＡＮＤゲート３４４の入力に
与えられ、このＮＡＮＤゲート３４４の出力がカウンタ
３４０のロード信号入力へ〇として与えられる。

したがって、このカウンタ３４０のロードタイミングは
信号りすなわちオブジェクトサイズに依存る、。

なお、カウンタ３４０の初期値としては、Ｈ位置演算回
路６４からの絶対値データＤＯ−Ｄ７とイクスクルーシ
プＯＲゲート３６０の出力とをＤ８として受ける９ビツ
トのＤ−ＦＦｓ３５６すなわちＤ−ＦＦ３５Ｂの出力が
与えられる。イクスクルーシブＯＲゲート３６０の入力
としては、Ｈ位置レジスタ６６からの絶対値データＤ８
とＨ位置演算回路６４からのキャリ信号Ｈ−ＣＡＲＲＹ
が与えられる。したがって、Ｄ−ＦＦｓ３５６のデータ
入力Ｄ８としては、キャリ信号があるときにはＨ位置レ
ジスタ６６のデータＤ８の反転が与えられる。このＤ−
ＦＦｓ３５６および３５８のクロックとしてはタイミン
グ信号発生回路３４からの信号１５ＭおよびＨＣＯを受
けるＮＡＮＤゲート３６２の出力が与えられる。

また、Ｄ−ＦＦｓ３５８の出力ＤＯおよびＤ８は、それ
ぞれ、Ｄ−ＦＦ３６４および３６６のデータ入力として
与えられ、これらＤ−ＦＦ３６４および３６６のクロッ
クとしては、タイミング信号発生回路３４からの信号／
ＨＣＯ，／ＩＯＭおよびＩＩＧＯを受けるＮＡＮＤゲー
ト３６８の出力が与えられる。Ｄ−ＦＦ３６４の出力は
信号ＨＰＯとして先に説明したカラーデータ抽出回路８
８に与えられるとともに、バッファＲＡ　Ｍ　！制御回
路９２に含まれるＡＮＤゲート３７０に与えられる。ま
た、ＤＦＦ３６６の出力はバッファＲＡＭ制御回路９２
に含まれるインバータ３７２を通してＡＮＤゲート３７
２に与えられる。

バッファＲＡＭ制御回路９２は、７ビツトのフルアダー
３７６を含み、このフルアダー３７４の入力ＡＯ−Ａ６
として前述のバッファＲＡＭＡＮＤゲート回路９０に含
まれるカウンタ３４０からのデータＤＩ−Ｄ７が与えら
れる。フルアダー３７６の他方人力Ｂはアース電位すな
わち“０”が与えられ、キャリ入力としては上述のＡＮ
Ｄゲート３７０の出力が与えられる。このフルアダー３
７６はバッファＲＡＭ８４の第１および第２バツフアＲ
ＡＭ８４ａおよび８４ｂの各アドレス０ＡＯ−ＯＡ６と
して出力る、。たとえば、オブジェクトの初期Ｈ第１が
偶数ドツトの場合にはアドレス０ＡＯ−ＯＡ６としては
、カウンタ３４０のデータをそのまま与え、奇数ドツト
の場合にはフルアダー３７６によってカウンタ３４０の
データにｒ＋１ｕしてデータをアドレス０ＡＯ−ＯＡ６
として出力る、。

バッファＲＡＭ８４の第１バツフアＲＡＭ８４ａオブジ
ェクト８４ｂ（第２０図）の書込信号／−ＥＯおよび／
ＷＥＩはＮＯＲゲート３７８および３８０から得られる
。

ＮＯＲゲート３７８の入力には２つのＮＡＮＤゲート３
’８２および３８４の出力が与えられ、ＮＡＮＤゲート
３８２はＡＮＤゲート３８６．インバータ３８８および
ＮＡＮＤゲート３９０のそれぞれの出力ならびにタイミ
ング信号発生回路３４からの信号１０Ｍを受ける。ＮＡ
ＮＤゲート３８４の入力にはタイミング信号発生回路３
４からの信号５ＭおよびＡＮＤゲート３９２の出力が与
えられる。ＡＮＤゲート３８６の入力としては、タイミ
ング信号発生回路３４からの信号ＬＢＷ　、ベクトルＲ
ＡＭアドレス回路５８からの信号／Ｎ０ＮＯＢＪおよび
ＮＯＲゲート３９４の出力が与えられる。ＮＡＮＤゲー
ト３９０はカラーデータ抽出回路８８からの出力ＩＤ０
−ＩＤ３のそれぞれの反転を受ける。ＮＯＲゲート３９
４は上述のＡＮＤゲート３７４の出力およびＡＮＤゲー
ト３９６の出力を受け、ＡＮＤゲート３９６には上述の
のインバータ３８８にも与えられたカウンタ３４０から
の出力Ｄ８とＯＲゲート３９８の出力とが与えられる。

ＯＲゲート３９８はカウンタ３４０の出力Ｄ１およびＤ
２の反転を受ける。

ＮＯＲゲート３８０の入力には２つのＮＡＮＤゲート４
００および４０２の出力が与えられ、ＮＡＮＤゲート４
００は、上述のＡＮＤゲート３８６、イクスクルーシブ
ＮＯＲゲート４０４およびＮＡＮＤゲート４０６のそれ
ぞれの出力ならびにタイミング信号発生回路３４からの
信号１０？Ｉを受ける。イクスクルーシプＮＯＲゲート
４０４の２人力には上述ののフルアダー３７６のキャリ
出力信号およびカウンタ３４０の出力Ｄ８が与えられる
。ＮＡＮＤゲート４０６の入力としては、カラーデータ
抽出回路８８からの出力０ＤＯ−ＯＤ３のそれぞれの反
転が与えられる。ＮＡＮＤゲート４０２の入力にはタイ
ミング信号発生回路３４からの信号５ＭおよびＡＮＤゲ
ート３９２の出力が与えられる。ＡＮＤゲート３９２の
入力としては、タイミング信号発生回路３４からの信号
／ＨＣＯおよびＤ−ＦＦ４０８の出力が与えられる。こ
の〇ＦＦ４０８のデータ入力およびクロックには、それ
ぞれ、タイミング信号発生回路３４からの信号ＬＢＲお
よび５Ｍが与えられる。

このようにして、２つのＮＯＲゲート３７８および３８
０からの出力信号／ＷＥＩおよび／ＮＥＯに応答して、
第１バツフアＲＡＭ８４　ｂおよび８４ａにそれぞれデ
ータが書き込まれる。

全体動作 初期状態または垂直ブランキング期間 マイクロプロセサ１０からＯＡＭアドレスレジスタ３６
（第６Ａ図）に９ビツトのＯＡＭアドレスを設定る、。

この場合、マイクロプロセサ１０から、ＯＡＭアドレス
レジスタ３６を指定る、アドレスデータおよび書込信号
が与えられ、その結果アドレスデコーダ４０から前述の
信号ＯＡＫが出力される。同時にマイクロプロセサｌＯ
から初期アドレスを示すデータが出力されているため、
信号ＯＡＷに応答して、ＯＡＭアドレスレジスタ３６に
初期アドレスが設定される。また、このＯＡＭアドレス
レジスタ３６からの初期アドレス値とアドレスデコーダ
４０からの信号０静がＯＡＭアドレス回路４２に与えら
れる。信号ＯＡＷはＯＡＭアドレス回路４２内部で遅延
された後内部カウンタ（後述）のロード信号として使用
されるため、マイクロプロセサ１０からのＯＡＭ３８の
ための初期アドレス値が、ＯＡＭアドレスレジスタ３６
よりも少し遅れてＯＡＭアドレス回路４２にも設定され
る。

続いて、マイクロプロセサ１０からＯＡＭ３８にオブジ
ェクトデータを書き込む。この場合、マイクロプロセサ
１０から、まず、アドレス、データおよび書込信号が出
力される。アドレス選択回路４４（第６Ｂ図）はタイミ
ング信号発生回路３４からの前述の信号ＶＢを受けてい
るため、垂直ブランキング期間中、ＯＡＭアドレス回路
４２のアドレス出力端子とＯＡＭ３８のアドレス入力端
子とを接続している。マイクロプロセサ１０からのアド
レスおよび書込信号に応答して、アドレスデコーダ４０
から信号１００−が出力される。この信号１０囲に応答
してＯＡＭ制御回路４８がマイクロプロセサ１０からの
データをラッチし、このラッチされたデータがＯＡＭ３
Ｂのデータ入力ＤＩに与えられるとともに、書込／イネ
ーブル信号ＷＥ／ＣＢがＯＡＭ３Ｂによ与えられる。し
たがって、ＯＡＭ３Ｂには、ＯＡＭアドレス回路４２に
よって指定されるアドレスにＯＡＭ制御回路４８を経た
マイクロプロセサ１０からのオブジェクトデータが書き
込まれる。その後、ＯＡＭアドレス回路４２は上述のよ
うにアドレスを順次インクリメントる、ので、したがっ
てＯＡＭ３Ｂの順次のアドレスにオブジェクトデータが
書き込まれる。

さらに、マイクロプロセサ１０からサイズレジスタ５０
（第６Ａ図）にサイズデータをロードる、。この場合、
マイクロプロセサ１０から、サイズレジスタ５０を指定
る、アドレスデータおよび書込信号が与えられ、その結
果アドレスデコーダ４０から前述の信号ＳＺ−が出力さ
れる。同時にマイクロプロセサ１０から先に表■で示す
ようなサイズデータが出力されているため、信号ＳＺＷ
に応答して、サイズレジスタ５０にサイズデータが設定
される。

そして、マイクロプロセサ１０からインクレースレジス
タ５４（第６Ａ図）に２ビツトのインクレースデータを
ロードる、。この場合、マイクロプロセサ１０から、イ
ンクレースレジスタ５４を指定る、アドレスデータおよ
び書込信号が与えられ、その結果アドレスデコーダ４０
から前述の信号ＩＺ−が出力される。同時にマイクロプ
ロセサ１０からインクレースデータおよびＯＢＪ　Ｖ　
５ＥＬＥＣＴが出力されているため、信号ＩＺＷに応答
して、インタレースレジスタ５４にこれらのデータが設
定される。

水平走査期間■ この水平走査期間■において、インレンジ判定回路５６
によってインレンジ検出を行い、インレンジ状態にある
オブジェクトのＯＡＭアドレスをベクトルＲＡＭ４６に
書き込む。

すなわち、水平走査開始直前にタイミング信号発生回路
３４からの信号旧に応答してベクトルＲＡＭアドレス回
路５８（第６Ｂ図）がリセットされ、ベクトルＲＡＭア
ドレスが“０°°に設定される。また、水平走査開始直
前に、ＯＡＭアドレスレジスタ３６にロードされている
オブジェクト順位データがＯＡＭアドレス回路４２のカ
ウンタリセット用ＮＡＮＤゲート９６（第７図）に与え
られる。このオブジェクト順位データが“０“のとき、
ＯＡＭアドレス回路４２のアドレスカウンタ９４（第８
図）がリセットされ、したがって、ＯＡＭアドレスは°
“０”に設定される。また、オブジェクト順位データが
“１°°のとき、ＯＡＭアドレス回路４２のアドレスカ
ウンタはリセットされず、最後にロードされたデータが
アドレスカウンタ９４の初期値として保持される。イン
レンジ判定を行う際、先にインレンジ状態であると判定
されたオブジェクトが後にインレンジ状態であると判定
されたオブジェクトよりも優先的にモニタ２２（第１図
）に表示されるため、このような方法によって、インレ
ンジ判定動作時のＯＡＭアドレスの初期値を変更し、そ
れによってオブジェクトの優先順位を変更できるように
した。

より詳しく説明る、と、アドレス選択回路４４（第６Ｂ
図）は、インレンジ判定回路５６におけるインレンジ検
出の期間、タイミング信号発生回路３４からの信号ＩＮ
によって、ＯＡＭアドレス回路４２のアドレス出力端子
とＯＡＭ３Ｂのアドレス入力端子とを接続している。ま
た、ＯＡＭ制御回路４８は垂直ブランキング期間以外で
は常にＯＡＭ３Ｂにイネーブル信号を与える。そのため
、ＯＡＭアドレス回路４２からのアドレスデータとＯＡ
Ｍ制御回路４８からのイネーブル信号とに応じて、ＯＡ
Ｍ３８からＯＡＭデータが読み出される。このＯＡＭ３
８からの出力データの内、Ｈ位置データはＨ位置レジス
タ６６に、■位置データはＶ位置レジスタ６８に、アト
リビュートデータはアトリビュートレジスタ７０に、ネ
ームデータ（オブジェクト指定コード）はネームレジス
タ７２に、それぞれ、レジスタ制御回路７４からの口−
ド信号によってロードされる。

Ｈ位置レジスタ６６からのＨ位置データはＨ位置演算回
路６４に出力され、先に第１２図を参照して説明したよ
うに、そのＨ位置データの最上位ビットが“′０″のと
きすなわちＨ位置が“０−２５５“のときはそのままの
データがインレンジ判定回路５６に与えられる。逆に、
Ｈ位置データの最上位ビットが“１゛のときすなわちＨ
位置が“−２５６−−１′のときは、Ｈ位置演算回路６
４においてＨ位置の“２の補数”（絶対値）を計算し、
その結果データＨＡをインレンジ判定回路５６に与える
。

■位置演算回路７６は、タイミング信号発生回路３４か
らの信号Ｖを受け、その信号νで示すラインの垂直位置
データから■位置レジスタ６８かからのＶ位置データｖ
Ｐを減算し、その結果データをインレンジ判定回路５６
に与える。

インレンジ判定回路５６は、Ｈ位置演算回路６４からの
必要に応じて補正されたＨ位置データ■位置演算回路７
６からの減算結果データ、アトリビュートレジスタ７０
からのサイズ選択データサイズレジスタ５０からのサイ
ズデータおよびインタレースレジスタ５４からのデータ
ＯＢＪ　Ｖ　ＳＲＬに基づいて、そのとき判定対象とな
っているオブジェクトがインレンジ状態にあるかどうか
を判断る、。そして、オブジェクトがインレンジ状態に
ある場合は、信号／ＩＮＲＡＮＧＥをベクトルＲＡＭア
ドレス回路５日に出力る、。

ベクトルＲＡＭアドレス回路５８は、インレンジ判定回
路５６からの信号／ＩＮＲＡＮＧＥを受けて、ベクトル
ＲＡＭ４６に書込信号を与える。ベクトルＲＡＭ４６は
、ベクトルＲＡＭアドレス回路５８からの書込信号およ
びアドレスデータならびにアドレス選択回路４４からの
データ（ＯＡＭアドレス）を受けて、そのデータＤＩを
格納る、。そして、ベクトルＲＡＭアドレス回路５８は
、ベクトルＲＡＭ４６に書込信号を出力した後、ベクト
ルＲＡＭ４６のアドレスをインクリメントる、。

タイミング信号発生回路３４からの信号ＨＣＯに応答し
て、ＯＡＭアドレス回路４２のＯＡＭアドレス値が「＋
１」インクリメントされ、以後同様にして、インレンジ
判定回路４６において次のオブジェクトのインレンジ判
定を行い、インレンジ状態のオブジェクトのオブジェク
トデータのＯＡＭ３８のアドレスをベクトルＲＡＭ４６
に格納る、。

先に説明したようにＯＡＭアドレスレジスタ３６のオブ
ジェクト順位データによってＯＡＭアドレス回路４２が
リセットされるが、ＯＡＭアドレス回路４２がリセット
されると、ＯＡＭアドレスが°“０°′から“１２７“
に変化し、ＯＡＭアドレス回路４２がリセットされなけ
れば、ＯＡＭアドレスは“最後に設定されたアドレス“
°から「＋１」ずつインクリメントされ、“°１２７°
°の次は“０“となり、“最後に設定されたアドレス−
１′まで変化る、ことになる。

上述のインレンジ判定動作は、モニタ２２（第１図）に
おける１ラインの走査中に１２８回行われるが、１ライ
ンで表示可能なオブジェクト数が“３２″であるので、
インレンジ状態にあると判定されたオブジェクトの数が
”　３２　’″に達したときは、ベクトルＲＡＭアドレ
ス回路５８から信号ＩＮＲＡＮＧＥ　ＦＩＬＬがインレ
ンジ判定回路５６に出力され、応じてインレンジ判定回
路５６からの信号／ＩＮＲＡＮＧＥの出力が禁止される
。

水平ブランキング期間 水平ブランキング期間では、インレンジ状態にあるオブ
ジェクトのグラフィックデータをバッファＲＡＭ８４に
格納る、。

Ｈブランキング期間に入ると、タイミング信号発生回路
３４からベクトルＲＡＭアドレス回路５８へ信号ＨＢが
与えられ、その信号１１ＢによってベクトルＲＡＭアド
レス回路５８内部のＵ／Ｄカウンタ１５４（第１０図）
がアップカウントモードからダウンカウントモードに切
り換えられる。さらに、タイミング信号発生回路３４か
らの信号ＨＢ）ｌに応答して、ベクトルＲＡＭアドレス
回路５８のアドレスがディクリメントされ、最後に設定
されたオブジェクトデータのＯＡＭアドレスを格納しで
あるベクトルＲＡＭアドレスがベクトルＲＡＭ４６に与
えられる。

ベクトルＲＡＭアドレス回路５８からのアドレスを受け
て、ベクトルＲＡＭ４６からＯＡＭアドレスが出力され
る。アドレス選択回路４４は、タイミング信号発生回路
３４からの信号ＩＮおよびＶＢに応答して、ベクトルＲ
ＡＭ４６からのアドレスをＯＡＭ３　Ｂのアドレス入力
端子に与える。

ＯＡＭ３８から出力されたオブジェクトデータの内、Ｈ
位置データはＨ位置レジスタ６６へ、■位置データは■
位置レジスタ６８へ、アトリビュートデータはアトリビ
ュートレジスタ７０へ、ネームデータはネームレジスタ
７２へ、それぞれ、レジスタ制御回路７４からのロード
信号に応答して、ロードされる。

Ｈ位置レジスタ６６にラッチされたＨ位置データはＨ位
置演算回路６４に与えられる。Ｈ位置演算回路６４は、
Ｈ位置の最上位ビットが０゛ならばサイズカウンタ６０
に“０”′を与え、Ｈ位置の最上位ビットが“°１′°
ならばＨ位置の「２」の補数（絶対値）データのうちの
Ｄ３−Ｄ５をサイズカウンタ６０に与える。このように
してサイズカウンタ６０に与えられたデータは、オブジ
ェクトの水平方向の左から何番目のキャラクタ単位（１
キャラクタ単位は８ビツト）からモニタ２２の画面上に
表示る、かを示す。オブジェクトのＨ位置がたとえば“
５０４°’　　（ＩＦ８Ｈ＝−８）ならば、「２」の補
数は“８“°であり、したがって、２の補数データのう
ちの０３−Ｄ５はそれぞれ“ビである。このことはモニ
タ２２の画面においてそのオブジェクトを構成る、第１
キヤラクタ単位から表示されることを意味る、。ただし
、オブジェクトは第０キヤラクタから始まるため、第１
キヤラクタは左から２番目のキャラクタである。

また、水平ブランキング期間の開始直後に、サイズカウ
ンタ制御回路６２は、タイミング信号発生回路３４から
の信号ＨＢＩ＋を受け、サイズカウンタ６０にロード信
号／ＬＤを与える。

サイズカウンタ６０には、サイズカウンタ制御回路６２
からのロード信号へ〇に応答して、オブジェクトのＨ位
置が“０−２５５°°の範囲内にあるときは°゛０°゛
がプリセットされ、Ｈ位置が“２５６−５１１°°の範
囲内にあるときはＨ位置演算回路６４からのデータがプ
リセットされる。

サイズカウンタ６０のデータは１１位置演算回路６４に
出力される。Ｈ位置演算回路６４はタイミング信号発生
回路３４からの信号１１ＣＯおよびＩＮに応答して、「
２」の補数を演算る、ためのモードから加算器モードに
変化される。加算器モードでは、Ｈ位置データとサイズ
カウンタ６０からのデータとが加算される。加算結果デ
ータは、水平方向のオブジェクトサイズを考慮したＨ位
置データであり、８ドツトのキャラクタデータがバッフ
ァＲＡＭ８４に水平方向のキャラクタの個数に相当る、
回数書き込まれるときの補正されたＨ位置データである
。この加算結果データはバッファＲＡＭアドレス回路９
０にアドレスデータとして与えられる。同時に、サイズ
カウンタ６０からのデータはアドレス加算器制御回路７
８に与えられ、表示すべきオブジェクトすなわちキャラ
クタのアドレスを算出る、ためにに使用される。

■位置演算回路７６は、タイミング信号発生回路３４か
らの信号Ｖによって示されるライン番号のデータからＶ
位置レジスタ６８にラッチされたオブジェクトの■位置
データを減算し、その結果データをアドレス加算器制御
回路７８に与える。

アドレス加算器制御回路７日は、インクレースレジスタ
５４のデータＯＢＪ　Ｖ　ＳＥＬの“１”またはＩＩ　
ＯＩＩに従って、■位置演算回路７６からの減算結果デ
ータＤｏ−Ｄ５またはＤｏ−Ｄ４＋タイミング信号発生
回路３４からの信号ＦＩＥＬＤのどちらかを選択る、。

アドレス加算器制御回路７８において後者が選択された
場合、インクレース時のモニタ２２の表示において、１
ラインで垂直方向１ドツトのグラフィックを表示し、前
者が選択されたときは、２ラインで垂直方向１ドツトの
グラフィックを表示る、。

サイズレジスタ５０にロードされたサイズデータは、サ
イズデコーダ５２によりデコードされ、その結果、信号
１０ＢＪ８．１０ＢＪ１６．１０ＢＪ３２または１０Ｂ
Ｊ６４が得られる。

アドレス加算器制御回路７８で先に述べたようにして選
択されたデータは、アドレス加算器制御回路７８の内部
でアトリビュートレジスタ７０内のデータＶ−ＦＬＩＰ
およびインレンジ判定回路５６からの信号１０ＢＪ８．
１０ＢＪ１６，１０ＢＪ３２または１０ＢＪ６４によっ
て、オブジェクトサイズを考慮した場合の必要なビット
だけが反転されまたは反転されないで、その結果ＡＯ−
Ａ２．ＡＡ４−ＡＡ６．ＡＡ８ＡＡＩＯおよびＡＡ１２
ならびにＡＡ１３（第１７図）がアドレス加算器８０に
出力される。同時に、アドレス加算器制御回路７８はサ
イズカウンタ６０からのデータを受け、アトリビュート
レジスタ７０内のデータトＦＬＩＰおよびインレンジ判
定回路５６からの信号１０ＢＪ８．１０ＢＪ１６，１０
ＢＪ３２または１０ＢＪ６４によって、オブジェクトサ
イズを考慮した場合の必要なビットだけを反転しまたは
反転しないで、その結果をアドレス加算器８０に与える
。

さらに、アドレス加算器制御回路７８はネームレジスタ
７２の最上位ビットとサイズレジスタ５０内のオブジェ
クトネームバンクデータを受けてアドレス変換を行い、
その変換結果をアドレス加算器８０に与える。

アドレス加算器８０は、アドレス加算器制御回路７８か
らのＨ反転および／または■反転後のＨ演算データおよ
び■演算データの下位ビットとネームレジスタ７２から
のネームデータとを加算る、と同時に、同時にＨ演算デ
ータおよび■演算データの上位ビットとサイズレジスタ
５０がらのオブジェクトベースデータＢＡＳＥとを加算
し、それぞれの加算結果をアドレスとしてビデオデータ
メモリアドレス回路８２に与える。

ビデオデータメモリアドレス回路８０はビデオデータメ
モリ１６へのアドレス出力を許可る、信号０＾Ｅをタイ
ミング信号発生回路３４から受け、アドレス加算器８０
からのアドレスをビデオデータメモリ１６に出力る、。

ビデオデータメモリ１６はビデオデータメモリアドレス
回路８２からのアドレスを受けて、Ｈ反転回路８６にグ
ラフインクデータを出力る、。

Ｈ反転回路８６は、アトリビュートレジスタ７０内のデ
ータトＦＬＩＰの“′０゛′または°“ｌ“に従って、
８ドツトのグラフィックデータを反転しまたは反転しな
いでカラーデータ抽出回路８８に与える。

一方、バッファＲＡＭアドレス回路９０ではＨ位置演算
回路６４からのアドレスが内部のカウンタ３４０（第２
２図）にプリセットされ、そのカウンタ３４０からのデ
ータをバッファＲＡＭ８４に与える。また、Ｈ位置レジ
スタ６６内のＨ位置データの最上位ビットとＨ位置演算
回路６４からのキャリ信号（バッファＲＡＭのアドレス
を算出した際の桁上げ）とがバッファＲＡＭ制御回路９
２内のイクスクルーシブＯＲゲート４０４（第２２図）
で処理され、その結果も同時にカウンタ３４０ヘブリセ
ツトる、。キャリ信号が°“０゛でかつＨ位置が“０−
２５５”の範囲内にあるとき、およびキャリ信号が“１
”°でかつＨ位置が“２５６−５１１”の範囲内にある
ときは、ともに、イクスクルーシプＯＲゲート４０４の
出力は°゛０゛。

となる。このデータはバッファＲＡＭ制御回路９２にお
けるバッファＲＡＭ８４への書込信号を作成る、ために
利用される。

バッファＲＡＭ制御回路９２では上述のイクスクルーシ
ブＯＲゲート４０４の出力を受け、カラーデータ抽出回
路８８の示すドツトの色が透明を表すコードでないとき
に、書込信号／旺０または八Ｅ１をバッファＲＡＭ８４
に与える。

なお、オブジェクトが奇数ドツトから始まるとキハ、バ
ッファＲＡ　Ｍ　ｆｔ＋ｌＪ御回路９２内のフルアダー
３９６（第２２図）がバッファＲＡＭアドレスをｒ＋Ｉ
ＪＬ、その結果をバッファＲＡＭ８４に与える。

バッファＲＡＭ８４は、バッファＲＡＭアドレス回路９
０からのアドレス、カラーデータ抽出回路８８からのカ
ラーデータ、アトリビュートレジスタ７０からのカラー
データおよび優先データ。

ならびにバッファＲＡＭ＠？３１１回路９２からの書込
信号およびアドレスを受けて、合計９ビツトからなるカ
ラーおよび優先データを格納る、。

上述の実施例ではバッファＲＡＭ８４として１２８×９
ビツトのＲＡＭを２個使用している。

方が奇数ドツトのデータを記憶る、ために使用され、他
方が偶数ドツトのデータを記憶る、ために使用される。

したがって、この実施例では２種類のアドレスが必要で
あるが、第１および第２バツフアＲＡＭ８４ａおよび８
４ｂ（第２１図）の応答速度を上げれば、１種類だけの
アドレスが用いられてもよい。この場合、バッファＲＡ
Ｍ制御回路９２からのアドレスは不要となる。

なお、オブジェクトサイズが８×８以上のときすなわち
オブジェクトが２以上のキャラクタによって構成されて
いるときは、サイズカウンタ６０がアンプカウントされ
た後、先に説明した動作をそのキャラクタの個数に相当
る、回数繰り返すことになる。

そして、サイズカウンタ制御卸回路６２はインレンジ判
定回路５６からの信号１０ＢＪ８，１０ＢＪ１６，１０
ＢＪ３２または１０ＢＪ６４とサイズカウンタ６０から
のカウント値とを使用して、各オブジェクトデータのバ
ッファＲＡＭ８４への転送終了タイミングを判断る、。

そして、１オブジエクトを構成る、複数のキャラクタデ
ータがすべてバッファＲＡＭ８４に書き込まれるまでは
、ベクトルＲＡＭアドレス回路５８におけるアドレスの
ダウンカウント（ディクリメント）を禁止る、。そして
、全てのキャラクタデータが書き込まれたタイミングで
、ベクトルＲＡＭアドレス回路５８のアドレスを「−１
」ディクリメントる、。ベクトルＲＡＭアドレス回路５
８は、このようにして、次のオブジェクトのＯＡＭアド
レスが格納されているベクトルＲＡＭのアドレスをベク
トルＲＡＭ４６に与える。ベクトルＲＡＭ４６からのデ
ータはＯＡＭ３Ｂに与えられ、ＯＡＭ３８からのＨ位置
データがＨ位置レジスタ６６を介してＨ位置演算回路６
４に与えられる。次のオブジェクトの水平方向表示開始
位置データがＨ位置演算回路６４から再度サイズカウン
タ６０に与えられ、サイズカウンタ制御回路６２からサ
イズカウンタ６０にロード信号が与えられ、サイズカウ
ンタ６０がプリセットされる。

以後、同様にして、順次後続のオブジェクトのオブジェ
クトデータがバッファＲＡＭ８４に格納される。

水平走査期間■ この期間には、バッファＲＡＭ８４のデータを画像信号
に変換してＲＧＢモニタ２２（第１図）に出力る、。

水平ブランキング期間の終了時に、バッファＲＡＭアド
レス回路９０はタイミング信号発生回路３４からの信号
／ＣＲＥＳを受けて、内部のカウンタ３４０をリセット
る、。

水平走査期間に入ると、バッファＲＡＭ８４はバッファ
ＲＡＭアドレス回路９０からのアドレスを受け、グラフ
ィックデータを合成回路２８に出力る、。合成回路２８
で背景パターンと合成されたオブジェクトのグラフィッ
クデータは画像信号発生回路３０によって画像信号に変
換される。したがって、モニタ２２上では、オブジェク
トと背景パターンとの合成画像が表示される。

そして、バッファＲＡＭアドレス回路９ｏではタイミン
グ信号発生回路３４からの信号ＨＣＯによってカウンタ
３４０がアップカウントされ、順次アドレスがインクリ
メントされる。また、バッファＲＡＭ８４はバッファＲ
ＡＭアドレス回路９０からのアドレスを受け、順次グラ
フィックデータを合成回路２８に出力る、。

なお、バッファＲＡＭ８４からの現在走査中のラインの
データが出力されると同時に、先に〔水平走査期間Ｉ］
で説明した動作が次のラインのデータを作成る、ために
再度実行される。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す概略ブロック図であ
る。 第２図は第１図実施例のビデオプロセサを示すブロック
図である。 第３図はタイミング信号発生回路を示すブロック図であ
る。 第４Ａ図および第４Ｂ図は水平方向の各タイミング信号
を示すタイミング図である。 第５図は垂直方向の各タイミング信号を示すりイミング
図である。 第６Ａ図、第６Ｂ図および第６Ｃ図は第２図に示す動画
データ発生回路を示すブロック図である第７図はオブジ
ェクトデータの一例を示す図解図である。 第８図はＯＡＭアドレス回路を詳細に示すブロック図で
ある。 第９図はアドレス選択回路、ＯＡＭ制御回路およびＯＡ
Ｍを詳細に示すブロック図である。 第１０図はベクトルＲＡＭアドレス回路およびベクトル
ＲＡＭを詳細に示すブロック図である。 第１１図はレジスタ制御回路、Ｈ位置レジスタ■位置レ
ジスタ、アトリビュートレジスタ、ネームレジスタ、Ｈ
位置演算回路および■位置演算回路を詳細に示すブロッ
ク図である。 第１２図はモニタ画面に関連る、水平（Ｈ）位置および
垂直（Ｖ）位置を示す図解図である。 第１３図はサイズレジスタ、インタレースレジスタ、サ
イズデコーダおよびインレンジ判定回路を詳細に示すブ
ロック図である。 第１４図および第１５図はビデオデコーダメモリのメモ
リフォーマットの一例を示す図解図である。 第１６図はサイズカウンタ制御回路を詳細に示すブロッ
ク図である。 第１７図はアドレス加算器制御回路を詳細に示すブロッ
ク図である。 第１８Ａ図−第１８Ｄ図はＨフリップおよび■フリップ
の状態を示す図解図である。 第１９図はアドレス加算器、ビデオデータメモリアドレ
ス回路およびビデオデータメモリを詳細に示すブロック
図である。 第２０図はＨ反転回路およびカラーデータ抽出回路を詳
細に示すブロック図である。 第２１図はバッファＲＡＭを詳細に示すブロック図であ
る。 第２２図はバッファＲＡＭアドレス回路およびバッファ
ＲＡＭ制御回路を詳細に示すブロック図である。 図において、１０はマイクロプロセサ、１２はビデオプ
ロセサ、１４はプログラムメモリ、１６はビデオデータ
メモリ、１６ｂはキャラクタデータ記憶領域、２４ｂは
動画用ＣＰＵインタフェース、２８は合成回路、３０は
動画データ発生回路、３４はタイミング信号発生回路、
３６はＯＡＭアドレスレジスタ、３８はＯＡＭ、４２は
ＯＡＭアドレス回路、４４はアドレス選択回路、４６は
ベクトルＲＡＭ、４８はＯＡＭ制御回路、５０はサイズ
レジスタ、５２はサイズデコーダ、５４はインタレース
レジスタ、５６はインレンジ判定回路、５８はベクトル
ＲＡＭアドレス回路、６０はサイズカウンタ、６２はサ
イズカウンタ制御回路、６４はＨ位置演算回路、６６は
Ｈ位置レジスタ、６８は■位置レジスタ、７０はアトリ
ビュートレジスタ、７２はネームレジスタ、７４はレジ
スタ制御回路、７６はＶ位置演算回路、７８はアドレス
加算器制御回路、８０はアドレス加算器、８２はビット
データメモリアドレス回路、８４はバッファＲＡＭ、８
６はＨ反転回路、８８はカラーデータ抽出回路、９０は
バッファＲＡＭアドレス回路、９２はバッファＲＡＭ制
御回路を示す。

Claims (1)

1. 【特許請求の範囲】 １　各々が水平および垂直方向にそれぞれ複数ドットか
   らなる１つ以上のキャラクタを組み合わせることによっ
   て大きなサイズのオブジェクトをラスタスキャンモニタ
   で表示する動画表示装置であって、 オブジェクトを構成するキャラクタのグラフィックデー
   タを各オブジェクト毎に予めその関連するアドレス領域
   に記憶する第１の記憶手段、前記ラスタスキャンモニタ
   の次の垂直期間に表示されるべき１以上のオブジェクト
   を指定するためにオブジェクト指定データを発生するオ
   ブジェクト指定データ発生手段、 指定されたオブジェクトが表示されるべき前記モニタ上
   の水平および垂直位置を表す位置データを発生する位置
   データ発生手段、 オブジェクトサイズを可変的に決定するサイズ決定デー
   タを発生するサイズ決定データ発生手段前記オブジェク
   ト指定データおよび前記位置データを一時的に記憶する
   第２の記憶手段、 前記第２の記憶手段から読み出した垂直位置データと前
   記サイズ決定データ発生手段からのサイズ決定データと
   に基づいてそのオブジェクトを次の水平走査期間に表示
   すべきか否かを判定し、かつ前記第２の記憶手段から読
   み出した水平位置データと前記サイズ決定データ発生手
   段からのサイズ決定データとに基づいてそのオブジェク
   トを次の水平走査期間に表示すべきか否かを判定するイ
   ンレンジ判定手段、および 前記インレンジ判定手段においてインレンジ状態にある
   と判定されたオブジェクトについて前記オブジェクト指
   定データ、前記位置データおよび前記サイズ決定データ
   に基づいて前記第１の記憶手段の読出アドレスを作成し
   て前記第１の記憶手段に与える読出アドレス作成手段を
   備える、動画表示装置。 ２　前記サイズ決定データ発生手段は、オブジェクト毎
   にサイズを選択するデータを発生するサイズ選択データ
   発生手段、および前記モニタの１画面毎にサイズを指定
   するサイズ指定データを発生するサイズ指定データ発生
   手段を含み、 前記読出アドレスデータ発生手段は前記インレンジ判定
   手段によってインレンジ状態にあると判定されたオブジ
   ェクトについて前記サイズ選択データと前記サイズ指定
   データとの組み合わせに従ったデータ、前記オブジェク
   ト指定コードおよび前記位置データに基づいて前記読み
   出しアドレスを発生する、請求項１記載の動画表示装置
   。 ３　前記サイズ指定データ発生手段は前記モニタの１画
   面毎に発生される前記サイズ指定データを一時的に記憶
   する手段を含む、請求項１または２記載の動画表示装置
   。 ４　前記サイズ決定データ発生手段は、オブジェクト毎
   にサイズを選択するサイズ選択データおよび前記モニタ
   の１画面毎にサイズを指定するサイズ指定データを予め
   記憶する第３の記憶手段、前記第３の記憶手段に記憶さ
   れているサイズ指定データを１画面毎に読み出しかつ前
   記サイズ選択データをオブジェクト毎に読み出す読出手
   段、および前記読出手段によって読み出されたサイズ指
   定データを一時的に記憶する手段を含み、 前記インレンジ判定手段は前記サイズ選択データと前記
   サイズ指定データとの組み合わせに基づいてそのオブジ
   ェクトがインレンジ状態にあるか否かを判定する、請求
   項１記載の動画表示装置。