JP3285860B2 - モザイク画像表示装置 - Google Patents
モザイク画像表示装置Info
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- JP3285860B2 JP3285860B2 JP31500490A JP31500490A JP3285860B2 JP 3285860 B2 JP3285860 B2 JP 3285860B2 JP 31500490 A JP31500490 A JP 31500490A JP 31500490 A JP31500490 A JP 31500490A JP 3285860 B2 JP3285860 B2 JP 3285860B2
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- Japan
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- mosaic
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- still image
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- A63—SPORTS; GAMES; AMUSEMENTS
- A63F—CARD, BOARD, OR ROULETTE GAMES; INDOOR GAMES USING SMALL MOVING PLAYING BODIES; VIDEO GAMES; GAMES NOT OTHERWISE PROVIDED FOR
- A63F13/00—Video games, i.e. games using an electronically generated display having two or more dimensions
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
- G09G5/24—Generation of individual character patterns
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/42—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of patterns using a display memory without fixed position correspondence between the display memory contents and the display position on the screen
-
- A—HUMAN NECESSITIES
- A63—SPORTS; GAMES; AMUSEMENTS
- A63F—CARD, BOARD, OR ROULETTE GAMES; INDOOR GAMES USING SMALL MOVING PLAYING BODIES; VIDEO GAMES; GAMES NOT OTHERWISE PROVIDED FOR
- A63F2300/00—Features of games using an electronically generated display having two or more dimensions, e.g. on a television screen, showing representations related to the game
- A63F2300/20—Features of games using an electronically generated display having two or more dimensions, e.g. on a television screen, showing representations related to the game characterised by details of the game platform
- A63F2300/203—Image generating hardware
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
- G09G5/222—Control of the character-code memory
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- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Controls And Circuits For Display Device (AREA)
- Studio Circuits (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はモザイク画像表示装置に関する。より特定
的には、この発明は、たとえばパーソナルコンピュータ
やビデオゲーム機等の画像処理装置において静止画像を
モザイク表示できる、モザイク画像表示装置に関する。
的には、この発明は、たとえばパーソナルコンピュータ
やビデオゲーム機等の画像処理装置において静止画像を
モザイク表示できる、モザイク画像表示装置に関する。
たとえば、平成２年２月19日付で出願公告された特公
平２−7478号（これはアメリカ合衆国特許第4,824,106
号に対応する）には静止画像を動画像とともに表示でき
る画像表示装置が開示されている。
平２−7478号（これはアメリカ合衆国特許第4,824,106
号に対応する）には静止画像を動画像とともに表示でき
る画像表示装置が開示されている。
このような画像表示装置がテレビゲーム機として用い
られる場合、モザイク画像を表示できれば、ゲームに多
様性がでるという点で好ましい。ところが、上述の従来
技術においてモザイク画像を表示するためには、モザイ
ク画像を構成する多数のキャラクタのグラフィックデー
タ（ドットデータ）をキャラクタメモリに本来の静止画
像キャラクタに加えて別に記憶しておく必要がある。こ
の方法では、膨大なメモリ容量を有するメモリを用いる
必要があり、したがって、低価格の要請が強いテレビゲ
ーム機には使えない。
られる場合、モザイク画像を表示できれば、ゲームに多
様性がでるという点で好ましい。ところが、上述の従来
技術においてモザイク画像を表示するためには、モザイ
ク画像を構成する多数のキャラクタのグラフィックデー
タ（ドットデータ）をキャラクタメモリに本来の静止画
像キャラクタに加えて別に記憶しておく必要がある。こ
の方法では、膨大なメモリ容量を有するメモリを用いる
必要があり、したがって、低価格の要請が強いテレビゲ
ーム機には使えない。
それゆえに、この発明の主たる目的は、メモリ容量の
実質的な増加なしにモザイク画像を表示できる、モザイ
ク画像表示装置を提供することである。
実質的な増加なしにモザイク画像を表示できる、モザイ
ク画像表示装置を提供することである。
この発明の他の目的は、安価に、そのようなモザイク
画像表示装置を提供することである。
画像表示装置を提供することである。
この発明に従ったモザイク画像表示装置は、簡単にい
えば、複数の静止画を重ね合わせて静止画像をモニタに
表示する静止画像表示装置におけるモザイク画像表示装
置であって、静止画像を構成するキャラクタのキャラク
タデータを記憶するキャラクタデータ記憶手段、キャラ
クタデータによって指定されるキャラクタのドットデー
タを記憶するドットデータ記憶手段、モザイク表示され
るべきモニタの画面上の垂直方向のドット数に相当する
垂直モザイクサイズデータを出力する垂直モザイクサイ
ズデータ出力手段、複数の静止画のうちモザイク表示す
べき静止画を指定するモザイク静止画指定手段、モザイ
ク静止画指定手段によって指定された静止画については
垂直モザイクサイズデータに基づいてモザイク毎にその
モザイクの垂直方向の始端と同じドットデータ記憶手段
のアドレスを指定し、モザイク静止画指定手段によって
指定されなかった静止画についてはモニタの垂直位置に
応じたドットデータ記憶手段のアドレスを指定するアド
レス指定手段、アドレス指定手段のアドレスに従ってド
ットデータ記憶手段から読み出されたドットデータをビ
ット直列データに変換するレジスタ手段、モザイク表示
されるべきモニタの画面上の水平方向のドット数に相当
する水平モザイクサイズデータを出力する水平モザイク
サイズデータ出力手段、モザイク静止画指定手段によっ
て指定された静止画については水平モザイクサイズデー
タに基づいてモザイク毎にそのモザイクの前記水平方向
の始端において制御信号を出力し、モザイク静止画指定
手段によって指定されなかった静止画についてはモニタ
の水平位置に応じたドットデータ記憶手段のアドレスを
指定する制御信号発生手段、レジスタ手段からのドット
データを受けかつ制御信号に応答してドットデータを保
持する保持手段、および保持手段から出力されるドット
データに基づいて映像信号を作成してモニタに与える手
段を備える、モザイク画像表示装置である。
えば、複数の静止画を重ね合わせて静止画像をモニタに
表示する静止画像表示装置におけるモザイク画像表示装
置であって、静止画像を構成するキャラクタのキャラク
タデータを記憶するキャラクタデータ記憶手段、キャラ
クタデータによって指定されるキャラクタのドットデー
タを記憶するドットデータ記憶手段、モザイク表示され
るべきモニタの画面上の垂直方向のドット数に相当する
垂直モザイクサイズデータを出力する垂直モザイクサイ
ズデータ出力手段、複数の静止画のうちモザイク表示す
べき静止画を指定するモザイク静止画指定手段、モザイ
ク静止画指定手段によって指定された静止画については
垂直モザイクサイズデータに基づいてモザイク毎にその
モザイクの垂直方向の始端と同じドットデータ記憶手段
のアドレスを指定し、モザイク静止画指定手段によって
指定されなかった静止画についてはモニタの垂直位置に
応じたドットデータ記憶手段のアドレスを指定するアド
レス指定手段、アドレス指定手段のアドレスに従ってド
ットデータ記憶手段から読み出されたドットデータをビ
ット直列データに変換するレジスタ手段、モザイク表示
されるべきモニタの画面上の水平方向のドット数に相当
する水平モザイクサイズデータを出力する水平モザイク
サイズデータ出力手段、モザイク静止画指定手段によっ
て指定された静止画については水平モザイクサイズデー
タに基づいてモザイク毎にそのモザイクの前記水平方向
の始端において制御信号を出力し、モザイク静止画指定
手段によって指定されなかった静止画についてはモニタ
の水平位置に応じたドットデータ記憶手段のアドレスを
指定する制御信号発生手段、レジスタ手段からのドット
データを受けかつ制御信号に応答してドットデータを保
持する保持手段、および保持手段から出力されるドット
データに基づいて映像信号を作成してモニタに与える手
段を備える、モザイク画像表示装置である。
好ましくは、制御信号発生手段はモニタの画面上の水
平方向１ドット毎にカウント値を変更する第１のカウン
タ手段を含み、そしてアドレス指定手段はモニタの垂直
方向１ドット毎にカウント値を変更する第２のカウンタ
手段を含む。
平方向１ドット毎にカウント値を変更する第１のカウン
タ手段を含み、そしてアドレス指定手段はモニタの垂直
方向１ドット毎にカウント値を変更する第２のカウンタ
手段を含む。
この発明に従った外部記憶装置は、複数の静止画を重
ね合わせて静止画像をモニタに表示する静止画像表示装
置におけるモザイク画像表示装置に用いられる外部記憶
装置であって、静止画像を構成するキャラクタのキャラ
クタデータを記憶するキャラクタデータ記憶手段、キャ
ラクタデータによって指定されるキャラクタのドットデ
ータを記憶するドットデータ記憶手段、モザイク表示さ
れるべきモニタの画面上の垂直方向のドット数に相当す
る垂直モザイクサイズデータを出力する垂直モザイクサ
イズデータ出力手段、モザイク表示されるべきモニタの
画面上の水平方向のドット数に相当する水平モザイクサ
イズデータを出力する水平モザイクサイズデータ出力手
段、および複数の静止画のうちモザイク表示すべき静止
画を指定するモザイク静止画指定手段を備え、 モザイク画像表示装置は、モザイク静止画指定手段に
よって指定された静止画については垂直モザイクサイズ
データに基づいてモザイク毎にそのモザイクの垂直方向
の始端と同じドットデータ記憶手段のアドレスを指定
し、モザイク静止画指定手段によって指定されなかった
静止画についてはモニタの垂直位置に応じたドットデー
タ記憶手段のアドレスを指定するアドレス指定手段、ア
ドレス指定手段のアドレスに従ってドットデータ記憶手
段から読み出されたドットデータをビット直列データに
変換するレジスタ手段、モザイク静止画指定手段によっ
て指定された静止画については水平モザイクサイズデー
タに基づいてモザイク毎にそのモザイクの前記水平方向
の始端において制御信号を出力し、モザイク静止画指定
手段によって指定されなかった静止画についてはモニタ
の水平位置に応じたドットデータ記憶手段のアドレスを
指定する制御信号発生手段、レジスタ手段からのドット
データを受けかつ制御信号に応答してドットデータを保
持する保持手段、および保持手段から出力されるドット
データに基づいて映像信号を作成してモニタに与える手
段を含む。
ね合わせて静止画像をモニタに表示する静止画像表示装
置におけるモザイク画像表示装置に用いられる外部記憶
装置であって、静止画像を構成するキャラクタのキャラ
クタデータを記憶するキャラクタデータ記憶手段、キャ
ラクタデータによって指定されるキャラクタのドットデ
ータを記憶するドットデータ記憶手段、モザイク表示さ
れるべきモニタの画面上の垂直方向のドット数に相当す
る垂直モザイクサイズデータを出力する垂直モザイクサ
イズデータ出力手段、モザイク表示されるべきモニタの
画面上の水平方向のドット数に相当する水平モザイクサ
イズデータを出力する水平モザイクサイズデータ出力手
段、および複数の静止画のうちモザイク表示すべき静止
画を指定するモザイク静止画指定手段を備え、 モザイク画像表示装置は、モザイク静止画指定手段に
よって指定された静止画については垂直モザイクサイズ
データに基づいてモザイク毎にそのモザイクの垂直方向
の始端と同じドットデータ記憶手段のアドレスを指定
し、モザイク静止画指定手段によって指定されなかった
静止画についてはモニタの垂直位置に応じたドットデー
タ記憶手段のアドレスを指定するアドレス指定手段、ア
ドレス指定手段のアドレスに従ってドットデータ記憶手
段から読み出されたドットデータをビット直列データに
変換するレジスタ手段、モザイク静止画指定手段によっ
て指定された静止画については水平モザイクサイズデー
タに基づいてモザイク毎にそのモザイクの前記水平方向
の始端において制御信号を出力し、モザイク静止画指定
手段によって指定されなかった静止画についてはモニタ
の水平位置に応じたドットデータ記憶手段のアドレスを
指定する制御信号発生手段、レジスタ手段からのドット
データを受けかつ制御信号に応答してドットデータを保
持する保持手段、および保持手段から出力されるドット
データに基づいて映像信号を作成してモニタに与える手
段を含む。
この発明に従った静止画像表示装置は、所定のドット
（たとえば８×８ドット）の組合せで構成されるキャラ
クタを水平方向にＮ個、垂直方向にＭ個配列した複数の
静止画を重ね合わせた静止画像をモニタに表示する。キ
ャラクタデータ記憶手段には、静止画像を構成するキャ
ラクタのキャラクタデータ（キャラクタネーム）が記憶
されていて、ドットデータ記憶手段には、各キャラクタ
のドットデータ（グラフィックデータ）が記憶される。
モザイク静止画指定手段によってモザイク表示すべき静
止画を指定する。アドレス指定手段は、そのモザイク指
定静止画については、たとえば垂直モザイクサイズデー
タを受けかつ垂直方向１ドット毎にカウント値を変更す
るカウンタ手段のカウント値に基づいて、モザイク毎に
垂直方向の始端と同じドットデータ記憶手段のアドレス
を指定する。ただし、モザイク指定がない静止画につい
ては、アドレス手段は、モニタの垂直位置に応じたドッ
トデータ記憶手段のアドレスを指定する。このようにし
てアドレス指定されたドットデータ記憶手段から、キャ
ラクタのドットデータが読み出され、レジスタ手段によ
ってビット直列データに変換される。
（たとえば８×８ドット）の組合せで構成されるキャラ
クタを水平方向にＮ個、垂直方向にＭ個配列した複数の
静止画を重ね合わせた静止画像をモニタに表示する。キ
ャラクタデータ記憶手段には、静止画像を構成するキャ
ラクタのキャラクタデータ（キャラクタネーム）が記憶
されていて、ドットデータ記憶手段には、各キャラクタ
のドットデータ（グラフィックデータ）が記憶される。
モザイク静止画指定手段によってモザイク表示すべき静
止画を指定する。アドレス指定手段は、そのモザイク指
定静止画については、たとえば垂直モザイクサイズデー
タを受けかつ垂直方向１ドット毎にカウント値を変更す
るカウンタ手段のカウント値に基づいて、モザイク毎に
垂直方向の始端と同じドットデータ記憶手段のアドレス
を指定する。ただし、モザイク指定がない静止画につい
ては、アドレス手段は、モニタの垂直位置に応じたドッ
トデータ記憶手段のアドレスを指定する。このようにし
てアドレス指定されたドットデータ記憶手段から、キャ
ラクタのドットデータが読み出され、レジスタ手段によ
ってビット直列データに変換される。
一方、たとえばプログラムROMに設定されていて、そ
こからCPUによって読み出された水平モザイクサイズデ
ータが制御信号発生手段に与えられ、制御信号発生手段
は、たとえばその水平サイズデータをうけかつ水平方向
１ドット毎にカウント値を変更するカウンタ手段を用い
て、水平モザイクサイズデータで決まるドット数の各々
のモザイクの水平方向の始端のタイミングで制御信号を
出力する。この制御信号が保持手段（ラッチ手段）に与
えられると、その都度、保持手段はレジスタ手段から出
力されるキャラクタデータを保持する。制御信号は各モ
ザイクの始端で出力されるので、各モザイク毎に、その
始端のキャラクタデータが保持手段によって保持され、
そのモザイクの各ドットはその始端の同じキャラクタデ
ータに基づいて表示されることになる。ただし、モザイ
ク静止画指定手段によって指定されなかった静止画につ
いては、制御信号発生手段は、モニタの水平位置に応じ
たドットデータ記憶手段のアドレスを指定する。
こからCPUによって読み出された水平モザイクサイズデ
ータが制御信号発生手段に与えられ、制御信号発生手段
は、たとえばその水平サイズデータをうけかつ水平方向
１ドット毎にカウント値を変更するカウンタ手段を用い
て、水平モザイクサイズデータで決まるドット数の各々
のモザイクの水平方向の始端のタイミングで制御信号を
出力する。この制御信号が保持手段（ラッチ手段）に与
えられると、その都度、保持手段はレジスタ手段から出
力されるキャラクタデータを保持する。制御信号は各モ
ザイクの始端で出力されるので、各モザイク毎に、その
始端のキャラクタデータが保持手段によって保持され、
そのモザイクの各ドットはその始端の同じキャラクタデ
ータに基づいて表示されることになる。ただし、モザイ
ク静止画指定手段によって指定されなかった静止画につ
いては、制御信号発生手段は、モニタの水平位置に応じ
たドットデータ記憶手段のアドレスを指定する。
この発明によれば、モザイクサイズデータを記憶して
おき、それに基づいて制御信号を出力し、その制御信号
によってレジスタ手段からのキャラクタデータを各モザ
イク期間中保持するようにしているので、簡単な構成
で、モザイク画像を表示することができる。さらに、こ
の発明では、静止画像を構成する複数の静止画の任意の
ものをモザイク表示することができるので、部分的にモ
ザイクをかけることができる。
おき、それに基づいて制御信号を出力し、その制御信号
によってレジスタ手段からのキャラクタデータを各モザ
イク期間中保持するようにしているので、簡単な構成
で、モザイク画像を表示することができる。さらに、こ
の発明では、静止画像を構成する複数の静止画の任意の
ものをモザイク表示することができるので、部分的にモ
ザイクをかけることができる。
この発明の上述の目的，その他の目的，特徴および利
点は、図面を参照して行う以下の実施例の詳細な説明か
ら一層明らかとなろう。
点は、図面を参照して行う以下の実施例の詳細な説明か
ら一層明らかとなろう。
以下の説明では、この発明の静止画像表示装置をテレ
ビゲーム機に適用した実施例について説明するが、この
発明はラスタスキャンモニタに接続して使用される他の
同様の画像処理装置にも適用できることを予め指摘して
おく。
ビゲーム機に適用した実施例について説明するが、この
発明はラスタスキャンモニタに接続して使用される他の
同様の画像処理装置にも適用できることを予め指摘して
おく。
実施例の説明に先立ち、この実施例が適用されるラス
タスキャンモニタについて説明する。一般に、テレビゲ
ーム機のモニタとしては、RGBモニタまたはCRTディスプ
レイが用いられる。このようなラスタスキャンモニタの
１画面は、256×256ドットの画素（ピクセル）に分割さ
れる。ただし、垂直方向のドット数は、上下数ラインで
正確に画像を表示できない部分があるので、実際には、
そのラインを除いた224ドットが利用される。したがっ
て、静止画や動画の最小単位である１キャラクタが８×
８ドットからなる場合は、１画面で同時に32×28＝896
個のキャラクタを表示できる。
タスキャンモニタについて説明する。一般に、テレビゲ
ーム機のモニタとしては、RGBモニタまたはCRTディスプ
レイが用いられる。このようなラスタスキャンモニタの
１画面は、256×256ドットの画素（ピクセル）に分割さ
れる。ただし、垂直方向のドット数は、上下数ラインで
正確に画像を表示できない部分があるので、実際には、
そのラインを除いた224ドットが利用される。したがっ
て、静止画や動画の最小単位である１キャラクタが８×
８ドットからなる場合は、１画面で同時に32×28＝896
個のキャラクタを表示できる。
第２図に示すテレビゲーム機では、プレーヤの操作に
よっては個々に変化を与えることのできない背景となる
静止画（または背景画）と、プレイヤの操作またはCPU
の制御により移動する動画とが独立して制御される。し
たがって、この実施例は、静止画と動画を合成したビデ
オ信号をラスタスキャンモニタ８に与える画像処理ユニ
ット１を備える。特に、画像処理ユニット１が静止画ア
ドレス制御回路19を含み、この回路19が静止画の画像デ
ータが格納されているVRAM7の読出アドレスを求める。
よっては個々に変化を与えることのできない背景となる
静止画（または背景画）と、プレイヤの操作またはCPU
の制御により移動する動画とが独立して制御される。し
たがって、この実施例は、静止画と動画を合成したビデ
オ信号をラスタスキャンモニタ８に与える画像処理ユニ
ット１を備える。特に、画像処理ユニット１が静止画ア
ドレス制御回路19を含み、この回路19が静止画の画像デ
ータが格納されているVRAM7の読出アドレスを求める。
第２図において、テレビゲーム機の各種制御を行うた
めのCPU2には、アドレスバス10,データバス11およびコ
ントロールバス12を介して、リードオンリメモリ（RO
M）3,RAM4およびキーボード５が接続される。
めのCPU2には、アドレスバス10,データバス11およびコ
ントロールバス12を介して、リードオンリメモリ（RO
M）3,RAM4およびキーボード５が接続される。
ROM3はテレビゲーム機の制御のためのプログラムデー
タと該プログラムを実行するために必要なデータとキャ
ラクタデータを記憶するものであり、たとえばテレビゲ
ーム機に対して着脱自在な外部メモリカートリッジ（図
示せず）として構成される。このプログラムデータは、
どのような種類の動画キャラクタおよび／または背景画
（静止画）キャラクタをどのタイミングで画面のどの位
置に表示するかを決めるデータや、スクロール表示のた
めのオフセットテーブルのようなデータあるいはどの静
止画（背景画）セルをモザイク画像として表示するかの
データすなわちモザイクイネーブルデータや水平および
垂直のモザイクサイズデータなどを含む。
タと該プログラムを実行するために必要なデータとキャ
ラクタデータを記憶するものであり、たとえばテレビゲ
ーム機に対して着脱自在な外部メモリカートリッジ（図
示せず）として構成される。このプログラムデータは、
どのような種類の動画キャラクタおよび／または背景画
（静止画）キャラクタをどのタイミングで画面のどの位
置に表示するかを決めるデータや、スクロール表示のた
めのオフセットテーブルのようなデータあるいはどの静
止画（背景画）セルをモザイク画像として表示するかの
データすなわちモザイクイネーブルデータや水平および
垂直のモザイクサイズデータなどを含む。
以下の実施例では４つの静止画セルBG1,BG2,BG3およ
びBG4を表示することができるように構成されていて、
その各々についてモザイク表示をイネーブルするかどう
かのデータBG1EN,BG2EN,BG3ENおよびBG4ENがプログラム
ROM3のデータビットwd11−wd8に記憶される。たとえば
データwd11−wd8が“0001"として設定されれば、第１静
止画セルBG1のみをモザイク表示する。また、モザイク
サイズデータはプログラムROM3のデータビットwd12−wd
15に記憶される。ラスタスキャンモニタ８の水平方向に
256ドットを表示する第１モードでは、モザイクサイズ
データ“0000",“0001",“0010",“0011",…，“1111"
によって、１×１ドット,2×２ドット,3×３ドット,4×
４ドット，…,16×16ドットの各サイズが指定できる。
水平方向に512ドットを表示する第２モードでは、モザ
イクサイズデータ“0000",“0001",“0010",“0011",
…，“1111"によって、２×２ドット,4×４ドット,6×
６ドット,8×８ドット，…,32×32ドットの各サイズが
指定される。
びBG4を表示することができるように構成されていて、
その各々についてモザイク表示をイネーブルするかどう
かのデータBG1EN,BG2EN,BG3ENおよびBG4ENがプログラム
ROM3のデータビットwd11−wd8に記憶される。たとえば
データwd11−wd8が“0001"として設定されれば、第１静
止画セルBG1のみをモザイク表示する。また、モザイク
サイズデータはプログラムROM3のデータビットwd12−wd
15に記憶される。ラスタスキャンモニタ８の水平方向に
256ドットを表示する第１モードでは、モザイクサイズ
データ“0000",“0001",“0010",“0011",…，“1111"
によって、１×１ドット,2×２ドット,3×３ドット,4×
４ドット，…,16×16ドットの各サイズが指定できる。
水平方向に512ドットを表示する第２モードでは、モザ
イクサイズデータ“0000",“0001",“0010",“0011",
…，“1111"によって、２×２ドット,4×４ドット,6×
６ドット,8×８ドット，…,32×32ドットの各サイズが
指定される。
動画キャラクタを表す動画属性データには、１キャラ
クタにつき、水平位置を指定する水平位置データ（Hc;8
ビット），垂直位置を指定する垂直位置データ（Vc;8ビ
ット），キャラクタの種類を指定するネームデータ（９
ビット）およびカラーパレットを指定するカラーコード
（３ビット），キャラクタの上下左右の反転表示を指定
するフリップコード（２ビット），キャラクタのドット
サイズを指定するサイズコード（１ビット）および静止
画との優先順位を指定する優先データ（２ビット）が含
まれる。
クタにつき、水平位置を指定する水平位置データ（Hc;8
ビット），垂直位置を指定する垂直位置データ（Vc;8ビ
ット），キャラクタの種類を指定するネームデータ（９
ビット）およびカラーパレットを指定するカラーコード
（３ビット），キャラクタの上下左右の反転表示を指定
するフリップコード（２ビット），キャラクタのドット
サイズを指定するサイズコード（１ビット）および静止
画との優先順位を指定する優先データ（２ビット）が含
まれる。
静止画キャラクタデータには、１キャラクタにつき、
キャラクタの種類を指定するネームデータ（８ビット）
およびキャラクタを構成している画素毎のカラーデータ
（８ビット）等が含まれる。この静止画キャラクタを多
数組み合わせて表示することによって静止画（背景画）
が構成される。このような静止画キャラクタデータは、
第４図に示すVRAM7のスクリーンRAM内に、第５図に示す
ように、そのキャラクタを表示すべきモニタ８上のＨ位
置およびＶ位置に対応する位置に書き込まれる。第５図
の例は、H1,V1で表現されるモニタ８の画面上の位置に
第１キャラクタが表示され、H2,V2で表現される位置に
第２キャラクタが表示され、H3,V3で表現される位置に
第３キャラクタが表示されるべきことを示している。
キャラクタの種類を指定するネームデータ（８ビット）
およびキャラクタを構成している画素毎のカラーデータ
（８ビット）等が含まれる。この静止画キャラクタを多
数組み合わせて表示することによって静止画（背景画）
が構成される。このような静止画キャラクタデータは、
第４図に示すVRAM7のスクリーンRAM内に、第５図に示す
ように、そのキャラクタを表示すべきモニタ８上のＨ位
置およびＶ位置に対応する位置に書き込まれる。第５図
の例は、H1,V1で表現されるモニタ８の画面上の位置に
第１キャラクタが表示され、H2,V2で表現される位置に
第２キャラクタが表示され、H3,V3で表現される位置に
第３キャラクタが表示されるべきことを示している。
また、第４図図示のVRAM7に形成されたオフセットテ
ーブルには、第６図に示すように、１ラインで表示可能
なキャラクタ数Ｎ（この実施例ではＮ＝32）までのオフ
セットデータが記憶されている。
ーブルには、第６図に示すように、１ラインで表示可能
なキャラクタ数Ｎ（この実施例ではＮ＝32）までのオフ
セットデータが記憶されている。
なお、VRAM7のキャラクタRAM7aには、スクリーンRAM
に書き込まれている静止画キャラクタのドットデータ
（グラフィックデータ）が記憶されている。
に書き込まれている静止画キャラクタのドットデータ
（グラフィックデータ）が記憶されている。
RAM4は、上記CPU2のワークエリアとして用いられる。
キーボード５は、プレイヤが移動キャラクタ（動画）を
制御するための情報を入力するものである。
キーボード５は、プレイヤが移動キャラクタ（動画）を
制御するための情報を入力するものである。
さらに、CPU2には、アドレスバス10,データバス11お
よびコントロールバス12を介して、画像処理ユニット１
に含まれるCPUインタフェース13が接続される。画像処
理ユニット１には、基準信号発生器6,VRAM7,およびラス
タスキャンモニタ８が接続される。
よびコントロールバス12を介して、画像処理ユニット１
に含まれるCPUインタフェース13が接続される。画像処
理ユニット１には、基準信号発生器6,VRAM7,およびラス
タスキャンモニタ８が接続される。
画像処理ユニット１は、CPU2の制御に基づいて、垂直
ブランキング期間中または強制転送タイミングにおいて
動画および静止画の画像データをVRAM7に転送するとと
もに、VRAM7に記憶されている動画および／または静止
画の画像データを読出し、その画像データを、この実施
例では、NTSCカラーテレビ信号に変換して出力するもの
である。
ブランキング期間中または強制転送タイミングにおいて
動画および静止画の画像データをVRAM7に転送するとと
もに、VRAM7に記憶されている動画および／または静止
画の画像データを読出し、その画像データを、この実施
例では、NTSCカラーテレビ信号に変換して出力するもの
である。
具体的には、画像処理ユニット１に含まれるCPUイン
ターフェース13にはデータバス14を介して動画アドレス
制御回路17,静止画アドレス制御回路19,VRAMインタフェ
ース22および色信号発生回路23が接続される。動画アド
レス制御回路17にはアドレスバス15が接続され、静止画
アドレス制御回路19およびVRAMインタフェース22にはア
ドレスバス15およびデータバス16が接続される。そし
て、データバス16には、動画データ処理回路18および静
止画データ処理回路20が共通接続される。この動画アド
レス制御回路17および動画データ処理回路18によって動
画に関する画像処理が行われ、静止画アドレス制御回路
19および静止画データ処理回路20によって静止画に関す
る画像処理が行われる。
ターフェース13にはデータバス14を介して動画アドレス
制御回路17,静止画アドレス制御回路19,VRAMインタフェ
ース22および色信号発生回路23が接続される。動画アド
レス制御回路17にはアドレスバス15が接続され、静止画
アドレス制御回路19およびVRAMインタフェース22にはア
ドレスバス15およびデータバス16が接続される。そし
て、データバス16には、動画データ処理回路18および静
止画データ処理回路20が共通接続される。この動画アド
レス制御回路17および動画データ処理回路18によって動
画に関する画像処理が行われ、静止画アドレス制御回路
19および静止画データ処理回路20によって静止画に関す
る画像処理が行われる。
動画データ処理回路18および静止画データ処理回路20
の出力が優先度制御回路21に与えられる。優先度制御回
路21の出力が色信号発生回路23でRGB信号に変換されて
モニタ８に与えられ、NTSCエンコーダ24でNTSCカラーテ
レビ信号に変換されて出力端子９から出力される。
の出力が優先度制御回路21に与えられる。優先度制御回
路21の出力が色信号発生回路23でRGB信号に変換されて
モニタ８に与えられ、NTSCエンコーダ24でNTSCカラーテ
レビ信号に変換されて出力端子９から出力される。
さらに、画像処理ユニット１は、タイミング信号発生
回路25およびHVカウンタ26を含む。このタイミング信号
発生回路25は、第７図に示すように、基準信号発生器６
から出力される約21MHzの基本クロックに基づいて第８
図および第9A図，第9B図に示す各種タイミング信号を発
生する。
回路25およびHVカウンタ26を含む。このタイミング信号
発生回路25は、第７図に示すように、基準信号発生器６
から出力される約21MHzの基本クロックに基づいて第８
図および第9A図，第9B図に示す各種タイミング信号を発
生する。
すなわち、このタイミング信号発生回路25は、基本ク
ロックを1/2分周することによって信号10Mおよび/10M
（ただし、この明細書において記号“/"は反転を示
す。）を出力し、それをさらに1/2分周することによっ
て信号5Mおよび/5Mを出力する。この信号5Mおよび/5Mの
１サイクルがモニタ８の画面上の１ドット（ピクセル）
の表示時間に相当する。したがって、この信号5Mをカウ
ントすることによって水平ブランキング信号が得られ、
そして水平ブランキング信号をカウントすることによっ
て垂直ブランキング信号VBが得られる。
ロックを1/2分周することによって信号10Mおよび/10M
（ただし、この明細書において記号“/"は反転を示
す。）を出力し、それをさらに1/2分周することによっ
て信号5Mおよび/5Mを出力する。この信号5Mおよび/5Mの
１サイクルがモニタ８の画面上の１ドット（ピクセル）
の表示時間に相当する。したがって、この信号5Mをカウ
ントすることによって水平ブランキング信号が得られ、
そして水平ブランキング信号をカウントすることによっ
て垂直ブランキング信号VBが得られる。
そこで、HVカウンタ26は、このタイミング信号発生回
路25からの信号5Mをカウントしてラスタスキャンモニタ
８の表示位置のそれぞれを指定するカウンタデータH,V
を出力する。このデータが、便宜上、第７図において９
ビットの水平位置データHC0−HC8および８ビットの垂直
位置データVC0−VC7として図示されている。ただし、Ｈ
カウント値の最下位ビットHC0が後述の動作において使
用される。信号BGENはVRAM7をイネーブルするための信
号であり、表示期間に“1"となる。そして、信号/BGEN
はその反転である。信号MOZLDはラスタスキャンモニタ
８のライン毎に出力され、後に説明するように、モザイ
クデータのロードタイミング信号として用いられる。な
お、信号HINIは各ラインの走査開始時に出力され、信号
FIELDは表示期間中“1"として出力される。
路25からの信号5Mをカウントしてラスタスキャンモニタ
８の表示位置のそれぞれを指定するカウンタデータH,V
を出力する。このデータが、便宜上、第７図において９
ビットの水平位置データHC0−HC8および８ビットの垂直
位置データVC0−VC7として図示されている。ただし、Ｈ
カウント値の最下位ビットHC0が後述の動作において使
用される。信号BGENはVRAM7をイネーブルするための信
号であり、表示期間に“1"となる。そして、信号/BGEN
はその反転である。信号MOZLDはラスタスキャンモニタ
８のライン毎に出力され、後に説明するように、モザイ
クデータのロードタイミング信号として用いられる。な
お、信号HINIは各ラインの走査開始時に出力され、信号
FIELDは表示期間中“1"として出力される。
CPUインタフェース13は、CPU2の制御に基づいて、垂
直ブランキング期間中または強制転送命令中、ダイレク
トメモリアクセスにより静止画キャラクタおよび動画キ
ャラクタに関するデータをVRAMインタフェース22に転送
する。第10図に示すこのCPUインタフェース13からの信
号BG1VW−BG4VWおよびBG1HWおよびBG4HWは、後述のオフ
セットレジスタへの書込信号であり、信号BG12NWおよび
BG34NWは、ベースアドレスレジスタへの書込信号であ
る。ただし、wd0−wd15は、書込タイミングのときの各
レジスタへの書込データである。そして、信号MOZVWお
よびMOZHWは垂直（Ｖ）モザイクサイズデータおよび水
平（Ｈ）モザイクサイズデータのそれぞれの書込信号と
して与えられる。
直ブランキング期間中または強制転送命令中、ダイレク
トメモリアクセスにより静止画キャラクタおよび動画キ
ャラクタに関するデータをVRAMインタフェース22に転送
する。第10図に示すこのCPUインタフェース13からの信
号BG1VW−BG4VWおよびBG1HWおよびBG4HWは、後述のオフ
セットレジスタへの書込信号であり、信号BG12NWおよび
BG34NWは、ベースアドレスレジスタへの書込信号であ
る。ただし、wd0−wd15は、書込タイミングのときの各
レジスタへの書込データである。そして、信号MOZVWお
よびMOZHWは垂直（Ｖ）モザイクサイズデータおよび水
平（Ｈ）モザイクサイズデータのそれぞれの書込信号と
して与えられる。
VRAMインタフェース22に送られた静止画キャラクタお
よび動画キャラクタに関するデータがVRAMインタフェー
ス22によって、VRAM7に予め書込まれる。
よび動画キャラクタに関するデータがVRAMインタフェー
ス22によって、VRAM7に予め書込まれる。
動画アドレス制御回路17は動画属性メモリとインレン
ジ検出回路と動画アドレスデータ発生回路とを含み、そ
の詳細は例えば本件出願人の出願に係る特開昭59−1181
84号（特公平２−7478号）で知られている。動画属性メ
モリには、ある垂直ブランキング期間中に、CPU2からCP
Uインタフェース13およびデータバス14を介して128個の
動画キャラクタの属性データが転送されて記憶される。
インレンジ検出回路は、１ライン毎に、動画属性メモリ
に記憶されているデータのうち次のラインで表示すべき
動画キャラクタの検索を行う。動画アドレスデータ発生
回路は、インレンジ検出された属性データのうちＶ反転
データが“1"のとき反転を行ったときのCRTディスプレ
イ８の画面上の位置を示すVRAM7の格納アドレスを発生
してアドレスバス15を介して出力する。一方、Ｖ反転デ
ータが“0"のとき、キャラクタデータの画面上に対応す
るVRAM7のアドレスをそのままアドレスバス15を介してV
RAM7に出力する。これに応答してVRAM7は、動画アドレ
ス制御回路17内の動画アドレス発生回路から出力された
アドレスに対応する、動画キャラクタエリアに記憶され
ている動画の色データ（１ドット当り４ビット）をデー
タバス16を介して動画データ処理回路18に与える。また
動画アドレス発生回路は、インレンジ検出された移動キ
ャラクタの属性データのうちＨフリップデータ（１ビッ
ト）とカラーデータ（３ビット）と優先データ（２ビッ
ト）とを直接に動画データ処理回路18に与える。
ジ検出回路と動画アドレスデータ発生回路とを含み、そ
の詳細は例えば本件出願人の出願に係る特開昭59−1181
84号（特公平２−7478号）で知られている。動画属性メ
モリには、ある垂直ブランキング期間中に、CPU2からCP
Uインタフェース13およびデータバス14を介して128個の
動画キャラクタの属性データが転送されて記憶される。
インレンジ検出回路は、１ライン毎に、動画属性メモリ
に記憶されているデータのうち次のラインで表示すべき
動画キャラクタの検索を行う。動画アドレスデータ発生
回路は、インレンジ検出された属性データのうちＶ反転
データが“1"のとき反転を行ったときのCRTディスプレ
イ８の画面上の位置を示すVRAM7の格納アドレスを発生
してアドレスバス15を介して出力する。一方、Ｖ反転デ
ータが“0"のとき、キャラクタデータの画面上に対応す
るVRAM7のアドレスをそのままアドレスバス15を介してV
RAM7に出力する。これに応答してVRAM7は、動画アドレ
ス制御回路17内の動画アドレス発生回路から出力された
アドレスに対応する、動画キャラクタエリアに記憶され
ている動画の色データ（１ドット当り４ビット）をデー
タバス16を介して動画データ処理回路18に与える。また
動画アドレス発生回路は、インレンジ検出された移動キ
ャラクタの属性データのうちＨフリップデータ（１ビッ
ト）とカラーデータ（３ビット）と優先データ（２ビッ
ト）とを直接に動画データ処理回路18に与える。
したがって、動画データ処理回路18には、VRAM7から
読出されたカラーデータと動画アドレス制御回路17から
直接与えられたＨフリップデータ，カラーデータおよび
優先データの１ドット当り10ビットのデータが、１ライ
ンの256ドットについて順次入力される。
読出されたカラーデータと動画アドレス制御回路17から
直接与えられたＨフリップデータ，カラーデータおよび
優先データの１ドット当り10ビットのデータが、１ライ
ンの256ドットについて順次入力される。
動画データ処理回路18は、水平ブランキング期間中に
入力された次の１ライン分のデータを一時記憶した後、
そのデータに含まれるＨフリップデータが“1"のときＨ
フリップデータを除く１ドット当り９ビットのデータを
入力順序とは逆の順序で一時記憶することによってＨ反
転処理を行う。しかし、この動画データ処理回路18はＨ
フリップデータが“0"のとき、９ビットのデータを入力
と同一順序で一時記憶する。一時記憶された１ライン分
の動画データは、HVカウンタ26からのカウントデータＨ
に基づいて水平スキャンに同期して優先度制御回路21に
出力する。
入力された次の１ライン分のデータを一時記憶した後、
そのデータに含まれるＨフリップデータが“1"のときＨ
フリップデータを除く１ドット当り９ビットのデータを
入力順序とは逆の順序で一時記憶することによってＨ反
転処理を行う。しかし、この動画データ処理回路18はＨ
フリップデータが“0"のとき、９ビットのデータを入力
と同一順序で一時記憶する。一時記憶された１ライン分
の動画データは、HVカウンタ26からのカウントデータＨ
に基づいて水平スキャンに同期して優先度制御回路21に
出力する。
静止画アドレス制御回路19は、後に詳細に説明する
が、CPU2から与えられる制御データと、HVカウンタ26か
ら与えられるカウントデータＨおよびＶとに基づいて、
静止画キャラクタのドットに対応してVRAM7すなわちス
クリーンRAMに予め記憶されているネームデータの読出
アドレス（16ビット）を算出し、該アドレスをアドレス
バス15を介してVRAM7のスクリーンRAM（第４図）に与え
る。
が、CPU2から与えられる制御データと、HVカウンタ26か
ら与えられるカウントデータＨおよびＶとに基づいて、
静止画キャラクタのドットに対応してVRAM7すなわちス
クリーンRAMに予め記憶されているネームデータの読出
アドレス（16ビット）を算出し、該アドレスをアドレス
バス15を介してVRAM7のスクリーンRAM（第４図）に与え
る。
VRAM7のスクリーンRAMは、静止画アドレス制御回路19
からの読出アドレスによって指定されるアドレスに記憶
されたネームデータをデータバス15を介して静止画アド
レス制御回路19に与える。これに応じて、静止画アドレ
ス制御回路19は、前述のＶモザイクサイズデータを考慮
した上で、静止画キャラクタの表示位置に対応するドッ
トの位置データ等から成るアドレスをアドレスバス15を
介してVRAM7のキャラクタRAM7a（第４図）に与える。VR
AM7のキャラクタRAM7aは、静止画アドレス制御回路19か
ら与えられたアドレスに記憶されている８ビットのカラ
ーデータを読出して、データバス16を介して静止画デー
タ処理回路20に与える。これに応じて、静止画データ処
理回路20は、入力された１ドット当り２ビットないし８
ビットのカラーデータを後述のＨモザイク制御回路でラ
ッチした後、HVカウンタ26出力のカウントデータに基づ
いて優先度制御回路21に与える。
からの読出アドレスによって指定されるアドレスに記憶
されたネームデータをデータバス15を介して静止画アド
レス制御回路19に与える。これに応じて、静止画アドレ
ス制御回路19は、前述のＶモザイクサイズデータを考慮
した上で、静止画キャラクタの表示位置に対応するドッ
トの位置データ等から成るアドレスをアドレスバス15を
介してVRAM7のキャラクタRAM7a（第４図）に与える。VR
AM7のキャラクタRAM7aは、静止画アドレス制御回路19か
ら与えられたアドレスに記憶されている８ビットのカラ
ーデータを読出して、データバス16を介して静止画デー
タ処理回路20に与える。これに応じて、静止画データ処
理回路20は、入力された１ドット当り２ビットないし８
ビットのカラーデータを後述のＨモザイク制御回路でラ
ッチした後、HVカウンタ26出力のカウントデータに基づ
いて優先度制御回路21に与える。
優先度制御回路21は、動画データ処理回路18から入力
される動画キャラクタのドットデータと静止画データ処
理回路20から入力される４つの静止画セルの静止画キャ
ラクタのドットデータのうち、優先データを参照して、
優先度の高いものを色信号発生回路23に出力する。たと
えば、優先度制御回路21は、動画データに含まれる優先
データが“00"のとき最上位３ビット“000"と８ビット
のカラーデータからなる静止画データを色信号発生回路
23に出力し、優先データが“01"のとき３ビットのカラ
ーデータと４ビットのカラーデータからなる計７ビット
の動画データを色信号発生回路23に出力する。
される動画キャラクタのドットデータと静止画データ処
理回路20から入力される４つの静止画セルの静止画キャ
ラクタのドットデータのうち、優先データを参照して、
優先度の高いものを色信号発生回路23に出力する。たと
えば、優先度制御回路21は、動画データに含まれる優先
データが“00"のとき最上位３ビット“000"と８ビット
のカラーデータからなる静止画データを色信号発生回路
23に出力し、優先データが“01"のとき３ビットのカラ
ーデータと４ビットのカラーデータからなる計７ビット
の動画データを色信号発生回路23に出力する。
色信号発生回路23は、８ビットのアドレスを有するRA
Mにてなるカラーテーブルを含み、垂直ブランキング期
間中にCPU2から与えられるカラーデータをカラーテーブ
ルに記憶しておく。そして、水平スキャン期間中におい
て、色信号発生回路23は、優先度制御回路21から入力さ
れる８ビットの動画または静止画のドットデータに基づ
いて、カラーテーブルの対応アドレスに記憶されている
カラーデータを読み出した後、それを各色５ビットのRG
B信号に変換する。さらに、色信号発生回路23は、HVカ
ウンタ26から与えられるカウントデータＨおよびＶに同
期してRGB信号をRGBモニタに直接出力するかまたは、NT
SCエンコーダ24に出力する。NTSCエンコーダ24はRGB信
号を各色毎にデジタル／アナログ変換した後、NTSCカラ
ーテレビ信号に変換して出力端子９から出力する。
Mにてなるカラーテーブルを含み、垂直ブランキング期
間中にCPU2から与えられるカラーデータをカラーテーブ
ルに記憶しておく。そして、水平スキャン期間中におい
て、色信号発生回路23は、優先度制御回路21から入力さ
れる８ビットの動画または静止画のドットデータに基づ
いて、カラーテーブルの対応アドレスに記憶されている
カラーデータを読み出した後、それを各色５ビットのRG
B信号に変換する。さらに、色信号発生回路23は、HVカ
ウンタ26から与えられるカウントデータＨおよびＶに同
期してRGB信号をRGBモニタに直接出力するかまたは、NT
SCエンコーダ24に出力する。NTSCエンコーダ24はRGB信
号を各色毎にデジタル／アナログ変換した後、NTSCカラ
ーテレビ信号に変換して出力端子９から出力する。
次に第１図を参照して、この発明の向けられる静止画
アドレス制御回路19について詳細に説明する。
アドレス制御回路19について詳細に説明する。
静止画アドレス制御回路19は、第11図に示す静止画ア
ドレス制御タイミング信号発生回路30を含み、この静止
画アドレス制御タイミング信号発生回路30はタイミング
信号発生回路25からのタイミング信号HC0−HC2,/BGENお
よびVBならびにデータビットwd0−wd10,wd12−wd15およ
びvd13−vd15を受けて各種の信号を出力する。信号/SCO
EはスクリーンRAMをイネーブルするための信号であり、
信号/CHROEはキャラクタRAMをイネーブルするための信
号である。信号SBOE1−SBOE4はスクリーンベースレジス
タを読み出すタイミングを規定し、信号/NBOE1−/NBOE4
はネームベースレジスタを読み出すタイミングを規定
し、信号NL1−NL4はネームレジスタの書込タイミングを
規定する。信号EN16はキャラクタサイズの切り換えのた
めに使用される信号であり、“1"のとき16×16ドットの
キャラクタであり、“0"のとき８×８ドットのキャラク
タであることを示す。信号/OVOE1はＶオフセットレジス
タの読出タイミング信号であり、信号OVLSはＶオフセッ
ト変更レジスタの書込タイミング信号であり、信号/OVO
ESはＶオフセット変更レジスタの読出タイミング信号で
あり、信号OHLSはＨオフセット変更レジスタの書込タイ
ミング信号であり、そして信号/OHOESはＨオフセット変
更レジスタの読出タイミング信号である。信号OAHVはオ
フセットデータテーブルのＨデータかＶデータかを区別
するための信号であり、“0"のときＨデータであること
を示し、“1"のときＶデータを示す。信号/OAOEおよび/
NIVCOEはそれぞれトライステートバッファの制御信号と
して機能する。なお、信号M2S0およびM2S1はセル選択信
号として作用し、後述の静止画キャラクタアドレス選択
回路47に与えられる。
ドレス制御タイミング信号発生回路30を含み、この静止
画アドレス制御タイミング信号発生回路30はタイミング
信号発生回路25からのタイミング信号HC0−HC2,/BGENお
よびVBならびにデータビットwd0−wd10,wd12−wd15およ
びvd13−vd15を受けて各種の信号を出力する。信号/SCO
EはスクリーンRAMをイネーブルするための信号であり、
信号/CHROEはキャラクタRAMをイネーブルするための信
号である。信号SBOE1−SBOE4はスクリーンベースレジス
タを読み出すタイミングを規定し、信号/NBOE1−/NBOE4
はネームベースレジスタを読み出すタイミングを規定
し、信号NL1−NL4はネームレジスタの書込タイミングを
規定する。信号EN16はキャラクタサイズの切り換えのた
めに使用される信号であり、“1"のとき16×16ドットの
キャラクタであり、“0"のとき８×８ドットのキャラク
タであることを示す。信号/OVOE1はＶオフセットレジス
タの読出タイミング信号であり、信号OVLSはＶオフセッ
ト変更レジスタの書込タイミング信号であり、信号/OVO
ESはＶオフセット変更レジスタの読出タイミング信号で
あり、信号OHLSはＨオフセット変更レジスタの書込タイ
ミング信号であり、そして信号/OHOESはＨオフセット変
更レジスタの読出タイミング信号である。信号OAHVはオ
フセットデータテーブルのＨデータかＶデータかを区別
するための信号であり、“0"のときＨデータであること
を示し、“1"のときＶデータを示す。信号/OAOEおよび/
NIVCOEはそれぞれトライステートバッファの制御信号と
して機能する。なお、信号M2S0およびM2S1はセル選択信
号として作用し、後述の静止画キャラクタアドレス選択
回路47に与えられる。
第１図に戻って静止画アドレス制御回路19に含まれる
静止画パターンＨオフセットデータレジスタ31はCPU2か
ら送られるデータバス14上のデータビットvd3−vd9を受
け、それをＨオフセットデータとしてラッチする。すな
わち、静止画パターンＨオフセット（データ）レジスタ
31は、第12図に示すように、それぞれが７ビットのＨオ
フセットレジスタ32,33,34,35および36を含み、レジス
タ32および33は先の信号/OHOE1および/OHOE2によってイ
ネーブルされ、信号BG1HWおよびBG2HWに応答して、デー
タwd3−wd9をラッチする。レジスタ33および35は先の信
号/SBOE3および/SBOE4によってイネーブルされ、信号BG
3HWに応答して、データwd3−wd9をラッチする。レジス
タ36は先の信号/OHOESによってイネーブルされ、信号OH
LSに応答して、データvd3−vd9をラッチする。このデー
タvd3−vd9はオフセットデータテーブル（第４図および
第５図）から読み出されたデータである。
静止画パターンＨオフセットデータレジスタ31はCPU2か
ら送られるデータバス14上のデータビットvd3−vd9を受
け、それをＨオフセットデータとしてラッチする。すな
わち、静止画パターンＨオフセット（データ）レジスタ
31は、第12図に示すように、それぞれが７ビットのＨオ
フセットレジスタ32,33,34,35および36を含み、レジス
タ32および33は先の信号/OHOE1および/OHOE2によってイ
ネーブルされ、信号BG1HWおよびBG2HWに応答して、デー
タwd3−wd9をラッチする。レジスタ33および35は先の信
号/SBOE3および/SBOE4によってイネーブルされ、信号BG
3HWに応答して、データwd3−wd9をラッチする。レジス
タ36は先の信号/OHOESによってイネーブルされ、信号OH
LSに応答して、データvd3−vd9をラッチする。このデー
タvd3−vd9はオフセットデータテーブル（第４図および
第５図）から読み出されたデータである。
そして、これらレジスタ32−36のデータがＨオフセッ
ト演算回路37に与えられる。このＨオフセット演算回路
37は、同じく第12図に示すように全加算器37aを含み、
この全加算器37aの一方入力にはレジスタ32−36からの
Ｈオフセットデータ（７ビット）が与えられ、他方入力
には、タイミング信号発生回路25からのＨ位置データHC
3−HC8（６ビット）が与えられる。全加算器37aすなわ
ちＨオフセット演算回路37からは、したがって、スクリ
ーンRAMすなわちVRAM7の水平（Ｈ）方向の読出位置を示
すデータFHC0−FHC6が出力される。このデータFHC0−FH
C6が静止画パターンアドレス選択回路38に入力される。
ト演算回路37に与えられる。このＨオフセット演算回路
37は、同じく第12図に示すように全加算器37aを含み、
この全加算器37aの一方入力にはレジスタ32−36からの
Ｈオフセットデータ（７ビット）が与えられ、他方入力
には、タイミング信号発生回路25からのＨ位置データHC
3−HC8（６ビット）が与えられる。全加算器37aすなわ
ちＨオフセット演算回路37からは、したがって、スクリ
ーンRAMすなわちVRAM7の水平（Ｈ）方向の読出位置を示
すデータFHC0−FHC6が出力される。このデータFHC0−FH
C6が静止画パターンアドレス選択回路38に入力される。
静止画パターンＶオフセットデータレジスタ39はCPU2
から送られるデータバス14上のデータビットvd0−vd9を
受け、それをＶオフセットデータとしてラッチする。す
なわち、静止画パターンＶオフセットデータレジスタ39
は、第13図に示すように、それぞれが７ビットのＶオフ
セットレジスタ40,41,42,43および44を含み、レジスタ4
0および41は先の信号/OVOE1および/OVOE2によってイネ
ーブルされ、信号BG1VWおよびBG2VWに応答して、データ
wd0−wd9をラッチする。レジスタ42および43は先の信号
/SBOE3および/SBOE4によってイネーブルされ、信号BG3V
WおよびBG4VWに応答して、データwd3−wd9をラッチす
る。レジスタ40は先の信号/OVOESによってイネーブルさ
れ、信号OVLSに応答して、データvd0−vd9をラッチす
る。このデータvd0−vd9はオフセットデータテーブルか
ら読み出されたデータである。
から送られるデータバス14上のデータビットvd0−vd9を
受け、それをＶオフセットデータとしてラッチする。す
なわち、静止画パターンＶオフセットデータレジスタ39
は、第13図に示すように、それぞれが７ビットのＶオフ
セットレジスタ40,41,42,43および44を含み、レジスタ4
0および41は先の信号/OVOE1および/OVOE2によってイネ
ーブルされ、信号BG1VWおよびBG2VWに応答して、データ
wd0−wd9をラッチする。レジスタ42および43は先の信号
/SBOE3および/SBOE4によってイネーブルされ、信号BG3V
WおよびBG4VWに応答して、データwd3−wd9をラッチす
る。レジスタ40は先の信号/OVOESによってイネーブルさ
れ、信号OVLSに応答して、データvd0−vd9をラッチす
る。このデータvd0−vd9はオフセットデータテーブルか
ら読み出されたデータである。
そして、これらレジスタ40−44のデータがＶオフセッ
ト演算回路45に与えられる。このＶオフセット演算回路
45は、同じく第13図に示すように全加算器45aを含み、
この全加算器45aの一方入力にはレジスタ40−44からの
Ｖオフセットデータ（10ビット）が与えられ、他方入力
には、静止画パターンＶカウンタ値処理回路46からのＶ
位置データFVA0−FVA9（10ビット）が与えられる。全加
算器45aすなわちＶオフセット演算回路45からは、した
がって、スクリーンRAMすなわちVRAM7の垂直（Ｖ）方向
の読出位置を示すデータFVC0−FVC9が出力される。この
データFVC0−FVC9が静止画キャラクタアドレス選択回路
47に入力される。
ト演算回路45に与えられる。このＶオフセット演算回路
45は、同じく第13図に示すように全加算器45aを含み、
この全加算器45aの一方入力にはレジスタ40−44からの
Ｖオフセットデータ（10ビット）が与えられ、他方入力
には、静止画パターンＶカウンタ値処理回路46からのＶ
位置データFVA0−FVA9（10ビット）が与えられる。全加
算器45aすなわちＶオフセット演算回路45からは、した
がって、スクリーンRAMすなわちVRAM7の垂直（Ｖ）方向
の読出位置を示すデータFVC0−FVC9が出力される。この
データFVC0−FVC9が静止画キャラクタアドレス選択回路
47に入力される。
Ｖモザイク制御回路48は、第14図に示すように、８ビ
ットのラッチ49およびトライステートゲート50の組合せ
を含み、それらには共通的にタイミング信号発生回路25
からのデータvc0−vc7が与えられる。ラッチ49はORゲー
ト51から出力されるイネーブル信号によってイネーブル
され、ANDゲート52から出力されるラッチ信号に応答し
てデータvc0−vc7をラッチする。また、トライステート
ゲート50はNOT回路53によって反転されたORゲート51か
らのイネーブル信号に応答してイネーブルされる。すな
わち、ORゲート51からのイネーブル信号があるときには
データvc0−vc7はラッチ49にラッチされているデータが
出力され、ないときにはデータvc0−vc7はトライステー
トゲート50を通して出力される。
ットのラッチ49およびトライステートゲート50の組合せ
を含み、それらには共通的にタイミング信号発生回路25
からのデータvc0−vc7が与えられる。ラッチ49はORゲー
ト51から出力されるイネーブル信号によってイネーブル
され、ANDゲート52から出力されるラッチ信号に応答し
てデータvc0−vc7をラッチする。また、トライステート
ゲート50はNOT回路53によって反転されたORゲート51か
らのイネーブル信号に応答してイネーブルされる。すな
わち、ORゲート51からのイネーブル信号があるときには
データvc0−vc7はラッチ49にラッチされているデータが
出力され、ないときにはデータvc0−vc7はトライステー
トゲート50を通して出力される。
モザイクイネーブルデータwd8−wd11（第３図）がラ
ッチ54に入力され、このラッチ54のラッチ信号としては
先のCPUインタフェース13からの信号MOZVWが与えられ
る。ラッチ54にラッチされたモザイクイネーブルデータ
の各ビットがNOT回路55を通して、NORゲート56a,56b,56
cおよび56dの各一方入力として与えられる。NORゲート5
6a,56b,56cおよび56dの各一方入力には、先の信号/SBOE
1,/SBOE2,/SBOE3および/SBOE4が与えられる。したがっ
て、いずれかの静止画セルBG1,BG2,BG3およびBG4がモザ
イクイネーブルとして設定されると、該当のNORゲート5
6a,56b,56cおよび56dから“1"が出力されるので、この
場合、ORゲート51から上述のラッチイネーブル信号が得
られる。
ッチ54に入力され、このラッチ54のラッチ信号としては
先のCPUインタフェース13からの信号MOZVWが与えられ
る。ラッチ54にラッチされたモザイクイネーブルデータ
の各ビットがNOT回路55を通して、NORゲート56a,56b,56
cおよび56dの各一方入力として与えられる。NORゲート5
6a,56b,56cおよび56dの各一方入力には、先の信号/SBOE
1,/SBOE2,/SBOE3および/SBOE4が与えられる。したがっ
て、いずれかの静止画セルBG1,BG2,BG3およびBG4がモザ
イクイネーブルとして設定されると、該当のNORゲート5
6a,56b,56cおよび56dから“1"が出力されるので、この
場合、ORゲート51から上述のラッチイネーブル信号が得
られる。
また、Ｖモザイクサイズを表すデータwd12−wd15（第
３図）がラッチ57に与えられ、このラッチ57のラッチ信
号としては信号MOZVWが与えられる。そして、ラッチ57
の出力がNOT回路58によって反転されて、４ビットカウ
ンタ59のプリセット値として与えられる。４ビットカウ
ンタ59はしたがってプリセッタブルカウンタとして構成
されていて、プリセットロード信号はNOT回路60から与
えられ、そのクロック入力には、NOT回路61によって反
転された信号HINIが与えられる。また、４ビットカウン
タ59のキャリ信号が、Ｖブランキング信号VBとともに、
ORゲート62を介して上述のNOT回路60に与えられる。こ
のORゲート62の出力はまた、前述のANDゲート52の一方
入力に与えられ、このANDゲート52の他方入力には信号H
INIが与えられる。
３図）がラッチ57に与えられ、このラッチ57のラッチ信
号としては信号MOZVWが与えられる。そして、ラッチ57
の出力がNOT回路58によって反転されて、４ビットカウ
ンタ59のプリセット値として与えられる。４ビットカウ
ンタ59はしたがってプリセッタブルカウンタとして構成
されていて、プリセットロード信号はNOT回路60から与
えられ、そのクロック入力には、NOT回路61によって反
転された信号HINIが与えられる。また、４ビットカウン
タ59のキャリ信号が、Ｖブランキング信号VBとともに、
ORゲート62を介して上述のNOT回路60に与えられる。こ
のORゲート62の出力はまた、前述のANDゲート52の一方
入力に与えられ、このANDゲート52の他方入力には信号H
INIが与えられる。
このＶモザイク制御回路48において、信号MOZVWが入
力されると、ラッチ54および57に、それぞれ、モザイク
イネーブルデータwd8−wd11およびＶモザイクサイズデ
ータwd12−wd15がラッチされる。静止画セルBG1−BG4の
いずれかについてモザイクイネーブルが設定されている
と、NORゲート56a−56dのいずれか、すなわちORゲート5
1からイネーブル信号が出力され、ラッチ49がイネーブ
ルされる。このとき、トライステートゲート50は当然デ
ィスエーブルされる。
力されると、ラッチ54および57に、それぞれ、モザイク
イネーブルデータwd8−wd11およびＶモザイクサイズデ
ータwd12−wd15がラッチされる。静止画セルBG1−BG4の
いずれかについてモザイクイネーブルが設定されている
と、NORゲート56a−56dのいずれか、すなわちORゲート5
1からイネーブル信号が出力され、ラッチ49がイネーブ
ルされる。このとき、トライステートゲート50は当然デ
ィスエーブルされる。
一方、Ｖブランキング信号VBの終了タイミングで、OR
ゲート62から信号が出力され、応じて４ビットカウンタ
59がNOT回路58を通して得られるＶモザイクサイズデー
タの反転データをプリセットロードする。４ビットカウ
ンタ59は各ラインの始端信号HINIに応答してインクリメ
ントされ、そのカウンタ値が“1111"になったとき、キ
ャリ信号が出力される。したがって、そのタイミングで
ANDゲート52を通してラッチ49にラッチ信号が与えら
れ、データvc0−vc7がラッチ49にラッチされる。また、
上述のキャリ信号に応答して４ビットカウンタ59が再び
NOT回路58の出力データをプリセットロードする。
ゲート62から信号が出力され、応じて４ビットカウンタ
59がNOT回路58を通して得られるＶモザイクサイズデー
タの反転データをプリセットロードする。４ビットカウ
ンタ59は各ラインの始端信号HINIに応答してインクリメ
ントされ、そのカウンタ値が“1111"になったとき、キ
ャリ信号が出力される。したがって、そのタイミングで
ANDゲート52を通してラッチ49にラッチ信号が与えら
れ、データvc0−vc7がラッチ49にラッチされる。また、
上述のキャリ信号に応答して４ビットカウンタ59が再び
NOT回路58の出力データをプリセットロードする。
このようにして、４ビットカウンタ58からは、ラッチ
57にラッチされたＶモザイクサイズに相当するライン数
毎にキャリ信号が出力される。そのため、このキャリ信
号に応じてラッチ49がデータvc0−vc7をラッチするよう
にすれば、そのＶモザイクサイズのライン数毎に１回、
ラスタスキャンモニタ８のＶ位置データVpの下位８ビッ
トのデータvc0−vc7がラッチされる。したがって、次の
キャリ信号が出力されるまで、ラッチ49は同じＶ位置デ
ータを出力することになる。このように、VRAM7のＶア
ドレスのインクリメントをＶモザイクサイズに応じて停
止すれば、後述の静止画キャラクタアドレス選択回路47
によって、Ｖモザイクサイズデータで規定される各モザ
イクの複数のラインにわたって同じアドレスが与えられ
るのである。したがって、その複数ラインでは、最初の
ラインのドットデータによって同じ表示が行われ、Ｖモ
ザイク表示が達成される。
57にラッチされたＶモザイクサイズに相当するライン数
毎にキャリ信号が出力される。そのため、このキャリ信
号に応じてラッチ49がデータvc0−vc7をラッチするよう
にすれば、そのＶモザイクサイズのライン数毎に１回、
ラスタスキャンモニタ８のＶ位置データVpの下位８ビッ
トのデータvc0−vc7がラッチされる。したがって、次の
キャリ信号が出力されるまで、ラッチ49は同じＶ位置デ
ータを出力することになる。このように、VRAM7のＶア
ドレスのインクリメントをＶモザイクサイズに応じて停
止すれば、後述の静止画キャラクタアドレス選択回路47
によって、Ｖモザイクサイズデータで規定される各モザ
イクの複数のラインにわたって同じアドレスが与えられ
るのである。したがって、その複数ラインでは、最初の
ラインのドットデータによって同じ表示が行われ、Ｖモ
ザイク表示が達成される。
静止画パターンＶカウンタ値処理回路46は、第15図に
示すように、先のＶモザイク制御回路48のラッチ49（ま
たはトライステートゲート50）からのＶ位置データVC0
−VC7を受けるトライステートゲート64および先の静止
画アドレス制御タイミング信号発生回路30から出力され
る信号OAHVを受けるトライステートゲート65を含む。こ
れらトライステートゲート64および65が、それぞれ、信
号/NIVCOEおよび/OAOEによって制御される。したがっ
て、オフセットデータテーブルを読み出す場合には信号
/OAOEがイネーブルになり、トライステートゲート45が
オン状態となる。そのため、このトライステートゲート
45から上位６ビットおよび下位３ビットがいずれも“0"
でありただ１ビットが“1"であるデータFVA0−FVA9が出
力される。しかしながら、オフセットデータテーブルを
参照しないときには、トライステートゲート64が能動化
されるので、上位２ビットが“0"であり下位８ビットが
Ｖモザイク制御回路48からのデータVC0−VC7であるデー
タFVA0−FVA9が出力される。このようにして、静止画パ
ターンＶカウント値処理回路46がオフセットデータテー
ブルの参照の要否に応じて、先に説明したＶオフセット
演算回路45（第13図）への入力データを切り換える。
示すように、先のＶモザイク制御回路48のラッチ49（ま
たはトライステートゲート50）からのＶ位置データVC0
−VC7を受けるトライステートゲート64および先の静止
画アドレス制御タイミング信号発生回路30から出力され
る信号OAHVを受けるトライステートゲート65を含む。こ
れらトライステートゲート64および65が、それぞれ、信
号/NIVCOEおよび/OAOEによって制御される。したがっ
て、オフセットデータテーブルを読み出す場合には信号
/OAOEがイネーブルになり、トライステートゲート45が
オン状態となる。そのため、このトライステートゲート
45から上位６ビットおよび下位３ビットがいずれも“0"
でありただ１ビットが“1"であるデータFVA0−FVA9が出
力される。しかしながら、オフセットデータテーブルを
参照しないときには、トライステートゲート64が能動化
されるので、上位２ビットが“0"であり下位８ビットが
Ｖモザイク制御回路48からのデータVC0−VC7であるデー
タFVA0−FVA9が出力される。このようにして、静止画パ
ターンＶカウント値処理回路46がオフセットデータテー
ブルの参照の要否に応じて、先に説明したＶオフセット
演算回路45（第13図）への入力データを切り換える。
静止画ネームデータレジスタ66はCPU2から送られるデ
ータバス14上のデータビットvd0−vd9を受け、それを静
止画キャラクタのネームデータとしてラッチする。
ータバス14上のデータビットvd0−vd9を受け、それを静
止画キャラクタのネームデータとしてラッチする。
静止画キャラクタオフセットデータレジスタ67は、Ｈ
オフセット演算回路37およびＶオフセット演算回路45か
らのデータFHC0およびFVC0−FVC9を受け、１キャラクタ
のＶ方向８ドットのどのドットであるかを示すデータAC
0−AC2を出力する。
オフセット演算回路37およびＶオフセット演算回路45か
らのデータFHC0およびFVC0−FVC9を受け、１キャラクタ
のＶ方向８ドットのどのドットであるかを示すデータAC
0−AC2を出力する。
静止画パターンアドレス選択回路38は、第16図に示す
ようにトライステートゲート68を含み、その制御信号と
しては静止画パターンアドレス制御タイミング信号発生
回路30からの信号/SCOEが与えられ、入力としてはＨオ
フセット演算回路37からのデータFHC0−FHC4（５ビッ
ト）とＶオフセット演算回路45からのデータFVC0−FVC4
（５ビット）とが与えられる。そして、信号/SCOEがイ
ネーブルのとき、トライステートゲート68からデータVA
0−VA9が出力される。このデータVA0−VA9はスクリーン
RAMの下位アドレスとなり、アドレス演算回路69に与え
られる。また、静止画パターンアドレス選択回路38に入
力されたデータFHC5およびFVC5は、そのまま、データSC
A1およびSCA0として出力される。データSCA1およびSCA0
はオフセットデータテーブルの読出アドレスとなり、ア
ドレス演算回路69に与えられる。
ようにトライステートゲート68を含み、その制御信号と
しては静止画パターンアドレス制御タイミング信号発生
回路30からの信号/SCOEが与えられ、入力としてはＨオ
フセット演算回路37からのデータFHC0−FHC4（５ビッ
ト）とＶオフセット演算回路45からのデータFVC0−FVC4
（５ビット）とが与えられる。そして、信号/SCOEがイ
ネーブルのとき、トライステートゲート68からデータVA
0−VA9が出力される。このデータVA0−VA9はスクリーン
RAMの下位アドレスとなり、アドレス演算回路69に与え
られる。また、静止画パターンアドレス選択回路38に入
力されたデータFHC5およびFVC5は、そのまま、データSC
A1およびSCA0として出力される。データSCA1およびSCA0
はオフセットデータテーブルの読出アドレスとなり、ア
ドレス演算回路69に与えられる。
アドレス演算回路69は、第17図に示すように、スクリ
ーンベースアドレスレジスタ70,71,72および73ならびに
ネームベースアドレスレジスタ74,75,76および77を含
む。スクリーンベースアドレスレジスタ70,71,72および
73は、スクリーンRAMからネームデータを読み出すとき
に信号/SBOE1,/SBOE2,/SBOE3および/SBOE4によってイネ
ーブルされ、信号BG1SCW,BG2SCW,BG3SCWおよびBG4SCWに
応答して、データwd15−wd10をラッチする。ネームベー
スアドレスレジスタ74,75,76および77は、キャラクタRA
M7aからドットデータを読み出すときに信号/NBOE1,/NBO
E2,/NBOE3および/NBOE4によってイネーブルされ、信号B
G12NWおよびBG34NWに応答してデータwd15−wd12およびw
d11−wd8をラッチする。そして、レジスタ70−73および
レジスタ74−77から出力されるデータFBA5−FBA0（６ビ
ット）が全加算器78の一方入力に与えられる。
ーンベースアドレスレジスタ70,71,72および73ならびに
ネームベースアドレスレジスタ74,75,76および77を含
む。スクリーンベースアドレスレジスタ70,71,72および
73は、スクリーンRAMからネームデータを読み出すとき
に信号/SBOE1,/SBOE2,/SBOE3および/SBOE4によってイネ
ーブルされ、信号BG1SCW,BG2SCW,BG3SCWおよびBG4SCWに
応答して、データwd15−wd10をラッチする。ネームベー
スアドレスレジスタ74,75,76および77は、キャラクタRA
M7aからドットデータを読み出すときに信号/NBOE1,/NBO
E2,/NBOE3および/NBOE4によってイネーブルされ、信号B
G12NWおよびBG34NWに応答してデータwd15−wd12およびw
d11−wd8をラッチする。そして、レジスタ70−73および
レジスタ74−77から出力されるデータFBA5−FBA0（６ビ
ット）が全加算器78の一方入力に与えられる。
また、アドレス演算回路69は、トライステートゲート
79を含み、その制御信号としては、信号/SCOEが与えら
れ、入力はAC11およびAC10である。トライステートゲー
ト79の出力データFBA1およびFBA0は、ネームベースアド
レスレジスタ74−77からの出力データFBA5−FBA2ととも
に、前述の全加算器78の一方入力に与えられる。
79を含み、その制御信号としては、信号/SCOEが与えら
れ、入力はAC11およびAC10である。トライステートゲー
ト79の出力データFBA1およびFBA0は、ネームベースアド
レスレジスタ74−77からの出力データFBA5−FBA2ととも
に、前述の全加算器78の一方入力に与えられる。
信号/SCOEがANDゲート80,81および82の一方入力に共
通的に与えられ、NOT回路85によって反転された信号SCO
EがANDゲート83および84の一方入力として与えられる。
ANDゲート80,81および82のそれぞれの他方入力にはデー
タAC14,AC13およびAC12が与えられる。ANDゲート83およ
び84のそれぞれの他方入力には静止画パターンアドレス
選択回路38からのデータSCA1およびSCA0が与えられる。
これらANDゲート80−84の出力（５ビット）が前述の全
加算器78の他方入力に与えられる。
通的に与えられ、NOT回路85によって反転された信号SCO
EがANDゲート83および84の一方入力として与えられる。
ANDゲート80,81および82のそれぞれの他方入力にはデー
タAC14,AC13およびAC12が与えられる。ANDゲート83およ
び84のそれぞれの他方入力には静止画パターンアドレス
選択回路38からのデータSCA1およびSCA0が与えられる。
これらANDゲート80−84の出力（５ビット）が前述の全
加算器78の他方入力に与えられる。
すなわち、スクリーンRAMからネームデータを読み出
すときには、データSCA0およびSCA1が全加算器78におい
てベースアドレスからの増分として加算される。そし
て、キャラクタRAMからドットデータ（グラフィックデ
ータ）を読み出すとき、データAC12−AC14がベースアド
レスからの増分を示し、それが全加算器78において加算
される。したがって、ANDゲート80−84はスクリーンRAM
を読み出すときの信号/SCOEで上述の２つの増分データ
を切り換えて全加算器78に与えるのである。
すときには、データSCA0およびSCA1が全加算器78におい
てベースアドレスからの増分として加算される。そし
て、キャラクタRAMからドットデータ（グラフィックデ
ータ）を読み出すとき、データAC12−AC14がベースアド
レスからの増分を示し、それが全加算器78において加算
される。したがって、ANDゲート80−84はスクリーンRAM
を読み出すときの信号/SCOEで上述の２つの増分データ
を切り換えて全加算器78に与えるのである。
なお、全加算器78の出力が、ANDゲート87の出力によ
って制御されるトライステートバッファ86を通して、VR
AM7の上位アドレスデータVA10−VA15として出力され
る。NORゲート87の２入力には、信号/SCOEおよび/CHROE
が与えられる。
って制御されるトライステートバッファ86を通して、VR
AM7の上位アドレスデータVA10−VA15として出力され
る。NORゲート87の２入力には、信号/SCOEおよび/CHROE
が与えられる。
静止画キャラクタアドレス選択回路47は、第18図に示
すように、セレクタ88およびトライステートゲート89を
含み、セレクタ88にはデータFVC0−FVC9,M2D0およびM2D
1が与えられ、選択信号としては、データM2S1およびM2S
0が与えられる。そして、選択信号に応じて第18図の表
のように変化するデータAC3−AC14を出力する。このデ
ータがキャラクタRAMの下位アドレスとして、アドレス
演算回路69からの上位アドレスとともに、VRAM7に与え
られる。
すように、セレクタ88およびトライステートゲート89を
含み、セレクタ88にはデータFVC0−FVC9,M2D0およびM2D
1が与えられ、選択信号としては、データM2S1およびM2S
0が与えられる。そして、選択信号に応じて第18図の表
のように変化するデータAC3−AC14を出力する。このデ
ータがキャラクタRAMの下位アドレスとして、アドレス
演算回路69からの上位アドレスとともに、VRAM7に与え
られる。
そして、VRAM7すなわちキャラクタRAM7aから読み出さ
れたドットデータvd0−vd15はラッチ90（第１図）を通
して出力される。このドットデータvd0−vd15が静止画
データ処理回路20（第２図）に与えられる。
れたドットデータvd0−vd15はラッチ90（第１図）を通
して出力される。このドットデータvd0−vd15が静止画
データ処理回路20（第２図）に与えられる。
静止画データ処理回路20は、第18図に示すように、た
とえばシフトレジスタを含むＰ−Ｓ変換器91およびＨオ
フセットタイミング発生回路92を含む。なお、Ｈオフセ
ットタイミング発生回路92としては、たとえば特公昭63
−37472号に開示されていると同様の回路が利用できる
ので、ここではそれを引用することによって詳細な説明
は省略する。そして、このＨオフセットタイミング発生
回路92は、ドットデータをビット直列信号として出力す
るためのタイミング信号をＰ−Ｓ変換器91に与える。そ
して、このＰ−Ｓ変換器91からのビット直列ドットデー
タがＨモザイク制御回路93に与えられる。
とえばシフトレジスタを含むＰ−Ｓ変換器91およびＨオ
フセットタイミング発生回路92を含む。なお、Ｈオフセ
ットタイミング発生回路92としては、たとえば特公昭63
−37472号に開示されていると同様の回路が利用できる
ので、ここではそれを引用することによって詳細な説明
は省略する。そして、このＨオフセットタイミング発生
回路92は、ドットデータをビット直列信号として出力す
るためのタイミング信号をＰ−Ｓ変換器91に与える。そ
して、このＰ−Ｓ変換器91からのビット直列ドットデー
タがＨモザイク制御回路93に与えられる。
Ｈモザイク制御回路93は、第20図に示すように、ラッ
チ94,95,96および97を含み、ラッチ94はＰ−Ｓ変換器91
からの８ビットのデータas0,as1,bs0,bs1,cs0,cs1,ds0
およびds1を受け、ラッチ95は２ビットのデータcs0およ
びcs1を受け、ラッチ96は２ビットのデータds0およびds
1を受け、そしてラッチ97は４ビットのデータes0,es1,f
s0およびfs1を受ける。各ラッチ94,95,96および97は、
それぞれ、NANDゲート98,99,100および101からのラッチ
信号すなわち/5Mに応答して上述の各データをラッチす
る。そして、ラッチ94からの出力が第１静止画セルBC1
の各ドットデータBG1D0−BG1D7として出力され、ラッチ
95からは第３静止画セルBG3の各ドットデータBG3D0およ
びBG3D1が出力され、ラッチ96からは第４静止画セルBG4
のドットデータBG4D0およびBG4D1が出力され、そして、
ラッチ97からは第２静止画セルBG2のドットデータBG2D0
−BG2D3が出力される。このように、各静止画セルBG1−
BG4に応じてドット数を変えているのは、各セルに応じ
て表示可能カラー数が違うからである。この実施例では
第１静止画セルBG1が最も多い数のカラーを表示でき
る。
チ94,95,96および97を含み、ラッチ94はＰ−Ｓ変換器91
からの８ビットのデータas0,as1,bs0,bs1,cs0,cs1,ds0
およびds1を受け、ラッチ95は２ビットのデータcs0およ
びcs1を受け、ラッチ96は２ビットのデータds0およびds
1を受け、そしてラッチ97は４ビットのデータes0,es1,f
s0およびfs1を受ける。各ラッチ94,95,96および97は、
それぞれ、NANDゲート98,99,100および101からのラッチ
信号すなわち/5Mに応答して上述の各データをラッチす
る。そして、ラッチ94からの出力が第１静止画セルBC1
の各ドットデータBG1D0−BG1D7として出力され、ラッチ
95からは第３静止画セルBG3の各ドットデータBG3D0およ
びBG3D1が出力され、ラッチ96からは第４静止画セルBG4
のドットデータBG4D0およびBG4D1が出力され、そして、
ラッチ97からは第２静止画セルBG2のドットデータBG2D0
−BG2D3が出力される。このように、各静止画セルBG1−
BG4に応じてドット数を変えているのは、各セルに応じ
て表示可能カラー数が違うからである。この実施例では
第１静止画セルBG1が最も多い数のカラーを表示でき
る。
一方、モザイクイネーブルデータwd8−wd11およびモ
ザイクサイズデータwd12−wd15が、ラッチ102に与えら
れ、このラッチ102のラッチ信号としては信号MOZHWが与
えられる。そして、ラッチ102の出力はNOT回路103によ
って反転される。NOT回路103によって反転されたモザイ
クイネーブルデータの各ビットは、ORゲート104,105,10
6および107の一方入力に与えられ、このORゲート104−1
07の出力がそれぞれ前述のNANDゲート98−101の一方入
力に与えられる。NANDゲート98−101の他方入力には、
タイミング信号発生回路25からの１ドットに相当するタ
イミング信号5Mが与えられる。
ザイクサイズデータwd12−wd15が、ラッチ102に与えら
れ、このラッチ102のラッチ信号としては信号MOZHWが与
えられる。そして、ラッチ102の出力はNOT回路103によ
って反転される。NOT回路103によって反転されたモザイ
クイネーブルデータの各ビットは、ORゲート104,105,10
6および107の一方入力に与えられ、このORゲート104−1
07の出力がそれぞれ前述のNANDゲート98−101の一方入
力に与えられる。NANDゲート98−101の他方入力には、
タイミング信号発生回路25からの１ドットに相当するタ
イミング信号5Mが与えられる。
さらに、Ｈモザイク制御回路93は、NOT回路103から出
力されるＨモザイクサイズデータの反転データを受ける
プリセッタブル４ビットカウンタ108を含み、この４ビ
ットカウンタ108は先の第14図の４ビットカウンタ59と
同様に動作する。
力されるＨモザイクサイズデータの反転データを受ける
プリセッタブル４ビットカウンタ108を含み、この４ビ
ットカウンタ108は先の第14図の４ビットカウンタ59と
同様に動作する。
また、信号MOZLDをタイミング信号5Mでラッチするラ
ッチ109が設けられ、このラッチ109の出力が４ビットカ
ウンタ108のキャリ信号とともにNORゲート110に与えら
れ、４ビットカウンタ108はこのNORゲート110からの信
号に応答してＨモザイクサイズデータの反転をプリセッ
トロードする。NORゲート110の出力はNOT回路111によっ
て反転されてANDゲート112の一方入力に与えられ、この
ANDゲート112の他方入力にはタイミング信号5Mが与えら
れる。ANDゲート112の出力が前述のORゲート104−107の
各他方入力に与えられる。したがって、４ビットカウン
タ108からキャリ信号が出力される都度ANDゲート112か
ら“1"が出力され、それに応じてNANDゲート98−101が
タイミング5Mの反転/5Mを出力し、それが前述のラッチ9
4−97のラッチ信号として与えられる。
ッチ109が設けられ、このラッチ109の出力が４ビットカ
ウンタ108のキャリ信号とともにNORゲート110に与えら
れ、４ビットカウンタ108はこのNORゲート110からの信
号に応答してＨモザイクサイズデータの反転をプリセッ
トロードする。NORゲート110の出力はNOT回路111によっ
て反転されてANDゲート112の一方入力に与えられ、この
ANDゲート112の他方入力にはタイミング信号5Mが与えら
れる。ANDゲート112の出力が前述のORゲート104−107の
各他方入力に与えられる。したがって、４ビットカウン
タ108からキャリ信号が出力される都度ANDゲート112か
ら“1"が出力され、それに応じてNANDゲート98−101が
タイミング5Mの反転/5Mを出力し、それが前述のラッチ9
4−97のラッチ信号として与えられる。
このＨモザイク制御回路93において、信号MOZHWが入
力されると、ラッチ102に、モザイクイネーブルデータw
d8−wd11およびＨモザイクサイズデータwd12−wd15がラ
ッチされる。静止画セルBG1−BG4のいずれかについてモ
ザイクイネーブルが設定されていると、ORゲート104−1
07のいずれかから信号が出力され、NANDゲート98−101
に与えられる。
力されると、ラッチ102に、モザイクイネーブルデータw
d8−wd11およびＨモザイクサイズデータwd12−wd15がラ
ッチされる。静止画セルBG1−BG4のいずれかについてモ
ザイクイネーブルが設定されていると、ORゲート104−1
07のいずれかから信号が出力され、NANDゲート98−101
に与えられる。
一方、タイミング信号5Mに応答して信号MOZLDがラッ
チ109にラッチされ、NORゲート110からプリセットロー
ド信号が出力され、応じて４ビットカウンタ108がNOT回
路103を通して得られるＨモザイクサイズデータの反転
データをプリセットロードする。４ビットカウンタ108
はタイミング信号5Mすなわち画面上の１ドット毎にイン
クリメントされ、そのカウンタ値が“1111"になったと
き、キャリ信号が出力される。したがって、そのタイミ
ングでNORゲート110を通してロード信号が得られる。し
たがって、４ビットカウンタ108が再びNOT回路103の出
力データをプリセットロードする。
チ109にラッチされ、NORゲート110からプリセットロー
ド信号が出力され、応じて４ビットカウンタ108がNOT回
路103を通して得られるＨモザイクサイズデータの反転
データをプリセットロードする。４ビットカウンタ108
はタイミング信号5Mすなわち画面上の１ドット毎にイン
クリメントされ、そのカウンタ値が“1111"になったと
き、キャリ信号が出力される。したがって、そのタイミ
ングでNORゲート110を通してロード信号が得られる。し
たがって、４ビットカウンタ108が再びNOT回路103の出
力データをプリセットロードする。
このようにして、４ビットカウンタ108からは、ラッ
チ102にラッチされたＨモザイクサイズに相当するドッ
ト数毎にキャリ信号が出力される。そのため、このキャ
リ信号に応じてラッチ94−97がドットデータをラッチす
るようにすれば、そのＨモザイクサイズのドット数毎に
１回、ドットデータが書き換えられる。したがって、次
のキャリ信号が出力されるまで、ラッチ94−97は同じド
ットデータを出力することになる。このように、Ｈモザ
イクサイズに応じた各モザイクの初めにドットデータを
ラッチすれば、Ｈモザイクサイズデータで規定される各
モザイクの複数のドットにわたって同じドットデータが
与えられるのである。したがって、その複数ドットで
は、最初のドットデータによって同じ表示が行われ、Ｈ
モザイク表示が達成される。
チ102にラッチされたＨモザイクサイズに相当するドッ
ト数毎にキャリ信号が出力される。そのため、このキャ
リ信号に応じてラッチ94−97がドットデータをラッチす
るようにすれば、そのＨモザイクサイズのドット数毎に
１回、ドットデータが書き換えられる。したがって、次
のキャリ信号が出力されるまで、ラッチ94−97は同じド
ットデータを出力することになる。このように、Ｈモザ
イクサイズに応じた各モザイクの初めにドットデータを
ラッチすれば、Ｈモザイクサイズデータで規定される各
モザイクの複数のドットにわたって同じドットデータが
与えられるのである。したがって、その複数ドットで
は、最初のドットデータによって同じ表示が行われ、Ｈ
モザイク表示が達成される。
ここで、この発明に直接関係するものではないが、オ
フセットデータを用いるスクロールについて説明する。
初期設定およびＶブランキング期間においては、CPU2か
らVRAMインタフェース22を介して、VRAM7に対して、静
止画パターンデータ（スクリーンデータ），各キャラク
タのドットデータおよびオフセット変更データが書き込
まれる。また、この期間においては、CPU2からCPUイン
タフェース13を介して、静止画アドレス制御回路19およ
び制御データ処理回路20に含まれるレジスタにそれぞれ
データを書き込む。
フセットデータを用いるスクロールについて説明する。
初期設定およびＶブランキング期間においては、CPU2か
らVRAMインタフェース22を介して、VRAM7に対して、静
止画パターンデータ（スクリーンデータ），各キャラク
タのドットデータおよびオフセット変更データが書き込
まれる。また、この期間においては、CPU2からCPUイン
タフェース13を介して、静止画アドレス制御回路19およ
び制御データ処理回路20に含まれるレジスタにそれぞれ
データを書き込む。
そして、静止画パターンＨオフセットデータレジスタ
31からのＨオフセットデータとＨカウント値とがＨオフ
セット演算回路37によって加算される。一方、静止画パ
ターンＶオフセットデータレジスタ39からのＶオフセッ
トデータはＶオフセット演算回路45において、静止画パ
ターンＶカウンタ値処理回路46からの出力と加算され
る。この静止画パターンＶカウンタ値処理回路46からの
出力は基本的にはＶカウント値である。
31からのＨオフセットデータとＨカウント値とがＨオフ
セット演算回路37によって加算される。一方、静止画パ
ターンＶオフセットデータレジスタ39からのＶオフセッ
トデータはＶオフセット演算回路45において、静止画パ
ターンＶカウンタ値処理回路46からの出力と加算され
る。この静止画パターンＶカウンタ値処理回路46からの
出力は基本的にはＶカウント値である。
Ｈオフセット演算回路37の出力およびＶオフセット演
算回路45の出力FHC0−FHC6およびFVC3−FVC9が静止画パ
ターンアドレス選択回路38に入力される。Ｖオフセット
演算回路45の出力FVC0−FVC3およびＨオフセット演算回
路37からの出力FHC0は静止画キャラクタオフセットデー
タレジスタ47に与えられ、キャラクタオフセットデータ
としてラッチされる。
算回路45の出力FHC0−FHC6およびFVC3−FVC9が静止画パ
ターンアドレス選択回路38に入力される。Ｖオフセット
演算回路45の出力FVC0−FVC3およびＨオフセット演算回
路37からの出力FHC0は静止画キャラクタオフセットデー
タレジスタ47に与えられ、キャラクタオフセットデータ
としてラッチされる。
静止画パターンアドレス選択回路38は入力されたデー
タをキャラクタのサイズ等の状態に応じて変換して出力
する。10ビットのデータVA0−VA9がVRAM7のアドレスと
して与えられる。また、アドレス演算回路49からベース
アドレスと増分データとの加算されたアドレスVA10−VA
15が出力され、したがって、VRAM7は16ビットのアドレ
スデータVA0−VA15によってアドレスされる。VRAMから
読み出されたデータは静止画パターンデータ（スクリー
ンデータ）として、静止画ネームレジスタ66に保持され
る。
タをキャラクタのサイズ等の状態に応じて変換して出力
する。10ビットのデータVA0−VA9がVRAM7のアドレスと
して与えられる。また、アドレス演算回路49からベース
アドレスと増分データとの加算されたアドレスVA10−VA
15が出力され、したがって、VRAM7は16ビットのアドレ
スデータVA0−VA15によってアドレスされる。VRAMから
読み出されたデータは静止画パターンデータ（スクリー
ンデータ）として、静止画ネームレジスタ66に保持され
る。
また、VRAM7から読み出されたオフセット変更データ
は、静止画パターンＨオフセットデータレジスタ31およ
び静止画パターンＶオフセットデータレジスタ67に保持
され、前述の動作が行われる。
は、静止画パターンＨオフセットデータレジスタ31およ
び静止画パターンＶオフセットデータレジスタ67に保持
され、前述の動作が行われる。
上述のスクリーン処理においてVRAM7から読み出され
て静止画ネームデータレジスタ66に保持されているキャ
ラクタネームデータがデータFVA0−FVA9としてＶオフセ
ット演算回路45に与えられる。このＶオフセット演算回
路45は、この場合には、キャラクタオフセット演算回路
として動作し、上述のように、アドレスデータFVC0−FV
C9を静止画キャラクタアドレス選択回路47に与える。そ
して、静止画キャラクタアドレス選択回路47では、静止
画アドレス制御タイミング信号発生回路30からのセル選
択信号M2S0およびM2S1に従ってデータFVC0−FVC9が変換
され、データAC3−AC14として出力される。データAC10
−AC14はアドレス演算回路69に与えられ、データAC3−A
C9は、前述のデータAC0−AC2とともに、VRAM7のアドレ
スVA0−VA9として与えられる。また、アドレス演算回路
69は、データAC10−AC14のデータとネームベースアドレ
スレジスタの値とを加算して、その結果をVRAM7のアド
レスVA10−VA15として出力する。したがって、VRAM7か
ら、ラッチ90を介して、その静止画キャラクタのドット
データが読み出される。
て静止画ネームデータレジスタ66に保持されているキャ
ラクタネームデータがデータFVA0−FVA9としてＶオフセ
ット演算回路45に与えられる。このＶオフセット演算回
路45は、この場合には、キャラクタオフセット演算回路
として動作し、上述のように、アドレスデータFVC0−FV
C9を静止画キャラクタアドレス選択回路47に与える。そ
して、静止画キャラクタアドレス選択回路47では、静止
画アドレス制御タイミング信号発生回路30からのセル選
択信号M2S0およびM2S1に従ってデータFVC0−FVC9が変換
され、データAC3−AC14として出力される。データAC10
−AC14はアドレス演算回路69に与えられ、データAC3−A
C9は、前述のデータAC0−AC2とともに、VRAM7のアドレ
スVA0−VA9として与えられる。また、アドレス演算回路
69は、データAC10−AC14のデータとネームベースアドレ
スレジスタの値とを加算して、その結果をVRAM7のアド
レスVA10−VA15として出力する。したがって、VRAM7か
ら、ラッチ90を介して、その静止画キャラクタのドット
データが読み出される。
このキャラクタドットデータが前述のＰ−Ｓ変換器91
によって、キャラクタオフセットタイミング発生回路92
からの変換タイミング信号に応じてビット直列のドット
データとして出力されるのである。
によって、キャラクタオフセットタイミング発生回路92
からの変換タイミング信号に応じてビット直列のドット
データとして出力されるのである。
この実施例によれば、オフセットデータテーブルにオ
フセットデータを設定し、CPUから初期オフセットデー
タを与えるだけで、簡単に、第22図に示すようにモニタ
画面が水平方向に分割された部分において、静止画キャ
ラクタを垂直方向にスクロールさせることができる。な
お、この実施例によっても第21図に示すように画面を垂
直方向に分割した一部において水平方向にスクロールさ
せることも可能なのはいうまでもない。そして、両者を
組み合わせれば、さらに多様なスクロールが可能とな
る。
フセットデータを設定し、CPUから初期オフセットデー
タを与えるだけで、簡単に、第22図に示すようにモニタ
画面が水平方向に分割された部分において、静止画キャ
ラクタを垂直方向にスクロールさせることができる。な
お、この実施例によっても第21図に示すように画面を垂
直方向に分割した一部において水平方向にスクロールさ
せることも可能なのはいうまでもない。そして、両者を
組み合わせれば、さらに多様なスクロールが可能とな
る。
次に、モザイク画像を表示する動作について説明す
る。Ｖモザイク制御回路48では、前述のように、モザイ
クサイズデータに応じて、４ビットカウンタ59（第13
図）からキャリ信号が出力され、したがって、ラッチ49
は、そのＶモザイクサイズデータで指定されるライン数
に相当する期間、Ｖ位置データの下位８ビットvc0−vc7
をラッチする。そのため、静止画パターンＶカウント値
処理回路46に与えられるデータvc0−vc7がその期間中同
じデータとして出力される。このデータvc0−vc7が先に
述べたように、Ｖオフセット演算回路45および静止画キ
ャラクタアドレス選択回路47によって処理されてVRAM7
のキャラクタRAM7aのＶアドレスVA0−VA9として与えら
れる。したがって、このＶアドレスVA0−VA9もまたＶモ
ザイクサイズで指定される各モザイク毎に同じになる。
そのため、１つのモザイク内ではキャラクタRAM7aの同
じＶアドレスからドットデータ（グラフィックデータ）
が読み出される。したがって、各モザイクの最初のライ
ンのドットデータがＶ方向の数ライン（Ｖモザイクサイ
ズデータで指定される）にわたってキャラクタRAM7aか
ら読み出される。このようにして、Ｖモザイクが達成さ
れる。
る。Ｖモザイク制御回路48では、前述のように、モザイ
クサイズデータに応じて、４ビットカウンタ59（第13
図）からキャリ信号が出力され、したがって、ラッチ49
は、そのＶモザイクサイズデータで指定されるライン数
に相当する期間、Ｖ位置データの下位８ビットvc0−vc7
をラッチする。そのため、静止画パターンＶカウント値
処理回路46に与えられるデータvc0−vc7がその期間中同
じデータとして出力される。このデータvc0−vc7が先に
述べたように、Ｖオフセット演算回路45および静止画キ
ャラクタアドレス選択回路47によって処理されてVRAM7
のキャラクタRAM7aのＶアドレスVA0−VA9として与えら
れる。したがって、このＶアドレスVA0−VA9もまたＶモ
ザイクサイズで指定される各モザイク毎に同じになる。
そのため、１つのモザイク内ではキャラクタRAM7aの同
じＶアドレスからドットデータ（グラフィックデータ）
が読み出される。したがって、各モザイクの最初のライ
ンのドットデータがＶ方向の数ライン（Ｖモザイクサイ
ズデータで指定される）にわたってキャラクタRAM7aか
ら読み出される。このようにして、Ｖモザイクが達成さ
れる。
Ｈモザイク制御回路93では、NOT回路103からＨモザイ
クサイズデータの反転が４ビットカウンタ108にプリセ
ットされ、この４ビットカウンタ108はラスタスキャン
モニタ８の画面上の１ドット毎（タイミング信号5M毎）
にインクリメントされる。したがって、この４ビットカ
ウンタ108からはＨモザイクサイズで規定される各モザ
イクの左端ドットでキャリ信号が出力される。応じて、
ANDゲート112からはタイミング信号5M毎に“1"が得ら
れ、それがORゲート104−107のそれぞれの一方入力に入
る。
クサイズデータの反転が４ビットカウンタ108にプリセ
ットされ、この４ビットカウンタ108はラスタスキャン
モニタ８の画面上の１ドット毎（タイミング信号5M毎）
にインクリメントされる。したがって、この４ビットカ
ウンタ108からはＨモザイクサイズで規定される各モザ
イクの左端ドットでキャリ信号が出力される。応じて、
ANDゲート112からはタイミング信号5M毎に“1"が得ら
れ、それがORゲート104−107のそれぞれの一方入力に入
る。
一方、NOT回路103からのモザイクイネーブルデータの
各ビットがORゲート104−107の各他方入力に与えられる
ので、モザイクイネーブルがかけられた静止画セルにつ
いて、NANDゲート98−101の対応のものからはモザイク
サイズデータで規定される各モザイクの始端で、ラッチ
信号が出力される。そのために、ラッチ94−97の対応の
ものがドットデータをラッチする。この状態が各モザイ
クの終端まで続き、したがって、各モザイクを構成する
ドットには、始端のドットデータで示される同じ画像が
表示されることになる。このようにして、Ｈモザイクが
達成される。
各ビットがORゲート104−107の各他方入力に与えられる
ので、モザイクイネーブルがかけられた静止画セルにつ
いて、NANDゲート98−101の対応のものからはモザイク
サイズデータで規定される各モザイクの始端で、ラッチ
信号が出力される。そのために、ラッチ94−97の対応の
ものがドットデータをラッチする。この状態が各モザイ
クの終端まで続き、したがって、各モザイクを構成する
ドットには、始端のドットデータで示される同じ画像が
表示されることになる。このようにして、Ｈモザイクが
達成される。
第23図は、第１モードでモザイクサイズデータが“00
10"として設定された場合のモザイク画像の一例を示
し、上述の処理によって、各モザイクの各ドットには第
23図において丸印を付した左上のドットと同じカラーデ
ータで表示が行われる。
10"として設定された場合のモザイク画像の一例を示
し、上述の処理によって、各モザイクの各ドットには第
23図において丸印を付した左上のドットと同じカラーデ
ータで表示が行われる。
第１図はこの発明の一実施例としての静止画アドレス制
御回路を示すブロック図である。 第２図はこの発明が実施され得るテレビゲーム機を示す
ブロック図である。 第３図はプログラムに設定されるモザイクデータを示す
図解図である。 第４図はこの実施例のメモリマップを示す図解図であ
る。 第５図はスクリーンRAMに記憶される状態を説明するモ
ニタ画面を示す図解図である。 第６図はVRAMに形成されるオフセットデータテーブルを
示す図解図である。 第７図はタイミング信号発生回路を示すブロック図であ
る。 第８図および第9A図，第9B図は第７図のタイミング信号
発生回路からの信号を示すタイミング図である。 第10図は第１図の静止画アドレス制御回路に含まれるCP
Uインタフェースを示すブロック図である。 第11図は第１図の静止画アドレス制御回路に含まれる静
止画アドレス制御タイミング発生回路を示すブロック図
である。 第12図は第１図の静止画アドレス制御回路に含まれる静
止画パターンＨオフセットデータレジスタおよびＨオフ
セット演算回路を示すブロック図である。 第13図は第１図の静止画アドレス制御回路に含まれる静
止画パターンＶオフセットデータレジスタおよびＶオフ
セット演算回路を示すブロック図である。 第14図は第１図のＶモザイク制御回路を示すブロック図
である。 第15図は第１図の静止画アドレス制御回路に含まれる静
止画パターンＶカウント値処理回路を示すブロック図で
ある。 第16図は第１図の静止画アドレス制御回路に含まれる静
止画パターンアドレス選択回路を示すブロック図であ
る。 第17図は第１図の静止画アドレス制御回路に含まれるア
ドレス演算回路を示すブロック図である。 第18図は第１図の静止画アドレス制御回路に含まれる静
止画キャラクタアドレス選択回路を示すブロック図であ
る。 第19図は第２図に含まれる静止画データ処理回路を示す
ブロック図である。 第20図は第19図の静止画データ処理回路に含まれるＨモ
ザイク制御回路を示すブロック図である。 第21図および第22図はモニタ画面上のスクロールの状態
を示す図解図である。 第23図はモザイク画像表示の一例を示す図解図である。 図において、１は画像処理ユニット、２はCPU、３はRO
M、４はRAM、７はVRAM、８はラスタスキャンモニタ、19
は静止画アドレス制御回路、20は静止画データ処理回
路、31は静止画パターンＨオフセットデータレジスタ、
37はＨオフセット演算回路、38は静止画パターンアドレ
ス選択回路、39は静止画パターンＶオフセットデータレ
ジスタ、45はＶオフセット演算回路、46は静止画パター
ンＶカウント値処理回路、47は静止画キャラクタアドレ
ス選択回路、48はＶモザイク制御回路、66は静止画ネー
ムデータレジスタ、67は静止画キャラクタオフセットデ
ータレジスタ、69はアドレス演算回路、91はＰ−Ｓ変換
器、92はキャラクタオフセットタイミング発生回路、93
はＨモザイク制御回路を示す。
御回路を示すブロック図である。 第２図はこの発明が実施され得るテレビゲーム機を示す
ブロック図である。 第３図はプログラムに設定されるモザイクデータを示す
図解図である。 第４図はこの実施例のメモリマップを示す図解図であ
る。 第５図はスクリーンRAMに記憶される状態を説明するモ
ニタ画面を示す図解図である。 第６図はVRAMに形成されるオフセットデータテーブルを
示す図解図である。 第７図はタイミング信号発生回路を示すブロック図であ
る。 第８図および第9A図，第9B図は第７図のタイミング信号
発生回路からの信号を示すタイミング図である。 第10図は第１図の静止画アドレス制御回路に含まれるCP
Uインタフェースを示すブロック図である。 第11図は第１図の静止画アドレス制御回路に含まれる静
止画アドレス制御タイミング発生回路を示すブロック図
である。 第12図は第１図の静止画アドレス制御回路に含まれる静
止画パターンＨオフセットデータレジスタおよびＨオフ
セット演算回路を示すブロック図である。 第13図は第１図の静止画アドレス制御回路に含まれる静
止画パターンＶオフセットデータレジスタおよびＶオフ
セット演算回路を示すブロック図である。 第14図は第１図のＶモザイク制御回路を示すブロック図
である。 第15図は第１図の静止画アドレス制御回路に含まれる静
止画パターンＶカウント値処理回路を示すブロック図で
ある。 第16図は第１図の静止画アドレス制御回路に含まれる静
止画パターンアドレス選択回路を示すブロック図であ
る。 第17図は第１図の静止画アドレス制御回路に含まれるア
ドレス演算回路を示すブロック図である。 第18図は第１図の静止画アドレス制御回路に含まれる静
止画キャラクタアドレス選択回路を示すブロック図であ
る。 第19図は第２図に含まれる静止画データ処理回路を示す
ブロック図である。 第20図は第19図の静止画データ処理回路に含まれるＨモ
ザイク制御回路を示すブロック図である。 第21図および第22図はモニタ画面上のスクロールの状態
を示す図解図である。 第23図はモザイク画像表示の一例を示す図解図である。 図において、１は画像処理ユニット、２はCPU、３はRO
M、４はRAM、７はVRAM、８はラスタスキャンモニタ、19
は静止画アドレス制御回路、20は静止画データ処理回
路、31は静止画パターンＨオフセットデータレジスタ、
37はＨオフセット演算回路、38は静止画パターンアドレ
ス選択回路、39は静止画パターンＶオフセットデータレ
ジスタ、45はＶオフセット演算回路、46は静止画パター
ンＶカウント値処理回路、47は静止画キャラクタアドレ
ス選択回路、48はＶモザイク制御回路、66は静止画ネー
ムデータレジスタ、67は静止画キャラクタオフセットデ
ータレジスタ、69はアドレス演算回路、91はＰ−Ｓ変換
器、92はキャラクタオフセットタイミング発生回路、93
はＨモザイク制御回路を示す。
フロントページの続き (72)発明者 西海 聡 京都府京都市東山区福稲上高松町60番地 任天堂株式会社内 (72)発明者 向井 琢雄 東京都大田区中馬込１丁目３番６号 株 式会社リコー内 (56)参考文献 特開 昭62−203488（ＪＰ，Ａ) 特開 昭56−46366（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/00 - 5/36 H04N 5/262
Claims (3)
- 【請求項１】複数の静止画を重ね合わせて静止画像をモ
ニタに表示する静止画像表示装置におけるモザイク画像
表示装置であって、 静止画像を構成するキャラクタのキャラクタデータを記
憶するキャラクタデータ記憶手段、 前記キャラクタデータによって指定されるキャラクタの
ドットデータを記憶するドットデータ記憶手段、 モザイク表示されるべき前記モニタの画面上の垂直方向
のドット数に相当する垂直モザイクサイズデータを出力
する垂直モザイクサイズデータ出力手段、 前記複数の静止画のうちモザイク表示すべき静止画を指
定するモザイク静止画指定手段、 前記モザイク静止画指定手段によって指定された静止画
については前記垂直モザイクサイズデータに基づいてモ
ザイク毎にそのモザイクの前記垂直方向の始端と同じ前
記ドットデータ記憶手段のアドレスを指定し、前記モザ
イク静止画指定手段によって指定されなかった静止画に
ついては前記モニタの垂直位置に応じた前記ドットデー
タ記憶手段のアドレスを指定するアドレス指定手段、 前記アドレス指定手段のアドレスに従って前記ドットデ
ータ記憶手段から読み出されたドットデータをビット直
列データに変換するレジスタ手段、 モザイク表示されるべき前記モニタの画面上の水平方向
のドット数に相当する水平モザイクサイズデータを出力
する水平モザイクサイズデータ出力手段、 前記モザイク静止画指定手段によって指定された静止画
については前記水平モザイクサイズデータに基づいてモ
ザイク毎にそのモザイクの前記水平方向の始端において
制御信号を出力し、前記モザイク静止画指定手段によっ
て指定されなかった静止画については前記モニタの水平
位置に応じた前記ドットデータ記憶手段のアドレスを指
定する制御信号発生手段、 前記レジスタ手段からのドットデータを受けかつ前記制
御信号に応答して前記ドットデータを保持する保持手
段、および 前記保持手段から出力されるドットデータに基づいて映
像信号を作成して前記モニタに与える手段を備える、モ
ザイク画像表示装置。 - 【請求項２】前記制御信号発生手段は前記モニタの前記
画面上の水平方向１ドット毎にカウント値を変更する第
１のカウンタ手段を含み、そして 前記アドレス指定手段は前記モニタの垂直方向１ドット
毎にカウント値を変更する第２のカウンタ手段を含む、
請求項１記載のモザイク画像表示装置。 - 【請求項３】複数の静止画を重ね合わせて静止画像をモ
ニタに表示する静止画像表示装置におけるモザイク画像
表示装置に用いられる外部記憶装置であって、 静止画像を構成するキャラクタのキャラクタデータを記
憶するキャラクタデータ記憶手段、 前記キャラクタデータによって指定されるキャラクタの
ドットデータを記憶するドットデータ記憶手段、 モザイク表示されるべき前記モニタの画面上の垂直方向
のドット数に相当する垂直モザイクサイズデータを出力
する垂直モザイクサイズデータ出力手段、 モザイク表示されるべき前記モニタの画面上の水平方向
のドット数に相当する水平モザイクサイズデータを出力
する水平モザイクサイズデータ出力手段、および 前記複数の静止画のうちモザイク表示すべき静止画を指
定するモザイク静止画指定手段を備え、 前記モザイク画像表示装置は、 前記モザイク静止画指定手段によって指定された静止画
については前記垂直モザイクサイズデータに基づいてモ
ザイク毎にそのモザイクの前記垂直方向の始端と同じ前
記ドットデータ記憶手段のアドレスを指定し、前記モザ
イク静止画指定手段によって指定されなかった静止画に
ついては前記モニタの垂直位置に応じた前記ドットデー
タ記憶手段のアドレスを指定するアドレス指定手段、 前記アドレス指定手段のアドレスに従って前記ドットデ
ータ記憶手段から読み出されたドットデータをビット直
列データに変換するレジスタ手段、 前記モザイク静止画指定手段によって指定された静止画
については前記水平モザイクサイズデータに基づいてモ
ザイク毎にそのモザイクの前記水平方向の始端において
制御信号を出力し、前記モザイク静止画指定手段によっ
て指定されなかった静止画については前記モニタの水平
位置に応じた前記ドットデータ記憶手段のアドレスを指
定する制御信号発生手段、 前記レジスタ手段からのドットデータを受けかつ前記制
御信号に応答して前記ドットデータを保持する保持手
段、および 前記保持手段から出力されるドットデータに基づいて映
像信号を作成して前記モニタに与える手段を含む、モザ
イク画像表示装置用外部記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31500490A JP3285860B2 (ja) | 1990-11-19 | 1990-11-19 | モザイク画像表示装置 |
| CA002055724A CA2055724C (en) | 1990-11-19 | 1991-11-18 | Mosaic picture display apparatus and external storage unit used therefor |
| EP91310644A EP0487299B1 (en) | 1990-11-19 | 1991-11-19 | Mosaic picture display apparatus and external storage unit used therefor |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP31500490A JP3285860B2 (ja) | 1990-11-19 | 1990-11-19 | モザイク画像表示装置 |
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Family
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|---|---|---|---|
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-
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-
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