JPH07302073A

JPH07302073A - 映像データ転送装置およびコンピュータシステム

Info

Publication number: JPH07302073A
Application number: JP6113520A
Authority: JP
Inventors: Kesatoshi Takeuchi; 啓佐敏竹内
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1994-03-07
Filing date: 1994-04-27
Publication date: 1995-11-14
Anticipated expiration: 2019-01-06
Also published as: JP3484763B2

Abstract

(57)【要約】【目的】映像データを映像メモリに高速に転送する。【構成】ＤＭＡ転送時のアドレスは、ＤＭＡコントロ
ーラ２２０内のＤＭＡアドレス演算部３１２において簡
単な算術演算によって算出され、このアドレスを用いて
映像データがＶＲＡＭ２１２内の任意の位置に高速に転
送される。また、ＦＩＦＯメモリユニット３１８では、
映像を転送する際に垂直方向と水平方向に任意の倍率で
拡大・縮小する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像データを映像メモ
リに転送するための映像データ転送装置およびこれを備
えたコンピュータシステムに関する。

【０００２】

【従来の技術】外部から与えられた映像データをパーソ
ナルコンピュータの映像メモリに転送する方法として、
いわゆるＤＭＡ（Direct Memory Access）転送を利用す
ることができる。

【０００３】図２５は、映像データをビデオＲＡＭに転
送するためのＤＭＡコントローラを備えた従来のコンピ
ュータシステムを示すブロック図である。３つの映像メ
モリ５１Ｒ，５１Ｇ，５１Ｂには、赤色（Ｒ）、緑色
（Ｇ）、青色（Ｂ）に色相分解された色データＤr ，Ｄ
g ，Ｄb がそれぞれ記憶されている。これらの色データ
Ｄr ，Ｄg ，Ｄb は、例えばディザ法で予め２値化され
ている。ＤＭＡコントローラ５５は、アドレスバス５３
と、データバス５２と、制御バス５４の使用権をＣＰＵ
５９から取得し、３つの映像メモリ５１Ｒ，５１Ｇ，５
１Ｂに記憶された２値色データＤr ，Ｄg ，Ｄb をリア
ルタイムに表示用のビデオＲＡＭ５６Ｒ，５６Ｇ，５６
Ｂにそれぞれ転送する。転送された２値色データＤr ，
Ｄg ，Ｄbは、ＶＲＡＭ５６Ｒ、５６Ｇ、５６Ｂを通じ
てモニタ−制御部５７に送られ、モニタ−５８に映像を
表示させる。

【０００４】ＤＭＡ転送の際には、まず、ＣＰＵ５９
が、Ｒ成分用のＶＲＡＭ５６Ｒにおける表示開始アドレ
スをＤＭＡコントローラ５５に送ってＤＭＡコントロー
ラ５５を起動する。ＤＭＡコントローラ５５は、バスの
使用権をＣＰＵ５９から獲得して１ライン目のＲ成分の
２値色データＤr をＲ成分用のＶＲＡＭ５６Ｒに転送
し、その後、ＣＰＵ５９にバスの使用権を戻す。次に、
ＣＰＵ５９がＧ成分用のＶＲＡＭ５６Ｇの表示開始アド
レスをＤＭＡコントローラ５５に送ってＤＭＡコントロ
ーラ５５を起動すると、Ｒ成分と同様に２値色データＤ
g の転送が行なわれる。さらに、Ｂ成分も同様に転送さ
れる。２ライン目の映像データを転送する際には、ＣＰ
Ｕ５９はＶＲＡＭ５６Ｒ，５６Ｇ，５６Ｂそれぞれの２
ライン目の表示開始アドレスを算出してこれをＤＭＡコ
ントローラ５５に送り、ＲＧＢ各色の２値色データＤr
，Ｄg ，Ｄb を順次転送する。

【０００５】このように、ＣＰＵ５９は各ライン毎にＶ
ＲＡＭ５６Ｒ，５６Ｇ，５６Ｂの表示開始アドレスを算
出してＤＭＡコントローラ５５に教示し、ＤＭＡコント
ローラ５５がこれに応じて各ラインの色データＤr ，Ｄ
g ，Ｄb を順次ＤＭＡ転送していくことにより、１フィ
−ルド分の色データがＶＲＡＭ５６に転送される。な
お、「１フィールド」とは、画面の左上隅から右下隅ま
での１回の走査でカバーされる画像を言う。多くの場合
には、２：１のインターレス（飛び越し走査）が行なわ
れており、２フィールドで１フレーム（１画面）の画像
を構成している。こうして、１秒間に約６０フィ−ルド
分の２値色データを順次ＤＭＡ転送していくことによっ
て、動画がモニタ−５８に表示される。

【０００６】

【発明が解決しようとする課題】ＮＴＳＣ（National T
elevision System Commmittee ）方式による映像信号を
利用した場合、水平１ラインの走査期間は６３μｓであ
る。一方、図２５のシステムにおいて、ＣＰＵ５９が表
示開始アドレスを計算してＤＭＡコントローラ５５に転
送する時間と、ＤＭＡコントローラ５５がＣＰＵ５９か
ら各バスの使用権を取得する時間と、各２値色データＤ
r ，Ｄg ，Ｄb の１ライン分をＤＭＡ転送する時間とを
合計すると、１秒間に数フィ−ルド分のデータしか転送
できない。これはＣＰＵ５９が表示開始アドレスを計算
したり、ＤＭＡコントローラ５５に表示開始アドレスを
設定したりするための時間が必要以上にかかるためと考
えられる。このように、従来の装置では、１秒間に数フ
ィールド分のデータしか転送できないため、スム−ズな
動画を表示することは不可能であった。

【０００７】本発明は、従来技術における上述の課題を
解決するためになされたものであり、映像データを映像
メモリに高速に転送することを目的とする。

【０００８】

【課題を解決するための手段および作用】この発明の請
求項１に記載されたコンピュータシステムでは、ＣＰＵ
と、映像データを記憶する第１の映像メモリと、前記第
１の映像メモリへの前記映像データの書込みと読み出し
を制御するビデオアクセラレータと、前記第１の映像メ
モリと前記ビデオアクセラレータとの間を電気的に接続
するローカルバスと、前記映像データを前記第１の映像
メモリ内の所望のメモリ領域に転送する映像データ転送
手段とを備える。前記映像データ転送手段は、前記第１
の映像メモリ内における前記所望のメモリ領域の開始位
置を示すオフセットアドレス値を記憶する第１のメモリ
と、前記第１の映像メモリ内における隣接する走査線同
士のアドレスの差を示す加算アドレス値を記憶する第２
のメモリと、前記映像データに同期した垂直同期信号と
水平同期信号とに応じて、与えられた前記水平同期信号
のパルス数に基づいて特定される走査線の順番を示す走
査線番号と、前記加算アドレス値とを乗算した値に等し
い垂直アドレス値を算出する第１の演算手段と、映像内
の各走査線上において、各走査線の始点から各走査線上
の各画素までのアドレスの差を示す水平アドレス値を生
成する水平カウンタと、前記オフセットアドレス値と前
記垂直アドレス値と前記水平アドレス値とを加算するこ
とによって、各走査線上における各画素の位置に相当す
る前記第１の映像メモリ内のアドレスを示す転送アドレ
スを生成し、前記ローカルバス上に前記転送アドレスを
出力する第２の演算手段と、前記転送アドレスに応じて
前記第１の映像メモリに転送する前記映像データを、前
記ローカルバス上に出力するデータ出力手段とを備え
る。

【０００９】転送アドレスは第１の演算手段と第２の演
算手段とによる算術演算によって算出されるので、転送
アドレスが高速に算出される。

【００１０】請求項２に記載されたコンピュータシステ
ムでは、前記第１の演算手段は、与えられた前記水平同
期信号のパルス数に応じて前記走査線番号を生成する走
査線番号生成手段と、前記走査線番号と前記加算アドレ
ス値とを乗算することによって、前記垂直アドレス値を
生成する乗算器と、を備える。

【００１１】こうすれば、１つの乗算器によって垂直ア
ドレス値を簡単に算出できる。

【００１２】請求項３に記載されたコンピュータシステ
ムでは、前記第１の演算手段は、与えられた前記水平同
期信号のパルス数と等しい回数だけ前記加算アドレス値
を累算することによって、前記垂直アドレス値を生成す
る加算器、を備える。

【００１３】こうすれば、１つの加算器によって垂直ア
ドレス値を算出できるので、回路構成がさらに簡単にな
り、また、より高速に垂直アドレス値を求めることがで
きる。

【００１４】請求項４に記載されたコンピュータシステ
ムでは、前記映像データ転送手段は、さらに、前記ロー
カルバスの使用権を前記ビデオアクセラレータから取得
し、前記使用権を前記ビデオアクセラレータに返還する
バス制御手段を備える。

【００１５】こうすれば、いわゆるＤＭＡ転送によって
映像データを高速に転送できる。

【００１６】請求項５に記載されたコンピュータシステ
ムでは、さらに、外部から与えられたコンポジット映像
信号をデコードすることによって、コンポーネント映像
信号と前記垂直同期信号と前記水平同期信号とを生成す
るデコーダ手段と、前記コンポーネント映像信号をＡ−
Ｄ変換することによって前記映像データを生成するＡ−
Ｄ変換器と、を備える。

【００１７】こうすれば、外部から与えられたコンポジ
ット映像信号の映像を表わす映像データを第１の映像メ
モリに高速に転送できる。

【００１８】請求項６に記載されたコンピュータシステ
ムでは、前記データ出力手段は、前記映像データを所定
量ずつ記憶可能な複数の映像データバッファと、前記複
数の映像データバッファの中で、前記映像データが書込
まれる少なくとも１つの映像データバッファと、前記映
像データが読み出される少なくとも１つの他の映像デー
タバッファとを所定の順序で選択して動作させるバッフ
ァ制御手段と、を備える。

【００１９】こうすれば、複数の映像データバッファを
用いて映像データの転送のタイミングを調整できる。

【００２０】請求項７に記載されたコンピュータシステ
ムでは、前記バッファ制御手段は、前記垂直同期信号と
前記水平同期信号の少なくとも一方に基づいて、前記垂
直同期信号のＮV 倍の周期を有するラインインクリメン
ト信号を生成するラインインクリメント信号生成手段を
備え、前記第１の演算手段は、前記水平同期信号の各パ
ルスに応じて、前記水平同期信号の最新の２パルスの間
に発生した前記ラインインクリメント信号のパルス数を
前記走査線番号の値に加算していく手段を備えている。
そして、前記ラインインクリメント信号生成手段におけ
る前記ＮV の値を調整することによって、前記第１の映
像メモリに転送される前記映像データで表わされる映像
を垂直方向に縮小可能である。

【００２１】請求項８に記載されたコンピュータシステ
ムでは、前記バッファ制御手段は、水平同期信号の周波
数のＮH0倍の周波数を有する入力クロック信号を生成
し、前記映像データが書込まれる映像データバッファに
書込み同期信号として供給する入力クロック生成手段
と、入力クロック信号の周波数のＨＸ倍（ＨＸは整数）
の周波数を有する出力クロック信号を生成し、前記映像
データが読出される映像データバッファに読出し同期信
号として供給する出力クロック生成手段と、を備える。
そして、前記出力クロック生成手段における前記ＨＸの
値を調整することによって、前記複数の映像データバッ
ファから読み出された前記映像データによって表わされ
る映像を垂直方向に拡大可能である。

【００２２】請求項９に記載されたコンピュータシステ
ムでは、前記バッファ制御手段は、さらに、前記水平同
期信号のＮH 倍の周波数を有するドットクロック信号
を、前記複数の映像データバッファから読み出された前
記映像データを前記第１の映像メモリに書き込む際の同
期信号として生成するドットクロック生成手段を備え
る。そして、前記ドットクロック生成手段における前記
ＮH の値を調整することによって前記第１の映像メモリ
に転送される前記映像データで表わされる映像を水平方
向に拡大および縮小可能である。

【００２３】この発明の請求項１０に記載されたコンピ
ュータシステムは、映像データを記憶する映像メモリ
と、前記映像メモリへの前記映像データの書込みと読み
出しを制御するマイクロプロセッサと、前記映像メモリ
と前記マイクロプロセッサとの間を電気的に接続するバ
スと、前記バスの使用権を前記マイクロプロセッサから
獲得するとともに、前記映像メモリ内の所望のメモリ領
域に対応する前記転送アドレスと前記映像データとを前
記バス上に出力することによって、前記映像データを前
記映像メモリにＤＭＡ転送するＤＭＡ転送手段と、を備
える。また、前記ＤＭＡ転送手段は、前記映像データで
表わされる映像を垂直方向に変倍可能な第１の変倍手段
と、前記映像データで表わされる映像を水平方向に変倍
可能な第２の変倍手段と、を備える。

【００２４】また、この発明の請求項１６に記載した映
像データ転送装置は、映像データを記憶する映像メモリ
と、前記映像メモリへの前記映像データの書込みと読み
出しを制御するマイクロプロセッサと、前記映像メモリ
と前記マイクロプロセッサとの間を電気的に接続するバ
スと、を備えるコンピュータシステムに使用され、前記
映像データを前記映像メモリ内の所望のメモリ領域に転
送する映像データ転送装置であって、前記映像メモリ内
における前記所望のメモリ領域の開始位置を示すオフセ
ットアドレス値を記憶する第１のメモリと、前記映像メ
モリ内における隣接する走査線同士のアドレスの差を示
す加算アドレス値を記憶する第２のメモリと、前記映像
データに同期した垂直同期信号と水平同期信号とに応じ
て、与えられた前記水平同期信号の数に基づいて特定さ
れる走査線の順番を示す走査線番号と、前記加算アドレ
ス値とを乗算した値に等しい垂直アドレス値を算出する
第１の演算手段と、映像内の各走査線上において、各走
査線の始点から各走査線上の各画素までのアドレスの差
を示す水平アドレス値を生成する水平カウンタと、前記
オフセットアドレス値と前記垂直アドレス値と前記水平
アドレス値とを加算することによって、各走査線上にお
ける各画素の位置に相当する前記映像メモリ内のアドレ
スを示す転送アドレスを生成し、前記バス上に前記転送
アドレスを出力する第２の演算手段と、前記転送アドレ
スに応じて前記映像メモリに転送する前記映像データ
を、前記バス上に出力するデータ出力手段と、前記映像
データで表わされる映像を垂直方向に変倍可能な第１の
変倍手段と、前記映像データで表わされる映像を水平方
向に変倍可能な第２の変倍手段と、を備えることを特徴
とする。

【００２５】請求項２１に記載されたコンピュータシス
テムでは、さらに、前記第１の映像メモリとは異なるデ
ータ形式の映像データを記憶するための第２の映像メモ
リと、前記第２の映像メモリに記憶された前記映像デー
タを、前記第１の映像メモリに記憶される映像データの
形式に変換するとともに、変換後の映像データを前記Ｄ
ＭＡ転送手段に供給する映像データ変換手段と、を備え
る。

【００２６】こうすれば、第２の映像メモリに記憶され
た映像データを第１の映像メモリに高速に転送できる。

【００２７】

【実施例】

Ａ．システム構成：図１は、本発明の第１の実施例とし
てのコンピュータシステムの構成を示すブロック図であ
る。このコンピュータシステムは、パーソナルコンピュ
ータ本体２００と、カラーＣＲＴ３００と、カラー液晶
ディスプレイ（ＬＣＤ）３０２とを備えている。パーソ
ナルコンピュータ本体２００は、ＣＰＵ２０２と、ＲＡ
Ｍ２０４と、ＲＯＭ２０６と、Ｉ／Ｏインタフェイス２
０８と、ビデオアクセラレータ２１０と、２ポートＶＲ
ＡＭ２１２と、Ｄ−Ａ変換器（ＤＡＣ）２１４と、ＬＣ
Ｄドライバ２１６と、ＤＭＡコントローラ２２０と、Ａ
−Ｄ変換器２２２と、映像デコーダ２２４と、映像入力
端子２２６とを備えている。これらのうちで、ＣＰＵ２
０２、ＲＡＭ２０４、ＲＯＭ２０６、Ｉ／Ｏインタフェ
イス２０８、ビデオアクセラレータ２１０、および、Ｄ
ＭＡコントローラ２２０は、ＣＰＵバス２０１で互いに
接続されている。また、ビデオアクセラレータ２１０
と、２ポートＶＲＡＭ２１２と、ＤＭＡコントローラ２
２０は、ローカルバス（アドレスバス２２８、データバ
ス２２９、制御バス２３０）で相互に接続されている。

【００２８】なお、ＤＭＡコントローラ２２０とＡ−Ｄ
変換器２２２と映像デコーダ２２４と映像入力端子２２
６は、１枚の拡張ボードまたは拡張カード上に実現する
ことができる。

【００２９】映像入力端子２２６にはビデオプレーヤや
テレビジョンチューナからのコンポジット映像信号ＶＳ
が与えられる。入力されたコンポジット映像信号ＶＳ
は、映像デコーダ２２４でデコードされて、ＲＧＢ各色
の輝度成分を含む色信号ＣＳ（コンポーネント映像信
号）と、垂直同期信号ＶＳＹＮＣと、水平同期信号ＨＳ
ＹＮＣと、フィールド指示信号ＦＩＳとに分解される。
フィールド指示信号ＦＩＳは、インターレース走査の場
合に奇数フィールドか偶数フィールドかを示す信号であ
る。

【００３０】色信号ＣＳはＡ−Ｄ変換器２２２によって
アナログ信号からデジタル信号に変換され、デジタル化
された映像データＤＳはＤＭＡコントローラ２２０に与
えられる。ＤＭＡコントローラ２２０は、デジタル化さ
れた映像データのビット数を調整した後、その映像デー
タを２ポートＶＲＡＭ２１２に転送する。２ポートＶＲ
ＡＭ２１２から読み出された映像データは、Ｄ−Ａ変換
器２１４を介してカラーＣＲＴ３００に与えられ、ま
た、ＬＣＤドライバ２１６を介して液晶ディスプレイ３
０２に与えられる。

【００３１】図２は、ＤＭＡコントローラ２２０の内部
構成を示すブロック図である。ＤＭＡコントローラ２２
０は、ＣＰＵインタフェイス３１０と、ＤＭＡアドレス
演算部３１２と、データ出力部３１４と、ＤＭＡ制御部
３１６と、ＦＩＦＯメモリユニット３１８と、色調整部
３２０とを備えている。

【００３２】色調整部３２０に与えられるデジタル映像
信号ＤＳは、２４ビット（ＲＧＢ各８ビット）のフルカ
ラー映像データである。色調整部３２０は、この２４ビ
ットのデジタル映像信号ＤＳを、必要に応じて１６ビッ
ト（Ｒ：Ｇ：Ｂ＝５：６：５ビットで１６７７万色を再
現可能）、８ビット（Ｒ：Ｇ：Ｂ＝３：３：２ビットで
６万色を再現可能）、４ビット（カラーパレットにより
１６色を再現可能）、３ビット（カラーパレットにより
８色を再現可能）の映像データに変換する回路である。
４ビットや３ビットの映像データに変換する場合には、
ディザ法による２値化が実行される。カラーパレット
は、２ポートＶＲＡＭ２１２の出力側に設けられてい
る。なお、どのタイプの映像データに変換するかは、オ
ペレータの指定に応じてＣＰＵ２０２によって設定され
る。但し、以下では２４ビットのフルカラー映像データ
（「コンポーネント映像データ」と呼ぶ）を色調整部３
２０がそのまま出力する場合について説明する。

【００３３】色調整部３２０から出力されたコンポーネ
ント映像データＶＤは、ＦＩＦＯメモリユニット３１８
に順次記憶される。図３は、ＦＩＦＯメモリユニット３
１８の内部構成を示すブロック図である。図３（Ａ）に
示すように、ＦＩＦＯメモリユニット３１８は、ＦＩＦ
Ｏ制御部３２１と、２つのＦＩＦＯメモリ３２２，３２
４を備えている。また、図３（Ｂ）に示すように、ＦＩ
ＦＯ制御部３２１は５つのＰＬＬ回路３２５〜３２８，
５１０と波形成形部５１１とを有している。第１ないし
第３のＰＬＬ回路３２５〜３２７は、水平同期信号ＨＳ
ＹＮＣの周波数をＮH0倍、（ＮH0＊ＨＸ）倍、および、
ＮH 倍した信号ＣＬＫＩ，ＣＬＫＯ，ＤＣＬＫをそれぞ
れ生成する。また、第４のＰＬＬ回路３２８は、垂直同
期信号ＶＳＹＮＣの周波数をＮV 倍した信号ＨＩＮＣを
生成する。第５のＰＬＬ回路５１０は、図３（Ｃ）に示
すように、水平同期信号ＨＳＹＮＣの周波数をＨＸ倍し
た信号ＨＳＹＮＣ＊ＨＸを生成し、波形成形部５１１は
その立ち上がりエッジを検出して第２の水平同期信号Ｘ
ＨＳＹＮＣを生成する。この第２の水平同期信号ＸＨＳ
ＹＮＣは、第１の水平同期信号ＨＳＹＮＣのＨＸ倍の周
波数を有する同期信号である。なお、各ＰＬＬ回路内の
設定値ＮH0，（ＮH0＊ＨＸ），ＮH ，ＮV ，ＨＸは、Ｃ
ＰＵ２０２によって設定される。これらのＰＬＬ回路３
２５〜３２８は、映像の拡大・縮小を行なうための回路
であり、その機能については後述する。

【００３４】なお、２つのＦＩＦＯメモリ３２２，３２
４は、所定量の映像データを一時的に記憶する映像デー
タバッファとしての機能を有しており、ＦＩＦＯ制御部
３２１は映像データバッファ制御部としての機能を有し
ている。また、第１のＰＬＬ回路３２５は入力クロック
生成手段として、第２のＰＬＬ回路３２６は出力クロッ
ク生成手段として、第３のＰＬＬ回路３２７はドットク
ロック生成手段として、第４のＰＬＬ回路３２８はライ
ンインクリメント信号生成手段としての機能をそれぞれ
有している。なお、第２と第４のＰＬＬ回路３２６，３
２８およびＦＩＦＯメモリユニット３１８が協同して、
映像を垂直方向に変倍可能な変倍手段としての機能を発
揮する。また、第２と第３のＰＬＬ回路３２６，３２７
が協同して、映像データで表わされる映像を水平方向に
変倍可能な変倍手段としての機能を発揮する。

【００３５】図２に示すように、ＦＩＦＯメモリユニッ
ト３１８から出力された映像データは、データ出力部３
１４を介してデータバス２２９上に出力される。そし
て、ＤＭＡ制御部３１６がアドレスバス２２８と、デー
タバス２２９と、制御バス２３０の使用権をビデオアク
セラレータ２１０から取得し、映像データＭＤＡＴＡを
２ポートＶＲＡＭ２１２に転送する。

【００３６】図４は、ＤＭＡコントローラ２２０内のＤ
ＭＡアドレス演算部３１２と、データ出力部３１４と、
ＤＭＡ制御部３１６の内部構成を示すブロック図であ
る。データ出力部３１４は、コンポーネント映像データ
ＶＤを保持するためのラッチ３６４を備えている。な
お、コンポーネント映像データＶＤを複数画素分まとめ
てデータバス２２９上に出力する場合には、シリアル／
パラレル変換器を備えるようにすればよい。

【００３７】ＤＭＡアドレス演算部３１２は、オフセッ
トアドレス記憶部３３０と、加算アドレス値記憶部３３
２と、垂直カウンタ部３３４と、水平カウンタ部３３６
と、乗算器３３８と、２つの加算器３４０，３４２とを
有している。乗算器３３８は、加算アドレス値記憶部３
３２に記憶された加算アドレス値と、垂直カウンタ部３
３４から出力される垂直方向のカウント値とを乗算す
る。第１の加算器３４０は、オフセットアドレス記憶部
３３０に予め記憶されたオフセットアドレス（後述す
る）と乗算器３３８の乗算結果とを加算する。第２の加
算器３４２は、第１の加算器３４０の加算結果と、水平
カウンタ部３３６のカウント値とを加算する。なお、第
２の加算器３４２の出力ＡＤ２が、ＤＭＡ転送時にＶＲ
ＡＭ２１２に与えられるアドレスＭＡＤＤＲＥＳＳとな
る。第２の加算器３４２はトライステート出力を有して
いる。

【００３８】Ｂ．ＶＲＡＭへのデータ転送方法：図５
は、２ポートＶＲＡＭ２１２のメモリマップである。こ
のＶＲＡＭ２１２の１ワードは２４ビットであり、１ワ
ードに映像データのＲ成分とＧ成分とＢ成分とが含まれ
ている。また、画面上の１画素（ドット）が１ワードに
対応している。

【００３９】図６は、ＶＲＡＭ２１２のメモリ空間と画
面との対応関係を示す説明図である。この図では、ＶＲ
ＡＭ２１２の水平レンジ８０の画素数は６４０（５０ｈ
ワード）、垂直レンジ８１の走査線本数は１９９ｈ（＝
４０９）である。ＤＭＡ転送によって動画の映像データ
が書き込まれる動画領域ＭＰＡは、図６に斜線で示すよ
うに、垂直方向に２ライン目で水平方向に２画素目の開
始位置から、水平方向に２画素の幅を有し、垂直方向に
２ラインの幅を有する合計４画素の領域である。なお、
動画領域ＭＰＡの位置とサイズは、オペレータがカラー
ＣＲＴ３００またはカラー液晶ディスプレイ３０２の画
面上で指定する。

【００４０】図７は、カラーＣＲＴ３００の画面上にお
いて指定された動画領域ＭＰＡを示す平面図である。図
６に示すメモリ空間は、図７に示すカラーＣＲＴ３００
の表示画面と１：１で対応している。

【００４１】以下ではインターレース走査の行なわない
場合のアドレス演算について最初に説明し、インターレ
ース走査を行なう場合のアドレスの演算については後述
する。

【００４２】図８は、アドレス演算部３１２を拡大して
示すブロック図である。オフセットアドレス記憶部３３
０に記憶されるオフセットアドレスＯＦＡＤは、図６に
おいて、先頭アドレス００００ｈから動画領域ＭＰＡの
書込み開始位置のアドレス（００５１ｈ）までのオフセ
ットの値（５１ｈ）である。

【００４３】書込み開始位置のアドレス（＝００５１
ｈ）は、画面上においてオペレータが指定した動画領域
ＭＰＡ（図７）の左上点Ｐ１の位置に応じて決定され
る。オペレータが動画領域ＭＰＡを指定すると、ＣＰＵ
２０２が左上点Ｐ１に相当する書込み開始位置のアドレ
ス（＝００５１ｈ）を算出し、このアドレス（＝００５
１ｈ）をオフセットアドレスＯＦＡＤとしてオフセット
アドレス記憶部３３０に設定する。オペレータはカラー
ＣＲＴ３００またはカラー液晶ディスプレイ３０２の画
面上で任意の位置に任意の大きさの動画領域ＭＰＡを設
定することができ、これに応じてオフセットアドレスＯ
ＦＡＤが設定される。

【００４４】加算アドレス値記憶部３３２に記憶される
加算アドレスＡＤＡＤは、メモリ空間における１走査線
分の画素数に等しく、この実施例では５０ｈに設定され
ている。

【００４５】乗算器３３８の出力ＭＵＬと、２つの加算
器３４０，３４２の出力ＡＤ１，ＡＤ２は、それぞれ次
の算術式で与えられる。 MUL=ADAD×VCNT …(1) AD1=OFAD+MUL …(2) AD2=AD1+HCNT …(3)

【００４６】上記（１）〜（３）式をまとめると、各画
素に対する第２の加算器３４２の出力ＡＤ２は次の算術
式で与えられる。 AD2 =(ADAD×VCNT)+OFAD+HCNT …(4)

【００４７】垂直カウントＶＣＮＴは動画領域ＭＰＡ内
の走査線番号を示している。水平カウントＨＣＮＴは各
走査線の左端点から測った位置を画素単位で示してお
り、本発明における水平アドレス値に相当する。なお、
乗算器３３８の出力ＭＵＬは、本発明における垂直アド
レス値に相当する。

【００４８】上記の（４）式は、垂直カウントＶＣＮＴ
と水平カウントＨＣＮＴで示される位置に対応するアド
レスＡＤ２を与える式である。なお、この実施例ではＡ
ＤＡＤ＝５０ｈ，ＯＦＡＤ＝５１ｈなので、（４）式は
次の（５）式に書き換えられる。 AD2 =(50h×VCNT)+51h+HCNT …(5)

【００４９】後述するように、動画領域ＭＰＡ（図７）
内の１本の走査線分のＤＭＡ転送が終了するたびに垂直
カウントＶＣＮＴが１つ増加し、また、同一の走査線上
におい各画素の１ワード分の映像データがＤＭＡ転送さ
れるたびに水平カウントＨＣＮＴが１つ増加する。この
結果、動画領域ＭＰＡ内の映像を表わすコンポーネント
映像データＶＤが上記数式（５）で示されるアドレスに
従ってＶＲＡＭ２１２に書き込まれる。

【００５０】Ｃ．データ転送の動作：図９は、ＤＭＡ転
送の全体動作を示すタイミングチャートである。まず、
ＣＰＵ２０２からＤＭＡ制御部３１６に動作開始の指示
を与えると（図９（ａ））、バス制御部３６２（図４）
がＤＭＡ要求信号／ＤＭＡＲＱをコントロールバス２３
０上に出力する。そして、ビデオアクセラレータ２１０
からバス制御部３６２にＤＭＡ許可信号／ＤＭＡＡＣＫ
が与えられて、ＤＭＡコントローラ２２０がローカルバ
ス２２８，２２９，２３０の使用権を取得する。なお、
各信号名の前に付加された符号「／」は、負論理である
ことを示している。

【００５１】一方、ＣＰＵ２０２からＤＭＡ転送の指示
が与えられた後に垂直同期信号ＶＳＹＮＣがＤＭＡコン
トローラ２２０に与えられると、垂直カウンタ部３３４
と水平カウンタ部３３６が０にリセットされて、初期状
態となる。

【００５２】垂直同期信号ＶＳＹＮＣの後にはバックポ
ーチ期間が続いているが、図９では省略されている。バ
ックポーチ期間の後の有効映像期間では、ＤＭＡ許可信
号／ＤＭＡＡＣＫ（図９（ｅ））がＬレベルの期間は、
ＤＭＡコントローラ２２０がアドレスＭＡＤＤＲＥＳＳ
（図９（ｆ））と映像データＭＤＡＴＡ（図９（ｇ））
と書込み信号ＭＷＲ（図９（ｈ））とをローカルバス上
に出力してＤＭＡ転送を行ない、ＤＭＡ許可信号／ＤＭ
ＡＡＣＫがＨレベルの期間は、ビデオアクセラレータ２
１０がバスを使用する（図９（ｉ）〜（ｋ））。

【００５３】図１０は、ＤＭＡ転送の動作の詳細を示す
タイミングチャートである。バックポーチ期間が過ぎ、
有効映像期間において第２の水平同期信号ＸＨＳＹＮＣ
がＬレベルになると、水平カウンタ部３３６が０にリセ
ットされて動作開始状態となり、また、垂直カウンタ部
３３４のカウントアップが開始される。ここで、垂直カ
ウンタ部３３４の動作を理解するために、その内部構成
について説明する。

【００５４】図１１は、垂直カウンタ部３３４の内部構
成と、ＦＩＦＯ制御部３２１内の関連部分を示すブロッ
ク図である。ＦＩＦＯ制御部３２１のＰＬＬ回路３２７
は、映像デコーダ２２４から与えられた水平同期信号Ｈ
ＳＹＮＣの周波数をＮH 倍したドットクロック信号ＤＣ
ＬＫを生成する。また、他のＰＬＬ回路３２８は、垂直
同期信号ＶＳＹＮＣの周波数をＮV 倍したラインインク
リメント信号ＨＩＮＣを生成する。ラインインクリメン
ト信号ＨＩＮＣは、後述するように、映像を垂直方向に
縮小する際に用いられる。ここではまず、ラインインク
リメント信号ＨＩＮＣの周波数が第２の水平同期信号Ｘ
ＨＳＹＮＣと同じである場合のＤＭＡ転送について説明
する。ラインインクリメント信号ＨＩＮＣの周波数が第
２の水平同期信号ＸＨＳＹＮＣと同じである場合には、
映像の縮小が行なわれない。

【００５５】垂直カウンタ部３３４は、バックポーチ記
憶部４０２と、比較器４０４と、バックポーチカウンタ
４０６と、垂直カウンタ４０８と、ラッチ４１０とを有
している。バックポーチ記憶部４０２は、ＣＰＵバスを
介してＣＰＵ２０２から与えられたバックポーチ数ＢＰ
を記憶する。ここで、バックポーチ数ＢＰはバックポー
チ期間における水平同期信号ＨＳＹＮＣのパルス数であ
る。バックポーチカウンタ４０６には第１の水平同期信
号ＨＳＹＮＣが与えられ、ラッチ４１０のクロック入力
端子には第２の水平同期信号ＸＨＳＹＮＣが与えられて
いる。また、垂直カウンタ４０８のクロック入力端子に
はラインインクリメント信号ＨＩＮＣが与えられてい
る。また、バックポーチカウンタ４０６と垂直カウンタ
４０８のリセット入力端子には垂直同期信号ＶＳＹＮＣ
が与えられている。比較器４０４は、バックポーチ記憶
部４０２に記憶されたバックポーチ数ＢＰと、バックポ
ーチカウンタ４０６のカウント値ＢＰＣとを比較する。

【００５６】比較器４０４の出力ＣＭＰはＢＰ＝ＢＰＣ
の時にＨレベルとなり、ＢＰ≠ＢＰＣの時にはＬレベル
となる。また、バックポーチカウンタ４０６は比較器４
０４の出力ＣＭＰがＬレベルの時にイネーブルとなり、
垂直カウンタ４０８はＣＭＰがＨレベルの時にイネーブ
ルとなる。

【００５７】垂直同期信号ＶＳＹＮＣが垂直カウンタ部
３３４に与えられるとバックポーチカウンタ４０６と垂
直カウンタ４０８とがリセットされる。このとき、比較
器４０４の出力ＣＭＰはＬレベルなので、バックポーチ
カウンタ４０６がイネーブルとなり、水平同期信号ＨＳ
ＹＮＣのパルス数をカウントする。一方、垂直カウンタ
４０８は停止したままである。水平同期信号ＨＳＹＮＣ
のパルスがバックポーチ数ＢＰと等しい数だけバックポ
ーチカウンタ４０６に入力されると、ＢＰ＝ＢＰＣとな
る。この結果、比較器４０４の出力ＣＭＰがＨレベルと
なり、バックポーチカウンタ４０６が停止するととも
に、垂直カウンタ４０８がカウントアップを開始する。
垂直カウンタ４０８のカウント値ＣＮＴは、第２の水平
同期信号ＸＨＳＹＮＣの立上がりエッジでラッチ４１０
に保持されて、垂直カウントＶＣＮＴとして出力され
る。この垂直カウントＶＣＮＴが画面上の走査線番号を
示している。なお、垂直方向に縮小を行なわない場合に
は、第２の水平同期信号ＸＨＳＹＮＣとラインインクリ
メント信号ＨＩＮＣの周波数が等しく、従って、垂直カ
ウントＶＣＮＴは第２の水平同期信号ＸＨＳＹＮＣのパ
ルス数に等しい。

【００５８】このように、垂直カウンタ４０８とラッチ
４１０は、走査線番号を加算する手段としての機能を有
している。

【００５９】ＤＭＡ制御部３１６内の制御信号発生部３
６０（図４）には、ＦＩＦＯ制御部３２１のＰＬＬ回路
３２７（図１１）で生成されたドットクロック信号ＤＣ
ＬＫが与えられている。制御信号発生部３６０は、この
ドットクロック信号ＤＣＬＫに同期して、水平カウンタ
部３３６を制御している。

【００６０】図１０の期間ＴＴ１において、１画素（＝
１ワ−ド＝２４ビット）分の映像データＭＤＡＴＡがＤ
ＭＡ転送されると、制御信号発生部３６０がワード同期
信号ＷＳＹＮＣを水平カウンタ部３３６に出力する。な
お、制御信号発生部３６０は、ドットクロック信号ＤＣ
ＬＫの１パルス毎にワード同期信号ＷＳＹＮＣを１パル
ス出力している。水平カウンタ部３３６はワード同期信
号ＷＳＹＮＣの各パルスに応じて水平カウントＨＣＮＴ
を１つカウントアップする。期間ＴＴ１では、上記
（５）式においてＶＣＮＴ＝０ｈ，ＨＣＮＴ＝０ｈとな
るので、ＡＤ２＝００５１ｈとなる。このアドレスＡＤ
２は、図６に示す動画領域ＭＰＡの左上部分のアドレス
に相当する。

【００６１】期間ＴＴ２では、ＶＣＮＴ＝０ｈ，ＨＣＮ
Ｔ＝１ｈとなるので、ＡＤ２＝Ａ００５２ｈとなる。こ
のアドレスＡＤ２は、図６に示す動画領域ＭＰＡの右上
部分のアドレスに相当する。

【００６２】このように、期間ＴＴ１，ＴＴ２におい
て、図７の動画領域ＭＰＡ内の第１番目の走査線Ｌ１に
ついての転送が終了する。従って、期間ＴＴ２が終了す
ると、ＤＭＡ制御部３１６に走査線の終了と開始を示す
第２の水平同期信号ＸＨＳＹＮＣが与えられる。なお、
この第２の水平同期信号ＸＨＳＹＮＣは、図３（Ｂ）に
示すように、ＦＩＦＯ制御部３２１内において第１の水
平同期信号ＨＳＹＮＣの周波数をＨＸ倍することによっ
て生成された信号である。

【００６３】期間ＴＴ３の始期を示す第２の水平同期信
号ＸＨＳＹＮＣのパルスに応じて、垂直カウンタ部３３
４の垂直カウントＶＣＮＴが１つ増加してＶＣＮＴ＝１
ｈになるとともに、水平カウンタ部３３６の水平カウン
トＨＣＮＴが０にリセットされる。この後は、上記と同
様な手順によって、映像データＭＤＡＴＡがＶＲＡＭ２
１２のアドレス００Ａ１ｈ，００Ａ２ｈに順次転送され
る。

【００６４】こうして動画領域ＭＰＡ（図７）内におけ
るすべての走査線Ｌ１，Ｌ２に関するＤＭＡ転送が終了
すると、垂直同期信号ＶＳＹＮＣに応じて垂直カウンタ
部３３４と水平カウンタ部３３６が０にリセットされ
る。この結果、ＤＭＡコントローラ２２０は初期状態に
戻り、次のフィ−ルドの映像データが送られてくるまで
待機する。

【００６５】このように、映像を垂直方向に縮小しない
場合には、垂直同期信号ＶＳＹＮＣが与えられるたびに
垂直カウントＶＣＮＴと水平カウントＨＣＮＴが０にリ
セットされ、また、第２の水平同期信号ＸＨＳＹＮＣが
与えられるたびに垂直カウントＶＣＮＴが１つ増加する
とともに水平カウントＨＣＮＴが０にリセットされる。
映像を垂直方向に縮小する場合には、第２の水平同期信
号ＸＨＳＹＮＣとラインインクリメント信号ＨＩＮＣと
に応じて垂直カウントＶＣＮＴが増加するが、これにつ
いては後述する。

【００６６】上述したように、垂直カウントＶＣＮＴ
は、第２の水平同期信号ＸＨＳＹＮＣとラインインクリ
メント信号ＨＩＮＣとに応じてカウントアップされ、水
平カウントＨＣＮＴはワード同期信号ＷＳＹＮＣに応じ
てカウントアップされる。また、ＶＲＡＭ２１２上のア
ドレスは前述の（５）式に従って求められるので、第２
の水平同期信号ＸＨＳＹＮＣと、ラインインクリメント
信号ＨＩＮＣと、ワード同期信号ＷＳＹＮＣとに応じて
ＶＲＡＭ上のアドレスが順次更新されていくことにな
る。この結果、動画領域ＭＰＡ内における映像を表わす
映像データＭＤＡＴＡが約１／６０秒ごとにＶＲＡＭ２
１２に転送されて、動画が表示される。

【００６７】Ｄ．インターレース走査を行なう場合のア
ドレス演算：図１２は、インターレース走査を行なう場
合の奇数ラインフィールドと偶数ラインフィールドのメ
モリ空間を示す説明図であり、図６に対応する図であ
る。奇数ラインフィールドは、動画領域ＭＰＡ内の４つ
のアドレスのうちで２つのアドレス００Ａ１ｈ，００Ａ
２ｈのみを含んでおり、偶数ラインフィールドは他の２
つのアドレス００５１Ａｈ，００５２Ａのみを含んでい
る。

【００６８】インターレースを行なう場合には、オフセ
ットアドレス記憶部３３０（図４）に奇数ラインフィー
ルド用のオフセットアドレスＯＦＡＤ１＝Ａ１ｈと偶数
ラインフィールド用のオフセットアドレスＯＦＡＤ２＝
５１ｈとを登録する。オフセットアドレス記憶部３３０
は、これらの２つのオフセットアドレスＯＦＡＤ１，Ｏ
ＦＡＤ２の一方をフィールド指示信号ＦＩＳに応じて選
択的に出力する。なお、２：１のインターレースの場合
には、加算アドレスＡＤＡＤはインターレースが無い場
合の値（＝５０ｈ）の２倍（＝Ａ０ｈ）となる。このよ
うに、インターレース走査の場合には、オフセットアド
レスＯＦＡＤと加算アドレスＡＤＡＤとを調整すること
によって、インターレースが無い場合と同様に、上記
（５）式に従って映像データのアドレスを算出できる。

【００６９】なお、インターレースを行なうための映像
データを転送する場合にも、意図的にインターレースを
行なわずに同一のアドレスに奇数ラインフィールドと偶
数ラインフィールドの映像データを書き込むことも可能
である。この場合には、インターレースが無い場合のオ
フセットアドレスＯＦＡＤと加算アドレスＡＤＡＤと
を、両方のフィールドに共通して使用すればよい。

【００７０】上記実施例によれば、ＤＭＡコントローラ
２２０内部のアドレス演算部３１２が１つの乗算器と複
数の加算器だけで構成されているので、アドレスを高速
に演算することができる。さらに、ＶＲＡＭ２１２以外
に映像メモリを必要とせずにＤＭＡ転送を実行すること
ができるので、コンピュータシステム全体の回路構成が
比較的単純であり、安価に構成できるという利点があ
る。

【００７１】Ｅ．映像の拡大・縮小処理：このコンピュ
ータシステムでは、ＦＩＦＯメモリユニット３１８（図
３）が映像を拡大・縮小する機能を有している。図１３
は、垂直方向に拡大する機能を説明する説明図であり、
（ａ）は入力映像データＶＤI 、（ｂ）は出力映像デー
タＶＤO 、（ｃ）は２つのＦＩＦＯメモリの動作をそれ
ぞれ示している。但し、図１３（ａ），（ｂ）では、図
示の便宜上、映像データを元のアナログ映像信号ＶＳの
形で描いている。

【００７２】図１３（ｃ）に示すように、２つのＦＩＦ
Ｏメモリ３２２，３２４の入力端子と出力端子は、仮想
的なトグルスイッチ３２３ａ，３２３ｂによって相補的
に交互に切換えられている。これらの仮想的なトグルス
イッチ３２３ａ，３２３ｂは、ＦＩＦＯ制御部３２１か
ら与えられる入力イネーブル信号ＲＥと出力イネーブル
信号ＯＥによって、２つのＦＩＦＯメモリ３２２，３２
４の入出力が相補的に交互に切換えられることを等価的
に示したものである。２つのＦＩＦＯメモリ３２２，３
２４には、入力クロック信号ＣＬＫＩと出力クロック信
号ＣＬＫＯとが共通に与えられている。入力クロック信
号ＣＬＫＩの周波数ｆCLKIは、図３（Ｂ）からも解るよ
うに、水平同期信号ＨＳＹＮＣの周波数をＮH0倍したも
のであり、映像入力端子２２６に与えられた映像信号Ｖ
ＳがＮＴＳＣ信号の場合には約６ＭＨｚの一定の周波数
である。一方、出力クロック信号ＣＬＫＯの周波数ｆCL
KOは、入力クロック信号ＣＬＫＩの周波数ｆCLKIのＨＸ
倍（ＨＸは整数）の値である（図３（Ｂ）参照）。すな
わち、出力クロック信号ＣＬＫＯを生成するＰＬＬ回路
３２６の設定値（ＮH0＊ＨＸ）は、入力クロック信号Ｃ
ＬＫＩを生成するＰＬＬ回路３２５の設定値ＮH0のＨＸ
倍に設定される。この実施例では、ＨＸ＝３と仮定す
る。

【００７３】図１３（ａ），（ｂ）の第１の期間ＴＴ１
１と第３の期間ＴＴ１３では、第１のＦＩＦＯメモリ３
２２に入力映像データＶＤI が書き込まれ、第２のＦＩ
ＦＯメモリ３２４から出力映像データＶＤO が読み出さ
れる。第２の期間ＴＴ１２では、第２のＦＩＦＯメモリ
３２４に入力映像データＶＤI が書き込まれ、第１のＦ
ＩＦＯメモリ３２２から出力映像データＶＤO が読み出
される。この結果、第１の期間ＴＴ１１では第１の走査
線Ｌ１に関する映像データが第１のＦＩＦＯメモリ３２
２に書き込まれる。また、第２の期間ＴＴ１２では、第
２の走査線Ｌ２に関する映像データが第２のＦＩＦＯメ
モリ３２４に書き込まれる。図１３の例は出力クロック
信号ＣＬＫＯの周波数ｆCLKOが入力クロック信号ＣＬＫ
Ｉの周波数ｆCLKIの３倍に設定されているので、第２の
期間ＴＴ１２において、第１の走査線Ｌ１に関する映像
データが第１のＦＩＦＯメモリ３２２から３回読み出さ
れる。

【００７４】図１４は、映像の垂直方向の拡大と縮小の
様子を示す説明図である。図１４（Ａ）は入力映像デー
タＶＤI を示し、図１４（Ｂ）は出力映像データＶＤO
を示している。出力映像データＶＤO では、入力映像デ
ータＶＤI の各走査線がそれぞれＨＸ（＝３）回ずつ繰
り返されており、これによって映像が垂直方向にＨＸ
（＝３）倍に拡大されている。図１４（Ｂ）において、
例えば「Ｌ１ａ」，「Ｌ１ｂ」，「Ｌ１ｃ」は、元の走
査線Ｌ１の映像データが３回繰り返して出力されている
ことを示している。このように、２つのＦＩＦＯメモリ
３２２，３２４を用いて出力クロック信号ＣＬＫＯの周
波数ｆCLKOを入力クロック信号ＣＬＫＩの周波数ｆCLKI
の整数倍に設定することによって、映像を垂直方向に整
数倍で拡大することが可能である。

【００７５】垂直方向の縮小は、図１１に示すＦＩＦＯ
制御部３２１内のＰＬＬ回路３２８と、垂直カウンタ部
３３４内の垂直カウンタ４０８およびラッチ４１０とに
よって実現される。図１５は、垂直方向の縮小動作を示
すタイミングチャートである。ＰＬＬ回路３２８で生成
されるラインインクリメント信号ＨＩＮＣ（図１５
（ａ））は、垂直同期信号ＶＳＹＮＣの周波数ｆVSYNC
のＮV 倍の周波数ｆHINCを有している。第２の水平同期
信号ＸＨＳＹＮＣ（図１５（ｃ））は、垂直同期信号Ｖ
ＳＹＮＣの周波数ｆVSYNC の（ＮV0＊ＨＸ）倍の周波数
ｆXHSYNCを有しており、ＮV0の値は元のアナログ映像信
号ＶＳにおける１フィールドの走査線数（以下、「全画
ライン数」と呼ぶ）を示す一定値（ＮＴＳＣ信号の場合
にはＮV0＝２６２．５）である。なお、図１６（Ａ），
（Ｂ）に示すように、アナログ映像信号ＶＳで表わされ
る映像の全画ライン数をＮV0、有効画ライン数をＮVLと
し、その映像をディスプレイデバイスに表示する際の表
示ライン数をＮVMとすると、ＰＬＬ回路３２８の設定値
ＮV は次式で与えられる。ＮV ＝ＮVM＊ＨＸ＊ＮV0／（ＨＸ＊ＮVL）＝ＮVM＊ＮV0／ＮVL ただし、ＮVM≦ＨＸ＊ＮVLである。

【００７６】上式において、例えば、ＮV0＝２６２．
５，ＮVL＝２４０，ＮVM＝４８０を代入すれ、ＮV ＝５
２５となる。

【００７７】垂直カウンタ４０８（図１１）は、ライン
インクリメント信号ＨＩＮＣの立上りエッジに応じてカ
ウント値ＣＮＴ（図１５（ｂ））をカウントアップし、
また、ラッチ４１０は第２の水平同期信号ＸＨＳＹＮＣ
の立上りエッジに応じて垂直カウンタ４０８のカウント
値ＣＮＴをラッチして垂直カウントＶＣＮＴ（図１５
（ｄ））として出力する。

【００７８】図１５の例では、ラインインクリメント信
号ＨＩＮＣの周波数ｆHINCと第２の水平同期信号ＸＨＳ
ＹＮＣの周波数ｆXHSYNCの比（ＮV ／ＮV0＊ＨＸ）は２
／３であり、これに応じて、垂直カウントＶＣＮＴ（図
１５（ｄ））は０，１，２，２，３，４，４，５…のよ
うに、２つ目毎に同じ値が１回繰り返される。垂直カウ
ントＶＣＮＴはＶＲＡＭ２１２における垂直アドレスを
示しているので、３番目の垂直アドレスＶＣＮＴ＝２に
は、３本目の走査線Ｌ１ｃの映像データと４本目の走査
線Ｌ２ａの映像データが書き込まれることになる。この
結果、３番目の垂直アドレスＶＣＮＴ＝２に最初に書き
込まれた走査線Ｌ１ｃの映像データは、次の走査線Ｌ２
ａの映像データに置き換えられる。これが繰り返される
と、３の倍数の位置にある走査線の映像データが間引か
れて、垂直方向に縮小される結果となる。

【００７９】図１４（Ｂ），（Ｃ）には、図１５の動作
によって映像が垂直方向に縮小される様子が示されてい
る。２つのＦＩＦＯメモリ３２２，３２４の切換によっ
てＨＸ倍に拡大された映像データＶＤO は９つの走査線
Ｌ１ａ〜Ｌ３ｃに亘っているが、この中で、３番目の走
査線Ｌ１ｃの映像データはその次の走査線Ｌ２ａの映像
データで置き換えられ、また、６番目の走査線Ｌ２ｃの
映像データもその次の走査線Ｌ３ａの映像データで置き
換えられる。この結果、映像が垂直方向にＮV／（ＮV0
＊ＨＸ）倍される。なお、２つのＦＩＦＯメモリ３２
２，３２４によって映像データが予め垂直方向にＨＸ倍
に拡大されているので、総合的な垂直方向の倍率ＭV は
次式で与えられる。ＭV ＝ＮV ／ＮV0 …（６）

【００８０】映像の水平方向の拡大・縮小の倍率ＭH
は、映像データをＶＲＡＭ２１２に書き込む際のドット
クロック信号ＤＣＬＫ（図１１）の周波数ｆDCLKと、Ｆ
ＩＦＯメモリ３２２，３２４から映像データを読み出す
際の出力クロック信号ＣＬＫＯ（図１３（ｃ））の周波
数ｆCLKOとの比ｆDCLK／ｆCLKOに等しい。図１３におい
て述べたように、出力クロックＣＬＫＯの周波数ｆCLKO
は、入力クロック信号ＣＬＫＩの周波数ｆCLKIのＨＸ倍
であり、入力クロック信号ＣＬＫＩはコンポジット映像
信号ＶＳの周波数特性に応じた一定値である。従って、
水平方向の倍率ＭH は、次の（７）式で与えられる。ＭH ＝ｆDCLK／ｆCLKO＝ｆDCLK／（ＨＸ＊ｆCLKI） …（７）

【００８１】さらに、図３（Ｂ）からも解るように、入
力クロック信号ＣＬＫＩの周波数ｆCLKIは、水平同期信
号ＨＳＹＮＣの周波数ｆHSYNC のＮH0倍であり、ｆHSYN
C ，ＮH0は定数である。また、ドットクロック信号ＤＣ
ＬＫは、水平同期信号ＨＳＹＮＣの周波数ｆHSYNC のＮ
H 倍の周波数を有する。従って、上記（７）式は、次の
ように書き換えられる。ＭH ＝ｆDCLK／（ＨＸ＊ｆCLKI）＝ｆHSYNC ＊ＮH ／（ＨＸ＊ｆHSYNC ＊ＮH0）＝ＮH ／（ＨＸ＊ＮH0） …（８）

【００８２】垂直倍率ＭV を示す（６）式と水平倍率Ｍ
H を示す（８）式において、ＣＰＵ２０２から設定でき
る値は、ＨＸ，ＮV ，ＮH の３つであり、これらはいず
れもＦＩＦＯ制御部３２１内の設定値である。これらの
３つの値ＨＸ，ＮV ，ＮH は、例えば次の式で決定され
る。

【００８３】ＨＸ＝ＲＮＤ（ＭV ） …（９ａ）ＮV ＝ＮV0＊ＭV …（９ｂ）ＮH ＝ＮH0＊ＭH ＊ＨＸ …（９ｃ）ここで、演算子ＲＮＤは、括弧内の数値の小数点以下を
切り上げた整数を示している。

【００８４】なお、（９ｂ），（９ｃ）式は、整数ＨＸ
としてどのような値を用いても成立するので、整数ＨＸ
の値を（９ａ）式以外の式で決定することも可能であ
る。

【００８５】図１６（Ａ）は元のコンポジット映像信号
ＶＳで表わされる映像ＯＲを示しており、図１６（Ｂ）
は拡大・縮小後の映像ＭＲを記憶するＶＲＡＭ空間を示
している。ここでは、水平方向の最大画素数７８０，有
効画素数６４０，垂直方向の最大ライン数５２５，有効
ライン数４８０としている。ＶＲＡＭ空間における映像
ＭＲは、カラーＣＲＴ３００やカラー液晶ディスプレイ
３０２にそのまま表示される。従って、垂直方向の倍率
ＭV と水平方向の倍率ＭH は、ディスプレイデバイス上
で設定された映像表示用ウィンドウのサイズと元の映像
ＯＲのサイズとの比に等しい。ＣＰＵ２０２は、ディス
プレイデバイス上に設定された映像表示用ウィンドウの
サイズから倍率ＭV ，ＭH を算出し、さらに、上記（９
ａ）〜（９ｃ）に従って３つの値ＨＸ，ＮV ，ＮH を算
出して、ＦＩＦＯ制御部３２１内に設定する。

【００８６】このように、上記第１の実施例では、ＶＲ
ＡＭ２１２に映像データをＤＭＡ転送する際に、映像を
任意の倍率で拡大・縮小することができる。また、映像
の表示位置もアドレス演算部３１２によって任意に設定
できるので、ディスプレイデバイスの任意の位置に任意
の倍率で動画を表示することが可能である。

【００８７】Ｆ．第１の実施例の変形例：上記の第１の
実施例に関しては、以下のような種々の変形が可能であ
る。

【００８８】映像メモリとしては、２つ以上のポートを
有する任意のＲＡＭを用いることが可能である。また、
実際には１ポートのみのＲＡＭであっても、ポートの入
出力を切換えるようにして２ポートＲＡＭと等価な機能
を実現したものを映像メモリとして使用することも可能
である。

【００８９】ＲＧＢ各色の色信号（コンポーネント映像
信号）でなく、ＮＴＳＣ方式によるＹＵＶ信号などの他
の方式の映像信号を処理する場合についても本発明を適
応することが可能である。

【００９０】この発明は、圧縮されたデジタル映像デー
タを伸長してＶＲＡＭ内へ書き込む場合にも適用するこ
とができる。この場合には、ＤＭＡコントローラ２２０
とＡ−Ｄ変換器２２２の間にあるデジタル映像データＤ
Ｓの入力ポート（「ＣＤ−ＲＯＭ」と記されている）
に、画像伸長部からのデジタル映像データを入力すれば
よい。

【００９１】上述した（４）式で与えられるアドレスＡ
Ｄ２を算出する回路としては、上記実施例以外の種々の
構成が考えられる。例えば、ＤＭＡコントローラ２２０
中の加算器を減算器に置き換えたり、加算順序を変更さ
せたりしても同様の結果が得られる。

【００９２】また、図４に示す乗算器３３８を、加算器
とカウントアップ用カウンタとで置き換えて、加算アド
レス値記憶部３３２に記憶された加算アドレスＡＤＡＤ
を垂直カウンタ部３３４の垂直カウントＶＣＮＴの回数
だけ加算するようにしてもよい。

【００９３】図１７に示すように、図１１におけるＰＬ
Ｌ回路３２８を１／Ｎ分周器３２９で置き換えることも
可能である。この１／Ｎ分周器３２９は、垂直同期信号
ＶＳＹＮＣによってリセットされ、リセットされた後に
ドットクロック信号ＤＣＬＫを１／Ｎに分周してライン
インクリメント信号ＨＩＮＣを生成する。このように１
／Ｎ分周器３２９を用いると、ＰＬＬ回路を用いた場合
よりもラインインクリメント信号ＨＩＮＣのジッタを少
なくすることができるという利点がある。

【００９４】図１８は、３つのＦＩＦＯメモリを用いて
垂直方向の拡大とともに走査線間の補間を行なう回路の
構成と動作を示す説明図であり、図１３に対応する図で
ある。図１８（ｃ）に示すように、この回路は、３つの
ＦＩＦＯメモリ４２１，４２２，４２３と、３つの等価
的なスイッチ４３１，４３２，４３３と、２つの乗算器
４４１，４４２と、加算器４５０とを含んでいる。図１
８（ａ），（ｂ）に示すように、各期間ＴＴ２１，ＴＴ
２２，ＴＴ２３では、１つのＦＩＦＯメモリに１走査線
分の映像データが書き込まれ、他の２つのＦＩＦＯメモ
リから映像データが読み出される。映像データが書き込
まれるＦＩＦＯメモリと映像データが読み出されるＦＩ
ＦＯメモリは、所定の順番で選択される。図１８（ｃ）
は、第３の期間ＴＴ２３の前半におけるスイッチの接続
状態を示している。この時、第１のＦＩＦＯメモリ４２
１から読み出された第１の走査線Ｌ１の映像データは第
１の乗算器４４１でｋ１倍され、第２のＦＩＦＯメモリ
４２２から読み出された第２の走査線Ｌ２の映像データ
は第２の乗算器４４２でｋ２倍される。２つの乗算器４
４１，４４２の出力は加算器４５０で加算されるので、
期間ＴＴ２３の前半において加算器４５０から出力され
る出力映像データＶＤO は、（Ｌ１＊ｋ１＋Ｌ２＊ｋ
２）となる（図１８（ｂ））。ここで、係数ｋ１，ｋ２
をともに０．５とおけば、期間ＴＴ２３の前半における
出力映像データＶＤO は、２本の走査線Ｌ１，Ｌ２の映
像データを単純平均したデータとなる。ｋ１，ｋ２を０
でない適当な値に設定すれば、重み付き平均を得ること
ができる。なお、期間ＴＴ２３の後半では、第２の走査
線Ｌ２の映像データがそのまま出力映像データＶＤO と
して出力される。

【００９５】また、垂直方向を拡大させるためのＦＩＦ
Ｏメモリユニット３１８と同様に機能するＦＩＦＯメモ
リユニットをＡ−Ｄ変換器２２２と色調整部３２０の間
に設けることによっても、垂直方向の拡大と補間に関す
る同様な効果が得られる。この場合には、図３（Ａ）の
ＦＩＦＯメモリユニット３１８は映像データＶＤの垂直
方向の拡大を行なわず、データ転送のタイミングを調整
する回路として使用される。

【００９６】本発明において、「映像を垂直方向に拡大
する」という用語は、図１３のように単純に拡大する場
合に限らず、図１８のように垂直方向に補間しつつ拡大
する場合も意味している。

【００９７】なお、複数のＦＩＦＯメモリの代わりにＲ
ＡＭなどの他のタイプの映像データバッファを用いるこ
とによってＦＩＦＯメモリユニットと等価な機能を有す
る回路を構成することも可能である。一般には、複数の
映像データバッファとバッファ制御回路を設け、バッフ
ァ制御回路によって複数の映像データバッファを所定の
順番で切換えることによって、上述したＦＩＦＯメモリ
ユニットの機能を実現することが可能である。

【００９８】図３（Ｂ）のＰＬＬ回路３２５と等価な機
能は、ＰＬＬ回路３２６で得られた信号ＣＬＫＯを入力
として（１／ＮH0）で分周出力し、水平同期信号ＨＳＹ
ＮＣでリセットする回路を用いても実現できる。このよ
うに、図３（Ｂ）ではＰＬＬ回路を複数用いているが、
分周回路等の組み合わせによって等価な回路を実現する
ことも可能である。

【００９９】図２の色調整部３２０は、デジタル映像信
号ＤＳをＹＵＶ信号で受けて色相変換を行なった後、コ
ンポーネント映像データＶＤをＲＧＢ信号として出力す
る回路として構成してもよい。

【０１００】Ｇ．第２の実施例：図１９は、本発明の第
２の実施例としてのコンピュータシステムの構成を示す
ブロック図である。このコンピュータシステムでは、図
１のビデオアクセラレータ２１０がアクセラレータユニ
ット４６０に置き換えられており、また、図１のＤＭＡ
コントローラ２２０が画像処理ユニット４７０に置き換
えられている。これらの点以外は、図１に示すシステム
と同じである。アクセラレータユニット４６０と画像処
理ユニット４７０とは、データバス４７１と制御バス４
７２とで接続されている。

【０１０１】図２０は、アクセラレータユニット４６０
と画像処理ユニット４７０の内部構成を示すブロック図
である。アクセラレータユニット４６０は、ビデオアク
セラレータ２１０の他に、ＣＰＵインタフェイス４６２
と、図２のＤＭＡコントローラ２２０に含まれていたＤ
ＭＡアドレス演算部３１２とデータ出力部３１４とＤＭ
Ａ制御部３１６とを追加したものである。画像処理ユニ
ット４７０は、図２のＤＭＡコントローラ２２０に含ま
れていたＣＰＵインタフェイス３１０と、ＦＩＦＯメモ
リユニット３１８と色調整部３２０とを備えており、ま
た、ＤＭＡ制御部３１６の代わりに画像形成制御部４７
４を有している。

【０１０２】図２１は、走査線毎に映像データをＤＭＡ
転送する場合の第２の実施例の動作を示すタイミングチ
ャートである。ＣＰＵ２０２からアクセラレータユニッ
ト４６０と画像処理ユニット４７０に動画表示の指示が
与えられると（図２１（ａ））、垂直同期信号ＶＳＹＮ
Ｃの次のパルスからＤＭＡ転送が開始される。１ライン
分の映像データがＦＩＦＯメモリユニット３１８内の一
方のＦＩＦＯメモリに蓄積されると、画像形成制御部４
７４が割り込み信号／ＷＩＮＴをＤＭＡ制御部３１６に
与えて、１ライン分の映像データの転送を要求する。Ｄ
ＭＡ制御部３１６から画像形成制御部４７４に割り込み
許可信号／ＩＮＴＡＣＫが与えられると、ＦＩＦＯメモ
リユニット３１８から１ライン分の映像データＭＤＡＴ
Ａが出力され、データ出力部３１４を介してＶＲＡＭ２
１２に転送される。この際、アドレス演算部３１２によ
って前述したようにアドレスＭＡＤＤＲＥＳＳが算出さ
れる。このように、図２１の動作では、１ライン分の映
像データＭＤＡＴＡがＦＩＦＯメモリユニット３１８に
蓄積される毎に、画像形成制御部４７４が割り込み信号
／ＷＩＮＴがＤＭＡ制御部３１６に与えられて、１ライ
ン分の映像データが転送される。

【０１０３】図２２は、１ワード毎に映像データをＤＭ
Ａ転送する場合の第２の実施例の動作を示すタイミング
チャートである。図２２の動作は、割り込み信号／ＷＩ
ＮＴと転送許可信号ＩＮＴＡＣＫが１ワード毎に発生し
ている点以外は、図２１の動作と基本的に同じである。

【０１０４】第２の実施例のように、ＤＭＡ制御部とア
ドレス演算部３１２とデータ出力部３１４をアクセラレ
ータユニット内に設けるようにしても、第１の実施例と
同様の機能を実現することが可能である。

【０１０５】Ｈ．第３の実施例：図２３は、この発明の
第３の実施例としてのコンピュータシステムの構成を示
すブロック図である。このコンピュータシステムは、図
１のシステムに第２の映像メモリとしてのＶＲＡＭ５２
０と、映像データ変換手段としてのＤＯＳ表示制御部５
２２とを追加した構成を有している。

【０１０６】第３の実施例のコンピュータシステは、２
つのオペレーティングシステム（以下「ＯＳ」と呼ぶ）
の管理下で動作しており、第１の映像メモリとしての２
ポートＶＲＡＭ２１２は第１のＯＳ（例えばMS-Windows
（マイクロソフト社の商標））によって管理され、第２
の映像メモリとしてのＶＲＡＭ５２０は第２のＯＳ（例
えばMS-DOS（マイクロソフト社の商標））によって管理
されている。

【０１０７】２つのＶＲＡＭ２１２，５２０に記憶され
る映像データの形式は、以下に示すように互いに異なっ
ている。２ポートＶＲＡＭ２１２に記憶される映像デー
タは、表示デバイス（カラーＣＲＴ３００およびカラー
液晶ディスプレイ３０２）の各ドット毎にＲＧＢの各色
を８ビットで表わしたビットマップデータである。ＶＲ
ＡＭ５２０は、テキストＶＲＡＭとグラフィックＶＲＡ
Ｍとを含んでいる。テキストＶＲＡＭには、映像が文字
である場合には文字を表わす文字コードと、各文字の属
性（文字の色、反転表示、ブリンク表示等）を表わすア
トリビュートデータとが記憶される。アトリビュートデ
ータでは、例えば文字の色は３ビットによって８色のう
ちの１色が指定されている。グラフィックＶＲＡＭに
は、そのグラフィックをドット毎に表わすビットマップ
データが記憶される。グラフィックのビットマップデー
タは、３ビットで８色中の１色を指定する場合や、４ビ
ットで１６色中の１色が指定する場合がある。

【０１０８】ＤＯＳ表示制御部５２２は、ＶＲＡＭ５２
０に記憶された映像データを、２ポートＶＲＡＭ２１２
に記憶される映像データの形式に変換する映像データ変
換手段としての機能を有している。具体的には、ＤＯＳ
表示制御部５２２は、文字コートをビットマップデータ
に変換するキャラクタジェネレータと、文字に属性を与
えるアトリビュートジェネレータと、グラフィックデー
タの色を変換するカラーパレットと、文字画像とグラフ
ィックとを合成するビデオマルチプレクサとしての機能
を有している。ＤＯＳ表示制御部５２２によって変換さ
れた映像データは、ＤＭＡコントローラ２２０によって
２ポートＶＲＡＭ２１２に高速に転送される。

【０１０９】図２４は、ＶＲＡＭ５２０から２ポートＶ
ＲＡＭ２１２へのデータの転送経路を示す説明図であ
る。図２４（Ａ）に示すように、ＶＲＡＭ５２０に記憶
された映像データは、ＤＯＳ表示制御部５２２によって
データ形式を変換されてＤＭＡコントローラ２２０に与
えられる。ＤＭＡコントローラ２２０は、ＤＯＳ表示制
御部５２２またはＡ−Ｄ変換器２２２から与えられた映
像データを、第１の実施例において詳述した手順によっ
て２ポートＶＲＡＭ２１２に転送する。なお、２ポート
ＶＲＡＭ２１２に記憶された映像データは、表示デバイ
スに与えられる。図２４（Ｂ）に示すように、ＶＲＡＭ
５２０に対応する表示領域は、２ポートＶＲＡＭ２１２
に対応する表示領域よりも小さいことが好ましい。この
場合には、ＶＲＡＭ５２０に記憶された映像が表示デバ
イスの画面の一部に表示される。なお、図２４（Ｂ）の
ようなＶＲＡＭ５２０のための表示領域は、MS-Windows
においてDOS-BOX と呼ばれているものである。

【０１１０】上記の第３の実施例では、２ポートＶＲＡ
Ｍ２１２内の映像データとはデータ形式（データ構造）
が異なるＶＲＡＭ５２０内の映像データを、データ形式
を変換しつつＤＭＡコントローラ２２０によって２ポー
トＶＲＡＭ２１２に高速に転送することができるという
利点がある。また、データ形式の変換をハードウェアで
あるＤＯＳ表示制御部５２２で行なっているので、ＣＰ
Ｕ２０２を使用して変換する場合に比べて高速に変換す
ることができる。さらに、ＶＲＡＭ５２０の表示画面中
の映像に関しても、上述した拡大・縮小を行なうことが
できるという利点もある。

【０１１１】なお、第３の実施例では、２つのＶＲＡＭ
２１２，５２０が異なるＯＳによって管理されているも
のとしたが、これに限らず、２以上のＶＲＡＭが異なる
データ形式の映像データを記憶するものである場合に本
発明を適用することが可能である。

【０１１２】上記の各実施例ではビデオアクセラレータ
２１０を有するコンピュータシステムについて説明した
が、ビデオアクセラレータを含まないコンピュータシス
テムにも本発明を適用することが可能である。

【０１１３】

【発明の効果】請求項１に記載した発明によれば、転送
アドレスが第１の演算手段と第２の演算手段とによる算
術演算によって高速に算出されるので、この転送アドレ
スに基づいて映像データを映像メモリに高速に転送する
ことができるという効果がある。

【０１１４】請求項２に記載した発明によれば、乗算器
によって垂直アドレス値を簡単に算出できるという効果
がある。

【０１１５】請求項３に記載した発明によれば、加算器
によって垂直アドレス値を算出できるので、回路構成が
さらに簡単になり、また、より高速に垂直アドレス値を
求めることができるという効果がある。

【０１１６】請求項４に記載した発明によれば、いわゆ
るＤＭＡ転送によって映像データを高速に転送できると
いう効果がある。

【０１１７】請求項５に記載した発明によれば、外部か
ら与えられたコンポジット映像信号の映像を表わす映像
データを、映像メモリに高速に転送できるという効果が
ある。

【０１１８】請求項６に記載した発明によれば、複数の
映像データバッファを用いて映像データの転送のタイミ
ングを調整できるという効果がある。

【０１１９】請求項７に記載した発明によれば、ライン
インクリメント信号生成手段におけるＮV の値を調整す
ることによって、映像を垂直方向に縮小できるという効
果がある。

【０１２０】請求項８に記載した発明によれば、出力ク
ロック生成手段におけるＨＸの値を調整することによっ
て、映像を垂直方向に拡大できるという効果がある。

【０１２１】請求項９に記載した発明によれば、ドット
クロック生成手段におけるＮH の値を調整することによ
って映像を水平方向に拡大および縮小できるという効果
がある。

【０１２２】請求項１０に記載した発明によれば、映像
を垂直方向と水平方向に変倍しつつ映像データを転送で
きるという効果がある。

【０１２３】請求項１１および１６に記載した発明によ
れば、転送アドレスが第１の演算手段と第２の演算手段
とによる算術演算によって高速に算出されるので、この
転送アドレスに基づいて映像データを映像メモリに高速
に転送することができるという効果がある。

【０１２４】請求項１２および１７に記載した発明によ
れば、複数のＦＩＦＯメモリを用いて映像データの転送
のタイミングを調整できるという効果がある。という効
果がある。

【０１２５】請求項１３および１８に記載した発明によ
れば、ラインインクリメント信号生成手段におけるＮV
の値を調整することによって、映像を垂直方向に縮小で
きるという効果がある。

【０１２６】請求項１４および１９に記載した発明によ
れば、出力クロック生成手段におけるＨＸの値を調整す
ることによって、映像を垂直方向に拡大できるという効
果がある。

【０１２７】請求項１５および２０に記載した発明によ
れば、ドットクロック生成手段におけるＮH の値を調整
することによって映像を水平方向に拡大および縮小でき
るという効果がある。

【０１２８】請求項２１に記載した発明によれば、第２
の映像メモリに記憶された映像データを第１の映像メモ
リに高速に転送できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例としてのコンピュータシ
ステムを示すブロック図。

【図２】ＤＭＡコントローラ２２０の内部構成を示すブ
ロック図。

【図３】ＦＩＦＯメモリユニット３１８の内部構成を示
すブロック図

【図４】ＤＭＡアドレス演算部３１２とデータ出力部３
１４とＤＭＡ制御部３１６の内部構成を示すブロック
図。

【図５】２ポートＶＲＡＭ２１２のアドレスマップ。

【図６】２ポートＶＲＡＭ２１２と画面との対応関係を
示す説明図。

【図７】カラーモニタの画面内の動画領域ＭＰＡを示す
平面図。

【図８】ＤＭＡコントローラ２２０内のアドレス演算部
３１２を拡大して示すブロック図。

【図９】ＤＭＡ転送の全体動作を示すタイミングチャー
ト。

【図１０】ＤＭＡ転送の動作の詳細を示すタイミングチ
ャート。

【図１１】垂直カウンタ部３３４およびＦＩＦＯ制御部
３２１の内部構成を示すブロック図。

【図１２】インターレース走査を行なう場合の奇数ライ
ンフィールドと偶数ラインフィールドのメモリ空間を示
す説明図。

【図１３】映像の垂直方向の拡大動作を示す説明図。

【図１４】映像の垂直方向の拡大と縮小の様子を示す説
明図。

【図１５】映像の垂直方向の縮小動作を示すタイミング
チャート。

【図１６】映像の垂直方向と水平方向の拡大・縮小の様
子を示す説明図。

【図１７】第２のＰＬＬ回路３２８を１／Ｎ分周器で置
き換えた場合の回路構成を示すブロック図。

【図１８】３つのＦＩＦＯメモリを用いて垂直方向の拡
大とともに走査線間の補間を行なう構成と動作を示す説
明図。

【図１９】本発明の第２の実施例としてのコンピュータ
システムの構成を示すブロック図。

【図２０】アクセラレータユニット４６０と画像処理ユ
ニット４７０の内部構成を示すブロック図。

【図２１】１走査線毎に映像データをＤＭＡ転送する場
合の第２の実施例の動作を示すタイミングチャート。

【図２２】１ワード毎に映像データをＤＭＡ転送する場
合の第２の実施例の動作を示すタイミングチャート。

【図２３】本発明の第３の実施例としてのコンピュータ
システムの構成を示すブロック図。

【図２４】第３の実施例における映像データの転送経路
を示す説明図。

【図２５】従来のＤＭＡコントローラを用いたコンピュ
ータシステムのブロック図。

【符号の説明】５１Ｒ，５１Ｇ，５１Ｂ…映像メモリ５２…データバス５３…アドレスバス５４…制御バス５５…ＤＭＡコントローラ５６Ｒ，５６Ｇ，５６Ｂ…ＶＲＡＭモニタ５７…制御部５９…ＣＰＵ８０…水平レンジ８１…垂直レンジ２０１…ＣＰＵバス２０２…ＣＰＵ２０４…ＲＡＭ２０６…ＲＯＭ２０８…Ｉ／Ｏインタフェイス２１０…ビデオアクセラレータ２１２…２ポートＶＲＡＭ２１４…Ｄ−Ａ変換器２１６…ＬＣＤドライバ２２０…ＤＭＡコントローラ２２２…Ａ−Ｄ変換器２２４…映像デコーダ２２６…映像入力端子２２８…アドレスバス２２９…データバス２３０…コントロールバス２３０…制御バス３００…カラーＣＲＴ３０２…カラー液晶ディスプレイ３１０…ＣＰＵインタフェイス３１２…ＤＭＡアドレス演算部３１４…データ出力部３１６…ＤＭＡ制御部３１８…ＦＩＦＯメモリユニット３２０…色調整部３２１…ＦＩＦＯ制御部３２２，３２４…ＦＩＦＯメモリ３２３ａ，３２３ｂ…トグルスイッチ３２５〜３２８…ＰＬＬ回路３３０…オフセットアドレス記憶部３３２…加算アドレス値記憶部３３４…垂直カウンタ部３３６…水平カウンタ部３３８…乗算器３４０，３４２…加算器３６０…制御信号発生部３６２…バス制御部３６４…ラッチ４０２…バックポーチ記憶部４０４…比較器４０６…バックポーチカウンタ４０８…垂直カウンタ４１０…ラッチ４２１，４２２，４２３…ＦＩＦＯメモリ４３１，４３２，４３３…スイッチ４４１，４４２…乗算器４５０…加算器４６０…アクセラレータユニット４６２…ＣＰＵインタフェイス４７０…画像処理ユニット４７１…データバス４７２…制御バス４７４…画像形成制御部５１０…ＰＬＬ回路５１１…波形成形部５２０…ＶＲＡＭ５２２…ＤＯＳ表示制御部ＡＤ２…アドレスＡＤＡＤ…加算アドレスＢＰ…バックポーチ数ＢＰＣ…カウント値ＣＬＫＩ…入力クロック信号ＣＬＫＯ…出力クロック信号ＣＮＴ…カウント値ＤＣＬＫ…ドットクロック信号ＦＩＳ…フィールド指示信号ＨＣＮＴ…水平カウントＨＩＮＣ…ラインインクリメント信号ＨＳＹＮＣ…水平同期信号ＨＸ…垂直拡大倍率ＩＮＴＡＣＫ…転送許可信号Ｌ１〜Ｌ３…走査線ＭH …水平倍率ＭV …垂直倍率ＭＡＤＤＲＥＳＳ…ＤＭＡアドレスＭＤＡＴＡ…映像データＭＰＡ…動画領域ＯＦＡＤ…オフセットアドレスＶＣＮＴ…垂直アドレスＶＤ…コンポーネント映像データＶＳ…コンポジット映像信号ＶＳＹＮＣ…垂直同期信号ＷＩＮＴ…割り込み信号ＷＳＹＮＣ…ワード同期信号ｆCLKI…ＦＩＦＯの入力クロック信号ＣＬＫＩの周波数ｆCLKO…ＦＩＦＯの出力クロック信号ＣＬＫＯの周波数ｆDCLK…ドットクロック信号ＤＣＬＫの周波数ｆHINC…ラインインクリメント信号ＨＩＮＣの周波数ｆHSYNC…水平同期信号ＨＳＹＮＣの周波数ｆVSYNC…垂直同期信号ＶＳＹＮＣの周波数

Claims

【特許請求の範囲】

【請求項１】コンピュータシステムであって、ＣＰＵと、映像データを記憶する第１の映像メモリと、前記第１の映像メモリへの前記映像データの書込みと読
み出しを制御するビデオアクセラレータと、前記第１の映像メモリと前記ビデオアクセラレータとの
間を電気的に接続するローカルバスと、前記映像データを前記第１の映像メモリ内の所望のメモ
リ領域に転送する映像データ転送手段とを備え、前記映像データ転送手段は、前記第１の映像メモリ内における前記所望のメモリ領域
の開始位置を示すオフセットアドレス値を記憶する第１
のメモリと、前記第１の映像メモリ内における隣接する走査線同士の
アドレスの差を示す加算アドレス値を記憶する第２のメ
モリと、前記映像データに同期した垂直同期信号と水平同期信号
とに応じて、与えられた前記水平同期信号のパルス数に
基づいて特定される走査線の順番を示す走査線番号と、
前記加算アドレス値とを乗算した値に等しい垂直アドレ
ス値を算出する第１の演算手段と、映像内の各走査線上において、各走査線の始点から各走
査線上の各画素までのアドレスの差を示す水平アドレス
値を生成する水平カウンタと、前記オフセットアドレス値と前記垂直アドレス値と前記
水平アドレス値とを加算することによって、各走査線上
における各画素の位置に相当する前記第１の映像メモリ
内のアドレスを示す転送アドレスを生成し、前記ローカ
ルバス上に前記転送アドレスを出力する第２の演算手段
と、前記転送アドレスに応じて前記第１の映像メモリに転送
する前記映像データを、前記ローカルバス上に出力する
データ出力手段と、を備えることを特徴とするコンピュ
ータシステム。
【請求項２】請求項１記載のコンピュータシステムで
あって、前記第１の演算手段は、与えられた前記水平同期信号のパルス数に応じて前記走
査線番号を生成する走査線番号生成手段と、前記走査線番号と前記加算アドレス値とを乗算すること
によって、前記垂直アドレス値を生成する乗算器と、を
備えるコンピュータシステム。
【請求項３】請求項１記載のコンピュータシステムで
あって、前記第１の演算手段は、与えられた前記水平同期信号のパルス数と等しい回数だ
け前記加算アドレス値を累算することによって、前記垂
直アドレス値を生成する加算器、を備えるコンピュータ
システム。
【請求項４】請求項１ないし３のいずれか記載のコン
ピュータシステムであって、前記映像データ転送手段
は、さらに、前記ローカルバスの使用権を前記ビデオアクセラレータ
から取得し、前記使用権を前記ビデオアクセラレータに
返還するバス制御手段を備えるコンピュータシステム。
【請求項５】請求項１ないし４のいずれかに記載のコ
ンピュータシステムであって、さらに、外部から与えられたコンポジット映像信号をデコードす
ることによって、コンポーネント映像信号と前記垂直同
期信号と前記水平同期信号とを生成するデコーダ手段
と、前記コンポーネント映像信号をＡ−Ｄ変換することによ
って前記映像データを生成するＡ−Ｄ変換器と、を備え
るコンピュータシステム。
【請求項６】請求項１ないし５のいずれかに記載のコ
ンピュータシステムであって、前記データ出力手段は、前記映像データを所定量ずつ記憶可能な複数の映像デー
タバッファと、前記複数の映像データバッファの中で、前記映像データ
が書込まれる少なくとも１つの映像データバッファと、
前記映像データが読み出される少なくとも１つの他の映
像データバッファとを所定の順序で選択して動作させる
バッファ制御手段と、を備えるコンピュータシステム。
【請求項７】請求項６記載のコンピュータシステムで
あって、前記バッファ制御手段は、前記垂直同期信号と前記水平同期信号の少なくとも一方
に基づいて、前記垂直同期信号のＮV 倍の周期を有する
ラインインクリメント信号を生成するラインインクリメ
ント信号生成手段を備え、前記第１の演算手段は、前記水平同期信号の各パルスに応じて、前記水平同期信
号の最新の２パルスの間に発生した前記ラインインクリ
メント信号のパルス数を前記走査線番号の値に加算して
いく手段を備え、前記ラインインクリメント信号生成手段における前記Ｎ
V の値を調整することによって、前記第１の映像メモリ
に転送される前記映像データで表わされる映像を垂直方
向に縮小可能なコンピュータシステム。
【請求項８】請求項６または７記載のコンピュータシ
ステムであって、前記バッファ制御手段は、水平同期信号の周波数のＮH0倍の周波数を有する入力ク
ロック信号を生成し、前記映像データが書込まれる映像
データバッファに書込み同期信号として供給する入力ク
ロック生成手段と、入力クロック信号の周波数のＨＸ倍（ＨＸは整数）の周
波数を有する出力クロック信号を生成し、前記映像デー
タが読出される映像データバッファに読出し同期信号と
して供給する出力クロック生成手段と、を備え、前記出力クロック生成手段における前記ＨＸの値を調整
することによって、前記複数の映像データバッファから
読み出された前記映像データによって表わされる映像を
垂直方向に拡大可能なコンピュータシステム。
【請求項９】請求項６ないし８のいずれかに記載のコ
ンピュータシステムであって、前記バッファ制御手段は、さらに、前記水平同期信号のＮH 倍の周波数を有するドットクロ
ック信号を、前記複数の映像データバッファから読み出
された前記映像データを前記第１の映像メモリに書き込
む際の同期信号として生成するドットクロック生成手段
を備え、前記ドットクロック生成手段における前記ＮH の値を調
整することによって前記第１の映像メモリに転送される
前記映像データで表わされる映像を水平方向に拡大およ
び縮小可能なコンピュータシステム。
【請求項１０】コンピュータシステムであって、映像データを記憶する第１の映像メモリと、前記第１の映像メモリへの前記映像データの書込みと読
み出しを制御するマイクロプロセッサと、前記映像メモリと前記マイクロプロセッサとの間を電気
的に接続するバスと、前記バスの使用権を前記マイクロプロセッサから獲得す
るとともに、前記映像メモリ内の所望のメモリ領域に対
応する前記転送アドレスと前記映像データとを前記バス
上に出力することによって、前記映像データを前記映像
メモリにＤＭＡ転送するＤＭＡ転送手段と、を備え、前記ＤＭＡ転送手段は、前記映像データで表わされる映像を垂直方向に変倍可能
な第１の変倍手段と、前記映像データで表わされる映像を水平方向に変倍可能
な第２の変倍手段と、を備える、コンピュータシステ
ム。
【請求項１１】請求項１０記載のコンピュータシステ
ムであって、前記ＤＭＡ転送手段は、前記映像メモリ内における前記所望のメモリ領域の開始
位置を示すオフセットアドレス値を記憶する第１のメモ
リと、前記映像メモリ内における隣接する走査線同士のアドレ
スの差を示す加算アドレス値を記憶する第２のメモリ
と、前記映像データに同期した垂直同期信号と水平同期信号
とに応じて、与えられた前記水平同期信号のパルス数に
基づいて特定される走査線の順番を示す走査線番号と、
前記加算アドレス値とを乗算した値に等しい垂直アドレ
ス値を算出する第１の演算手段と、映像内の各走査線上において、各走査線の始点から各走
査線上の各画素までのアドレスの差を示す水平アドレス
値を生成する水平カウンタと、前記オフセットアドレス値と前記垂直アドレス値と前記
水平アドレス値とを加算することによって、各走査線上
における各画素の位置に相当する前記映像メモリ内のア
ドレスを示す転送アドレスを生成し、前記ローカルバス
上に前記転送アドレスを出力する第２の演算手段と、前記転送アドレスに応じて前記映像メモリに転送する前
記映像データを、前記ローカルバス上に出力するデータ
出力手段と、を備えるコンピュータシステム。
【請求項１２】請求項１１記載のコンピュータシステ
ムであって、前記データ出力手段は、前記映像データを所定量ずつ記憶可能な複数の映像デー
タバッファと、前記複数の映像データバッファの中で、前記映像データ
が書込まれる少なくとも１つの映像データバッファと、
前記映像データが読み出される少なくとも１つの他の映
像データバッファとを所定の順序で選択して動作させる
バッファ制御手段と、を備えるコンピュータシステム。
【請求項１３】請求項１２記載のコンピュータシステ
ムであって、前記第１の変倍手段は、前記垂直同期信号と前記水平同期信号の少なくとも一方
に基づいて、前記垂直同期信号のＮV 倍の周期を有する
ラインインクリメント信号を生成するラインインクリメ
ント信号生成手段を備え、前記第１の演算手段は、前記水平同期信号の各パルスに応じて、前記水平同期信
号の最新の２パルスの間に発生した前記ラインインクリ
メント信号のパルス数を前記走査線番号の値に加算して
いく手段を備え、前記ラインインクリメント信号生成手段における前記Ｎ
V の値を調整することによって、前記映像メモリに転送
される前記映像データで表わされる映像を垂直方向に縮
小可能なコンピュータシステム。
【請求項１４】請求項１２または１３に記載のコンピ
ュータシステムであって、前記第１の変倍手段は、水平同期信号の周波数のＮH0倍の周波数を有する入力ク
ロック信号を生成し、前記映像データが書込まれる映像
データバッファに書込み同期信号として供給する入力ク
ロック生成手段と、入力クロック信号の周波数のＨＸ倍（ＨＸは整数）の周
波数を有する出力クロック信号を生成し、前記映像デー
タが読出される映像データバッファに読出し同期信号と
して供給する出力クロック生成手段と、を備え、前記出力クロック生成手段における前記ＨＸの値を調整
することによって、前記複数の映像データバッファから
読み出された前記映像データによって表わされる映像を
垂直方向に拡大可能なコンピュータシステム。
【請求項１５】請求項１２ないし１４のいずれかに記
載のコンピュータシステムであって、前記第２の変倍手段は、前記水平同期信号のＮH 倍の周波数を有するドットクロ
ック信号を、前記複数の映像データバッファから読み出
された前記映像データを前記映像メモリに書き込む際の
同期信号として生成するドットクロック生成手段を備
え、前記ドットクロック生成手段における前記ＮH の値を調
整することによって前記映像メモリに転送される前記映
像データで表わされる映像を水平方向に拡大および縮小
可能なコンピュータシステム。
【請求項１６】映像データを記憶する映像メモリと、
前記映像メモリへの前記映像データの書込みと読み出し
を制御するマイクロプロセッサと、前記映像メモリと前
記マイクロプロセッサとの間を電気的に接続するバス
と、を備えるコンピュータシステムに使用され、前記映
像データを前記映像メモリ内の所望のメモリ領域に転送
する映像データ転送装置であって、前記映像メモリ内における前記所望のメモリ領域の開始
位置を示すオフセットアドレス値を記憶する第１のメモ
リと、前記映像メモリ内における隣接する走査線同士のアドレ
スの差を示す加算アドレス値を記憶する第２のメモリ
と、前記映像データに同期した垂直同期信号と水平同期信号
とに応じて、与えられた前記水平同期信号の数に基づい
て特定される走査線の順番を示す走査線番号と、前記加
算アドレス値とを乗算した値に等しい垂直アドレス値を
算出する第１の演算手段と、映像内の各走査線上において、各走査線の始点から各走
査線上の各画素までのアドレスの差を示す水平アドレス
値を生成する水平カウンタと、前記オフセットアドレス値と前記垂直アドレス値と前記
水平アドレス値とを加算することによって、各走査線上
における各画素の位置に相当する前記映像メモリ内のア
ドレスを示す転送アドレスを生成し、前記バス上に前記
転送アドレスを出力する第２の演算手段と、前記転送アドレスに応じて前記映像メモリに転送する前
記映像データを、前記バス上に出力するデータ出力手段
と、前記映像データで表わされる映像を垂直方向に変倍可能
な第１の変倍手段と、前記映像データで表わされる映像を水平方向に変倍可能
な第２の変倍手段と、を備えることを特徴とする映像デ
ータ転送装置。
【請求項１７】請求項１６記載の映像データ転送装置
であって、前記データ出力手段は、前記映像データを所定量ずつ記憶可能な複数の映像デー
タバッファと、前記複数の映像データバッファの中で、前記映像データ
が書込まれる少なくとも１つの映像データバッファと、
前記映像データが読み出される少なくとも１つの他の映
像データバッファとを所定の順序で選択して動作させる
バッファ制御手段と、を備える映像データ転送装置。
【請求項１８】請求項１７記載の映像データ転送装置
であって、前記第１の変倍手段は、前記垂直同期信号と前記水平同期信号の少なくとも一方
に基づいて、前記垂直同期信号のＮV 倍の周期を有する
ラインインクリメント信号を生成するラインインクリメ
ント信号生成手段を備え、前記第１の演算手段は、前記水平同期信号の各パルスに応じて、前記水平同期信
号の最新の２パルスの間に発生した前記ラインインクリ
メント信号のパルス数を前記走査線番号の値に加算して
いく手段を備え、前記ラインインクリメント信号生成手段における前記Ｎ
V の値を調整することによって、前記映像メモリに転送
される前記映像データで表わされる映像を垂直方向に縮
小可能な映像データ転送装置。
【請求項１９】請求項１７または１８に記載の映像デ
ータ転送装置であって、前記第１の変倍手段は、水平同期信号の周波数のＮH0倍の周波数を有する入力ク
ロック信号を生成し、前記映像データが書込まれる映像
データバッファに書込み同期信号として供給する入力ク
ロック生成手段と、入力クロック信号の周波数のＨＸ倍（ＨＸは整数）の周
波数を有する出力クロック信号を生成し、前記映像デー
タが読出される映像データバッファに読出し同期信号と
して供給する出力クロック生成手段と、を備え、前記出力クロック生成手段における前記ＨＸの値を調整
することによって、前記複数の映像データバッファから
読み出された前記映像データによって表わされる映像を
垂直方向に拡大可能な映像データ転送装置。
【請求項２０】請求項１７ないし１９のいずれかに記
載の映像データ転送装置であって、前記第２の変倍手段は、前記水平同期信号のＮH 倍の周波数を有するドットクロ
ック信号を、前記複数の映像データバッファから読み出
された前記映像データを前記映像メモリに書き込む際の
同期信号として生成するドットクロック生成手段を備
え、前記ドットクロック生成手段における前記ＮH の値を調
整することによって前記映像メモリに転送される前記映
像データで表わされる映像を水平方向に拡大および縮小
可能な映像データ転送装置。
【請求項２１】請求項１ないし９のいずれかに記載の
コンピュータシステムであって、さらに、前記第１の映像メモリとは異なるデータ形式の映像デー
タを記憶するための第２の映像メモリと、前記第２の映像メモリに記憶された前記映像データを、
前記第１の映像メモリに記憶される映像データの形式に
変換するとともに、変換後の映像データを前記ＤＭＡ転
送手段に供給する映像データ変換手段と、を備えるコン
ピュータシステム。