WO2012060114A1 - 描画装置及び描画方法 - Google Patents

描画装置及び描画方法 Download PDF

Info

Publication number
WO2012060114A1
WO2012060114A1 PCT/JP2011/051667 JP2011051667W WO2012060114A1 WO 2012060114 A1 WO2012060114 A1 WO 2012060114A1 JP 2011051667 W JP2011051667 W JP 2011051667W WO 2012060114 A1 WO2012060114 A1 WO 2012060114A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
writing
row
image information
dma controller
Prior art date
Application number
PCT/JP2011/051667
Other languages
English (en)
French (fr)
Inventor
成憲 中田
紀之 久代
真 勝倉
吉秋 小泉
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to US13/882,532 priority Critical patent/US20130293560A1/en
Priority to JP2012541757A priority patent/JP5575262B2/ja
Priority to CN201180052422.8A priority patent/CN103189911B/zh
Priority to EP11837768.8A priority patent/EP2637165A4/en
Publication of WO2012060114A1 publication Critical patent/WO2012060114A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/393—Arrangements for updating the contents of the bit-mapped memory
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/12—Frame memory handling
    • G09G2360/127—Updating a frame memory using a transfer of data from a source area to a destination area

Definitions

  • the present invention relates to a drawing apparatus and a drawing method for drawing an image on a full-dot liquid crystal screen such as a remote controller used for remote control of an air conditioner, a lighting device, or the like.
  • a seven-segment type simple display screen has been used as a display screen of a remote controller used for remote control of an air conditioner, a lighting device, or the like.
  • a full-dot liquid crystal display screen see, for example, Patent Document 1.
  • bitmap images such as characters are stored in the order of addresses in a state where the data columns of each row are connected in order from the top. For this reason, even if data of a bitmap image is directly transferred to the VRAM using a general DMA (Direct Memory Access) controller, the image of the character is not accurately displayed on the display screen. In order to accurately display the image of the character in the VRAM, it is necessary to start a new line at the writing position in the VRAM every time a data row for one line is written.
  • DMA Direct Memory Access
  • the DMA controller is not used when writing the image data read from the ROM into the VRAM.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a drawing apparatus and a drawing method capable of reducing a load on a processor when an image is displayed on a full-dot liquid crystal display screen.
  • a rendering apparatus reads out image information stored in a storage medium by sequentially connecting data columns of rows, and stores them in a predetermined area of a two-dimensional image display memory. By writing, an image based on the image information is displayed.
  • the reading unit sequentially reads the image information stored in the storage medium in a predetermined unit from the reading start position at the head, independently of the processor.
  • the writing unit sequentially writes the data read by the reading unit in the horizontal direction in predetermined units from the writing start position in the image display memory independently of the processor.
  • the writing position update unit updates the writing start position in the image display memory to the position of the same column in the next row each time the writing of the data column in each row by the writing unit is completed.
  • each time the writing position update unit completes the writing of the data column of each row to the image display memory the writing start position in the image display memory is changed to a line feed.
  • the DMA controller can be used to read the image information from the storage medium and write it to the image display memory.
  • FIG. 2A is a diagram illustrating an example of a bitmap image of characters.
  • FIG. 2B is a diagram schematically illustrating a state in which the bitmap image data of the characters in FIG. 2A is stored in the ROM.
  • FIG. 2 is a block diagram showing a configuration of a DMA controller in FIG. 1.
  • FIG. 4A is a diagram for explaining a first transfer mode in the DMA controller of FIG.
  • FIG. 4B is a diagram for explaining the second transfer mode in the DMA controller of FIG.
  • FIG. 4C is a diagram for explaining a third transfer mode in the DMA controller of FIG. It is a figure for demonstrating the memory map of VRAM of FIG.
  • FIG. 2 is a processing sequence diagram of the drawing apparatus of FIG. 1. It is a block diagram which shows the structure of the drawing apparatus which concerns on Embodiment 2 of this invention. It is a block diagram for demonstrating the structure of the companion chip
  • FIG. 10 is a processing sequence diagram of the drawing apparatus of FIG. 9. It is a figure which shows an example of the memory map of ROM. It is a block diagram which shows the structure of the drawing apparatus which concerns on Embodiment 3 of this invention.
  • FIG. 15A and FIG. 15B are diagrams for explaining a method of storing consecutively arranged characters as one image data in the ROM. It is a figure for demonstrating a mode that the image data of each character is converted into the image data of 2 characters arranged in a row, and is hold
  • Embodiment 1 FIG. First, a first embodiment of the present invention will be described.
  • the drawing device 100 is, for example, a remote controller of an air conditioner (not shown). As shown in FIG. 1, the drawing apparatus 100 includes a microcomputer 1, a display unit 2, and a companion chip 3.
  • the microcomputer 1 includes a CPU 10, a ROM 11, a RAM (Random Access Memory) 12, a DMA controller 13A, 13B, 13C, an external interface (I / F) 14, a VRAM 15, and an operation input interface (I / F) 16. These are connected to each other via a bus 17 so that data can be transmitted and received.
  • a bus 17 so that data can be transmitted and received.
  • the CPU 10 as a processor controls the drawing apparatus 100 as a whole.
  • the CPU 10 may centrally control not only the drawing apparatus (remote controller) 100 but also the entire air conditioning apparatus. Further, the CPU 10 may perform a cooperative operation across a plurality of air conditioners.
  • the ROM 11 as a storage medium stores a plurality of image data to be displayed.
  • image data includes image data such as characters and graphics.
  • FIG. 2A shows a bitmap image of the character “D” as an example of such an image.
  • This bitmap image is 16-bit ⁇ 16-bit image data. If 1 byte is 8 bits, this bitmap image is 32-byte image data.
  • the left 8 bits of the uppermost row of the bitmap image are collectively set as data D1, and the right 8 bits of the uppermost row are set as data D2.
  • the left 8 bits of the next row are collectively set as data D3, and the right 8 bits of the next row are set as data D4.
  • the left 8 bits and the right 8 bits of each row are combined, the right 8 bits of the bottom row of the bitmap image becomes data D32.
  • the bit map image data is stored in the ROM 11 as shown in FIG.
  • the leftmost 8-bit data D1 in the uppermost row of the bitmap image in FIG. 2A is stored at the address A1.
  • Data D2 is stored at the next address A2.
  • 8-bit data D3 on the left side of the next row is stored at address A3, and 8-bit data D4 on the right side is stored at address A4.
  • the last address A32 stores 8-bit data D32 on the right side of the bottom row.
  • the ROM 11 stores the data columns of the image data such as characters to be displayed in order of addresses in a state where the data columns are sequentially connected.
  • the DMA controllers 13A, 13B, and 13C perform data transfer independently of the CPU 10.
  • FIG. 3 shows the configuration of the DMA controller 13A.
  • the DMA controller 13A includes a control unit 20, a read start address register 21, a write start address register 22, and a transfer count register 23.
  • the control unit 20 transfers data from the transfer source to the transfer destination via the bus 17.
  • a read start address at the transfer source is set.
  • a write start address at the transfer destination is set.
  • the transfer count register 23 the number of DMA transfers is set. Since the data size transferred per transfer is 1 byte, for example, the transfer count when transferring 32 bytes of data is 32.
  • the control unit 20 reads data in address units (1 byte) from the read start address set in the read start address register 21. Then, the controller 20 DMA-transfers the data from the transfer source to the transfer destination by sequentially writing the read data from the write start address set in the write start address register 22. The DMA transfer ends with the number of transfers stored in the transfer number register 23.
  • the configurations of the DMA controllers 13B and 13C are the same as the configuration of the DMA controller 13A shown in FIG.
  • the read start address register 21, the write start address register 22, and the transfer count register 23 are collectively referred to as a register group.
  • the DMA controllers 13A, 13B, and 13C can perform data transfer in three transfer modes.
  • FIG. 4A schematically shows the first transfer mode.
  • the first transfer mode is a transfer mode in which both the transfer source address and the transfer destination address are shifted each time 1 byte is written. According to the first transfer mode, the transfer source data is copied to the transfer destination as it is.
  • FIG. 4B schematically shows the second transfer mode.
  • the second transfer mode is a transfer mode in which the transfer destination address is fixed. According to the second transfer mode, the transfer source data is overwritten on the same address (write start address) of the transfer destination.
  • FIG. 4C schematically shows the third transfer mode.
  • the third transfer mode is a transfer mode in which the transfer source address is fixed.
  • the transfer source data written to the read start address is written from the write start address to the plurality of transfer destination addresses by the number of bytes corresponding to the transfer count.
  • the DMA controller 13A operates in the second transfer mode
  • the DMA controller 13B operates in the third transfer mode
  • the DMA controller 13C operates in the first transfer mode
  • the external I / F 14 is a communication interface for performing data transmission / reception with an external device.
  • the companion chip 3 is connected to the external I / F 14. Thereby, the companion chip 3 can transmit / receive data to / from the CPU 10, ROM 11, RAM 12, DMA controllers 13 A, 13 B, 13 C, external I / F 14 and VRAM 15.
  • the VRAM 15 is a two-dimensional image display memory.
  • FIG. 5 schematically shows a memory map of the VRAM 15. As shown in FIG. 5, the address direction in the VRAM 15 is the column direction (lateral direction). The minimum address is the upper left corner of the VRAM 15, and the maximum address is the lower right corner.
  • the image data 4 is to be written on the basis of the specific position P in the VRAM 15, the image data 4 is written from the address corresponding to the specific position P. At this time, in order to write the data column of the next row in the image data 4, it is necessary to update the transfer destination address to an address in the same column as the write start address of the next row, or to add an offset.
  • the operation input interface 16 is a man-machine interface having an operation input unit such as a button operated by a user.
  • the display unit 2 has a full-dot liquid crystal display screen.
  • the size of the display screen is, for example, 120 to 240 dots in the vertical direction and 250 to 320 dots in the horizontal direction.
  • image data is written in the VRAM 15, an image based on the image data is displayed on the display screen.
  • FIG. 6 shows an example of a screen displayed on the display unit 2.
  • a touch panel may be provided on the display screen.
  • FIG. 7 shows a detailed configuration of the companion chip 3.
  • the companion chip 3 includes a buffer 30, a control unit 31, and a register data memory (RDM) 32.
  • RDM register data memory
  • the buffer 30 is a memory that can hold, for example, 1-byte data.
  • the control unit 31 controls DMA transfer via the buffer 30 in accordance with an instruction from the CPU 10.
  • the register data memory 32 is a memory that stores data set in the read start address register 21, the write start address register 22, and the transfer count register 23 of the DMA controller 13B.
  • 1-byte image data from the ROM 11 is DMA-transferred to the buffer 30. This DMA transfer is executed by the DMA controller 13A.
  • the CPU 10 sets the register group of the DMA controller 13A. With this setting, the start address of the image data in the ROM 11 is set in the read start address register 21 of the DMA controller 13A. Further, the address of the buffer 30 of the companion chip 3 is set in the write start address register 22. In the transfer count register 23, the number of bytes of the entire image data (that is, the transfer count necessary for transferring the entire image data) is set.
  • the control unit 31 of the companion chip 3 outputs a control signal to the control unit 20 of the DMA controller 13A.
  • the control unit 20 of the DMA controller 13A starts DMA transfer from the ROM 10 to the buffer 30.
  • 1-byte image data DMA-transferred to the buffer 30 is DMA-transferred to the VRAM 15. This DMA transfer is executed by the DMA controller 13B.
  • the register group of the DMA controller 13B Prior to DMA transfer, the register group of the DMA controller 13B is set. With this setting, the address of the buffer 30 of the companion chip 3 is set in the read start address register 21 of the DMA controller 13B.
  • the write start address register 22 is set with the write start address of the VRAM 15.
  • the transfer count register 23 the number of bytes corresponding to the length of the data column of each row of the image information (transfer count necessary for transferring the data column for one row) is set.
  • This register group is set as follows.
  • a DMA controller 13C is provided for setting a register group of the DMA controller 13B.
  • Data set in the register group of the DMA controller 13B is DMA-transferred from the register data memory 32 of the companion chip 3 to the register group of the DMA controller 13B by the DMA controller 13C.
  • the CPU 10 performs register settings for the DMA controller 13C.
  • the address of the register data memory 32 of the companion chip 3 is set in the read start address register 21 of the DMA controller 13C. Further, the address of the register group of the DMA controller 13C is set in the write start address register 22.
  • the transfer count register 23 is set with the number of bytes of the register group.
  • the CPU 10 first outputs to the control unit 31 of the companion chip 3 the number of vertical and horizontal bytes of the image data read from the ROM 11 and the position for drawing the image on the VRAM 15 (write start address on the VRAM 15). .
  • the control unit 31 sets the address of the buffer 30, the write start address on the VRAM 15, and the number of bytes of the data row in one row in the register data memory 32.
  • the control unit 31 outputs a DMA transfer start control signal to the control unit 20 of the DMA controller 13C. Then, under the control of the DMA controller 13C, the data contained in the register data memory 32 of the companion chip 3 is DMA transferred to the register group of the DMA controller 13B. As a result, as described above, the address of the buffer 30 of the companion chip 3 is set in the read start address register 21 of the DMA controller 13B.
  • the write start address register 22 is set with the write start address of the VRAM 15.
  • the transfer count register 23 the number of bytes corresponding to the length of the data column of each row of image data (transfer count necessary for transferring the data column of each row) is set.
  • control unit 31 switches the DMA transfer instruction control signal to the DMA controllers 13A and 13C at a predetermined timing, whereby the DMA transfer from the ROM 11 to the buffer 30 by the DMA controller 13A and the buffer by the DMA controller 13B are performed. 30 ⁇ DMA transfer of the VRAM 15 is alternately performed.
  • the control unit 31 of the companion chip 3 determines the data sequence of each row by the DMA controller 13B depending on whether or not the data transfer count has reached the transfer count necessary for transferring one row of image data read from the ROM 11. It is determined whether or not writing to the VRAM 15 is completed. When it is determined that the writing has been completed, the control unit 31 sets an address in the same column as the writing start address of the next row in an area corresponding to the writing start address of the register data memory 32.
  • the control unit 31 outputs a DMA transfer start control signal to the DMA controller 13C.
  • the DMA controller 13C DMA-transfers the data in the register data memory 32 to the register group of the DMA controller 13B.
  • the address set in the write start address register 21 of the DMA controller 13B is updated to the same column address as the write start address in the next row.
  • the next DMA transfer from the buffer 30 to the VRAM 15 is performed from the updated write start address.
  • FIG. 8 shows a processing sequence when the CPU 10 displays a character at a predetermined position on the display screen of the display unit 2.
  • DMAA, DMAB, and DMAC indicate DMA controllers 13A, 13B, and 13C, respectively.
  • the CPU 10 performs register setting for the DMA controller 13A (step S1). As a result, the DMA transfer from the ROM 11 to the buffer 30 of the companion chip 3 becomes possible.
  • step S2 the CPU 10 performs register setting for the DMA controller 13C (step S2).
  • step S2 the DMA transfer from the register data memory 32 of the companion chip 3 to the register group of the DMA controller 13B becomes possible.
  • the CPU 10 transmits to the control unit 31 of the companion chip 3 a drawing command including the number of vertical and horizontal bytes of image data to be displayed, the write start address of the VRAM 15 and the like (step S3).
  • control unit 31 of the companion chip 3 Upon receiving this drawing command, the control unit 31 of the companion chip 3 stores the address of the buffer 30, the write start address of the VRAM 15, the number of bytes (transfer count) for one line, and the register data in the register data memory 32. Set in the memory 32 (step S10).
  • control unit 31 outputs a DMA transfer start control signal to the DMA controller 13C (step S11).
  • the DMA transfer from the register data memory 32 to the register group of the DMA controller 13B is performed (step S12).
  • DMA transfer from the buffer 30 to the VRAM 15 becomes possible.
  • control unit 31 outputs a DMA transfer start control signal to the DMA controller 13A (step S13), and outputs a DMA transfer start control signal to the DMA controller 13B (step S14).
  • step S13 1 byte of data at the head address of the image data in the ROM 11 is transferred to the buffer 30 of the companion chip 3 (step S15), and the data transferred to the buffer 30 is transferred to the write start address of the VRAM 15. (Step S16).
  • step S17 1-byte data of the next address of the image data in the ROM 11 is transferred to the buffer 30 of the companion chip 3 (step S17), and the data transferred to the buffer 30 is the next of the write start address of the VRAM 15. It is transferred to the address (position to the right of the write start address) (step S18).
  • steps S10 to S18 are the first line writing process.
  • the control unit 31 detects that the writing of the first row has been completed, and sets the writing start address of the register data memory 32 to the same address as the writing start address and column position in the next row on the VRAM 15. Update (step S20). Subsequently, the control unit 31 outputs a DMA transfer start control signal to the DMA controller 13C (step S21). Thereby, the DMA transfer from the register data memory 32 to the register group of the DMA controller 13B is performed (step S22), and the address of the write start address register 22 of the DMA controller 13B is the same as the previous write start address of the next row. It is updated to the address.
  • control unit 31 outputs a DMA transfer start control signal to the DMA controller 13A (step S23), and outputs a DMA transfer start control signal to the DMA controller 13B (step S24).
  • 1-byte data of the third address of the image data in the ROM 11 is transferred to the buffer 30 of the companion chip 3 (step S25), and the data transferred to the buffer 30 is written to the next row of the VRAM 15.
  • the address is transferred to the same address as the start address (step S26).
  • step S27 1-byte data of the fourth address of the image data in the ROM 11 is transferred to the buffer 30 of the companion chip 3 (step S27), and the data transferred to the buffer 30 is transferred to the next address of the VRAM 15. Transferred (step S28).
  • steps S20 to S28 are the writing process for the second row.
  • control unit 31 When the writing of the 16th line is completed, the control unit 31 outputs a completion notification signal to the CPU 10 (step S30). As a result, the character image data is written into the VRAM 15, and the character based on the image data is displayed on the display screen of the display unit 2.
  • the DMA controllers 13A and 13B can be used to read the image data from the ROM 11 and write it into the VRAM 15. As a result, it is possible to reduce the load on the CPU 10 when displaying an image on a full-dot liquid crystal display screen.
  • the CPU 10 controls not only the drawing device (remote controller) 100 but also the entire air conditioner, or controls cooperative operation across a plurality of air conditioners, the load on the CPU 10 is reduced. By reducing, these controls can be performed smoothly.
  • Embodiment 2 FIG. Next, a second embodiment of the present invention will be described.
  • FIG. 9 shows the configuration of the drawing apparatus 100 according to this embodiment. As shown in FIG. 9, the drawing apparatus 100 according to this embodiment is different from the drawing apparatus 100 according to Embodiment 1 in that the DMA controller 13C is not provided.
  • FIG. 10 shows the configuration of the companion chip 3 according to this embodiment. As shown in FIG. 10, this embodiment is different from the first embodiment in that the register data memory 32 is not provided in the companion chip 3.
  • control unit 31 of the companion chip 3 transmits a write completion notification signal for one row to the CPU 10 every time a data row for one row is written.
  • the CPU 10 updates the address set in the write start address register 21 of the DMA controller 13B to the same row address as the first write start address in the next row. .
  • FIG. 11 shows a processing sequence in the case where the CPU 10 displays a character at a predetermined position on the display screen of the display unit 2.
  • the CPU 10 displays a character at a predetermined position on the display screen of the display unit 2.
  • 16-bit ⁇ 16-bit character image data is displayed on the display screen of the display unit 2 will be described.
  • the CPU 10 performs register setting for the DMA controller 13A (step S1).
  • the DMA transfer from the ROM 11 to the buffer 30 of the companion chip 3 becomes possible.
  • step S4 the CPU 10 performs register setting of the DMA controller 13B. Thereby, DMA transfer from the buffer 30 to the VRAM 15 becomes possible.
  • the CPU 10 transmits a drawing command including the number of vertical and horizontal bytes of image data to be displayed to the control unit 31 of the companion chip 3 (step S3).
  • control unit 31 outputs a DMA transfer start control signal to the DMA controller 13A (step S13), and outputs a DMA transfer start control signal to the DMA controller 13B (step S14).
  • step S13 1 byte of data at the head address of the image data in the ROM 11 is transferred to the buffer 30 of the companion chip 3 (step S15), and the data transferred to the buffer 30 is transferred to the write start address of the VRAM 15. (Step S16).
  • step S17 1-byte data of the next address of the image data in the ROM 11 is transferred to the buffer 30 of the companion chip 3 (step S17), and the data transferred to the buffer 30 is the next of the write start address of the VRAM 15. It is transferred to the address (position to the right of the write start address) (step S18).
  • steps S13 to S18 are the first line writing process.
  • control unit 31 detects that the writing of the first row has been completed, and outputs a signal for the completion of writing of data for one row to the CPU 20 (step S40).
  • the CPU 20 updates the write start address of the DMA controller 13B to the next line (step S41).
  • the CPU 20 notifies the control unit 31 of a transfer start notification (step S42).
  • control unit 31 outputs a DMA transfer start control signal to the DMA controller 13A (step S23), and outputs a DMA transfer start control signal to the DMA controller 13B (step S24).
  • 1 byte of data at the next address of the image data in the ROM 11 is transferred to the buffer 30 of the companion chip 3 (step S25), and the data transferred to the buffer 30 starts writing to the next row of the VRAM 15.
  • the address is transferred (step S26).
  • Step S27 1-byte data of the next address of the image data in the ROM 11 is transferred to the buffer 30 of the companion chip 3
  • step S28 the data transferred to the buffer 30 is transferred to the next address of the VRAM 15.
  • control unit 31 When the writing of the 16th line is completed, the control unit 31 outputs a completion notification signal to the CPU 10 (step S30). As a result, the character image data is written into the VRAM 15, and the character based on the image data is displayed on the display screen of the display unit 2.
  • the companion chip 3 completes the writing of the data string of each row to the VRAM 15, the CPU 10 makes a line feed at the write start position in the VRAM 15.
  • the DMA controllers 13A and 13B can be used to read image data from the ROM 11 and write it into the VRAM 15. As a result, it is possible to reduce the load on the CPU 10 when displaying an image on a full-dot liquid crystal display screen.
  • information on the number of vertical and horizontal bytes of image data is transmitted from the CPU 10 to the control unit 31 of the companion chip 3.
  • information about the number of vertical and horizontal bytes of the image data may be transmitted to the control unit 21 by other methods.
  • header information 40 may be added to individual image data stored in the ROM 11.
  • information such as the number of vertical bytes (for example, 2 bytes) and the number of horizontal bytes (for example, 2 bytes) of the image data is described.
  • the control unit 31 of the companion chip 3 reads the upper 2 bytes DMA-transferred from the ROM 11 as header information, and based on the read header information, the byte length (horizontal byte length) of the data column of each row of image data to be displayed And the number of rows (vertical bit length).
  • the control unit 31 of the companion chip 3 sets the transfer count of the register data memory 32 based on the obtained horizontal byte length.
  • the transfer count is set in the transfer count register 23 of the DMA controller 13B by the DMA transfer of the DMA controller 13C.
  • the controller 31 of the companion chip 3 outputs a DMA transfer start control signal to the DMA controller 13B when the third byte data is DMA-transferred from the ROM 11. As a result, data after the third byte can be DMA transferred to the VRAM 15.
  • Embodiment 3 FIG. Next, a third embodiment of the present invention will be described.
  • FIG. 13 shows the configuration of the drawing apparatus 100 according to this embodiment.
  • the drawing apparatus 100 according to this embodiment is provided with one DMA controller 13D instead of three DMA controllers 13A to 13C. Different from the device 100.
  • the companion chip 3 is not connected to the external I / F 14, which is different from the drawing apparatus 100 according to the first embodiment.
  • the DMA controller 13D is provided with a repeat offset register 24 and a repeat counter register 25 in addition to a read start address register 21, a write start address register 22, and a transfer count register 23.
  • an offset between the right end address of the data row of one line of the image data and the write start address after the line feed is set. As shown in FIG. 14, when image data 4 is written, the sum of offset1 and offset2 is this offset.
  • the number of lines of image data (vertical bit number) is set.
  • the CPU 10 sets the start address of the image data in the ROM 11 in the read start address register 21 of the DMA controller 13D, sets the write start address of the image data in the VRAM 15 in the write start address register 22, and stores it in the transfer count register 23.
  • Set the byte length of the data string for one row of image data (the number of transfers necessary to transfer the data row for one row), and further set the offset register 24 to the offset (see FIG. 14).
  • the number of rows (the number of vertical bits of the image data) is set in the repeat counter register 25.
  • the CPU 10 outputs a DMA transfer start control signal to the DMA controller 13D.
  • the DMA controller 13D starts DMA transfer from the ROM 11 to the VRAM 15.
  • This DMA transfer is started with the start address of the image data on the ROM 11 and the write address of the VRAM 15 as the start position.
  • the data column of each row of image data is written into the VRAM 15.
  • the DMA transfer is completed assuming that the writing of the image data is completed.
  • the image data stored in the ROM 11 can be DMA-transferred to the VRAM 15 without displaying the companion chip 3, thereby displaying the image on the display unit 2. Can be made.
  • the unit of the image data is one character of the image, but the present invention is not limited to this.
  • the data of each byte in the uppermost row is referred to as data D1, D2, D3, and D4 from the left side.
  • the ROM 11 stores data D1, D2, D3, and D4 in order from the head address.
  • the transfer source to the buffer 30 may be the RAM 12 instead of the ROM 11.
  • the CPU 10 when displaying image data of two characters arranged in the horizontal direction in succession, the CPU 10 inputs image data of two characters from the ROM 11 prior to DMA transfer. Then, the CPU 10 converts each image data into one image data for two characters and stores it in the RAM 12 as shown in FIG.
  • the transfer source to the buffer 30 of the companion chip 3 is the RAM 12.
  • drawing apparatus 100 is a remote controller of an air conditioner, it may be a remote controller of a lighting device or other electrical equipment.
  • the present invention is suitable for a remote controller of an electric device such as an air conditioner or a lighting device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

　ＤＭＡコントローラ（１３Ａ）は、ＣＰＵ（１０）とは独立して動作し、ＲＯＭ（１１）に記憶された画像データを、その先頭の読み出し開始位置から所定の単位で順次読み出してバッファ（３０）に書き込んで行く。ＤＭＡコントローラ（１３Ｂ）は、ＣＰＵ（１０）とは独立して動作し、バッファ（３０）に読み出されたデータを、ＶＲＡＭ（１５）における書き込み開始位置から１バイトずつ横方向に順次書き込んでいく。コンパニオンチップ（３）の制御部（３１）は、各行のデータ列の書き込みが完了する度に、ＶＲＡＭ（１５）における書き込み開始位置を、次の行の同じ列の位置に更新する。

Description

描画装置及び描画方法
　本発明は、空気調和装置や照明装置等の遠隔操作に用いられるリモートコントローラ等のフルドット液晶画面に画像を描画する描画装置及び描画方法に関する。
　従来、空気調和装置や照明装置等の遠隔操作に用いられるリモートコントローラの表示画面には、例えばセブンセグメントタイプの単純なものが用いられてきた。しかしながら、最近では、フルドット液晶の表示画面を備えるものが増えている（例えば、特許文献１参照）。
　フルドット液晶の表示画面において文字などの２次元画像を表示する際には、マイクロコンピュータのプロセッサとは独立してデータ転送を行うＤＭＡコントローラが用いられるようにするがの望ましい。ＤＭＡコントローラを用いてＲＯＭ（Read Only Memory）から文字のビットマップ画像をＶＲＡＭ（Video Random Access Memory）に転送すれば、プロセッサの不可は著しく軽減される。
特開２０１０－１７５７８６号公報
　ところが、ＲＯＭでは、各行のデータ列が上から順番に連結された状態でアドレス順に文字等のビットマップ画像が記憶されている。このため、一般的なＤＭＡ（Direct Memory Access）コントローラを用いて、ビットマップ画像のデータをそのままＶＲＡＭに転送しても、表示画面上でその文字の画像が正確に表示されるようにはならない。ＶＲＡＭにその文字の画像を正確に表示するためには、１行分のデータ列が書き込まれる度に、ＶＲＡＭにおける書き込み位置を改行する必要がある。
　このような背景から、現状では、ＲＯＭから読み込んだ画像データをＶＲＡＭに書き込む際にＤＭＡコントローラは用いられていない。
　本発明は、上記実情に鑑みてなされたもので、フルドット液晶の表示画面に画像を表示する際のプロセッサの負荷を軽減することができる描画装置及び描画方法を提供することを目的とする。
　上記目的を達成するために、この発明に係る描画装置は、各行のデータ列が順番に連結されて記憶媒体に記憶された画像情報を読み出して、２次元の画像表示用メモリの所定の領域に書き込むことにより、画像情報に基づく画像を表示する。この描画装置において、読み出し部は、プロセッサとは独立して、記憶媒体に記憶された画像情報を、その先頭の読み出し開始位置から所定の単位で順次読み出していく。書き込み部は、プロセッサとは独立して、読み出し部によって読み出されたデータを、画像表示用メモリにおける書き込み開始位置から所定の単位で横方向に順次書き込んでいく。書き込み位置更新部は、書き込み部による各行のデータ列の書き込みが完了する度に、画像表示用メモリにおける書き込み開始位置を、次の行の同じ列の位置に更新する。
　この発明によれば、書き込み位置更新部により、画像表示用メモリへの各行のデータ列の書き込みが完了する度に、画像表示用メモリにおける書き込み開始位置を改行する。これにより、画像情報を記憶媒体から読み込んで画像表示用メモリに書き込むのにＤＭＡコントローラを用いることができる。この結果、フルドット液晶の表示画面に画像を表示する際のプロセッサの負荷を軽減することができる。
この発明の実施の形態１に係る描画装置の構成を示すブロック図である。 図２（Ａ）は、文字のビットマップ画像の一例を示す図である。図２（Ｂ）は、図２（Ａ）の文字のビットマップ画像のデータがＲＯＭに格納されている様子を模式的に示す図である。 図１のＤＭＡコントローラの構成を示すブロック図である。 図４（Ａ）は、図３のＤＭＡコントローラにおける第１の転送モードを説明するための図である。図４（Ｂ）は、図３のＤＭＡコントローラにおける第２の転送モードを説明するための図である。図４（Ｃ）は、図３のＤＭＡコントローラにおける第３の転送モードを説明するための図である。 図１のＶＲＡＭのメモリマップを説明するための図である。 図１の表示部の表示画面に表示される全体画像の一例を示す図である。 図１のコンパニオンチップの構成と、信号の流れを説明するためのブロック図である。 図１の描画装置の処理シーケンス図である。 この発明の実施の形態２に係る描画装置の構成を示すブロック図である。 図９のコンパニオンチップの構成と、信号の流れを説明するためのブロック図である。 図９の描画装置の処理シーケンス図である。 ＲＯＭのメモリマップの一例を示す図である。 この発明の実施の形態３に係る描画装置の構成を示すブロック図である。 オフセットを説明するための図である。 図１５（Ａ）及び図１５（Ｂ）は、連続して横に並ぶ文字を１つの画像データとしてＲＯＭに記憶する方法を説明するための図である。 各文字の画像データを、連続して横に並ぶ２文字の画像データに変換してＲＡＭに保持する様子を説明するための図である。
　この発明の実施の形態について、図面を参照して詳細に説明する。
実施の形態１．
　まず、この発明の実施の形態１について説明する。
　まず、図１を参照して、本実施形態に係る描画装置１００の構成について説明する。この描画装置１００は、例えば、図示しない空気調和装置のリモートコントローラである。図１に示すように、描画装置１００は、マイクロコンピュータ１、表示部２及びコンパニオンチップ３を備える。
　マイクロコンピュータ１は、ＣＰＵ１０、ＲＯＭ１１、ＲＡＭ（Random Access Memory）１２、ＤＭＡコントローラ１３Ａ、１３Ｂ、１３Ｃ、外部インターフェイス（Ｉ／Ｆ）１４、ＶＲＡＭ１５及び操作入力インターフェイス（Ｉ／Ｆ）１６を備える。これらはバス１７を介して互いにデータ送受信可能に接続されている。
　プロセッサとしてのＣＰＵ１０は、描画装置１００全体を統括制御する。ＣＰＵ１０は、描画装置（リモートコントローラ）１００だけでなく、空気調和装置全体を統括制御するものであってもよい。また、ＣＰＵ１０は、複数の空気調和装置に跨る協調動作を行うものであってもよい。
　記憶媒体としてのＲＯＭ１１には、表示される複数の画像データが記憶されている。このような画像データには、文字や図形などの画像データが含まれている。図２（Ａ）には、このような画像の一例として、文字「Ｄ」のビットマップ画像が示されている。このビットマップ画像は、１６ビット×１６ビットの画像データである。１バイトを８ビットとすると、このビットマップ画像は、３２バイトの画像データとなる。
　ここで、ビットマップ画像の最上行の左側８ビットをまとめてデータＤ１とし、最上行の右側８ビットをデータＤ２とする。また、次の行の左側８ビットをまとめてデータＤ３とし、その行の右側８ビットをデータＤ４とする。同様にして、各行の左側８ビットと右側８ビットとをそれぞれまとめていくと、ビットマップ画像の最下行の右側８ビットは、データＤ３２となる。
　このビットマップ画像のデータは、ＲＯＭ１１に、図２（Ｂ）のようにして記憶されている。図２（Ｂ）に示すように、図２（Ａ）のビットマップ画像の最上行の左側８ビットのデータＤ１は、アドレスＡ１に格納されている。その次のアドレスＡ２には、データＤ２が格納されている。同様に、アドレスＡ３には、次の行の左側８ビットのデータＤ３が格納され、アドレスＡ４には、右側８ビットのデータＤ４が格納されている。そして、最後のアドレスＡ３２には、最下行の右側８ビットのデータＤ３２が格納されている。
　このように、ＲＯＭ１１には、表示されるべき文字等の画像データの各行のデータ列が順番に連結された状態で、アドレス順に記憶されている。
　ＲＡＭ１２には、ＣＰＵ１０で用いられるデータ等が必要に応じて書き込まれる。
　ＤＭＡコントローラ１３Ａ、１３Ｂ、１３Ｃは、ＣＰＵ１０とは独立してデータ転送を行う。図３には、ＤＭＡコントローラ１３Ａの構成が示されている。図３に示すように、ＤＭＡコントローラ１３Ａは、制御部２０、読み出し開始アドレスレジスタ２１、書き込み開始アドレスレジスタ２２及び転送回数レジスタ２３を備えている。
　制御部２０は、バス１７を介して転送元から転送先にデータを転送する。読み出し開始アドレスレジスタ２１には、転送元における読み出し開始アドレスが設定される。書き込み開始アドレスレジスタ２２には、転送先における書き込み開始アドレスが設定される。転送回数レジスタ２３には、ＤＭＡ転送を行う回数が設定される。１回の転送につき転送されるデータサイズは１バイトであるため、例えば３２バイトのデータを転送する際の転送回数は３２回となる。
　制御部２０は、読み出し開始アドレスレジスタ２１に設定された読み出し開始アドレスからデータをアドレス単位（１バイト）で読み取っていく。そして、制御部２０は、読み取ったデータを、書き込み開始アドレスレジスタ２２に設定された書き込み開始アドレスから順次書き込むことにより、転送元から転送先へデータをＤＭＡ転送する。ＤＭＡ転送は、転送回数レジスタ２３に格納された転送回数で終了する。
　ＤＭＡコントローラ１３Ｂ、１３Ｃの構成も、図３に示すＤＭＡコントローラ１３Ａの構成と同じである。なお、以下では、読み出し開始アドレスレジスタ２１、書き込み開始アドレスレジスタ２２及び転送回数レジスタ２３をまとめてレジスタ群とも呼ぶ。
　ＤＭＡコントローラ１３Ａ、１３Ｂ、１３Ｃは、３つの転送モードでのデータ転送が可能である。
　図４（Ａ）には、第１の転送モードが模式的に示されている。図４（Ａ）に示すように、第１の転送モードは、転送元のアドレス及び転送先のアドレスを両方１バイト書き込む度にシフトさせていく転送モードである。この第１の転送モードによれば、転送元のデータは転送先にそのままコピーされる。
　図４（Ｂ）には、第２の転送モードが模式的に示されている。図４（Ｂ）に示すように、第２の転送モードは、転送先のアドレスを固定する転送モードである。この第２の転送モードによれば、転送元のデータは、転送先の同じアドレス（書き込み開始アドレス）に上書きされる。
　図４（Ｃ）には、第３の転送モードが模式的に示されている。図４（Ｃ）に示すように、第３の転送モードは、転送元のアドレスを固定する転送モードである。この第３の転送モードによれば、読み出し開始アドレスに書き込まれた転送元のデータが、書き込み開始アドレスから、転送先の複数のアドレスに転送回数に応じたバイト数だけ書き込まれる。
　この実施の形態では、ＤＭＡコントローラ１３Ａが第２の転送モードで動作し、ＤＭＡコントローラ１３Ｂが第３の転送モードで動作し、ＤＭＡコントローラ１３Ｃが第１の転送モードで動作する。
　外部Ｉ／Ｆ１４は、外部の機器とのデータ送受信を行うための通信インターフェイスである。外部Ｉ／Ｆ１４には、コンパニオンチップ３が接続されている。これにより、コンパニオンチップ３は、ＣＰＵ１０、ＲＯＭ１１、ＲＡＭ１２、ＤＭＡコントローラ１３Ａ、１３Ｂ、１３Ｃ、外部Ｉ／Ｆ１４及びＶＲＡＭ１５とデータ送受信が可能である。
　ＶＲＡＭ１５は、２次元の画像表示用メモリである。図５には、ＶＲＡＭ１５のメモリマップが模式的に示されている。図５に示すように、ＶＲＡＭ１５におけるアドレスの方向は、列方向（横方向）となっている。最小のアドレスは、ＶＲＡＭ１５の左上端となっており、最大のアドレスは、右下端となっている。
　仮に、ＶＲＡＭ１５の特定の位置Ｐを基準に、画像データ４を書き込もうとする場合には、特定の位置Ｐに対応するアドレスから画像データ４を書き込んでいくようになる。この際、画像データ４における次の行のデータ列を書き込むには、転送先のアドレスを、次の行の書き込み開始アドレスと同列のアドレスに更新するか、オフセットを加算する必要がある。
　操作入力インターフェイス１６は、ユーザによって操作されるボタン等の操作入力部を有するマンマシンインターフェイスである。
　表示部２は、フルドット液晶の表示画面を有する。この表示画面のサイズは、例えば、縦が１２０乃至２４０ドットで、横が２５０乃至３２０ドットとなっている。ＶＲＡＭ１５に画像データが書き込まれると、この表示画面には、その画像データに基づく画像が表示される。図６には、表示部２に表示された画面の一例が示されている。なお、表示画面上には、タッチパネルが設けられていてもよい。
　図７には、コンパニオンチップ３の詳細な構成が示されている。図７に示すように、コンパニオンチップ３は、バッファ３０と、制御部３１と、レジスタデータメモリ（ＲＤＭ）３２とを備える。
　バッファ３０は、例えば１バイトのデータを保持可能なメモリである。制御部３１は、ＣＰＵ１０からの指示に従って、バッファ３０を介したＤＭＡ転送を制御する。レジスタデータメモリ３２は、ＤＭＡコントローラ１３Ｂの読み出し開始アドレスレジスタ２１、書き込み開始アドレスレジスタ２２及び転送回数レジスタ２３に設定されるデータを記憶するメモリである。
　コンパニオンチップ３の構成についてさらに詳細に説明する。
　バッファ３０には、ＲＯＭ１１から１バイト分の画像データがＤＭＡ転送される。このＤＭＡ転送は、ＤＭＡコントローラ１３Ａによって実行される。
　このＤＭＡ転送に先立って、ＣＰＵ１０は、ＤＭＡコントローラ１３Ａのレジスタ群への設定を行う。この設定により、ＤＭＡコントローラ１３Ａの読み出し開始アドレスレジスタ２１には、ＲＯＭ１１の画像データの先頭アドレスが設定される。また、書き込み開始アドレスレジスタ２２には、コンパニオンチップ３のバッファ３０のアドレスが設定される。また、転送回数レジスタ２３には、画像データ全体のバイト数（すなわち画像データ全体の転送に必要な転送回数）が設定される。
　コンパニオンチップ３の制御部３１は、ＤＭＡコントローラ１３Ａの制御部２０に対して制御信号を出力する。制御部３１が、ＤＭＡ転送開始の制御信号を出力すると、ＤＭＡコントローラ１３Ａの制御部２０は、ＲＯＭ１０からバッファ３０へのＤＭＡ転送を開始する。
　バッファ３０にＤＭＡ転送された１バイト分の画像データは、ＶＲＡＭ１５へＤＭＡ転送される。このＤＭＡ転送は、ＤＭＡコントローラ１３Ｂによって実行される。
　ＤＭＡ転送に先立って、ＤＭＡコントローラ１３Ｂのレジスタ群の設定が行われる。この設定により、ＤＭＡコントローラ１３Ｂの読み出し開始アドレスレジスタ２１には、コンパニオンチップ３のバッファ３０のアドレスが設定される。また、書き込み開始アドレスレジスタ２２には、ＶＲＡＭ１５の書き込み開始アドレスが設定される。また、転送回数レジスタ２３には、画像情報の各行のデータ列の長さに対応するバイト数（１行分のデータ列の転送に必要な転送回数）が設定される。このレジスタ群の設定は、以下のようにして行われる。
　描画装置１００では、ＤＭＡコントローラ１３Ｂのレジスタ群の設定のためにＤＭＡコントローラ１３Ｃが設けられている。ＤＭＡコントローラ１３Ｂのレジスタ群に設定されるデータは、ＤＭＡコントローラ１３Ｃにより、コンパニオンチップ３のレジスタデータメモリ３２から、ＤＭＡコントローラ１３Ｂのレジスタ群へＤＭＡ転送される。
　まず、ＣＰＵ１０は、ＤＭＡコントローラ１３Ｃのレジスタ設定を行う。ＤＭＡコントローラ１３Ｃの読み出し開始アドレスレジスタ２１には、コンパニオンチップ３のレジスタデータメモリ３２のアドレスが設定される。また、書き込み開始アドレスレジスタ２２には、ＤＭＡコントローラ１３Ｃのレジスタ群のアドレスが設定される。また、転送回数レジスタ２３には、レジスタ群のバイト数が設定される。
　続いて、ＣＰＵ１０は、まず、コンパニオンチップ３の制御部３１に対して、ＲＯＭ１１から読み出す画像データの縦横のバイト数や、ＶＲＡＭ１５へその画像を描画する位置（ＶＲＡＭ１５上の書き込み開始アドレス）を出力する。制御部３１は、バッファ３０のアドレスと、ＶＲＡＭ１５上の書き込み開始アドレスと、１行のデータ列のバイト数とを、レジスタデータメモリ３２に設定する。
　制御部３１は、ＤＭＡコントローラ１３Ｃの制御部２０にＤＭＡ転送開始の制御信号を出力する。すると、ＤＭＡコントローラ１３Ｃの制御の下で、コンパニオンチップ３のレジスタデータメモリ３２に含まれるデータが、ＤＭＡコントローラ１３Ｂのレジスタ群にＤＭＡ転送される。この結果、上述のように、ＤＭＡコントローラ１３Ｂの読み出し開始アドレスレジスタ２１には、コンパニオンチップ３のバッファ３０のアドレスが設定される。また、書き込み開始アドレスレジスタ２２には、ＶＲＡＭ１５の書き込み開始アドレスが設定される。また、転送回数レジスタ２３には、画像データの各行のデータ列の長さに対応するバイト数（各行のデータ列を転送するのに必要な転送回数）が設定される。
　この状態で、制御部３１が、ＤＭＡコントローラ１３Ａ、１３ＣへのＤＭＡ転送指示の制御信号を所定のタイミングで切り替えることにより、ＤＭＡコントローラ１３ＡによるＲＯＭ１１→バッファ３０へのＤＭＡ転送と、ＤＭＡコントローラ１３Ｂによるバッファ３０→ＶＲＡＭ１５のＤＭＡ転送とが交互に行われる。
　コンパニオンチップ３の制御部３１は、データの転送回数が、ＲＯＭ１１から読み出す画像データの１行のデータ列の転送に必要な転送回数に達したか否かにより、ＤＭＡコントローラ１３Ｂによる各行のデータ列のＶＲＡＭ１５への書き込みが完了したか否かを判定している。書き込みが完了したと判定された場合、制御部３１は、レジスタデータメモリ３２の書き込み開始アドレスに対応する領域に、次の行の書き込み開始アドレスと同じ列のアドレスを設定する。
　続いて、制御部３１は、ＤＭＡコントローラ１３Ｃに、ＤＭＡ転送開始の制御信号を出力する。これを受けて、ＤＭＡコントローラ１３Ｃは、レジスタデータメモリ３２のデータを、ＤＭＡコントローラ１３Ｂのレジスタ群にＤＭＡ転送する。この結果、ＤＭＡコントローラ１３Ｂの書き込み開始アドレスレジスタ２１に設定されたアドレスは、次の行で書き込み開始アドレスと同列のアドレスに更新される。これにより、次からのバッファ３０からＶＲＡＭ１５へのＤＭＡ転送は、更新された書き込み開始アドレスから行われるようになる。
　次に、この実施の形態に係る描画装置１００の動作について、図８のシーケンス図を参照して説明する。
　図８には、ＣＰＵ１０が、ある文字を表示部２の表示画面の所定の位置に表示させる場合の処理シーケンスが示されている。ここでは、１６ビット×１６ビットの文字の画像データを表示部２の表示画面に表示させる場合について説明する。なお、ＤＭＡＡ、ＤＭＡＢ、ＤＭＡＣは、それぞれ、ＤＭＡコントローラ１３Ａ、１３Ｂ、１３Ｃを示している。
　まず、ＣＰＵ１０は、ＤＭＡコントローラ１３Ａのレジスタ設定を行う（ステップＳ１）。これにより、ＲＯＭ１１からコンパニオンチップ３のバッファ３０へのＤＭＡ転送が可能な状態となる。
　続いて、ＣＰＵ１０は、ＤＭＡコントローラ１３Ｃのレジスタ設定を行う（ステップＳ２）。これにより、コンパニオンチップ３のレジスタデータメモリ３２からＤＭＡコントローラ１３Ｂのレジスタ群へのＤＭＡ転送が可能な状態となる。
　続いて、ＣＰＵ１０は、コンパニオンチップ３の制御部３１に、表示する画像データの縦横のバイト数や、ＶＲＡＭ１５の書き込み開始アドレスなどを含む描画命令を送信する（ステップＳ３）。
　この描画命令を受けて、コンパニオンチップ３の制御部３１は、レジスタデータメモリ３２に、バッファ３０のアドレスと、ＶＲＡＭ１５の書き込み開始アドレスと、１行分のバイト数（転送回数）とを、レジスタデータメモリ３２に設定する（ステップＳ１０）。
　続いて、制御部３１は、ＤＭＡコントローラ１３ＣにＤＭＡ転送開始の制御信号を出力する（ステップＳ１１）。これにより、レジスタデータメモリ３２からＤＭＡコントローラ１３Ｂのレジスタ群へのＤＭＡ転送が行われる（ステップＳ１２）。この結果、バッファ３０から、ＶＲＡＭ１５へのＤＭＡ転送が可能となる。
　続いて、制御部３１は、ＤＭＡコントローラ１３ＡにＤＭＡ転送開始の制御信号を出力し（ステップＳ１３）、ＤＭＡコントローラ１３ＢにＤＭＡ転送開始の制御信号を出力する（ステップＳ１４）。これにより、ＲＯＭ１１の画像データの先頭アドレスの１バイト分のデータが、コンパニオンチップ３のバッファ３０に転送され（ステップＳ１５）、バッファ３０に転送されたデータが、ＶＲＡＭ１５の書き込み開始アドレスに転送される（ステップＳ１６）。
　続いて、ＲＯＭ１１の画像データの次のアドレスの１バイト分のデータが、コンパニオンチップ３のバッファ３０に転送され（ステップＳ１７）、バッファ３０に転送されたデータが、ＶＲＡＭ１５の書き込み開始アドレスの次のアドレス（書き込み開始アドレスの右横の位置）に転送される（ステップＳ１８）。
　これらステップＳ１０乃至Ｓ１８の処理が１行目の書き込み処理である。
　制御部３１は、この時点で、１行目の書き込みが終了したことを検出し、レジスタデータメモリ３２の書き込み開始アドレスを、ＶＲＡＭ１５上の次の行で、書き込み開始アドレスと列位置が同じアドレスに更新する（ステップＳ２０）。続いて、制御部３１は、ＤＭＡコントローラ１３ＣにＤＭＡ転送開始の制御信号を出力する（ステップＳ２１）。これにより、レジスタデータメモリ３２からＤＭＡコントローラ１３Ｂのレジスタ群へのＤＭＡ転送が行われ（ステップＳ２２）、ＤＭＡコントローラ１３Ｂの書き込み開始アドレスレジスタ２２のアドレスが、次の行の前回の書き込み開始アドレスの同列のアドレスに更新される。
　続いて、制御部３１は、ＤＭＡコントローラ１３ＡにＤＭＡ転送開始の制御信号を出力し（ステップＳ２３）、ＤＭＡコントローラ１３ＢにＤＭＡ転送開始の制御信号を出力する（ステップＳ２４）。これにより、ＲＯＭ１１の画像データの３番目のアドレスの１バイト分のデータが、コンパニオンチップ３のバッファ３０に転送され（ステップＳ２５）、バッファ３０に転送されたデータが、ＶＲＡＭ１５の次の行の書き込み開始アドレスと同列のアドレスに転送される（ステップＳ２６）。
　続いて、ＲＯＭ１１の画像データの４番目のアドレスの１バイト分のデータが、コンパニオンチップ３のバッファ３０に転送され（ステップＳ２７）、バッファ３０に転送されたデータが、ＶＲＡＭ１５のその次のアドレスに転送される（ステップＳ２８）。
　これらステップＳ２０乃至Ｓ２８の処理が２行目の書き込み処理である。
　以降、２行目の書き込み処理と同様にして、３行目乃至１６行目の書き込み処理が行われる。
　１６行目の書き込みが完了すると、制御部３１は、ＣＰＵ１０に完了通知の信号を出力する（ステップＳ３０）。これにより、文字の画像データがＶＲＡＭ１５に書き込まれ、表示部２の表示画面に、その画像データに基づく文字が表示される。
　以上詳細に説明したように、この実施の形態によれば、コンパニオンチップ３により、ＶＲＡＭ１５への各行のデータ列の書き込みが完了する度に、ＤＭＡコントローラ１３Ｃを介して、ＶＲＡＭ１５における書き込み開始位置を改行するので、画像データをＲＯＭ１１から読み込んでＶＲＡＭ１５に書き込むのにＤＭＡコントローラ１３Ａ、１３Ｂを用いることができる。この結果、フルドット液晶の表示画面に画像を表示する際のＣＰＵ１０の負荷を軽減することができる。
　ＣＰＵ１０が、描画装置（リモートコントローラ）１００だけでなく、空気調和装置全体を統括制御するものであったり、複数の空気調和装置に跨る協調動作を制御するものである場合には、ＣＰＵ１０の負荷を軽減することにより、それらの制御が円滑に行われるようになる。
実施の形態２．
　次に、この発明の実施の形態２について説明する。
　図９には、この実施の形態に係る描画装置１００の構成が示されている。図９に示すように、この実施の形態に係る描画装置１００では、ＤＭＡコントローラ１３Ｃが設けられていない点が、上記実施の形態１に係る描画装置１００と異なっている。
　図１０には、この実施の形態に係るコンパニオンチップ３の構成が示されている。図１０に示すように、この実施の形態では、コンパニオンチップ３にレジスタデータメモリ３２が設けられていない点が、上記実施の形態１と異なっている。
　この実施の形態では、コンパニオンチップ３の制御部３１が、１行分のデータ列が書き込まれる度に、１行分の書き込みの完了通知の信号をＣＰＵ１０に送信する。ＣＰＵ１０は、１行分の書き込みの完了通知の信号を受信する度に、ＤＭＡコントローラ１３Ｂの書き込み開始アドレスレジスタ２１へ設定するアドレスを、次の行で最初の書き込み開始アドレスと同列のアドレスに更新する。
　次に、この実施の形態に係る描画装置１００の動作について、図１１のシーケンス図を参照して説明する。
　図１１には、ＣＰＵ１０が、ある文字を表示部２の表示画面の所定の位置に表示させる場合の処理シーケンスが示されている。ここでは、１６ビット×１６ビットの文字の画像データを表示部２の表示画面に表示させる場合について説明する。
　まず、ＣＰＵ１０は、ＤＭＡコントローラ１３Ａのレジスタ設定を行う（ステップＳ１）。ＲＯＭ１１からコンパニオンチップ３のバッファ３０へのＤＭＡ転送が可能な状態となる。
　続いて、ＣＰＵ１０は、ＤＭＡコントローラ１３Ｂのレジスタ設定を行う（ステップＳ４）。これにより、バッファ３０から、ＶＲＡＭ１５へのＤＭＡ転送が可能となる。
　続いて、ＣＰＵ１０は、コンパニオンチップ３の制御部３１に、表示する画像データの縦横のバイト数を含む描画命令を送信する（ステップＳ３）。
　続いて、制御部３１は、ＤＭＡコントローラ１３ＡにＤＭＡ転送開始の制御信号を出力し（ステップＳ１３）、ＤＭＡコントローラ１３ＢにＤＭＡ転送開始の制御信号を出力する（ステップＳ１４）。これにより、ＲＯＭ１１の画像データの先頭アドレスの１バイト分のデータが、コンパニオンチップ３のバッファ３０に転送され（ステップＳ１５）、バッファ３０に転送されたデータが、ＶＲＡＭ１５の書き込み開始アドレスに転送される（ステップＳ１６）。
　続いて、ＲＯＭ１１の画像データの次のアドレスの１バイト分のデータが、コンパニオンチップ３のバッファ３０に転送され（ステップＳ１７）、バッファ３０に転送されたデータが、ＶＲＡＭ１５の書き込み開始アドレスの次のアドレス（書き込み開始アドレスの右横の位置）に転送される（ステップＳ１８）。
　これらステップＳ１３乃至Ｓ１８の処理が１行目の書き込み処理である。
　制御部３１は、この時点で、１行目の書き込みが終了したことを検出し、１行分のデータの書き込み完了通知の信号をＣＰＵ２０に出力する（ステップＳ４０）。
　これを受けて、ＣＰＵ２０は、ＤＭＡコントローラ１３Ｂの書き込み開始アドレスを次の行に更新する（ステップＳ４１）。ＣＰＵ２０は、転送開始通知を、制御部３１に通知する（ステップＳ４２）。
　続いて、制御部３１は、ＤＭＡコントローラ１３ＡにＤＭＡ転送開始の制御信号を出力し（ステップＳ２３）、ＤＭＡコントローラ１３ＢにＤＭＡ転送開始の制御信号を出力する（ステップＳ２４）。これにより、ＲＯＭ１１の画像データの次のアドレスの１バイト分のデータが、コンパニオンチップ３のバッファ３０に転送され（ステップＳ２５）、バッファ３０に転送されたデータが、ＶＲＡＭ１５の次の行の書き込み開始アドレスに転送される（ステップＳ２６）。
　続いて、ＲＯＭ１１の画像データの次のアドレスの１バイト分のデータが、コンパニオンチップ３のバッファ３０に転送され（ステップＳ２７）、バッファ３０に転送されたデータが、ＶＲＡＭ１５のその次のアドレスに転送される（ステップＳ２８）。
　これらステップＳ４０乃至Ｓ４２、Ｓ２３乃至Ｓ２８の処理が２行目の書き込み処理である。
　以降、２行目の書き込み処理と同様にして、３行目乃至１６行目の書き込み処理が行われる。
　１６行目の書き込みが完了すると、制御部３１は、ＣＰＵ１０に完了通知の信号を出力する（ステップＳ３０）。これにより、文字の画像データがＶＲＡＭ１５に書き込まれ、表示部２の表示画面に、その画像データに基づく文字が表示される。
　以上詳細に説明したように、この実施の形態においても、コンパニオンチップ３により、ＶＲＡＭ１５への各行のデータ列の書き込みが完了する度に、ＣＰＵ１０が、ＶＲＡＭ１５における書き込み開始位置を改行する。これにより、画像データをＲＯＭ１１から読み込んでＶＲＡＭ１５に書き込むのにＤＭＡコントローラ１３Ａ、１３Ｂを用いることができる。この結果、フルドット液晶の表示画面に画像を表示する際のＣＰＵ１０の負荷を軽減することができる。
　この実施の形態では、ＤＭＡコントローラ１３Ｃやレジスタデータメモリ３２を設ける必要がないので、マイクロコンピュータ１やコンパニオンチップ３の部品点数を少なくすることができる。
　なお、上記各実施の形態では、ＤＭＡ転送に先立って、ＣＰＵ１０からコンパニオンチップ３の制御部３１へ、画像データの縦、横のバイト数の情報が送信された。しかしながら、他の方法により、制御部２１へ画像データの縦、横のバイト数の情報が送信されるようにしてもよい。
　例えば、図１２に示すように、ＲＯＭ１１に記憶される個々の画像データには、ヘッダ情報４０が付加されるようにしてもよい。ヘッダ情報４０には、その画像データの縦のバイト数（例えば２バイト）、横のバイト数（例えば２バイト）などの情報が記載されている。
　コンパニオンチップ３の制御部３１は、ＲＯＭ１１からＤＭＡ転送された上位２バイトをヘッダ情報として読み取り、読み取ったヘッダ情報に基づいて、表示する画像データの各行のデータ列のバイト長（横のバイト長）と、行数（縦のビット長）とを求める。
　コンパニオンチップ３の制御部３１は、求められた横のバイト長に基づいて、レジスタデータメモリ３２の転送回数を設定する。そして、ＤＭＡコントローラ１３ＣのＤＭＡ転送によりＤＭＡコントローラ１３Ｂの転送回数レジスタ２３にこの転送回数が設定される。
　コンパニオンチップ３の制御部３１は、３バイト目のデータがＲＯＭ１１からＤＭＡ転送されてきた時点で、ＤＭＡコントローラ１３ＢにＤＭＡ転送開始の制御信号を出力する。これにより、３バイト目以降のデータが、ＶＲＡＭ１５にＤＭＡ転送されるようにすることができる。
　なお、行数（縦のビット長）は、画像全ての書き込み完了の判定に用いられる。
実施の形態３．
　次に、この発明の実施の形態３について説明する。
　図１３には、この実施の形態に係る描画装置１００の構成が示されている。図１３に示すように、この実施の形態に係る描画装置１００は、３つのＤＭＡコントローラ１３Ａ乃至１３Ｃの代わりに、１つのＤＭＡコントローラ１３Ｄが設けられている点が、上記実施の形態１に係る描画装置１００と異なる。また、コンパニオンチップ３が外部Ｉ／Ｆ１４に接続されていない点も、上記実施の形態１に係る描画装置１００と異なる。
　ＤＭＡコントローラ１３Ｄには、読み出し開始アドレスレジスタ２１、書き込み開始アドレスレジスタ２２、転送回数レジスタ２３に加え、繰り返しオフセットレジスタ２４及び繰り返しカウンタレジスタ２５が設けられている。
　繰り返しオフセットレジスタ２４には、画像データの１行のデータ列の右端のアドレスと、改行後の書き込み開始アドレスとのオフセットが設定される。図１４に示すように、画像データ４を書き込む場合には、ｏｆｆｓｅｔ１とｏｆｆｓｅｔ２との和がこのオフセットになる。
　繰り返しカウンタレジスタ２５には、画像データの行数（縦のビット数）が設定される。
　まず、ＣＰＵ１０は、ＤＭＡコントローラ１３Ｄの読み出し開始アドレスレジスタ２１にＲＯＭ１１の画像データの先頭アドレスを設定し、書き込み開始アドレスレジスタ２２に、ＶＲＡＭ１５の画像データの書き込み先頭アドレスを設定し、転送回数レジスタ２３に画像データの１行分のデータ列のバイト長（１行分のデータ列を転送するのに必要な転送回数）を設定し、さらに、繰り返しオフセットレジスタ２４をオフセット（図１４参照）に設定し、繰り返しカウンタレジスタ２５に行数（画像データの縦のビット数）を設定する。
　そして、ＣＰＵ１０は、ＤＭＡコントローラ１３ＤにＤＭＡ転送開始の制御信号を出力する。すると、ＤＭＡコントローラ１３Ｄは、ＲＯＭ１１からＶＲＡＭ１５へのＤＭＡ転送を開始する。
　このＤＭＡ転送は、ＲＯＭ１１上の画像データの先頭アドレスと、ＶＲＡＭ１５の書き込みアドレスとを開始位置として開始される。
　画像データの１行分のデータが書き込まれると、ＶＲＡＭ１５の書き込みアドレスレジスタに繰り返しオフセットレジスタ２４に設定されたオフセットが加算されたアドレスが、書き込み開始アドレスレジスタ２１に設定されることにより、ＶＲＡＭ１５への書き込みアドレスが、次の行の書き込み開始アドレスと同列のアドレスに更新される（図１４参照）。そして、更新された書き込み開始アドレスから、データの書き込みが再開される。
　このような処理を繰り返すことにより、画像データの各行のデータ列が、ＶＲＡＭ１５に書き込まれていく。繰り返し数が、繰り返しカウンタレジスタ２５に設定された数に到達し、画像データの最後の１行分のデータが書き込まれると、画像データの書き込みが完了したとして、ＤＭＡ転送が終了する。
　以上詳細に説明したように、この実施の形態によれば、コンパニオンチップ３を設けなくても、ＲＯＭ１１に記憶された画像データを、ＶＲＡＭ１５にＤＭＡ転送することにより、表示部２にその画像を表示させることができる。
　なお、上記各実施の形態では、画像データの単位を画像１文字としたが、本発明はこれには限られない。例えば、図１５（Ａ）に示されるように、連続して横方向に並ぶ複数の文字の画像データであっても、ＶＲＡＭ１５への書き込みは十分可能である。ここで、最上行１バイトずつのデータを左側からデータＤ１、Ｄ２、Ｄ３、Ｄ４とする。
　この場合、図１５（Ｂ）に示すように、ＲＯＭ１１には、先頭アドレスから、データＤ１、Ｄ２、Ｄ３、Ｄ４という順で、記憶されるようになる。
　また、バッファ３０への転送元をＲＯＭ１１とはせず、ＲＡＭ１２とするようにしてもよい。この場合、連続して横方向に並ぶ２つの文字の画像データを表示する場合には、ＣＰＵ１０は、ＤＭＡ転送に先立って、ＲＯＭ１１から２つの文字の画像データを入力する。そして、ＣＰＵ１０は、それぞれの画像データを、図１６に示すように、２文字分の１つの画像データに変換してＲＡＭ１２に格納する。この場合、コンパニオンチップ３のバッファ３０への転送元は、ＲＡＭ１２となる。
　なお、上記各実施の形態に係る描画装置１００は、空気調和装置のリモートコントローラであったが、照明装置や他の電気機器のリモートコントローラであってもよい。
　この発明は、この発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能とされるものである。また、上述した実施の形態は、この発明を説明するためのものであり、この発明の範囲を限定するものではない。すなわち、この発明の範囲、実施の形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、この発明の範囲内とみなされる。
　本出願は、２０１０年１１月１日に出願された、日本国特許出願２０１０－２４５７４３号に基づく。本明細書中に日本国特許出願２０１０－２４５７４３号の明細書、特許請求の範囲、図面全体を参照として取り込むものとする。
　本発明は、空気調和装置や照明装置などの電気機器のリモートコントローラに好適である。
　１　マイクロコンピュータ
　２　表示部
　３　コンパニオンチップ
　４　画像データ
　１０　ＣＰＵ
　１１　ＲＯＭ
　１２　ＲＡＭ
　１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ　ＤＭＡコントローラ
　１４　外部インターフェイス（Ｉ／Ｆ）
　１５　ＶＲＡＭ
　１６　操作入力インターフェイス（Ｉ／Ｆ）
　１７　バス
　２０　制御部
　２１　読み出し開始アドレスレジスタ
　２２　書き込み開始アドレスレジスタ
　２３　転送回数レジスタ
　２４　繰り返しオフセットレジスタ
　２５　繰り返しカウンタレジスタ
　３０　バッファ
　３１　制御部
　３２　レジスタデータメモリ（ＲＤＭ）
　４０　ヘッダ情報
　１００　描画装置
　Ｐ　位置

Claims (9)

  1. 　各行のデータ列が順番に連結されて記憶媒体に記憶された画像情報を読み出して、２次元の画像表示用メモリの所定の領域に書き込むことにより、前記画像情報に基づく画像を表示する描画装置であって、
    　プロセッサとは独立して、前記記憶媒体に記憶された前記画像情報を、その先頭の読み出し開始位置から所定の単位で順次読み出していく読み出し部と、
    　前記プロセッサとは独立して、前記読み出し部によって読み出されたデータを、前記画像表示用メモリにおける書き込み開始位置から前記所定の単位で横方向に順次書き込んでいく書き込み部と、
    　前記書き込み部による前記各行のデータ列の書き込みが完了する度に、前記画像表示用メモリにおける前記書き込み開始位置を、次の行の同じ列の位置に更新する書き込み位置更新部と、
    　を備える描画装置。
  2. 　前記プロセッサと、前記記憶媒体と、前記画像表示用メモリと、前記読み出し部と、前記書き込み部とが、マイクロコンピュータ内に実装され、
    　前記記憶媒体と前記画像表示用メモリとの間でデータの入出力が可能なバッファを有するデータ中継部が前記マイクロコンピュータの外部にさらに設けられ、
    　前記読み出し部は、
    　前記記憶媒体における前記読み出し開始位置と、前記画像情報全体の転送に必要な転送回数と、前記バッファにおける書き込み位置とがレジスタに設定される第１のＤＭＡコントローラであり、
    　前記書き込み部は、
    　前記バッファにおける読み込み位置と、前記画像情報の各行のデータ列の転送に必要な転送回数と、前記画像表示用メモリの前記書き込み開始位置とがレジスタに設定される第２のＤＭＡコントローラである、
    　請求項１に記載の描画装置。
  3. 　前記データ中継部が保持するデータを、前記第２のＤＭＡコントローラのレジスタに転送する第３のＤＭＡコントローラをさらに備え、
    　前記データ中継部は、
    　前記バッファへのデータの転送回数が、前記画像情報の各行のデータ列の転送に必要な転送回数に達する度に、前記第３のＤＭＡコントローラを用いて、前記第２のＤＭＡコントローラにおける前記書き込み開始位置を、次の行の同じ列の位置に更新させる、
    　請求項２に記載の描画装置。
  4. 　前記データ中継部は、
    　前記バッファへのデータの転送回数が、前記画像情報の各行のデータ列の転送に必要な転送回数に達する度に、前記プロセッサに完了信号を出力し、
    　前記書き込み位置更新部としての前記プロセッサは、
    　前記完了信号を入力したときに、前記第２のＤＭＡコントローラにおける前記書き込み開始位置を、次の行の同じ列の位置に更新する、
    　請求項２に記載の描画装置。
  5. 　前記記憶媒体には、前記画像情報のヘッダ部分に、前記画像情報の各行のデータ列の長さに関する情報が記憶されており、
    　前記データ中継部は、前記バッファに書き込まれた前記画像情報のヘッダ部分から各行のデータ列の長さに関する情報を抽出し、
    　抽出された情報を用いて、前記バッファへのデータの転送回数が、前記画像情報の各行のデータ列の転送に必要な転送回数に達したことを検出する、
    　請求項３又は４のいずれか一項に記載の描画装置。
  6. 　前記記憶媒体は、
    　横書きの連続文字を構成する画像を前記画像情報として記憶する、
    　請求項１乃至５のいずれか一項に記載の描画装置。
  7. 　他の記憶媒体に記憶された複数の文字各々の前記画像情報を読み込んで、横書きの連続文字を構成する画像を前記画像情報として前記記憶媒体に記憶する変換部をさらに備える、
    　請求項１乃至５のいずれか一項に記載の描画装置。
  8. 　前記記憶媒体における前記読み出し開始位置と、前記画像情報全体の転送に必要な転送回数と、前記画像表示用メモリにおける前記書き込み開始位置と、前記画像表示用メモリにおけるその行の書き込み最終位置と次の行における前記書き込み開始位置と同じ列の位置との差分であるオフセットと、前記画像表示用メモリにおける前記書き込み開始位置の更新回数と、がレジスタに設定される第４のＤＭＡコントローラが、前記読み出し部と、前記書き込み部と、前記書き込み位置更新部として設けられ、
    　前記第４のＤＭＡコントローラは、
    　前記バッファへのデータの転送回数が、前記画像情報の各行のデータ列の転送に必要な転送回数に達する度に、前記画像表示用メモリへの現在の書き込み位置に前記オフセットを加算することにより、前記画像表示用メモリにおける前記書き込み開始位置を次の行の同じ列の位置に更新する処理を、全転送回数が前記画像情報全体の転送に必要な転送回数に達するまで繰り返す、
    　請求項１に記載の描画装置。
  9. 　各行のデータ列が順番に連結されて記憶媒体に記憶された画像情報を読み出して、２次元の画像表示用メモリの所定の領域に書き込むことにより、前記画像情報に基づく画像を表示する描画方法であって、
    　プロセッサとは独立して動作するＤＭＡコントローラを用いて、前記記憶媒体に記憶された前記画像情報を、その先頭の読み出し開始位置から所定の単位で順次読み出していく読み出し工程と、
    　前記プロセッサとは独立して動作するＤＭＡコントローラを用いて、前記読み出し工程において読み出されたデータを、前記画像表示用メモリにおける書き込み開始位置から前記所定の単位で横方向に順次書き込んでいく書き込み工程と、
    　前記書き込み工程における前記各行のデータ列の書き込みが完了する度に、前記画像表示用メモリにおける前記書き込み開始位置を、次の行の同じ列の位置に更新する書き込み位置更新工程と、
    　を含む描画方法。
PCT/JP2011/051667 2010-11-01 2011-01-27 描画装置及び描画方法 WO2012060114A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US13/882,532 US20130293560A1 (en) 2010-11-01 2011-01-27 Rendering device and rendering method
JP2012541757A JP5575262B2 (ja) 2010-11-01 2011-01-27 描画装置、描画方法及びプログラム
CN201180052422.8A CN103189911B (zh) 2010-11-01 2011-01-27 描绘装置以及描绘方法
EP11837768.8A EP2637165A4 (en) 2010-11-01 2011-01-27 DRAWING DEVICE AND DRAWING METHOD

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-245743 2010-11-01
JP2010245743 2010-11-01

Publications (1)

Publication Number Publication Date
WO2012060114A1 true WO2012060114A1 (ja) 2012-05-10

Family

ID=46024239

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/051667 WO2012060114A1 (ja) 2010-11-01 2011-01-27 描画装置及び描画方法

Country Status (5)

Country Link
US (1) US20130293560A1 (ja)
EP (1) EP2637165A4 (ja)
JP (1) JP5575262B2 (ja)
CN (1) CN103189911B (ja)
WO (1) WO2012060114A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018170448A (ja) * 2017-03-30 2018-11-01 株式会社ニューフレアテクノロジー 描画データ作成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07302073A (ja) * 1994-03-07 1995-11-14 Seiko Epson Corp 映像データ転送装置およびコンピュータシステム
JPH10133944A (ja) * 1996-10-28 1998-05-22 Nec Corp 画像描画装置
JP2000231473A (ja) * 1999-02-10 2000-08-22 Ricoh Co Ltd 表示制御装置および表示装置へのデータ転送方法
JP2002278919A (ja) * 2001-03-22 2002-09-27 Canon Inc 表示制御方法及び装置
JP2010175786A (ja) 2009-01-29 2010-08-12 Mitsubishi Electric Corp 状態表示装置
JP2010245743A (ja) 2009-04-03 2010-10-28 Daikin Ind Ltd 電子装置、リモートコントローラ及び制御システム

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4622546A (en) * 1983-12-23 1986-11-11 Advanced Micro Devices, Inc. Apparatus and method for displaying characters in a bit mapped graphics system
DE3584903D1 (de) * 1984-03-28 1992-01-30 Toshiba Kawasaki Kk Speichersteueranordnung fuer ein kathodenstrahlanzeigesteuergeraet.
JPS61159686A (ja) * 1985-01-07 1986-07-19 株式会社日立製作所 画像表示装置
JPS61254980A (ja) * 1985-05-07 1986-11-12 株式会社ピーエフユー 文字フオント転送制御方式
US4845656A (en) * 1985-12-12 1989-07-04 Kabushiki Kaisha Toshiba System for transferring data between memories in a data-processing apparatus having a bitblt unit
JP3895610B2 (ja) * 2001-03-21 2007-03-22 株式会社リコー 画像形成装置および画像形成方法
JP4373731B2 (ja) * 2003-07-22 2009-11-25 富士フイルム株式会社 描画装置及び描画方法
WO2005098760A1 (ja) * 2004-03-31 2005-10-20 Pioneer Corporation 描画方法、描画プログラム、および描画装置
JP4845475B2 (ja) * 2005-10-20 2011-12-28 富士通セミコンダクター株式会社 画像表示装置およびその制御方法
JP4995057B2 (ja) * 2007-12-07 2012-08-08 キヤノン株式会社 描画装置、印刷装置、描画方法、及びプログラム
JP5001903B2 (ja) * 2008-05-28 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
TWI421854B (zh) * 2008-11-11 2014-01-01 Chi Lin Technology Co Ltd Screen display system and method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07302073A (ja) * 1994-03-07 1995-11-14 Seiko Epson Corp 映像データ転送装置およびコンピュータシステム
JPH10133944A (ja) * 1996-10-28 1998-05-22 Nec Corp 画像描画装置
JP2000231473A (ja) * 1999-02-10 2000-08-22 Ricoh Co Ltd 表示制御装置および表示装置へのデータ転送方法
JP2002278919A (ja) * 2001-03-22 2002-09-27 Canon Inc 表示制御方法及び装置
JP2010175786A (ja) 2009-01-29 2010-08-12 Mitsubishi Electric Corp 状態表示装置
JP2010245743A (ja) 2009-04-03 2010-10-28 Daikin Ind Ltd 電子装置、リモートコントローラ及び制御システム

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2637165A4

Also Published As

Publication number Publication date
CN103189911A (zh) 2013-07-03
JPWO2012060114A1 (ja) 2014-05-12
CN103189911B (zh) 2016-07-06
JP5575262B2 (ja) 2014-08-20
US20130293560A1 (en) 2013-11-07
EP2637165A4 (en) 2014-06-04
EP2637165A1 (en) 2013-09-11

Similar Documents

Publication Publication Date Title
TWI524186B (zh) Semiconductor devices and data processing systems
KR101689301B1 (ko) 액정 표시 장치
KR100435114B1 (ko) 액정디스플레이장치
JP5575262B2 (ja) 描画装置、描画方法及びプログラム
KR20080075729A (ko) 표시장치
JP4592998B2 (ja) 画像情報の伝送方法及び伝送装置
JP5157059B2 (ja) 表示装置及び表示方法
JP2000122030A (ja) マトリクス型液晶表示パネル駆動方法およびこの方法を実施する装置
JP2005031640A (ja) ホストによるグラフィックス表示装置への柔軟なアクセスを可能にするグラフィックスコントローラー
US10262624B2 (en) Separating a compressed stream into multiple streams
JP2002330439A (ja) 画像情報の伝送装置、画像情報の伝送システム及び画像情報の伝送方法
JP2007101569A (ja) カラー液晶表示装置の制御装置及び制御方法
WO2012060113A1 (ja) 描画装置及び描画方法
JP2005122119A (ja) Ｍｐｕとビデオコーデックとで構成されるシステムにおけるビデオインタフェース装置
JP2013195963A (ja) 画像処理装置、集積回路装置及び画像表示システム
JP3862976B2 (ja) 表示機構
JP4744277B2 (ja) 携帯情報端末
US10347170B2 (en) Method of recovering error in data communication, data communication system performing the same and display apparatus including the data communication system
KR20080040926A (ko) 디스플레이 장치 및 그의 ｅｄｉｄ 제공 방법
JP2006227498A (ja) 画像処理装置
KR100586174B1 (ko) 디스플레이 장치를 구동하기 위한 응용 프로세스 및데이터 스케일링 방법
KR100791176B1 (ko) 디지털 데이터 폭 정합을 통한 인터페이스 장치
JPH0453991A (ja) 液晶ディスプレイ制御装置
JP2012073457A (ja) 表示装置及び画像データの転送方法
JPS63172332A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11837768

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2012541757

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 2011837768

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 13882532

Country of ref document: US