JPH10133944A - 画像描画装置 - Google Patents
画像描画装置Info
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- JPH10133944A JPH10133944A JP8285137A JP28513796A JPH10133944A JP H10133944 A JPH10133944 A JP H10133944A JP 8285137 A JP8285137 A JP 8285137A JP 28513796 A JP28513796 A JP 28513796A JP H10133944 A JPH10133944 A JP H10133944A
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- horizontal
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Abstract
(57)【要約】
【課題】 アクセスメモリアドレスをシフトさせる際
に、プロセッサに多大な負荷がかかってしまい、描画デ
ータの展開速度が遅くなってしまうこととがあった。 【解決手段】 所定形状の描画データについて水平方向
のライン成分に分割するとともに、各水平ライン毎にＹ
座標と、当該水平ライン内での描画開始点及び描画終了
点のＸ座標とを出力するとともに、描画開始点から描画
終了点までの画像メモリ空間に対する描画データを出力
する画像描画演算部４０を有する画像描画装置１０にお
いて、Ｘ座標アドレス演算回路５０と、Ｙ座標アドレス
演算部５１と、第二の加算回路５３を用いて各水平ライ
ンの描画開始点におけるメモリアドレスを求めるととも
に、ＤＭＡカウンタ６０にてＤＭＡ回数を演算し、この
ＤＭＡ回数に基づいてＤＭＡ転送を行うＤＭＡ転送制御
回路７０と、加算回路７１とを備えたため、アクセスメ
モリアドレスのシフト方向の影響を受けることなく、常
にプロセッサへの負荷を軽微に抑えることが可能な画像
描画装置を提供することができる。
に、プロセッサに多大な負荷がかかってしまい、描画デ
ータの展開速度が遅くなってしまうこととがあった。 【解決手段】 所定形状の描画データについて水平方向
のライン成分に分割するとともに、各水平ライン毎にＹ
座標と、当該水平ライン内での描画開始点及び描画終了
点のＸ座標とを出力するとともに、描画開始点から描画
終了点までの画像メモリ空間に対する描画データを出力
する画像描画演算部４０を有する画像描画装置１０にお
いて、Ｘ座標アドレス演算回路５０と、Ｙ座標アドレス
演算部５１と、第二の加算回路５３を用いて各水平ライ
ンの描画開始点におけるメモリアドレスを求めるととも
に、ＤＭＡカウンタ６０にてＤＭＡ回数を演算し、この
ＤＭＡ回数に基づいてＤＭＡ転送を行うＤＭＡ転送制御
回路７０と、加算回路７１とを備えたため、アクセスメ
モリアドレスのシフト方向の影響を受けることなく、常
にプロセッサへの負荷を軽微に抑えることが可能な画像
描画装置を提供することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、画像メモリに描画
データを転送する画像描画装置に関し、特に、直線描画
時など、画像メモリに対して描画データを連続して転送
する際に用いて好適な画像描画装置に関する。
データを転送する画像描画装置に関し、特に、直線描画
時など、画像メモリに対して描画データを連続して転送
する際に用いて好適な画像描画装置に関する。
【０００２】
【従来の技術】従来、この種のメモリアドレスを算出す
る技術として、アドレス演算をすべてプロセッサで行う
ものや、特開平２−１２８２５１号公報に開示されたも
ののように、特定の描画パターン時に限りプロセッサの
介入なしにアドレス演算を行うものが知られている。
る技術として、アドレス演算をすべてプロセッサで行う
ものや、特開平２−１２８２５１号公報に開示されたも
ののように、特定の描画パターン時に限りプロセッサの
介入なしにアドレス演算を行うものが知られている。
【０００３】同公報において、画像メモリを横方向に連
続してアクセスを行う際は、現メモリアドレスを逐次増
減してアクセスメモリアドレスをシフトさせ、縦方向に
連続してアクセスを行う際は、現メモリアドレスに横方
向のアドレス空間量を加減算してアクセスメモリアドレ
スをシフトさせている。
続してアクセスを行う際は、現メモリアドレスを逐次増
減してアクセスメモリアドレスをシフトさせ、縦方向に
連続してアクセスを行う際は、現メモリアドレスに横方
向のアドレス空間量を加減算してアクセスメモリアドレ
スをシフトさせている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の画像描画装置においては、次のような課題があ
った。メモリ格納アドレス演算をすべてプロセッサで行
うものにおいては、メモリ格納アドレスの演算処理のた
びに、同プロセッサに多大な負荷がかかり画像展開速度
が遅くなってしまうという課題があった。また、上記公
報に示すものにおいては、連続して斜めにアクセスメモ
リアドレスをシフトさせるときなどは、常にプロセッサ
に負荷がかかってしまうという課題があった。
た従来の画像描画装置においては、次のような課題があ
った。メモリ格納アドレス演算をすべてプロセッサで行
うものにおいては、メモリ格納アドレスの演算処理のた
びに、同プロセッサに多大な負荷がかかり画像展開速度
が遅くなってしまうという課題があった。また、上記公
報に示すものにおいては、連続して斜めにアクセスメモ
リアドレスをシフトさせるときなどは、常にプロセッサ
に負荷がかかってしまうという課題があった。
【０００５】本発明は、上記課題をかんがみてなされた
もので、アクセスメモリアドレスのシフト方向の影響を
受けることなく、常にプロセッサへの負荷を軽微に抑え
ることが可能な画像描画装置の提供を目的とする。
もので、アクセスメモリアドレスのシフト方向の影響を
受けることなく、常にプロセッサへの負荷を軽微に抑え
ることが可能な画像描画装置の提供を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、画像メモリ空間における
所定基準座標に対応するメモリアドレスを保持する基準
アドレスレジスタと、一水平ライン幅分のアドレス幅を
保持するライン幅レジスタと、所定形状の描画データに
ついて水平方向のライン成分に分割するとともに、各水
平ライン毎に垂直方向座標と、当該水平ライン内での描
画開始点及び描画終了点の水平方向座標とを出力すると
ともに、描画開始点から描画終了点までの画像メモリ空
間に対する描画データを出力する描画手段と、上記基準
アドレスレジスタに保持された上記基準座標に対応する
メモリアドレスに対して同基準座標から上記描画手段に
て出力される描画開始点までの水平方向のアドレス量及
び同描画手段にて出力される垂直方向座標に基づいて上
記ライン幅レジスタに保持された一水平ライン幅分のア
ドレス幅を所定数だけ乗算した結果とを足し合わせるこ
とにより、上記画像メモリ空間における描画開始アドレ
スを算出する描画開始アドレス演算手段と、上記描画手
段から出力される描画開始点と描画終了点の水平方向座
標とから上記画像メモリ空間内での描画データのＤＭＡ
回数を演算するＤＭＡカウンタと、上記描画開始アドレ
ス演算手段にて演算された描画開始アドレスから順次メ
モリアドレスを増加させながら、このＤＭＡカウンタに
て演算されたＤＭＡ回数だけ上記描画手段から出力され
る描画開始点から描画終了点までの描画データをＤＭＡ
転送するＤＭＡ転送手段とを備えた構成としてある。
め、請求項１にかかる発明は、画像メモリ空間における
所定基準座標に対応するメモリアドレスを保持する基準
アドレスレジスタと、一水平ライン幅分のアドレス幅を
保持するライン幅レジスタと、所定形状の描画データに
ついて水平方向のライン成分に分割するとともに、各水
平ライン毎に垂直方向座標と、当該水平ライン内での描
画開始点及び描画終了点の水平方向座標とを出力すると
ともに、描画開始点から描画終了点までの画像メモリ空
間に対する描画データを出力する描画手段と、上記基準
アドレスレジスタに保持された上記基準座標に対応する
メモリアドレスに対して同基準座標から上記描画手段に
て出力される描画開始点までの水平方向のアドレス量及
び同描画手段にて出力される垂直方向座標に基づいて上
記ライン幅レジスタに保持された一水平ライン幅分のア
ドレス幅を所定数だけ乗算した結果とを足し合わせるこ
とにより、上記画像メモリ空間における描画開始アドレ
スを算出する描画開始アドレス演算手段と、上記描画手
段から出力される描画開始点と描画終了点の水平方向座
標とから上記画像メモリ空間内での描画データのＤＭＡ
回数を演算するＤＭＡカウンタと、上記描画開始アドレ
ス演算手段にて演算された描画開始アドレスから順次メ
モリアドレスを増加させながら、このＤＭＡカウンタに
て演算されたＤＭＡ回数だけ上記描画手段から出力され
る描画開始点から描画終了点までの描画データをＤＭＡ
転送するＤＭＡ転送手段とを備えた構成としてある。
【０００７】また、請求項２にかかる発明は、所定形状
の描画データについて水平方向のライン成分に分割する
とともに、各水平ライン毎に垂直方向座標と、当該水平
ライン内での描画開始点及び描画終了点の水平方向座標
とを出力するとともに、描画開始点から描画終了点まで
の画像メモリ空間に対する描画データを出力する描画手
段を有する画像描画装置において、画像メモリ空間にお
ける所定基準座標に対応するメモリアドレスを保持する
基準アドレスレジスタと、一水平ライン幅分のアドレス
幅を保持するライン幅レジスタと、上記基準アドレスレ
ジスタに保持された上記基準座標に対応するメモリアド
レスに対して同基準座標から上記描画手段にて出力され
る描画開始点までの水平方向のアドレス量及び同描画手
段にて出力される垂直方向座標に基づいて上記ライン幅
レジスタに保持された一水平ライン幅分のアドレス幅を
所定数だけ乗算した結果とを足し合わせることにより、
上記画像メモリ空間における描画開始アドレスを算出す
る描画開始アドレス演算手段と、上記描画手段から出力
される描画開始点と描画終了点の水平方向座標とから上
記画像メモリ空間内での描画データのＤＭＡ回数を演算
するＤＭＡカウンタと、上記描画開始アドレス演算手段
にて演算された描画開始アドレスから順次メモリアドレ
スを増加させながら、このＤＭＡカウンタにて演算され
たＤＭＡ回数だけ上記描画手段から出力される描画開始
点から描画終了点までの描画データをＤＭＡ転送するＤ
ＭＡ転送手段とを備えた構成としてある。
の描画データについて水平方向のライン成分に分割する
とともに、各水平ライン毎に垂直方向座標と、当該水平
ライン内での描画開始点及び描画終了点の水平方向座標
とを出力するとともに、描画開始点から描画終了点まで
の画像メモリ空間に対する描画データを出力する描画手
段を有する画像描画装置において、画像メモリ空間にお
ける所定基準座標に対応するメモリアドレスを保持する
基準アドレスレジスタと、一水平ライン幅分のアドレス
幅を保持するライン幅レジスタと、上記基準アドレスレ
ジスタに保持された上記基準座標に対応するメモリアド
レスに対して同基準座標から上記描画手段にて出力され
る描画開始点までの水平方向のアドレス量及び同描画手
段にて出力される垂直方向座標に基づいて上記ライン幅
レジスタに保持された一水平ライン幅分のアドレス幅を
所定数だけ乗算した結果とを足し合わせることにより、
上記画像メモリ空間における描画開始アドレスを算出す
る描画開始アドレス演算手段と、上記描画手段から出力
される描画開始点と描画終了点の水平方向座標とから上
記画像メモリ空間内での描画データのＤＭＡ回数を演算
するＤＭＡカウンタと、上記描画開始アドレス演算手段
にて演算された描画開始アドレスから順次メモリアドレ
スを増加させながら、このＤＭＡカウンタにて演算され
たＤＭＡ回数だけ上記描画手段から出力される描画開始
点から描画終了点までの描画データをＤＭＡ転送するＤ
ＭＡ転送手段とを備えた構成としてある。
【０００８】すなわち、上記描画手段が、所定形状の描
画データを水平ライン方向に分割し、まず第一の水平ラ
インにおける垂直方向座標と、描画開始点及び描画終了
点の水平方向座標を出力する。そして、上記描画開始ア
ドレス演算手段は、上記基準座標から同描画開始点まで
の水平方向のアドレス量を算出するととともに、同垂直
方向座標に基づいて上記ライン幅レジスタにて保持され
た一水平ライン幅分のアドレス幅に所定数を乗じ、同水
平方向のアドレス量とこの乗算結果とを上記基準アドレ
スレジスタにて保持されたメモリアドレスに加算して第
一の水平ラインにおける描画開始アドレスを算出する。
画データを水平ライン方向に分割し、まず第一の水平ラ
インにおける垂直方向座標と、描画開始点及び描画終了
点の水平方向座標を出力する。そして、上記描画開始ア
ドレス演算手段は、上記基準座標から同描画開始点まで
の水平方向のアドレス量を算出するととともに、同垂直
方向座標に基づいて上記ライン幅レジスタにて保持され
た一水平ライン幅分のアドレス幅に所定数を乗じ、同水
平方向のアドレス量とこの乗算結果とを上記基準アドレ
スレジスタにて保持されたメモリアドレスに加算して第
一の水平ラインにおける描画開始アドレスを算出する。
【０００９】一方、上記ＤＭＡカウンタは、上記描画開
始点と描画終了点の水平方向座標から上記メモリ空間内
での描画データのＤＭＡ回数を演算し、上記ＤＭＡ転送
手段は、上記描画開始アドレス演算手段にて演算された
描画開始アドレスから順次メモリアドレスを増加させな
がらこのＤＭＡカウンタにて演算されたＤＭＡ回数だけ
上記描画手段から出力される描画開始点から描画終了点
までの描画データをＤＭＡ転送する。このようにして、
第一の水平ラインにおける描画データの転送が終了する
と、順次第二、第三の水平ラインへと進んで描画形成を
行う。
始点と描画終了点の水平方向座標から上記メモリ空間内
での描画データのＤＭＡ回数を演算し、上記ＤＭＡ転送
手段は、上記描画開始アドレス演算手段にて演算された
描画開始アドレスから順次メモリアドレスを増加させな
がらこのＤＭＡカウンタにて演算されたＤＭＡ回数だけ
上記描画手段から出力される描画開始点から描画終了点
までの描画データをＤＭＡ転送する。このようにして、
第一の水平ラインにおける描画データの転送が終了する
と、順次第二、第三の水平ラインへと進んで描画形成を
行う。
【００１０】また、上記描画開始アドレス演算手段の具
体的な構成の一例として、請求項３にかかる発明は、上
記請求項１又は２に記載の画像描画装置において、上記
描画開始アドレス演算手段は、上記基準座標に対する上
記描画開始点の水平方向のアドレス量を演算する水平ア
ドレス演算回路と、上記基準アドレスレジスタの保持す
るメモリアドレスに上記基準座標から上記描画開始点ま
での垂直方向のアドレス量を加算したアドレス値を保持
する垂直アドレスレジスタと、上記基準アドレスレジス
タの保持するメモリアドレスとこの垂直アドレスレジス
タの保持するアドレス値とを切り替えて出力することが
可能なセレクタと、上記垂直方向座標に基づいて上記ラ
イン幅レジスタの保持する一水平ライン幅分のアドレス
幅を所定数だけ乗算するシフト回路と、上記セレクタか
らの出力とこのシフト回路からの出力とを足し合わせる
ことにより上記垂直方向のアドレス量を算出する第一の
加算回路と、上記水平アドレス演算回路の出力とこの第
一の加算回路の出力とを足し合わせて上記描画開始点の
メモリアドレスを算出する第二の加算回路とを備えた構
成としてある。
体的な構成の一例として、請求項３にかかる発明は、上
記請求項１又は２に記載の画像描画装置において、上記
描画開始アドレス演算手段は、上記基準座標に対する上
記描画開始点の水平方向のアドレス量を演算する水平ア
ドレス演算回路と、上記基準アドレスレジスタの保持す
るメモリアドレスに上記基準座標から上記描画開始点ま
での垂直方向のアドレス量を加算したアドレス値を保持
する垂直アドレスレジスタと、上記基準アドレスレジス
タの保持するメモリアドレスとこの垂直アドレスレジス
タの保持するアドレス値とを切り替えて出力することが
可能なセレクタと、上記垂直方向座標に基づいて上記ラ
イン幅レジスタの保持する一水平ライン幅分のアドレス
幅を所定数だけ乗算するシフト回路と、上記セレクタか
らの出力とこのシフト回路からの出力とを足し合わせる
ことにより上記垂直方向のアドレス量を算出する第一の
加算回路と、上記水平アドレス演算回路の出力とこの第
一の加算回路の出力とを足し合わせて上記描画開始点の
メモリアドレスを算出する第二の加算回路とを備えた構
成としてある。
【００１１】すなわち、水平方向アドレス演算回路は、
上記描画開始点の上記基準座標に対する水平方向のアド
レス量を算出する。一方、上記垂直アドレスレジスタ
は、上記基準アドレスレジスタの保持するメモリアドレ
スに上記基準座標から上記描画開始点までの垂直方向の
アドレス量を加算したアドレス値を保持することが可能
であり、上記セレクタは、この垂直アドレスレジスタの
保持するアドレス値と上記基準アドレスレジスタの保持
するメモリアドレスとを切り替えて出力可能である。な
お、このセレクタは、初期状態においては同基準アドレ
スレジスタの保持するメモリアドレスを出力し、それ以
降は同垂直アドレスレジスタの保持するアドレス量を出
力する。また、上記シフト回路は、上記垂直方向座標に
基づいて上記ライン幅レジスタの保持する一水平ライン
幅分のアドレス幅を所定数だけ乗算して出力し、上記第
一の加算回路にて上記セレクタの出力とこのシフト回路
の出力とが加算されて上記垂直方向のアドレス値が算出
される。この後、第二の加算回路にて上記水平方向のア
ドレス量と同垂直方向のアドレス値が加算され、同描画
開始点のメモリアドレスが算出される。
上記描画開始点の上記基準座標に対する水平方向のアド
レス量を算出する。一方、上記垂直アドレスレジスタ
は、上記基準アドレスレジスタの保持するメモリアドレ
スに上記基準座標から上記描画開始点までの垂直方向の
アドレス量を加算したアドレス値を保持することが可能
であり、上記セレクタは、この垂直アドレスレジスタの
保持するアドレス値と上記基準アドレスレジスタの保持
するメモリアドレスとを切り替えて出力可能である。な
お、このセレクタは、初期状態においては同基準アドレ
スレジスタの保持するメモリアドレスを出力し、それ以
降は同垂直アドレスレジスタの保持するアドレス量を出
力する。また、上記シフト回路は、上記垂直方向座標に
基づいて上記ライン幅レジスタの保持する一水平ライン
幅分のアドレス幅を所定数だけ乗算して出力し、上記第
一の加算回路にて上記セレクタの出力とこのシフト回路
の出力とが加算されて上記垂直方向のアドレス値が算出
される。この後、第二の加算回路にて上記水平方向のア
ドレス量と同垂直方向のアドレス値が加算され、同描画
開始点のメモリアドレスが算出される。
【００１２】さらに、上記ＤＭＡカウンタの具体的な構
成の一例として、請求項４にかかる発明は、上記請求項
１，２又は３に記載の画像描画装置において、上記ＤＭ
Ａカウンタは、各水平ラインにおける描画開始点と描画
終了点の水平方向座標に基づいてアドレス増分値を算出
し、このアドレス増分値をもって上記ＤＭＡ回数とする
構成としてある。例えば、上記ＤＭＡカウンタが、上記
描画開始点と描画終了点の水平方向座標に基づいてアド
レス増分値「５」を算出したとき、この値をＤＭＡ回数
とする。そして、上記ＤＭＡ転送手段は、同描画開始点
のメモリアドレスから順次アドレスを増加させつつ、ア
ドレス増分回数が「５」となるまで描画データのＤＭＡ
転送を行う。
成の一例として、請求項４にかかる発明は、上記請求項
１，２又は３に記載の画像描画装置において、上記ＤＭ
Ａカウンタは、各水平ラインにおける描画開始点と描画
終了点の水平方向座標に基づいてアドレス増分値を算出
し、このアドレス増分値をもって上記ＤＭＡ回数とする
構成としてある。例えば、上記ＤＭＡカウンタが、上記
描画開始点と描画終了点の水平方向座標に基づいてアド
レス増分値「５」を算出したとき、この値をＤＭＡ回数
とする。そして、上記ＤＭＡ転送手段は、同描画開始点
のメモリアドレスから順次アドレスを増加させつつ、ア
ドレス増分回数が「５」となるまで描画データのＤＭＡ
転送を行う。
【００１３】
【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は、本発明の一実施形態にか
かる画像描画装置をブロック図により示しており、図２
は、本実施形態にかかる画像メモリ空間を表す概略図で
ある。同図において、上記画像メモリ空間は、Ｘ軸（水
平方向）、Ｙ軸（垂直方向）ともに十六進数の二次元座
標系で表記してあり、Ｙ軸方向にはＸ座標が「０ｈ」か
ら「８０ｈ」（「ｈ」は十六進数、以下同様）へと至る
間、８進ごとに仕切線を引き、Ｘ軸方向にはＹ座標が
「０ｈ」から「８ｈ」へと至る間、一進ごとに仕切線を
引き、これらの仕切線に囲まれたセグメントに対してＸ
軸方向、Ｙ軸方向の順に「００ｈ」〜「７ｆｈ」までの
１２８個の十六進アドレスを付与してある。
実施形態を説明する。図１は、本発明の一実施形態にか
かる画像描画装置をブロック図により示しており、図２
は、本実施形態にかかる画像メモリ空間を表す概略図で
ある。同図において、上記画像メモリ空間は、Ｘ軸（水
平方向）、Ｙ軸（垂直方向）ともに十六進数の二次元座
標系で表記してあり、Ｙ軸方向にはＸ座標が「０ｈ」か
ら「８０ｈ」（「ｈ」は十六進数、以下同様）へと至る
間、８進ごとに仕切線を引き、Ｘ軸方向にはＹ座標が
「０ｈ」から「８ｈ」へと至る間、一進ごとに仕切線を
引き、これらの仕切線に囲まれたセグメントに対してＸ
軸方向、Ｙ軸方向の順に「００ｈ」〜「７ｆｈ」までの
１２８個の十六進アドレスを付与してある。
【００１４】かかる構成とした画像メモリ空間におい
て、基準アドレスレジスタ２０は、基準座標として（０
ｈ，０ｈ）を選択し、同座標の属するメモリアドレス
「００ｈ」を保持する。もちろん、基準座標とは、必ず
しも（０ｈ，０ｈ）に限られるものではなく、任意の座
標を基準座標として、同座標のメモリアドレスを保持す
るようにしても何ら不都合を生じるものではない。ライ
ン幅レジスタ３０は、一水平ライン分のアドレス幅を保
持するものであり、上記構成とした画像メモリにおいて
は、ライン幅レジスタ３０は「１０ｈ」という値を保持
することになる。
て、基準アドレスレジスタ２０は、基準座標として（０
ｈ，０ｈ）を選択し、同座標の属するメモリアドレス
「００ｈ」を保持する。もちろん、基準座標とは、必ず
しも（０ｈ，０ｈ）に限られるものではなく、任意の座
標を基準座標として、同座標のメモリアドレスを保持す
るようにしても何ら不都合を生じるものではない。ライ
ン幅レジスタ３０は、一水平ライン分のアドレス幅を保
持するものであり、上記構成とした画像メモリにおいて
は、ライン幅レジスタ３０は「１０ｈ」という値を保持
することになる。
【００１５】本実施形態においては、上記アドレス幅が
「１０ｈ」の画像メモリを用いているが、これ以外の画
像メモリに適用することも可能であり、適宜変更しても
かまわない。また、画像描画装置１０は描画手段とし
て、画像描画演算部４０を備えている。以下、具体的な
描画パターンの一例として、図２に示すような台形描画
を行う場合について説明する。画像描画演算部４０は、
上記画像メモリ空間での描画データを水平方向に並列す
るセグメントからなる水平ライン毎に分割する。この画
像描画演算部４０は、メモりアドレスに基づいて昇順に
描画データの転送を行うことを前提としており、まず第
一の水平ライン（上から三段目）における描画開始点の
Ｘ座標（図３に示すメモリアドレス「２７ｈ」における
座標ＸＡ＝３ｄｈ）およびＹ座標（ＹＡ＝２ｈ）を後述
する描画開始アドレス演算手段へ出力するとともに、同
水平ラインにおける描画開始点のＸ座標（ＸＡ＝３ｄ
ｈ）と描画終了点のＸ座標（図４に示すメモリアドレス
「２ｂ」における座標ＸＢ＝５ｅｈ）を後述するＤＭＡ
カウンタ６０へ出力し、同描画開始アドレス演算手段に
て演算される描画開始アドレスを初期値として水平方向
へ描画データを転送する。
「１０ｈ」の画像メモリを用いているが、これ以外の画
像メモリに適用することも可能であり、適宜変更しても
かまわない。また、画像描画装置１０は描画手段とし
て、画像描画演算部４０を備えている。以下、具体的な
描画パターンの一例として、図２に示すような台形描画
を行う場合について説明する。画像描画演算部４０は、
上記画像メモリ空間での描画データを水平方向に並列す
るセグメントからなる水平ライン毎に分割する。この画
像描画演算部４０は、メモりアドレスに基づいて昇順に
描画データの転送を行うことを前提としており、まず第
一の水平ライン（上から三段目）における描画開始点の
Ｘ座標（図３に示すメモリアドレス「２７ｈ」における
座標ＸＡ＝３ｄｈ）およびＹ座標（ＹＡ＝２ｈ）を後述
する描画開始アドレス演算手段へ出力するとともに、同
水平ラインにおける描画開始点のＸ座標（ＸＡ＝３ｄ
ｈ）と描画終了点のＸ座標（図４に示すメモリアドレス
「２ｂ」における座標ＸＢ＝５ｅｈ）を後述するＤＭＡ
カウンタ６０へ出力し、同描画開始アドレス演算手段に
て演算される描画開始アドレスを初期値として水平方向
へ描画データを転送する。
【００１６】そして、上記第一の水平ラインにおける描
画データの転送が終了すると、ついで第二の水平ライン
（上から四段目）へと処理を移行する。この場合、画像
描画演算部４０は、同水平ラインにおける描画開始点の
Ｘ座標（図５に示すメモリアドレス「３６ｈ」における
座標ＸＡ＝３２ｈ）と描画終了点のＸ座標（図６に示す
メモリアドレス「３ｃ」における座標ＸＢ＝６３ｈ）に
ついては、上記第一の水平ラインと同様にして出力する
が、同描画開始点におけるＹ座標については、座標値を
出力するのではなく、第一の水平ラインからの水平ライ
ンのシフト数ΔＹを出力する。すなわち、図に示す台形
描画においては、第二の水平ラインは第一の水平ライン
の直下であり、この場合「＋１ｈ」を出力することにな
る。
画データの転送が終了すると、ついで第二の水平ライン
（上から四段目）へと処理を移行する。この場合、画像
描画演算部４０は、同水平ラインにおける描画開始点の
Ｘ座標（図５に示すメモリアドレス「３６ｈ」における
座標ＸＡ＝３２ｈ）と描画終了点のＸ座標（図６に示す
メモリアドレス「３ｃ」における座標ＸＢ＝６３ｈ）に
ついては、上記第一の水平ラインと同様にして出力する
が、同描画開始点におけるＹ座標については、座標値を
出力するのではなく、第一の水平ラインからの水平ライ
ンのシフト数ΔＹを出力する。すなわち、図に示す台形
描画においては、第二の水平ラインは第一の水平ライン
の直下であり、この場合「＋１ｈ」を出力することにな
る。
【００１７】このようにして、画像描画演算部４０は、
第二の水平ライン以降はＹ座標の代わりに、シフト前の
水平ラインから次の水平ラインまでのシフト数ΔＹに相
当する「＋１ｈ」を出力し、第一の水平ラインのときと
同様にして描画データの転送を行い、最終ライン（上か
ら七段目）へと至るまでかかる処理を続行する。
第二の水平ライン以降はＹ座標の代わりに、シフト前の
水平ラインから次の水平ラインまでのシフト数ΔＹに相
当する「＋１ｈ」を出力し、第一の水平ラインのときと
同様にして描画データの転送を行い、最終ライン（上か
ら七段目）へと至るまでかかる処理を続行する。
【００１８】本実施形態においては、台形描画を行うに
あたり、一水平ラインずつ下方にシフトしているが、も
ちろん、所定の描画データに基づいて一度に複数の水平
ライン分シフトすることも可能であるし、水平ラインを
上方にシフトさせることも可能である。例えば、上記水
平ラインのシフト数ΔＹに「＋２ｈ」を出力すれば二段
下方の水平ラインにシフトすることを意味するし、同シ
フト数ΔＹに「−１ｈ」を出力すれば一段上方の水平ラ
インにシフトすることを意味する。
あたり、一水平ラインずつ下方にシフトしているが、も
ちろん、所定の描画データに基づいて一度に複数の水平
ライン分シフトすることも可能であるし、水平ラインを
上方にシフトさせることも可能である。例えば、上記水
平ラインのシフト数ΔＹに「＋２ｈ」を出力すれば二段
下方の水平ラインにシフトすることを意味するし、同シ
フト数ΔＹに「−１ｈ」を出力すれば一段上方の水平ラ
インにシフトすることを意味する。
【００１９】上記描画開始アドレス演算手段は、Ｘ座標
アドレス演算回路５０と、Ｙ座標アドレス演算部５１
と、このＹ座標アドレス演算部５１の動作を制御するＹ
座標演算制御部５２と、第二の加算回路５３とから構成
される。Ｘ座標アドレス演算回路５０は、画像描画演算
部４０の出力する描画開始点のＸ座標（ＸＡ）を入力と
して、上記基準座標のＸ座標から同描画開始点のＸ座標
（ＸＡ）までのＸ軸方向でのアドレス増分値ΔＡｘを算
出し、後述する加算回路７１に出力し、この加算回路７
１を介して第二の加算回路５３に入力される。
アドレス演算回路５０と、Ｙ座標アドレス演算部５１
と、このＹ座標アドレス演算部５１の動作を制御するＹ
座標演算制御部５２と、第二の加算回路５３とから構成
される。Ｘ座標アドレス演算回路５０は、画像描画演算
部４０の出力する描画開始点のＸ座標（ＸＡ）を入力と
して、上記基準座標のＸ座標から同描画開始点のＸ座標
（ＸＡ）までのＸ軸方向でのアドレス増分値ΔＡｘを算
出し、後述する加算回路７１に出力し、この加算回路７
１を介して第二の加算回路５３に入力される。
【００２０】より具体的な構成について言及するなら
ば、本実施形態においては基準座標が（０ｈ，０ｈ）で
あるため、描画開始点におけるＸ座標（ＸＡ）を一セグ
メントのアドレス幅である「８ｈ」で除算してその商を
求める演算回路と考えればよく、例えば、上記第一の水
平ラインにおける描画開始点においては、（３ｄｈ）／
（８ｈ）という演算を行い、その商である「７ｈ」を算
出する。
ば、本実施形態においては基準座標が（０ｈ，０ｈ）で
あるため、描画開始点におけるＸ座標（ＸＡ）を一セグ
メントのアドレス幅である「８ｈ」で除算してその商を
求める演算回路と考えればよく、例えば、上記第一の水
平ラインにおける描画開始点においては、（３ｄｈ）／
（８ｈ）という演算を行い、その商である「７ｈ」を算
出する。
【００２１】Ｙ座標演算制御部５２は、画像描画演算部
４０の出力する描画開始点のＹ座標（ＹＡ）、あるいは
上記水平ラインからのシフト数ΔＹが入力され、同Ｙ座
標が入力されれば第一の水平ラインであることを認識
し、同シフト数ΔＹが入力されれば第二の水平ライン以
降であることを認識して後述するＹ座標アドレス演算部
５１の動作を制御する。ここにおいて、上記描画開始点
のＹ座標と上記シフト数ΔＹのうち、何れが入力された
かという判断については、かかる情報にフラグビットを
付加し、このフラグビットに「１」を立てれば同描画開
始点のＹ座標を意味し、逆に同フラグビットを「０」と
すれば上記シフト数ΔＹを意味するなどして識別するよ
うにすればよい。
４０の出力する描画開始点のＹ座標（ＹＡ）、あるいは
上記水平ラインからのシフト数ΔＹが入力され、同Ｙ座
標が入力されれば第一の水平ラインであることを認識
し、同シフト数ΔＹが入力されれば第二の水平ライン以
降であることを認識して後述するＹ座標アドレス演算部
５１の動作を制御する。ここにおいて、上記描画開始点
のＹ座標と上記シフト数ΔＹのうち、何れが入力された
かという判断については、かかる情報にフラグビットを
付加し、このフラグビットに「１」を立てれば同描画開
始点のＹ座標を意味し、逆に同フラグビットを「０」と
すれば上記シフト数ΔＹを意味するなどして識別するよ
うにすればよい。
【００２２】Ｙ座標アドレス演算部５１は、さらにセレ
クタ５１ａと、シフト回路５１ｂと、第一の加算回路５
１ｃとＹ座標アドレスレジスタ５１ｄとから構成され
る。Ｙ座標アドレスレジスタ５１ｄは、所定の水平ライ
ンにおいて、上記基準座標のＸ座標（「０ｈ」）と同一
のＸ座標におけるメモリアドレスであるＹ座標アドレス
値Ａ（０，Ｙ）を保持するものであり、このＹ座標アド
レス値Ａ（０，Ｙ）の算出方法については後に詳述す
る。
クタ５１ａと、シフト回路５１ｂと、第一の加算回路５
１ｃとＹ座標アドレスレジスタ５１ｄとから構成され
る。Ｙ座標アドレスレジスタ５１ｄは、所定の水平ライ
ンにおいて、上記基準座標のＸ座標（「０ｈ」）と同一
のＸ座標におけるメモリアドレスであるＹ座標アドレス
値Ａ（０，Ｙ）を保持するものであり、このＹ座標アド
レス値Ａ（０，Ｙ）の算出方法については後に詳述す
る。
【００２３】セレクタ５１ａは、Ｙ座標アドレスレジス
タ５１ｄに保持されたＹ座標アドレス値Ａ（０，Ｙ）
と、基準アドレスレジスタ２０の保持する基準座標のメ
モリアドレスとを切り替えて出力可能であり、Ｙ座標演
算制御部５２にて上記第一の水平ラインと認識されたと
きは、基準アドレスレジスタ２０の保持するメモリアド
レスを出力し、それ以外のときはＹ座標アドレスレジス
タ５１ｄの保持するＹ座標アドレス値Ａ（０，Ｙ）を出
力する。
タ５１ｄに保持されたＹ座標アドレス値Ａ（０，Ｙ）
と、基準アドレスレジスタ２０の保持する基準座標のメ
モリアドレスとを切り替えて出力可能であり、Ｙ座標演
算制御部５２にて上記第一の水平ラインと認識されたと
きは、基準アドレスレジスタ２０の保持するメモリアド
レスを出力し、それ以外のときはＹ座標アドレスレジス
タ５１ｄの保持するＹ座標アドレス値Ａ（０，Ｙ）を出
力する。
【００２４】シフト回路５１ｂは、ライン幅レジスタ３
０に保持された一水平ライン幅である「１０ｈ」に所定
数を乗じて出力するものであり、具体的にはＹ座標演算
制御部５２にて上記第一の水平ラインと認識されたとき
は、同アドレス幅「１０ｈ」に対して同水平ラインの描
画開始点におけるＹ座標（「２ｈ」）に相当する「＋２
ｈ」だけ乗算を行い、一方、同第一の水平ライン以外で
あると認識されたときは、同アドレス幅「１０ｈ」に上
記水平ラインのシフト数ΔＹに相当する「＋１ｈ」を乗
じて出力する。
０に保持された一水平ライン幅である「１０ｈ」に所定
数を乗じて出力するものであり、具体的にはＹ座標演算
制御部５２にて上記第一の水平ラインと認識されたとき
は、同アドレス幅「１０ｈ」に対して同水平ラインの描
画開始点におけるＹ座標（「２ｈ」）に相当する「＋２
ｈ」だけ乗算を行い、一方、同第一の水平ライン以外で
あると認識されたときは、同アドレス幅「１０ｈ」に上
記水平ラインのシフト数ΔＹに相当する「＋１ｈ」を乗
じて出力する。
【００２５】第一の加算回路５１ｃは、セレクタ５１ａ
からの出力と、シフト回路５１ｂからの出力とを足し合
わせて各水平ラインにおけるＹ座標アドレス値Ａ（０，
Ｙ）を算出し、Ｙ座標アドレスレジスタ５１ｄへ出力す
る。本実施形態においては、各水平ラインにおけるＹ座
標アドレス値Ａ（０，Ｙ）を算出するにあたり、第二の
水平ライン以降は、画像描画演算部４０に上記シフト数
ΔＹを出力せしめ、上述したようにしてこのシフト数Δ
Ｙに基づいてシフト後のＹ座標アドレス値Ａ（０，Ｙ）
を算出する構成としてあるが、同シフト後のＹ座標アド
レス値Ａ（０，Ｙ）を算出する手法としてはこの構成に
限られることはない。
からの出力と、シフト回路５１ｂからの出力とを足し合
わせて各水平ラインにおけるＹ座標アドレス値Ａ（０，
Ｙ）を算出し、Ｙ座標アドレスレジスタ５１ｄへ出力す
る。本実施形態においては、各水平ラインにおけるＹ座
標アドレス値Ａ（０，Ｙ）を算出するにあたり、第二の
水平ライン以降は、画像描画演算部４０に上記シフト数
ΔＹを出力せしめ、上述したようにしてこのシフト数Δ
Ｙに基づいてシフト後のＹ座標アドレス値Ａ（０，Ｙ）
を算出する構成としてあるが、同シフト後のＹ座標アド
レス値Ａ（０，Ｙ）を算出する手法としてはこの構成に
限られることはない。
【００２６】例えば、第一の水平ラインのときと同様に
して、第二の水平ライン以降も画像描画演算部にシフト
後の水平ラインにおけるＹ座標を出力せしめ、このＹ座
標に上記一水平ライン分のアドレス幅を乗算し、この乗
算結果に基準アドレスレジスタ２０の保持するメモリア
ドレスを足し合わせてもかかるＹ座標アドレス値Ａ
（０，Ｙ）を算出することが可能であり、適宜変更して
もかまわない。
して、第二の水平ライン以降も画像描画演算部にシフト
後の水平ラインにおけるＹ座標を出力せしめ、このＹ座
標に上記一水平ライン分のアドレス幅を乗算し、この乗
算結果に基準アドレスレジスタ２０の保持するメモリア
ドレスを足し合わせてもかかるＹ座標アドレス値Ａ
（０，Ｙ）を算出することが可能であり、適宜変更して
もかまわない。
【００２７】このようにして得られた上記Ｘ軸方向での
アドレス増分値ΔＡｘと、Ｙ座標アドレス値Ａ（０，
Ｙ）は、第二の加算回路５３に入力され、ここにおいて
両者は足し合わせられ、描画開始点のメモリアドレスが
生成される。ＤＭＡカウンタ６０は、上述したように画
像描画演算部４０から各水平ラインにおける描画開始点
のＸ座標（ＸＡ）と描画終了点のＸ座標（ＸＢ）が入力
されると、同描画開始点については、減算方向に直近の
「８ｈ」の倍数に変換し、同描画終了点については、加
算方向に直近の「８ｈ」の倍数に変換する。そして、変
換後の値間で差分をとり、さらにその結果を上記セグメ
ントのアドレス幅である「８ｈ」で除算して商を求め、
この商をもってしてＤＭＡ回数とする。
アドレス増分値ΔＡｘと、Ｙ座標アドレス値Ａ（０，
Ｙ）は、第二の加算回路５３に入力され、ここにおいて
両者は足し合わせられ、描画開始点のメモリアドレスが
生成される。ＤＭＡカウンタ６０は、上述したように画
像描画演算部４０から各水平ラインにおける描画開始点
のＸ座標（ＸＡ）と描画終了点のＸ座標（ＸＢ）が入力
されると、同描画開始点については、減算方向に直近の
「８ｈ」の倍数に変換し、同描画終了点については、加
算方向に直近の「８ｈ」の倍数に変換する。そして、変
換後の値間で差分をとり、さらにその結果を上記セグメ
ントのアドレス幅である「８ｈ」で除算して商を求め、
この商をもってしてＤＭＡ回数とする。
【００２８】かかる演算の具体的一例として、上記第一
の水平ラインにおける演算について説明する。同水平ラ
インにおける描画開始点（ＸＡ＝３ｄｈ）については、
減算方向に直近の「８ｈ」の倍数である「３８ｈ」に変
換され、同水平ラインにおける描画終了点（ＸＢ＝５ｅ
ｈ）については、加算方向に直近の「８ｈ」の倍数であ
る「６０ｈ」に変換される。この後、変換後の値である
「３８ｈ」と「６０ｈ」間の差分「２８ｈ」を求めてこ
の値を「８ｈ」で除算し、その商である「５ｈ」をＤＭ
Ａ回数とする。
の水平ラインにおける演算について説明する。同水平ラ
インにおける描画開始点（ＸＡ＝３ｄｈ）については、
減算方向に直近の「８ｈ」の倍数である「３８ｈ」に変
換され、同水平ラインにおける描画終了点（ＸＢ＝５ｅ
ｈ）については、加算方向に直近の「８ｈ」の倍数であ
る「６０ｈ」に変換される。この後、変換後の値である
「３８ｈ」と「６０ｈ」間の差分「２８ｈ」を求めてこ
の値を「８ｈ」で除算し、その商である「５ｈ」をＤＭ
Ａ回数とする。
【００２９】本実施形態においては、各水平ラインにお
ける描画開始点および描画終了点を上述したようにして
数値変換し、変換後の数値間の差分を一セグメントのア
ドレス幅で除算して上記ＤＭＡ回数を算出しているが、
もちろん、これ以外の構成でＤＭＡ回数を算出すること
も可能である。例えば、上記描画開始点におけるメモリ
アドレスと、上記描画終了点におけるメモリアドレスと
を予め算出し、かかるメモリアドレスの差分からＤＭＡ
回数を算出するなどして適宜変更してもかまわない。
ける描画開始点および描画終了点を上述したようにして
数値変換し、変換後の数値間の差分を一セグメントのア
ドレス幅で除算して上記ＤＭＡ回数を算出しているが、
もちろん、これ以外の構成でＤＭＡ回数を算出すること
も可能である。例えば、上記描画開始点におけるメモリ
アドレスと、上記描画終了点におけるメモリアドレスと
を予め算出し、かかるメモリアドレスの差分からＤＭＡ
回数を算出するなどして適宜変更してもかまわない。
【００３０】ＤＭＡ転送手段は、ＤＭＡ転送制御回路７
０と、加算回路７１と、第二の加算回路５３とから構成
される。ＤＭＡ転送制御回路７０は、ＤＭＡカウンタ６
０にて算出されたＤＭＡ回数を保持し、このＤＭＡ回数
分だけＸ座標アドレス演算回路５０から入力されるＸ軸
方向でのアドレス増分値ΔＡｘに順次アドレス値「１
ｈ」を加算するように加算回路７１を動作せしめ、加算
後のアドレス増分値を順次第二の加算回路５３へと出力
し、この加算回路５３は上記Ｙ座標アドレスＡ（０，
Ｙ）に同アドレス増分値を逐次加算することによりメモ
リアドレスを増加させる。この意味で第二の加算回路５
３は、描画開始アドレス演算手段のみならず、ＤＭＡ転
送制御手段をも構成する。
０と、加算回路７１と、第二の加算回路５３とから構成
される。ＤＭＡ転送制御回路７０は、ＤＭＡカウンタ６
０にて算出されたＤＭＡ回数を保持し、このＤＭＡ回数
分だけＸ座標アドレス演算回路５０から入力されるＸ軸
方向でのアドレス増分値ΔＡｘに順次アドレス値「１
ｈ」を加算するように加算回路７１を動作せしめ、加算
後のアドレス増分値を順次第二の加算回路５３へと出力
し、この加算回路５３は上記Ｙ座標アドレスＡ（０，
Ｙ）に同アドレス増分値を逐次加算することによりメモ
リアドレスを増加させる。この意味で第二の加算回路５
３は、描画開始アドレス演算手段のみならず、ＤＭＡ転
送制御手段をも構成する。
【００３１】そして、一水平ライン分の描画データの転
送が終了すると、保持したＤＭＡ回数をクリアし、次の
水平ラインについてのＤＭＡ回数の入力を待ち受ける。
なお、本実施形態においては、上記Ｘ軸方向でのアドレ
ス増分値ΔＡｘが加算回路７１に入力された時点で、Ｄ
ＭＡ回数は一カウントされる構成としてあり、残りのＤ
ＭＡ回数分だけ順次アドレスを増加させる。例えば、上
記第一の水平ラインにおいて、ＤＭＡ回数は「５ｈ」と
算出されるが、上記Ｘ軸方向でのアドレス増分値ΔＡｘ
が加算回路７１に入力された時点で、ＤＭＡ回数は一カ
ウントされるため、残りのＤＭＡ回数は実質的に「４
ｈ」となる。
送が終了すると、保持したＤＭＡ回数をクリアし、次の
水平ラインについてのＤＭＡ回数の入力を待ち受ける。
なお、本実施形態においては、上記Ｘ軸方向でのアドレ
ス増分値ΔＡｘが加算回路７１に入力された時点で、Ｄ
ＭＡ回数は一カウントされる構成としてあり、残りのＤ
ＭＡ回数分だけ順次アドレスを増加させる。例えば、上
記第一の水平ラインにおいて、ＤＭＡ回数は「５ｈ」と
算出されるが、上記Ｘ軸方向でのアドレス増分値ΔＡｘ
が加算回路７１に入力された時点で、ＤＭＡ回数は一カ
ウントされるため、残りのＤＭＡ回数は実質的に「４
ｈ」となる。
【００３２】本実施形態においては、加算装置７１を用
いて上記Ｘ軸方向でのアドレス増分値ΔＡｘを順次増加
させる構成としてあるが、各水平ラインにおける描画開
始アドレスから順次メモリアドレスを増加させながら上
記ＤＭＡ回数分だけ描画データをＤＭＡ転送することが
できればよく、これ以外の構成としてもかまわない。例
えば、Ｘ座標アドレス演算回路５０の出力する上記アド
レス増分値ΔＡｘを直接第二の加算回路５３に入力して
描画開始アドレスを算出せしめ、この描画開始アドレス
から順次アドレスを増加せしめるよう第二の加算回路５
３を制御してもよい。
いて上記Ｘ軸方向でのアドレス増分値ΔＡｘを順次増加
させる構成としてあるが、各水平ラインにおける描画開
始アドレスから順次メモリアドレスを増加させながら上
記ＤＭＡ回数分だけ描画データをＤＭＡ転送することが
できればよく、これ以外の構成としてもかまわない。例
えば、Ｘ座標アドレス演算回路５０の出力する上記アド
レス増分値ΔＡｘを直接第二の加算回路５３に入力して
描画開始アドレスを算出せしめ、この描画開始アドレス
から順次アドレスを増加せしめるよう第二の加算回路５
３を制御してもよい。
【００３３】次に、本実施形態の動作を図２に示す台形
描画に則して説明する。画像描画演算部４０は、上記第
一の水平ラインにおける描画開始点のＸ座標をＸ座標ア
ドレス演算回路５０とＤＭＡカウンタ６０に、同水平ラ
インにおける描画終了点のＸ座標をＤＭＡカウンタ６０
に、同水平ラインのＹ座標をＹ座標演算制御部５２にそ
れぞれ出力する。Ｘ座標アドレス演算回路５０は、基準
座標のＸ座標から入力された描画開始点のＸ座標までの
アドレス増分値ΔＡｘを算出して加算回路７１に出力
し、次いで、この加算回路７１は第二の加算回路５３へ
と出力する。
描画に則して説明する。画像描画演算部４０は、上記第
一の水平ラインにおける描画開始点のＸ座標をＸ座標ア
ドレス演算回路５０とＤＭＡカウンタ６０に、同水平ラ
インにおける描画終了点のＸ座標をＤＭＡカウンタ６０
に、同水平ラインのＹ座標をＹ座標演算制御部５２にそ
れぞれ出力する。Ｘ座標アドレス演算回路５０は、基準
座標のＸ座標から入力された描画開始点のＸ座標までの
アドレス増分値ΔＡｘを算出して加算回路７１に出力
し、次いで、この加算回路７１は第二の加算回路５３へ
と出力する。
【００３４】また、Ｙ座標演算制御部５２は、描画開始
点のＹ座標が入力されたことを検知して、第一の水平ラ
インであることを認識する。すると、セレクタ５１ａ
は、基準アドレスレジスタ２０の保持する基準座標のメ
モリアドレスを出力し、シフト回路５１ｂは、ライン幅
レジスタ３０の保持する一水平ラインのアドレス幅「１
０ｈ」に描画開始点のＹ座標である「２ｈ」を乗じて出
力する。このセレクタ５１ａの出力と、シフト回路５１
ｂの出力は、第一の加算回路５１ｃにて足し合わせら
れ、座標（０ｈ，２ｈ）におけるメモリアドレス「２０
ｈ」を算出し、Ｙ座標アドレスレジスタ５１ｄがこの値
を保持するとともに、第二の加算回路５３へと出力す
る。
点のＹ座標が入力されたことを検知して、第一の水平ラ
インであることを認識する。すると、セレクタ５１ａ
は、基準アドレスレジスタ２０の保持する基準座標のメ
モリアドレスを出力し、シフト回路５１ｂは、ライン幅
レジスタ３０の保持する一水平ラインのアドレス幅「１
０ｈ」に描画開始点のＹ座標である「２ｈ」を乗じて出
力する。このセレクタ５１ａの出力と、シフト回路５１
ｂの出力は、第一の加算回路５１ｃにて足し合わせら
れ、座標（０ｈ，２ｈ）におけるメモリアドレス「２０
ｈ」を算出し、Ｙ座標アドレスレジスタ５１ｄがこの値
を保持するとともに、第二の加算回路５３へと出力す
る。
【００３５】この加算回路５３は、上記アドレス増分値
ΔＡｘと第一の加算回路５１ｃの出力するメモリアドレ
スを足し合わせて描画開始点のメモりアドレスを生成
し、このメモリアドレスに基づいて画像描画演算部４０
は描画データの転送を開始する。一方、ＤＭＡカウンタ
６０は入力された上記描画開始点のＸ座標と描画終了点
のＸ座標とを用いてＤＭＡ回数「５ｈ」を算出する。Ｄ
ＭＡ転送制御回路７０がこの値を保持し、一セグメント
の描画データの転送が終了する毎に、順次アドレスを増
加させるように加算回路７１を制御し、同ＤＭＡ回数分
だけメモリアドレスを増加させたところで終了するとと
もに保持したＤＭＡ回数をクリアする。
ΔＡｘと第一の加算回路５１ｃの出力するメモリアドレ
スを足し合わせて描画開始点のメモりアドレスを生成
し、このメモリアドレスに基づいて画像描画演算部４０
は描画データの転送を開始する。一方、ＤＭＡカウンタ
６０は入力された上記描画開始点のＸ座標と描画終了点
のＸ座標とを用いてＤＭＡ回数「５ｈ」を算出する。Ｄ
ＭＡ転送制御回路７０がこの値を保持し、一セグメント
の描画データの転送が終了する毎に、順次アドレスを増
加させるように加算回路７１を制御し、同ＤＭＡ回数分
だけメモリアドレスを増加させたところで終了するとと
もに保持したＤＭＡ回数をクリアする。
【００３６】そして、第一の水平ラインにおける描画デ
ータの転送が終了すると、画像描画演算部４０は、第二
の水平ラインにおける描画開始点のＸ座標をＸ座標アド
レス演算回路５０とＤＭＡカウンタ６０に、描画終了点
のＸ座標をＤＭＡカウンタ６０に、同描画開始点のＹ座
標の代わりに第一の水平ラインからのシフト数「＋１
ｈ」をＹ座標演算制御部５２にそれぞれ出力する。
ータの転送が終了すると、画像描画演算部４０は、第二
の水平ラインにおける描画開始点のＸ座標をＸ座標アド
レス演算回路５０とＤＭＡカウンタ６０に、描画終了点
のＸ座標をＤＭＡカウンタ６０に、同描画開始点のＹ座
標の代わりに第一の水平ラインからのシフト数「＋１
ｈ」をＹ座標演算制御部５２にそれぞれ出力する。
【００３７】Ｙ座標演算制御部５２は、上記シフト数が
入力されると第二の水平ライン以降であることを認識す
る。すると、セレクタ５１ａは、Ｙ座標アドレスレジス
タ５１ｄに保持された（０ｈ，２ｈ）でのメモリアドレ
ス「２０ｈ」を出力し、シフト回路５１ｂは、一水平ラ
インのアドレス幅「１０ｈ」に上記第一の水平ラインか
らのシフト数「＋１ｈ」を乗じた結果「１０ｈ」を出力
する。そして、第一の加算回路５１ｃにてセレクタ５１
ａからの出力と、シフト回路５１ｂからの出力が足し合
わせられ、座標（０ｈ，３ｈ）におけるメモリアドレス
「３０ｈ」を生成する。
入力されると第二の水平ライン以降であることを認識す
る。すると、セレクタ５１ａは、Ｙ座標アドレスレジス
タ５１ｄに保持された（０ｈ，２ｈ）でのメモリアドレ
ス「２０ｈ」を出力し、シフト回路５１ｂは、一水平ラ
インのアドレス幅「１０ｈ」に上記第一の水平ラインか
らのシフト数「＋１ｈ」を乗じた結果「１０ｈ」を出力
する。そして、第一の加算回路５１ｃにてセレクタ５１
ａからの出力と、シフト回路５１ｂからの出力が足し合
わせられ、座標（０ｈ，３ｈ）におけるメモリアドレス
「３０ｈ」を生成する。
【００３８】以降、第一の水平ラインと同様にしてＤＭ
Ａ回数を算出し、このＤＭＡ回数分だけ順次アドレスを
増加させつつ描画データの転送を行う。そして、第三の
水平ライン以降についても、第二の水平ラインの場合と
同様にして描画データの転送が行われ、最終ラインまで
かかる処理が繰り返される。このように、所定形状の描
画データについて水平方向のライン成分に分割するとと
もに、各水平ライン毎にＹ座標と、当該水平ライン内で
の描画開始点及び描画終了点のＸ座標とを出力するとと
もに、描画開始点から描画終了点までの画像メモリ空間
に対する描画データを出力する画像描画演算部４０を有
する画像描画装置１０において、Ｘ座標アドレス演算回
路５０と、Ｙ座標アドレス演算部５１と、第二の加算回
路５３を用いて各水平ラインの描画開始点におけるメモ
リアドレスを求めるとともに、ＤＭＡカウンタ６０にて
ＤＭＡ回数を演算し、このＤＭＡ回数に基づいてＤＭＡ
転送を行うＤＭＡ転送制御回路７０と、加算回路７１と
を備えたため、アクセスメモリアドレスのシフト方向の
影響を受けることなく、常にプロセッサへの負荷を軽微
に抑えることが可能な画像描画装置を提供することがで
きる。
Ａ回数を算出し、このＤＭＡ回数分だけ順次アドレスを
増加させつつ描画データの転送を行う。そして、第三の
水平ライン以降についても、第二の水平ラインの場合と
同様にして描画データの転送が行われ、最終ラインまで
かかる処理が繰り返される。このように、所定形状の描
画データについて水平方向のライン成分に分割するとと
もに、各水平ライン毎にＹ座標と、当該水平ライン内で
の描画開始点及び描画終了点のＸ座標とを出力するとと
もに、描画開始点から描画終了点までの画像メモリ空間
に対する描画データを出力する画像描画演算部４０を有
する画像描画装置１０において、Ｘ座標アドレス演算回
路５０と、Ｙ座標アドレス演算部５１と、第二の加算回
路５３を用いて各水平ラインの描画開始点におけるメモ
リアドレスを求めるとともに、ＤＭＡカウンタ６０にて
ＤＭＡ回数を演算し、このＤＭＡ回数に基づいてＤＭＡ
転送を行うＤＭＡ転送制御回路７０と、加算回路７１と
を備えたため、アクセスメモリアドレスのシフト方向の
影響を受けることなく、常にプロセッサへの負荷を軽微
に抑えることが可能な画像描画装置を提供することがで
きる。
【００３９】
【発明の効果】以上説明したように、請求項１又は２に
かかる発明は、アクセスメモリアドレスのシフト方向の
影響を受けることなく、常にプロセッサへの付加を軽微
に抑えることが可能な画像描画装置を提供することがで
きる。さらに、請求項３にかかる発明によれば、比較的
簡易な回路群の組合せで各水平ラインにおける描画開始
点のメモリアドレスを演算することができる。さらに、
請求項４にかかる発明によれば、各水平ラインにおける
描画開始点と描画終了点のメモリアドレスを算出しなく
ともＤＭＡ回数を算出することができ、ＤＭＡ回数の演
算ロジックが容易となる。
かかる発明は、アクセスメモリアドレスのシフト方向の
影響を受けることなく、常にプロセッサへの付加を軽微
に抑えることが可能な画像描画装置を提供することがで
きる。さらに、請求項３にかかる発明によれば、比較的
簡易な回路群の組合せで各水平ラインにおける描画開始
点のメモリアドレスを演算することができる。さらに、
請求項４にかかる発明によれば、各水平ラインにおける
描画開始点と描画終了点のメモリアドレスを算出しなく
ともＤＭＡ回数を算出することができ、ＤＭＡ回数の演
算ロジックが容易となる。
【図１】本発明の一実施形態にかかる画像描画装置のブ
ロック図である。
ロック図である。
【図２】画像メモリ空間と描画データを表す概略図であ
る。
る。
【図３】メモリアドレス「２７ｈ」における描画データ
の格納状況を示す概略図である。
の格納状況を示す概略図である。
【図４】メモリアドレス「２ｂｈ」における描画データ
の格納状況を示す概略図である。
の格納状況を示す概略図である。
【図５】メモリアドレス「３６ｈ」における描画データ
の格納状況を示す概略図である。
の格納状況を示す概略図である。
【図６】メモリアドレス「３ｃｈ」における描画データ
の格納状況を示す概略図である。
の格納状況を示す概略図である。
１０ 画像描画装置 ２０ 基準アドレスレジスタ ３０ ライン幅レジスタ ４０ 画像描画演算部 ５０ Ｘ座標アドレス演算回路 ５１ Ｙ座標アドレス演算部 ５１ａ セレクタ ５１ｂ シフト回路 ５１ｃ 加算回路 ５１ｄ Ｙ座標アドレスレジスタ ５３ 加算回路 ６０ ＤＭＡカウンタ ７０ ＤＭＡ転送制御回路 ７１ 加算回路
Claims (4)
- 【請求項１】 画像メモリ空間における所定基準座標に
対応するメモリアドレスを保持する基準アドレスレジス
タと、 一水平ライン幅分のアドレス幅を保持するライン幅レジ
スタと、 所定形状の描画データについて水平方向のライン成分に
分割するとともに、各水平ライン毎に垂直方向座標と、
当該水平ライン内での描画開始点及び描画終了点の水平
方向座標とを出力するとともに、描画開始点から描画終
了点までの画像メモリ空間に対する描画データを出力す
る描画手段と、 上記基準アドレスレジスタに保持された上記基準座標に
対応するメモリアドレスに対して同基準座標から上記描
画手段にて出力される描画開始点までの水平方向のアド
レス量及び同描画手段にて出力される垂直方向座標に基
づいて上記ライン幅レジスタに保持された一水平ライン
幅分のアドレス幅を所定数だけ乗算した結果を足し合わ
せることにより、上記画像メモリ空間における描画開始
アドレスを算出する描画開始アドレス演算手段と、 上記描画手段から出力される描画開始点と描画終了点の
水平方向座標とから上記画像メモリ空間内での描画デー
タのＤＭＡ回数を演算するＤＭＡカウンタと、 上記描画開始アドレス演算手段にて演算された描画開始
アドレスから順次メモリアドレスを増加させながら、こ
のＤＭＡカウンタにて演算されたＤＭＡ回数だけ上記描
画手段から出力される描画開始点から描画終了点までの
描画データをＤＭＡ転送するＤＭＡ転送手段とを具備す
ることを特徴とする画像描画装置。 - 【請求項２】 所定形状の描画データについて水平方向
のライン成分に分割するとともに、各水平ライン毎に垂
直方向座標と、当該水平ライン内での描画開始点及び描
画終了点の水平方向座標とを出力するとともに、描画開
始点から描画終了点までの画像メモリ空間に対する描画
データを出力する描画手段を有する画像描画装置におい
て、 画像メモリ空間における所定基準座標に対応するメモリ
アドレスを保持する基準アドレスレジスタと、 一水平ライン幅分のアドレス幅を保持するライン幅レジ
スタと、 上記基準アドレスレジスタに保持された上記基準座標に
対応するメモリアドレスに対して同基準座標から上記描
画手段にて出力される描画開始点までの水平方向のアド
レス量及び同描画手段にて出力される垂直方向座標に基
づいて上記ライン幅レジスタに保持された一水平ライン
幅分のアドレス幅を所定数だけ乗算した結果とを足し合
わせることにより、上記画像メモリ空間における描画開
始アドレスを算出する描画開始アドレス演算手段と、 上記描画手段から出力される描画開始点と描画終了点の
水平方向座標とから上記画像メモリ空間内での描画デー
タのＤＭＡ回数を演算するＤＭＡカウンタと、 上記描画開始アドレス演算手段にて演算された描画開始
アドレスから順次メモリアドレスを増加させながら、こ
のＤＭＡカウンタにて演算されたＤＭＡ回数だけ上記描
画手段から出力される描画開始点から描画終了点までの
描画データをＤＭＡ転送するＤＭＡ転送手段とを具備す
ることを特徴とする画像描画装置。 - 【請求項３】 上記請求項１又は２に記載の画像描画装
置において、 上記描画開始アドレス演算手段は、上記基準座標に対す
る上記描画開始点の水平方向のアドレス量を演算する水
平アドレス演算回路と、 上記基準アドレスレジスタの保持するメモリアドレスに
上記基準座標から上記描画開始点までの垂直方向のアド
レス量を加算したアドレス値を保持する垂直アドレスレ
ジスタと、 上記基準アドレスレジスタの保持するメモリアドレスと
この垂直アドレスレジスタの保持するアドレス値とを切
り替えて出力することが可能なセレクタと、 上記垂直方向座標に基づいて上記ライン幅レジスタの保
持する一水平ライン幅分のアドレス幅を所定数だけ乗算
するシフト回路と、 上記セレクタからの出力とこのシフト回路からの出力と
を足し合わせることにより上記垂直方向のアドレス量を
算出する第一の加算回路と、 上記水平アドレス演算回路の出力とこの第一の加算回路
の出力とを足し合わせて上記描画開始点のメモリアドレ
スを算出する第二の加算回路とを具備することを特徴と
する画像描画装置。 - 【請求項４】 上記請求項１，２又は３に記載の画像描
画装置において、 上記ＤＭＡカウンタは、各水平ラインにおける描画開始
点と描画終了点の水平方向座標に基づいてアドレス増分
値を算出し、このアドレス増分値をもって上記ＤＭＡ回
数とすることを特徴とする画像描画装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8285137A JPH10133944A (ja) | 1996-10-28 | 1996-10-28 | 画像描画装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8285137A JPH10133944A (ja) | 1996-10-28 | 1996-10-28 | 画像描画装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10133944A true JPH10133944A (ja) | 1998-05-22 |
Family
ID=17687589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8285137A Pending JPH10133944A (ja) | 1996-10-28 | 1996-10-28 | 画像描画装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10133944A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012060114A1 (ja) * | 2010-11-01 | 2012-05-10 | 三菱電機株式会社 | 描画装置及び描画方法 |
-
1996
- 1996-10-28 JP JP8285137A patent/JPH10133944A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012060114A1 (ja) * | 2010-11-01 | 2012-05-10 | 三菱電機株式会社 | 描画装置及び描画方法 |
| JP5575262B2 (ja) * | 2010-11-01 | 2014-08-20 | 三菱電機株式会社 | 描画装置、描画方法及びプログラム |
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