KR970008189B1 - 메모리 공간 제어방법 및 메모리 장치 - Google Patents

Abstract

요약없음.

Description

메모리 공간 제어방법 및 메모리 장치

제1도는 본 발명에 의한 메모리장치의 일 실시구성을 보여주는 블럭도.

제2도는 본 발명에 의한 메모리장치의 다른 실시구성을 보여주는 블럭도.

제3도는 본 발명에 의한 메모리장치를 다수개로 사용한 구성에서 DMA의 예를 나타낸 도면.

제4도는 제2도 및 제3도의 구성에 따른 본 실시예에서의 메모리간 데이터전송 순서의 일 예를 나타낸 흐름도.

제5도는 제3도의 구성에 따른 양쪽의 메모리장치의 오프셋어드레스의 설정순서의 일 예를 나타내는 흐름도.

제6도는 본 발명의 구성에 의거한 메모리장치를 뱅크메모리로서 사용하는 예를 나타낸 도면.

본 발명은 복수의 메모리장치로 이루어진 메모리공간을 가지는 시스템(system)에 있어서의 메모리공간 제어방법 및 그것을 실현하는 메모리장치에 관한 것으로, 특히 다이렉트메모리액세스(Direct Memory Acces : 이하, "DMA"라 칭함)에 의한 데이터전송을 행하는 시스템에 있어서의 메모리공간 제어방법 및 그것을 실현하는 메모리장치에 관한 것이다.

종래의 시스템에 있어서, 메모리공간 내에서의 데이터전송은 전송원의 영역으로부터 데이터를 읽기(read)하는 메모리액세스와, 전송처의 영역에 데이터를 쓰기(write)하는 메모리액세스를 각각 필요로 한다. 따라서, 대량의 데이터전송, 예를 들면 그래픽용 소프트웨어(graphic soft-ware)가 사용되는 시스템 등에 있어서 시스템 메모리에서 비디오램(VRAM)으로 데이터를 전송할 경우와 같은 때는 메모리액세스시간의 단축 그리고 시스템 즉, 중앙처리장치(CPU)의 처리속도의 향상을 위하여 DMA컨트롤러(controller)(이하 "DMAC"라 칭함)를 별도로 구비하여 DMA에 의해 행해지고 있음은 당해 기술분야에서 주지의 사실이다. 하지만, 전송원으로부터 데이터를 읽기하는 사이클 즉 독출 사이클과 전송처로 데이터를 쓰기하는 사이클 즉 기입 사이클이 각각 필요하게 되고 동시에 전송원과 전송처의 각 물리(physical)어드레스가 다르게 되는 바, 이때에는 각 전송시마다 2회의 메모리액세스 시간을 필요로 하기 때문에 응답속도의 향상에 한계가 있게 된다. 이와 같은 DMA동작에 관하여는 인텔(intel)사의 1985년판 데이터북(Microsystem Components Handbook)에 상세하게 개시되어 있다.

한편 이와 같은 응답속도의 한계문제를 해결하는 하나의 방법으로, 읽기와 쓰기를 각기 다른 버스(bus)를 통해 행하고, DMAC내에 버퍼(buffer)와 같은 수단을 설치함으로써, 읽기와 쓰기동작을 동시에 실행시킴에 의해 전송속도의 단축을 꾀하는 방법이 있다. 그러나, 이 방법에서는 읽기 및 쓰기를 위한 2종류의 버스가 필요하게 되는 바, 당해 기술분야에 있어서는 실용적이지 못하다.

한편, 멀티태스크(multi-task)를 실행하는 시스템등에서, 시스템(CPU)내에 보수의 상대어드레스 레지스터를 설치하고, 응용프로그램(application program)을 통해 상대어드레스로 신속하게 절환하는 범용성이 있는 시스템도 고려되어지고 있다. 그러나, 이것은 범용성만을 고려한 것으로, 메모리 액세스타임을 줄이기는 것을 목적으로 한 것은 아니다.

따라서 본 발명은 상기한 종래의 문제점을 해결하고, 메모리공간내에서의 데이터전송의 고속화를 간단한 구성과 약간의 소프트웨어의 변경에 의해 달성하는 메모리공간 제어방법 및 메모리장치를 제공함을 그 목적으로 한다.

본 발명의 다른 목적은 시스템의 부담을 경감시키면서 시스템의 메모리공간 제어를 고속으로 실현하는 메모리공간 제어방법 및 메모리장치를 제공함에 있다.

본 발명의 또다른 목적은 뱅크메모리에서의 뱅크절환을 간단하면서도 고속으로 실행하는 메모리공간제어방법 및 메모리장치를 제공함에 있다.

이러한 본 발명의 목적들을 달성하기 위해, 본 발명에 의한 메모리장치는, 적어도 두 개의 메모리장치를 가지며 메모리장치 상호간 데이터를 전송하는 시스템에 있어서, 다수개의 메모리셀을 가지는 메모리어레이와, 상기 시스템어드레스를 입력하고 이를 내부어드레스로 출력하는 어드레스입력회로와, 어드레스의 편차를 미리 기억하고 이를 제공하는 오프셋어드레스레지스터와, 상기 내부어드레스와 상기 어드레스의 편차를 입력하고 이를 연산하여 실제어드레스를 발생하는 연산수단을 구비하고, 상기 연산수단으로부터의 상기 실제어드레스로 상기 메모리어레이의 메모리셀을 지정하여 상기 메모리장치 상호간에 상기 데이터를 전송함을 특징으로하는 메모리장치임을 특징으로 한다.

또한, 본 발명의 메모리장치는, 시스템어드레스를 입력하는 메모리장치에 있어서, 다수개의 메모리 셀을 가지는 메모리어레이와, 상기 시스템어드레스를 입력하고 이를 내부어드레스로 출력하는 어드레스입력회로와, 어드레스의 편차를 각각 기억하는 복수의 오프셋어드레스레지스터를 포함하는 오프셋어드레스레지스터군과, 상기 복수의 오프셋어드레스레지스터 중 하나를 선택하는 선택회로와, 상기 내부어드레스와 상기 선택회로에서 선택된 오프셋어드레스레지스터로부터의 어드레스의 편차를 입력하고 이를 연산하여 실제 어드레스를 발생하는 연산수단을 구비하고, 상기 연산수단으로부터의 상기 실제어드레스로 상기 메모리어레이의 메모리 셀을 지정하여 메모리장치 상호간에 데이터를 전송하는 메모리 장치임을 특징으로 한다.

또한, 본 발명의 메모리공간 제어방법은, 복수의 메모리장치 상호간에 데이터를 전송하는 메모리공간 제어방법으로, 상기 상호의 메모리장치를 액세스하는 어드레스의 차를 오프셋 어드레스로서 전송처의 메모리 장치에 기억하는 과정과, 전송원의 메모리장치와 전송처의 메모리장치에 시스템 어드레스를 공급함과 동시에 상기 전송처의 메모리장치에는 각각 읽기신호와 쓰기신호를 제어신호로 공급하는 과정을 구비하여 한번에 메모리액세스타임에서 상기 전송원의 메모리장치내의 데이터가 상기 기억된 오프셋 어드레스에 의해 보정된 어드레스로 지정되는 상기 전송처의 메모리장치내의 메모리공간으로 전송됨을 특징으로 한다.

여기서, 상기 데이터전송은 다이렉트 메모리액세스로 행해지는 것을 특징으로 한다.

이하, 첨부의 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다. 후술되는 설명에서 서로 동일한 구성요소에 대하여는 가급적 동일한 부호를 부여하였음을 유의하여야 한다. 설명에 앞서 본 발명에 따른 메모리공간 제어방법 및 메모리장치의 구성상 특징은, 메모리장치내에 오프셋어드레스레지스터(offset address register)를 구비하는 것이며, 이 오프셋어드레스레지스터는 메모리장치간에 입력되는 어드레스의 편차 즉 오프셋 어드레스를 조성하기 위함임을 주목하여야 할 것이다.

제1도는 본 발명에 의한 메모리장치의 일 실시구성을 보여주는 블럭도이다. 제1도의 구성을 설명한다. 제1도의 메모리장치의 구성은, 시스템버스와 연결되는 어드레스입력회로(어드레스입력버퍼 또는, 메모리장치내에서 어드레스를 발생하는 어드레스카운터) 4와, 메모리어레이 8과, 오프셋어드레스레지스터 2와, 오프셋어드레스레지스터 2의 출력내용 즉 어드레스 편차의 어드레스입력회로 4의 출력내용 즉 시스템어드레스(절대어드레스)를 입력하고 이 2개의 입력을 연산하여 연산된 결과 예컨대 메모리어레이의 실제어드레스를 메모리어레이 8로 출력하는 연산기 6으로 이루어진다. 여기서 연산기는 가산기 도는 감산기로 실시되어진다. 이와 같은 구성에서 오프셋어드레스레지스터 2는 특정 어드레스의 편차 예컨대 상기 시스템어드레스와 상기 메모리어레이 8의 실제어드레스간의 편차를 제공하기 위한 레지스터임을 유의하여야 한다. 제1도의 구성은 본 발명에 의한 메모리장치의 구성을 개략적으로 알기 쉽게 도시한 것이며, 이는 오프셋 어드레스레지스터 2가 칩 내에서 하나가 구비되는 것을 보여주고 있다.

제2도는 본 발명에 의한 메모리장치의 다른 실시구성을 나타내는 블럭도이다. 제2도의 구성은, 제1도의 오프셋어드레스레지스터 2가 복수개로 구비되어 이루어지는 실시구성을 나타내고 있는 것으로서, 제2도와 같이 오프셋어드레스레지스터를 복수개로 구성하는 것이 바람직하다. 즉, 시스템 버스와 연결되는 어드레스입력회로(어드레스입력버퍼 또는, 메모리장치내에서 어드레스를 발생하는 어드레스카운터) 4와, 메모리어레이 8과, 각각 어드레스 편차를 저장하는 복수개의 오프셋어드레스레지스터(12-1,12-2 …)로 이루어지는 오프셋어드레스레지스터군 12개와, 복수개의 오프셋어드레스레지스터(12-1, 12-2, …)중 미리 예정된 하나를 선택하는 선택신호를 출력하기 위한 레지스터선택레지스터 14와, 상기 레지스터선택레지스터 14로부터의 선택신호에 응답하여 상기 다수개의 오프셋어드레스레지스터(12-1, 12-2, …)중 미리 예정된 하나의 오프셋어드레스레지스터를 선택하는 선택회로 16과, 선택회로 16에 의해 선택된 오프셋어드레스레지스터로부터의 어드레스 편차와 어드레스입력회로 4의 출력어드레스를 입력하고 이 입력들을 연산하여 그 결과 즉 메모리어레이 8내의 메모리 셀들을 지정하는 실제어드레스를 제공하는 연산기 6로 구성되어진다.

제1도 및 제2도의 메모리장치의 구성에서, 오프셋어드레스레지스터 2 또는 오프셋어드레스레지스터군 12는 범용성을 고려하면 RAM구성과 같이 읽기/쓰기가 가능한 것이 바람직하지만, 미리 특정한 용도로 사용될 경우는 ROM구성으로 실시하여도 된다. 오프셋어드레스레지스터 2 또는 오프셋어드레스레지스터군 12나 레지스터 선택레지스터 14의 읽기/쓰기 동작은 I/O 맵드(mapped) I/O나 메모리 맵드 I/O로 설정하여 실시하여도 된다.

제3도는 각각 본 발명에 따른 칩 내부구성을 가지는 메모리장치 10의 2개(10a, 10b) 사이에서 DMA에 의한 데이터전송을 하는 시스템의 구성을 나타내고 있다. 메모리장치A 10a와 B 10b가 DMAC 20에 공통의 시스템버스 즉 어드레서, 데이터 및 제어버스를 통해 접속되어 있다. 또, 제어버스상의 읽기, 쓰기신호는, 각 메모리와 독립적으로 접속되어 있다.

제4도는 본 발명에 따른 메모리장치 구성을 가지는 조건에서 메모리간 데이터 전송순서의 일예를 나타낸 흐름도이다.

전술한 제2도 내지 제4도를 참조하여 본 발명에 따른 메모리간 데이터전송 과정을 설명하면 다음과 같다. 후술되는 설명은 제2도와 같이 오프셋어드레스레지스터가 다수개로 구비된 것을 가정하여 설명될 것이다.

우선, 제4도의 스텝 S41에서는 제3도의 데이터전송원과 전송처의 어드레스의 차를 계산한다.(미리, 그 차가 자명한 경우는 생략한다) 제4도의 스텝 S42에서, 본 실시예에 따른 메모리장치B 10b내의 오프셋어드레스레지스터군 12의 각 오프셋어드레스레지스터에는 오프셋어드레스 즉 어드레스 편차가 설정된다. 그후 제4도의 스텝 S43, S44에서 메모리장치A 10a의 전송데이타의 어드레스에 의해, 메모리장치A 10a로 읽기신호에 의하여 읽기를 요구함과 동시에 메모리장치B 10b로 쓰기신호에 의하여 쓰기를 요구를 하면 1회이 메모리 액세스로, 동일 메모리 액세스타임에서 메모리장치A 10a로부터 메모리장치B 10b로의 데이터전송이 완료된다. 즉 DMAC 20은 전송원이 되는 메모리장치 A(10a)의 전송데이타를 지정하는 시스템어드레스를 어드레스버스상에 공급함과 동시에 메모리장치 A(10a)로는 읽기신호 즉 독출신호를 그리고 메모리장치 B(10b)로는 쓰기신호 즉 기입신호를 제어버스상에 공급하면 메모리장치 A(10a)로부터 독출된 데이타가 전송처인 메모리장치 B(10b)내의 오프셋어드레스레지스터로부터 선택된 어드레스 편차와 상기 시스템어드레스에 의해 연산기 6로부터 연산된 결과 즉 실제어드레스에 의해 지정된 메모리장치 B(10b)내의 메모리 셀들로 데이터버스를 통하여 전송된다. 그러므로 어드레스버스상에 상기 시스템어드레스를 공급함과 동시에 전송원의 메모리장치 A(10a)로는 독출신호를 전송처의 메모리장치로는 기입신호를 공급하므로써 한 번의메모리 액세스타임에서 메모리장치 A(10a)의 데이터가 메모리장치 B(10b)로 전송된다. 즉, 종래기술에 비해 거의 반시간의 메모리 액세스 타임으로 데이터전송이 가능하게 된다. 또, 가산기 22를 감산기로 변경하고, 메모리장치B 10b측에 오프셋 어드레스를 설정하는 것도 가능한 것은 자명한 사실이다.

이와 같이 하면, 예를 들면 메모리장치A 10a의 사선부(전송원)로부터 메모리장치B 10b의 사선부(전송처)로의 데이터전송이 종래의 메모리 액세스타임에 비해 거의 반시간으로 행해진다. 이와 같은 구성의 경우에는 스텝 S42에서의 오프셋 어드레스의 설정은, 한쪽의 메모리장치에 대해서만 행해져도 되고, 또는 양쪽 메모리장치로의 설정의 조합으로 행하여도 된다. 그리고 오프셋어드레스의 할당을 적절하게 선택하므로서, 더 여러 가지 용도를 착안할 수 있을 것이다.

제5도는 양쪽의 메모리장치의 오프셋어드레스의 설정 순서의 일예를 나타내는 흐름도이다. 제5도에서는, 시스템의 가동시에 제2도의 오프셋어드레스레지스터군 12의 각 오프셋어드레스레지스터는 미리 적절하게 세트되어 있는 것으로 본다.

우선, 스텝 S51에서 전송원에 의거하여 분기하고, 스텝 S52에서 목표로 하는 메모리장치의 10의 레지스테선택레지스터 14를 세트한다. 스텝 S53에서 전송처에 의거하여 분기하고, 스텝 S54에서 목표로 하는 메모리장치 10의 레지스터선택레지스터 14를 세트한다. 그리고, 스텝 S55, S56에서 데이터전송을 실행한다.

제6도는 본 발명에 따른 메모리장치 10을 뱅크(bank) 메모리로서 사용한 예를 나타내는 도면이다. 종래에는 예컨대 메모리공간 30에 있는 데이터를 메모리장치 10으로 전송하고자 하는 경우에 있어서, 사선친 부분을 지정하는 어드레스가 메모리장치 10의 입력어드레스로 사용되지 못하는 경우가 있게 된다.

이와 같이 서로 사용어드레스가 다른 때에는 메모리공간 30의 사선부를 메모리장치 10으로 뱅크절환하고자 하여도 이를 할 수 없게 된다. 그러나 본 발명에서와 같이 오프셋어드레스레지스터를 사용함에 의해, 메모리공간 30의 사선친 부분의 공간을 뱅크절환하고자 할 시에, 미리 그 어드레스의 편차를 메모리장치 10에 입력시킴에 의해 사용자의 의도대로 자유롭게 뱅크절환을 할 수 있게 된다. 그래서 종래의 시스템 소프트웨어에서의 제어나 시스템과 메모리 사이에 여분의 하드웨어를 설치하지 않고도 간단히 뱅크절환이 가능하게 된다.

이상, 본 실시예의 메모리장치를 사용한 몇가지 예를 설명했지만, 그 밖에도 여러가지 이용법을 생각할 수 있다. 이하에, 본 실시예의 메모리장치 20의 사용에 의한 효과를 살펴보면 다음과 같다.

(1) 메모리 대 메모리의 DMA인 경우, 시스템으로부터의 메모리 어드레스를 가상적으로 일치시키는 것에 의해, 고속 데이타전송이 가능하게 된다.

(2) RAM 뱅크방식을 용이하게 실현할 수 있게 된다.

(3) 멀티태스크 시스템에 있어서, 각 태스크(프로세스 혹은 쉘이라 칭하는 시스템도 있음)의 컨트롤 블럭 또는 데이타 영역의 체인지는 태스크 체인지시에 프로그램제어로 행하고 있지만, 본 실시예의 메모리장치를 사용함으로써 고속태스크스위칭이 가능해진다. 결국, 각 태스크의 컨트롤 블럭 혹은 데이타에어리어의 선두어드레스를 오프셋어드레스레지스터에 각각 설정하고, 레지스터선택레지스터의 설정에 의해 태스크 스위칭이 실현가능하게 된다.

(4) FIFO 메모리, LIFO 메모리, 디지털 딜레이라인 등에서, 이것들을 버퍼 메모리로서 이용하여 읽기순서를 변경하고 싶을 때에 간단하게 실현할 수 있다.

(5) 사이즈가 다른 메모리를 이용할 경우, 메모리가 존재하지 않는 에드레스공간이 메모리사이즈의 차만큼 존재하고 있지만, 오프셋어드레스에 의해 용이하게 연속된 어드레스공간을 실현할 수 있다.

(6) 세그먼트(segment) 방식의 액세스방법에서는 의사적인 세그먼트 어드레스 액세스방식이 가능하게 되고, 동시에 세그먼트 어드레스 레지스터의 수는 메모리장치의 수에 비례하므로, 소프트웨어의 경감과 고속화가 가능해진다.

상술한 바와 같이 본 발명은, 메모리공간내에서의 데이타전송의 고속화를 간단한 구성과 약간의 소프트웨어의 변경에 의해 달성하는 메모리공간 제어방법 및 메모리장치를 제공할 수 있는 효과가 있다.

Claims (6)

1. 적어도 두개의 메모리장치를 가지며 메모리장치 상호간 데이타를 전송하는 시스템에 있어서, 다수개의 메모리셀을 가지는 메모리어레이와, 시스템어드레스를 입력하고 이를 내부어드레스로 출력하는 어드레스입력회로와, 어드레스의 편차를 미리 기억하고 이를 제공하는 오프셋어드레스레지스터와, 상기 내부어드레스와 상기 어드레스의 편차를 입력하고 이를 연산하여 실제어드레스를 발생하는 연산수단을 구비하고, 상기 연산수단으로부터의 상기 실제어드레스로 상기 메모리어레이의 메모리 셀을 지정하여 상기 메모리장치 상호간에 상기 데이타를 전송함을 특징으로 하는 메모리장치.
2. 제1항에 있어서, 상기 연산수단인 가산기 또는 감산기로 이루어짐을 특징으로 하는 메모리장치.
3. 적어도 두개의 메모리장치를 가지며 메모리장치 상호간 데이타를 전송하는 시스템에 있어서, 다수개의 메모리셀을 가지는 메모리어레이와, 시스템어드레스를 입력하고 이를 내부어드레스로 출력하는 어드레스입력회로와, 어드레스의 편차를 미리 각각 기억하는 복수의 오프셋어드레스레지스터를 포함하는 오프셋어드레스레지스터군과, 상기 복수의 오프셋어드레스레지스터중 하나를 선택하는 선택회로와, 상기 내부어드레스와 상기 선택회로에서 선택된 오프셋어드레스레지스터로부터의 어드레스의 편차를 입력하고 이를 연산하여 실제어드레스를 발생하는 연산수단을 구비하고, 상기 연산수단으로부터의 상기 실제어드레스를 상기 메모리어레이의 메모리 셀을 지정하여 상기 메모리장치 상호간에 상기 데이타를 전송함을 특징으로 하는 메모리장치.
4. 제3항에 있어서, 상기 연산수단이 가산기 또는 감산기로 이루어짐을 특징으로 하는 메모리장치.
5. 복수의 메모리장치 상호간에 데이타를 전송하는 메모리공간 제어방법에 있어서, 상기 상호의 메모리장치를 액세스하는 어드레스의 차를 오프셋 어드레스로서 전송처의 메모리장치에 기억하는 과정과, 전송원의 메모리장치와 전송처의 메모리장치에 시스템 어드레스를 공급함과 동시에 상기 전송원의 메모리장치와 상기 전송처의 메모리장치에는 각각 읽기신호와 쓰기신호를 제어신호로 공급하는 과정을 구비하여 한번의 메모리액세스타임에서 상기 전송원의 메모리장치내의 데이타가 상기 기억된 오프셋 어드레스에 의해 보정된 어드레스로 지정되는 상기 전송처의 메모리장치내의 메모리공간으로 전송됨을 특징으로 하는 메모리공간 제어방법.
6. 제5항에 있어서, 상기 데이타전송은 다이렉트 메모리액세스로 행해짐을 특징으로 하는 메모리공간 제어방법.