JPH0812600B2 - 並列データ処理制御方法 - Google Patents
並列データ処理制御方法Info
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- JPH0812600B2 JPH0812600B2 JP30902287A JP30902287A JPH0812600B2 JP H0812600 B2 JPH0812600 B2 JP H0812600B2 JP 30902287 A JP30902287 A JP 30902287A JP 30902287 A JP30902287 A JP 30902287A JP H0812600 B2 JPH0812600 B2 JP H0812600B2
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- control
- signal
- register
- signal line
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、計算機、特に並列的に動作する計算機に対
するマイクロ命令の供給方法に特徴を有する並列データ
処理制御方法に関するものである。
するマイクロ命令の供給方法に特徴を有する並列データ
処理制御方法に関するものである。
従来の技術 以下、第３図、第４図及び第５図を参照して、従来の
並列データ処理制御方法について説明する。
並列データ処理制御方法について説明する。
第３図は、従来の計算機に於けるマイクロ命令の供給
方法を説明するための回路図である。
方法を説明するための回路図である。
図中、301はマイクロ命令のアドレスを記憶するレジ
スタCMAR、302は信号を切り換えるセレクタ、303は次の
アドレスを記憶するネクストアドレスレジスタNAR、304
は飛び先のアドレスを記憶するレジスタJARである。306
はマイクロ命令を記憶した制御メモリCMである。
スタCMAR、302は信号を切り換えるセレクタ、303は次の
アドレスを記憶するネクストアドレスレジスタNAR、304
は飛び先のアドレスを記憶するレジスタJARである。306
はマイクロ命令を記憶した制御メモリCMである。
307はマイクロ命令アドレスレジスタCMARの出力信号
を表し、308は制御メモリCM306の出力信号を表す。30
9、321、371はそれぞれ信号308の一部を保持するマイク
ロ命令レジスタである。310、322、372はデコーダで、
それぞれマイクロ命令レジスタ309、321、371に保持さ
れたマイクロ命令を復号し制御信号に変換する手段であ
る。311は桁上げ情報を記憶するレジスタCRY、312は論
理積を出力するゲートである。323、373は、レジスタと
演算器のモジュール（以下演算器という）RALU1、２で
ある。324、325、374、375は桁上げ情報伝播用の信号線
である。
を表し、308は制御メモリCM306の出力信号を表す。30
9、321、371はそれぞれ信号308の一部を保持するマイク
ロ命令レジスタである。310、322、372はデコーダで、
それぞれマイクロ命令レジスタ309、321、371に保持さ
れたマイクロ命令を復号し制御信号に変換する手段であ
る。311は桁上げ情報を記憶するレジスタCRY、312は論
理積を出力するゲートである。323、373は、レジスタと
演算器のモジュール（以下演算器という）RALU1、２で
ある。324、325、374、375は桁上げ情報伝播用の信号線
である。
以上のような構成に於て、以下その動作について説明
する。
する。
まずマイクロ命令アドレスレジスタCMAR301に保持さ
れているマイクロ命令アドレスは制御メモリCM306に入
力され、対応したアドレスの内容が読み出され、信号線
308に出力される。この命令はマイクロ命令レジスタ30
9、321、371に格納され、デコーダ310、322、372により
そのマイクロ命令に応じた制御信号が生成される。
れているマイクロ命令アドレスは制御メモリCM306に入
力され、対応したアドレスの内容が読み出され、信号線
308に出力される。この命令はマイクロ命令レジスタ30
9、321、371に格納され、デコーダ310、322、372により
そのマイクロ命令に応じた制御信号が生成される。
この命令が例えば第４図の402に示すような加算命令
であったとすると、演算器RALU323の中のレジスタRAと
レジスタRBの内容とが加算されその演算結果はレジスタ
RBに格納される。同様に、演算器RALU373の中のレジス
タRAと、RBの内容に対しても同様の演算が施される。た
だし、その演算器RALU323の桁上げ入力端に接続されて
いるので、演算器RALU323の中のレジスタRAと演算器RAL
U373の中のレジスタRAとは、あたかも接続された一個の
レジスタとして機能することができる。レジスタRBにつ
いても同様のことがいえる。このような手法は、「ビッ
トスライス型プロセッサの構成方法」としてよく知られ
た手法である。
であったとすると、演算器RALU323の中のレジスタRAと
レジスタRBの内容とが加算されその演算結果はレジスタ
RBに格納される。同様に、演算器RALU373の中のレジス
タRAと、RBの内容に対しても同様の演算が施される。た
だし、その演算器RALU323の桁上げ入力端に接続されて
いるので、演算器RALU323の中のレジスタRAと演算器RAL
U373の中のレジスタRAとは、あたかも接続された一個の
レジスタとして機能することができる。レジスタRBにつ
いても同様のことがいえる。このような手法は、「ビッ
トスライス型プロセッサの構成方法」としてよく知られ
た手法である。
演算器RALU373においては、加算時の桁上げ情報は、
桁上げ情報レジスタCRY311に格納され、この出力は信号
線324により、演算器RALU323に供給され、次のマイクロ
命令の実行における演算に使用される。
桁上げ情報レジスタCRY311に格納され、この出力は信号
線324により、演算器RALU323に供給され、次のマイクロ
命令の実行における演算に使用される。
また桁上げ情報レジスタCRY311の出力は、ゲート312
に印加され、マイクロ命令デコーダ310の出力との間
で、論理積の演算が施され、その出力305は、セレクタ3
02の動作を制御する。すなわち、次のアドレスを記憶す
るネクストアドレスレジスタNAR303と、飛び先のアドレ
スを記憶するレジスタJAR304のどちらをマイクロ命令ア
ドレスレジスタCMAR301に供給するかを制御する。この
機能は、マイクロ命令の条件分岐を実現している。この
動作を第４図の401に示すようなマイクロ命令について
の実行の場合について説明する。
に印加され、マイクロ命令デコーダ310の出力との間
で、論理積の演算が施され、その出力305は、セレクタ3
02の動作を制御する。すなわち、次のアドレスを記憶す
るネクストアドレスレジスタNAR303と、飛び先のアドレ
スを記憶するレジスタJAR304のどちらをマイクロ命令ア
ドレスレジスタCMAR301に供給するかを制御する。この
機能は、マイクロ命令の条件分岐を実現している。この
動作を第４図の401に示すようなマイクロ命令について
の実行の場合について説明する。
第４図の401は、桁上げ情報の内容によって分岐する
か否かを決定する条件分岐命令である。そのフィールド
F1は命令コード、フィールドF2はオペランドである。マ
イクロ命令401は、桁上げ情報（第３図の桁上げ情報レ
ジスタCRY311の内容）が、“1"であった場合には、次に
実行するマイクロ命令はADRフィールドF2で指示された
番地に格納された命令となり、“0"であった場合には、
次の命令即ちこの条件分岐命令の格納されていた番地の
次の番地の命令を実行する。
か否かを決定する条件分岐命令である。そのフィールド
F1は命令コード、フィールドF2はオペランドである。マ
イクロ命令401は、桁上げ情報（第３図の桁上げ情報レ
ジスタCRY311の内容）が、“1"であった場合には、次に
実行するマイクロ命令はADRフィールドF2で指示された
番地に格納された命令となり、“0"であった場合には、
次の命令即ちこの条件分岐命令の格納されていた番地の
次の番地の命令を実行する。
この条件分岐命令401が制御メモリCM306から読みださ
れマイクロ命令レジスタ309、321、371に供給される
と、デコーダ310は信号313を“1"にする。一方、マイク
ロ命令レジスタ321、371には分岐命令の一部が格納され
ているので、デコーダ332、327は無操作命令をデコード
結果として出力する。これにより演算器RALU323、373
は、分岐命令実行時には動作しないことになる。信号31
3と桁上げ情報レジスタCRY311の出力とは、ゲート312に
よって論理積が演算され、その結果出力305は下表に示
すようになる。即ち信号305が“1"となるのは、条件分
岐命令401を実行し且つ桁上げ情報レジスタCRY311の内
容が“1"である場合である。このとき、セレクタ302は
レジスタJAR304の出力をマイクロ命令アドレスレジスタ
CMAR301に供給し、マイクロ命令の分岐が発生する。そ
の他の場合は、セレクタ302はネクストアドレスレジス
タNAR303の出力をマイクロ命令アドレスレジスタCMAR30
1に供給する。ネクストアドレスレジスタNAR303の内容
は、常にマイクロ命令アドレスレジスタCMAR301の内容
を一だけ増加した値となっているのでマイクロ命令の分
岐は発生しない。
れマイクロ命令レジスタ309、321、371に供給される
と、デコーダ310は信号313を“1"にする。一方、マイク
ロ命令レジスタ321、371には分岐命令の一部が格納され
ているので、デコーダ332、327は無操作命令をデコード
結果として出力する。これにより演算器RALU323、373
は、分岐命令実行時には動作しないことになる。信号31
3と桁上げ情報レジスタCRY311の出力とは、ゲート312に
よって論理積が演算され、その結果出力305は下表に示
すようになる。即ち信号305が“1"となるのは、条件分
岐命令401を実行し且つ桁上げ情報レジスタCRY311の内
容が“1"である場合である。このとき、セレクタ302は
レジスタJAR304の出力をマイクロ命令アドレスレジスタ
CMAR301に供給し、マイクロ命令の分岐が発生する。そ
の他の場合は、セレクタ302はネクストアドレスレジス
タNAR303の出力をマイクロ命令アドレスレジスタCMAR30
1に供給する。ネクストアドレスレジスタNAR303の内容
は、常にマイクロ命令アドレスレジスタCMAR301の内容
を一だけ増加した値となっているのでマイクロ命令の分
岐は発生しない。
発明が解決しようとする問題点 しかし、以上のような構成では、レジスタと演算装置
のモジュール（RALU）を、複数個並列に接続して動作さ
せようとする場合、各モジュールにマイクロ命令を一ケ
所から供給する必要があった。このため、制御記憶手段
や条件分岐制御回路を一カ所に独立させて作る必要があ
り、装置全体が複雑な形となっていた。また演算器RALU
のモジュールは各々にマイクロ命令を供給する入力信号
線が必要であり、LSIでこれを作成する場合に端子数を
増加する原因となっていた。
のモジュール（RALU）を、複数個並列に接続して動作さ
せようとする場合、各モジュールにマイクロ命令を一ケ
所から供給する必要があった。このため、制御記憶手段
や条件分岐制御回路を一カ所に独立させて作る必要があ
り、装置全体が複雑な形となっていた。また演算器RALU
のモジュールは各々にマイクロ命令を供給する入力信号
線が必要であり、LSIでこれを作成する場合に端子数を
増加する原因となっていた。
本発明は、従来技術の以上のような問題を解決するも
ので、簡単な構成の並列データ処理制御方法を提供する
ことを目的とするものである。
ので、簡単な構成の並列データ処理制御方法を提供する
ことを目的とするものである。
問題点を解決するための手段 本発明は、モジュール位置規定信号線と、前記モジュ
ールに所属し命令を記憶する制御記憶手段と、前記制御
記憶手段に印加すべきアドレスを保持する制御記憶アド
レスレジスタと、前記制御記憶アドレスレジスタに保持
されるべき値を選択する選択手段と、前記選択手段の選
択対象を制御する選択手段制御信号の信号線と、前記選
択手段制御信号を生成する分岐条件制御信号生成手段
と、前記分岐条件制御信号生成手段に接続された分岐条
件伝播信号線と、条件分岐命令実行か否かを検出する手
段とを設けたものである。
ールに所属し命令を記憶する制御記憶手段と、前記制御
記憶手段に印加すべきアドレスを保持する制御記憶アド
レスレジスタと、前記制御記憶アドレスレジスタに保持
されるべき値を選択する選択手段と、前記選択手段の選
択対象を制御する選択手段制御信号の信号線と、前記選
択手段制御信号を生成する分岐条件制御信号生成手段
と、前記分岐条件制御信号生成手段に接続された分岐条
件伝播信号線と、条件分岐命令実行か否かを検出する手
段とを設けたものである。
作 用 本発明は上記構成により、前記モジュールが前記モジ
ュール位置規定信号によって能動的制御位置に位置する
と規定された場合は、前記制御記憶手段から読みだされ
た条件分岐命令の実行を前記条件分岐命令実行検出手段
によって検出し、分岐すべきか否かの情報を前記分岐条
件制御信号生成手段により生成し、これを前記選択手段
制御信号線に出力することにより前記選択手段の選択動
作を制御すると共に前記選択手段制御信号を前記分岐条
件伝播信号線に出力し、また前記モジュールが前記モジ
ュール位置規定信号によって受動的位置に位置すると規
定された場合は、前記選択手段制御信号は前記分岐条件
伝播信号線に印加された値と同一と成るように制御する
ことにより複数のモジュール内の前記選択手段制御信号
が同一の値を取るよう制御し、並列に動作させるように
したものである。
ュール位置規定信号によって能動的制御位置に位置する
と規定された場合は、前記制御記憶手段から読みだされ
た条件分岐命令の実行を前記条件分岐命令実行検出手段
によって検出し、分岐すべきか否かの情報を前記分岐条
件制御信号生成手段により生成し、これを前記選択手段
制御信号線に出力することにより前記選択手段の選択動
作を制御すると共に前記選択手段制御信号を前記分岐条
件伝播信号線に出力し、また前記モジュールが前記モジ
ュール位置規定信号によって受動的位置に位置すると規
定された場合は、前記選択手段制御信号は前記分岐条件
伝播信号線に印加された値と同一と成るように制御する
ことにより複数のモジュール内の前記選択手段制御信号
が同一の値を取るよう制御し、並列に動作させるように
したものである。
実施例 以下、本発明の一実施例について図面を参照しながら
説明する。
説明する。
第１図（ａ）は、本発明の一実施例における並列デー
タ処理制御方法の実施に用いられる装置の回路図であ
る。
タ処理制御方法の実施に用いられる装置の回路図であ
る。
図中、101〜106は、それぞれ第３図の301〜306に対応
しそれぞれ同一の機能を有する。即ち、101はマイクロ
命令のアドレスを記憶するレジスタCMAR1、102は信号を
切り換えるセレクタ、103は次のアドレスを記憶するネ
クストアドレスレジスタNAR1、104は飛び先のアドレス
を記憶するレジスタJAR1である。105はセレクタ102を制
御する信号であり、106はマイクロ命令を記憶した制御
メモリCM1である。また、121〜125はそれぞれ第３図の3
21〜325に対応しそれぞれ同一の機能を有する。即ち121
はマイクロ命令レジスタMIR1である。122はデコーダ
で、マイクロ命令レジスタ121に保持されたマイクロ命
令を復号し制御信号に変換する手段である。123はレジ
スタと演算器のモジュール（以下演算器という）RALU1
である。124、125は桁上げ情報伝播用の信号線である。
126は桁上げ情報レジスタCRY1、127はセレクタ、128は
桁上げ情報出力信号線である。129は条件分岐制御を行
う信号の生成回路、130はモジュール位置を規定する規
定信号の線、131は条件分岐命令実行表示信号線、132は
条件分岐信号線である。151〜156はレジスタCMAR1101、
セレクタ102、ネクストアドレスレジスタNAR1103、飛び
先のアドレスを記憶するレジスタJAR1104、セレクタ102
を制御する信号105、マイクロ命令を記憶した制御メモ
リCM1106にそれぞれ対応する。171〜182はそれぞれマイ
クロ命令レジスタMIR1121、デコーダ122、演算器RALU11
23、桁上げ情報伝播用信号線124、125、桁上げ情報レジ
スタCRY1126、セレクタ127、桁上げ情報出力信号線12
8、条件分岐制御信号生成回路129、モジュール位置規定
信号線130、条件分岐命令実行表示信号線131、条件分岐
信号線132に対応し、同一の機能を有する。従って、モ
ジュール120全体とモジュール170全体は全く同一の機能
を有する。
しそれぞれ同一の機能を有する。即ち、101はマイクロ
命令のアドレスを記憶するレジスタCMAR1、102は信号を
切り換えるセレクタ、103は次のアドレスを記憶するネ
クストアドレスレジスタNAR1、104は飛び先のアドレス
を記憶するレジスタJAR1である。105はセレクタ102を制
御する信号であり、106はマイクロ命令を記憶した制御
メモリCM1である。また、121〜125はそれぞれ第３図の3
21〜325に対応しそれぞれ同一の機能を有する。即ち121
はマイクロ命令レジスタMIR1である。122はデコーダ
で、マイクロ命令レジスタ121に保持されたマイクロ命
令を復号し制御信号に変換する手段である。123はレジ
スタと演算器のモジュール（以下演算器という）RALU1
である。124、125は桁上げ情報伝播用の信号線である。
126は桁上げ情報レジスタCRY1、127はセレクタ、128は
桁上げ情報出力信号線である。129は条件分岐制御を行
う信号の生成回路、130はモジュール位置を規定する規
定信号の線、131は条件分岐命令実行表示信号線、132は
条件分岐信号線である。151〜156はレジスタCMAR1101、
セレクタ102、ネクストアドレスレジスタNAR1103、飛び
先のアドレスを記憶するレジスタJAR1104、セレクタ102
を制御する信号105、マイクロ命令を記憶した制御メモ
リCM1106にそれぞれ対応する。171〜182はそれぞれマイ
クロ命令レジスタMIR1121、デコーダ122、演算器RALU11
23、桁上げ情報伝播用信号線124、125、桁上げ情報レジ
スタCRY1126、セレクタ127、桁上げ情報出力信号線12
8、条件分岐制御信号生成回路129、モジュール位置規定
信号線130、条件分岐命令実行表示信号線131、条件分岐
信号線132に対応し、同一の機能を有する。従って、モ
ジュール120全体とモジュール170全体は全く同一の機能
を有する。
以上のような構成の第１図の装置の動作を次に説明す
る。
る。
いま、制御メモリCM1106と制御メモリCM2156には、全
く同一のマイクロプログラムが格納されているものとす
ると、レジスタCMAR1101とレジスタCMAR2151は、常に同
一の値を保持するように制御すれば、マイクロ命令レジ
スタ121、171とには常に全く同一のマイクロ命令が格納
されることになり、演算器RALU1123、173とには常に同
じ処理を行わせることが出来る。
く同一のマイクロプログラムが格納されているものとす
ると、レジスタCMAR1101とレジスタCMAR2151は、常に同
一の値を保持するように制御すれば、マイクロ命令レジ
スタ121、171とには常に全く同一のマイクロ命令が格納
されることになり、演算器RALU1123、173とには常に同
じ処理を行わせることが出来る。
レジスタCMAR1101とレジスタCMAR1151の初期値を同一
の値に設定し、条件分岐命令のないようなマイクロプロ
グラムを実行させ、モジュール120とモジュール170とを
同一のクロック信号に同期して動作させれば、両者とも
常に同一のマイクロ命令を実行することは明らかであ
る。
の値に設定し、条件分岐命令のないようなマイクロプロ
グラムを実行させ、モジュール120とモジュール170とを
同一のクロック信号に同期して動作させれば、両者とも
常に同一のマイクロ命令を実行することは明らかであ
る。
次に両方のチップが条件分岐命令401を実行した場合
には、条件分岐制御信号105、155は、同一の信号となる
ように制御される。これにより、条件分岐命令を含むマ
イクロプログラムであっても、モジュール120、170は常
に同一のマイクロ命令を実行することができる。以下に
条件分岐命令401を実行する場合の動作について説明す
る。
には、条件分岐制御信号105、155は、同一の信号となる
ように制御される。これにより、条件分岐命令を含むマ
イクロプログラムであっても、モジュール120、170は常
に同一のマイクロ命令を実行することができる。以下に
条件分岐命令401を実行する場合の動作について説明す
る。
条件分岐命令401が制御メモリCM1106と制御メモリCM2
156からそれぞれ読み出されると、マイクロ命令レジス
タ121、171とに格納される。これによりデコーダ122、1
72は、条件分岐命令実行表示信号131、181とをそれぞれ
オンにする。一方桁上げ情報レジスタCRY2176の出力が
セレクタ177により選択され、信号線178に出力される。
これは、モジュール位置規定信号180が“1"であるため
である。モジュール120では桁上げ情報レジスタCRT1126
の出力はセレクタ127によって選択されず、演算器RALU1
123の出力125が信号線128に出力される。これはモジュ
ール位置規定信号130が“0"であるためである。モジュ
ール170の条件分岐制御信号生成回路179は、信号線178
の信号を、信号線182、155に出力する。又モジュール12
0の条件分岐制御信号生成回路129は信号線132からの信
号を入力とし、この情報を信号105へとして出力する。
この２つの条件分岐制御信号生成回路の動作の違いは、
モジュール位置規定信号180、130のレベルの差によって
発生する従って、信号155と105は常に同一の値を保つこ
とになる。
156からそれぞれ読み出されると、マイクロ命令レジス
タ121、171とに格納される。これによりデコーダ122、1
72は、条件分岐命令実行表示信号131、181とをそれぞれ
オンにする。一方桁上げ情報レジスタCRY2176の出力が
セレクタ177により選択され、信号線178に出力される。
これは、モジュール位置規定信号180が“1"であるため
である。モジュール120では桁上げ情報レジスタCRT1126
の出力はセレクタ127によって選択されず、演算器RALU1
123の出力125が信号線128に出力される。これはモジュ
ール位置規定信号130が“0"であるためである。モジュ
ール170の条件分岐制御信号生成回路179は、信号線178
の信号を、信号線182、155に出力する。又モジュール12
0の条件分岐制御信号生成回路129は信号線132からの信
号を入力とし、この情報を信号105へとして出力する。
この２つの条件分岐制御信号生成回路の動作の違いは、
モジュール位置規定信号180、130のレベルの差によって
発生する従って、信号155と105は常に同一の値を保つこ
とになる。
信号線178、信号線181及び信号線180の値が全て“1"
の時に信号155の値は“1"となる。即ち桁上げ情報が
“1"で条件分岐命令を実行した場合で条件分岐命令を実
行した場合で且つモジュール位置規定信号180が“1"の
場合である。
の時に信号155の値は“1"となる。即ち桁上げ情報が
“1"で条件分岐命令を実行した場合で条件分岐命令を実
行した場合で且つモジュール位置規定信号180が“1"の
場合である。
以上により条件分岐命令が両方のモジュールで実行さ
れた場合、分岐するか否かを両方とも同一の信号により
判定し、分岐する場合は、両方のモジュールとも飛び先
のアドレスを記憶するレジスタJAR1、レジスタJAR210
4、154の内容をそれぞれレジスタCMAR1、レジスタCMAR2
101、151に格納する。分岐しない場合は、ネクストアド
レスレジスタNAR1103、ネクストアドレスレジスタNAR21
53の内容がそれぞれレジスタCMAR1101、レジスタCMAR2
に格納される。
れた場合、分岐するか否かを両方とも同一の信号により
判定し、分岐する場合は、両方のモジュールとも飛び先
のアドレスを記憶するレジスタJAR1、レジスタJAR210
4、154の内容をそれぞれレジスタCMAR1、レジスタCMAR2
101、151に格納する。分岐しない場合は、ネクストアド
レスレジスタNAR1103、ネクストアドレスレジスタNAR21
53の内容がそれぞれレジスタCMAR1101、レジスタCMAR2
に格納される。
第１図（ｂ）は、条件分岐制御信号生成回路129、179
の詳細な回路を示すものである。
の詳細な回路を示すものである。
図中628、630、631、632は、第１図の桁上げ情報出力
信号線128、モジュール位置を規定する規定信号線130、
条件分岐命令実行表示信号線131、条件分岐信号線132に
それぞれ対応する。桁上げ情報628と条件分岐命令実行
表信号631の論理積がゲート601によって出力され、ゲー
ト602に印可される。モジュール位置規定信号630が“1"
である場合は、ゲート602は入力信号を出力信号605に伝
播する。従って、条件分岐制御信号605が“1"となるの
は条件分岐命令が実行され、桁上げ情報が“1"で信号63
0が“1"である場合である。信号630が“1"である場合は
ゲート603により信号605の値が信号線632へ出力され
る。
信号線128、モジュール位置を規定する規定信号線130、
条件分岐命令実行表示信号線131、条件分岐信号線132に
それぞれ対応する。桁上げ情報628と条件分岐命令実行
表信号631の論理積がゲート601によって出力され、ゲー
ト602に印可される。モジュール位置規定信号630が“1"
である場合は、ゲート602は入力信号を出力信号605に伝
播する。従って、条件分岐制御信号605が“1"となるの
は条件分岐命令が実行され、桁上げ情報が“1"で信号63
0が“1"である場合である。信号630が“1"である場合は
ゲート603により信号605の値が信号線632へ出力され
る。
信号630が“0"の場合はゲート602、603は閉状態（高
インピーダンス状態）となり、外部から入力された信号
632の値がゲート632の値がゲート632の値がゲート604を
介して信号605へ出力される。
インピーダンス状態）となり、外部から入力された信号
632の値がゲート632の値がゲート632の値がゲート604を
介して信号605へ出力される。
第２図は、第１図に示したモジュールを多数接続する
場合の接続例である。信号224、228 229、230は、第１
図の、桁上げ情報伝播用の信号線124、桁上げ情報出力
信号線128、条件分岐制御信号生成回路129、モジュール
位置規定信号線130にそれぞれ対応する。
場合の接続例である。信号224、228 229、230は、第１
図の、桁上げ情報伝播用の信号線124、桁上げ情報出力
信号線128、条件分岐制御信号生成回路129、モジュール
位置規定信号線130にそれぞれ対応する。
発明の効果 以上のように本発明は、並列に接続して動作させるべ
きビットスライス型のプロセッサをすべて同一のモジュ
ールを接続することにより構築することが出来、システ
ム全体の構成が簡単になる。又各モジュールにマイクロ
命令の投入のための入力端子を設ける必要がないため、
LSIで実現する場合に、端子数の制限を緩和できるとい
う長所を有する。
きビットスライス型のプロセッサをすべて同一のモジュ
ールを接続することにより構築することが出来、システ
ム全体の構成が簡単になる。又各モジュールにマイクロ
命令の投入のための入力端子を設ける必要がないため、
LSIで実現する場合に、端子数の制限を緩和できるとい
う長所を有する。
第１図（ａ）は本発明の一実施例に於ける並列データ処
理制御方法を実現するシステムの回路図、第１図（ｂ）
は第１図（ａ）のシステムの条件分岐制御信号生成回路
の詳細な接続図、第２図は同並列データ処理制御方法に
おいて多数のモジュールを接続する場合の接続回路図、
第３図は従来の方式を用いたプロセッサの構成例の回路
図、第４図は第１図、第３図の各回路で実行されるマイ
クロ命令の一例を示すフォーマット図である。 101……マイクロ命令アドレス記憶レジスタCMAR1、102
……信号切換えセレクタ、103……ネクストアドレスレ
ジスタNAR1、105……信号線、106……制御メモリCM
1（制御記憶手段）、121……マイクロ命令レジスタMI
R1、122……デコーダ（条件分岐命令実行検出手段）12
6、桁上げ情報レジスタCRY1、127……セレクタ、129…
…条件分岐制御信号生成回路、151……マイクロ命令ア
ドレス記憶レジスタCMAR2、152……信号切換えセレク
タ、153……ネクストアドレスレジスタNAR2、154……レ
ジスタJAR2、156……制御メモリCM2（制御記憶手段）、
151……マイクロ命令レジスタMIR2、172……デコーダ
（条件分岐命令実行件出手段）、176……桁上げ情報レ
ジスタCRY2、177……セレクタ、179……条件分岐制御信
号生成回路。
理制御方法を実現するシステムの回路図、第１図（ｂ）
は第１図（ａ）のシステムの条件分岐制御信号生成回路
の詳細な接続図、第２図は同並列データ処理制御方法に
おいて多数のモジュールを接続する場合の接続回路図、
第３図は従来の方式を用いたプロセッサの構成例の回路
図、第４図は第１図、第３図の各回路で実行されるマイ
クロ命令の一例を示すフォーマット図である。 101……マイクロ命令アドレス記憶レジスタCMAR1、102
……信号切換えセレクタ、103……ネクストアドレスレ
ジスタNAR1、105……信号線、106……制御メモリCM
1（制御記憶手段）、121……マイクロ命令レジスタMI
R1、122……デコーダ（条件分岐命令実行検出手段）12
6、桁上げ情報レジスタCRY1、127……セレクタ、129…
…条件分岐制御信号生成回路、151……マイクロ命令ア
ドレス記憶レジスタCMAR2、152……信号切換えセレク
タ、153……ネクストアドレスレジスタNAR2、154……レ
ジスタJAR2、156……制御メモリCM2（制御記憶手段）、
151……マイクロ命令レジスタMIR2、172……デコーダ
（条件分岐命令実行件出手段）、176……桁上げ情報レ
ジスタCRY2、177……セレクタ、179……条件分岐制御信
号生成回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高山 哲 神奈川県川崎市多摩区東三田３丁目10番１ 号 松下技研株式会社内 (72)発明者 上杉 明夫 神奈川県川崎市多摩区東三田３丁目10番１ 号 松下技研株式会社内 (72)発明者 小野寺 千香 神奈川県川崎市多摩区東三田３丁目10番１ 号 松下技研株式会社内
Claims (1)
- 【請求項１】モジュール位置を規定する信号線と、前記
モジュールに所属し命令を記憶する制御記憶手段と、前
記制御記憶手段に印加すべきアドレスを保持する制御記
憶アドレスレジスタと、前記制御記憶アドレスレジスタ
に保持されるべき値を選択する選択手段と、前記選択手
段の選択対象を制御する選択手段制御信号の信号線と、
前記選択手段制御信号を生成する分岐条件制御信号生成
手段と、前記分岐条件制御信号生成手段に接続された分
岐条件伝播信号線と、条件分岐命令実行か否かを検出す
る手段とを備え、 前記モジュールが前記モジュール位置規定信号によって
能動的制御位置に位置すると規定された場合は、前記制
御記憶手段から読みだされた条件分岐命令の実行を前記
条件分岐命令実行検出手段によって検出し、分岐すべき
か否かの情報を前記分岐条件制御信号生成手段により生
成し、これを前記選択手段制御信号線に出力することに
より前記選択手段の選択動作を制御すると共に前記選択
手段制御信号を前記分岐条件伝播信号線に出力し、また
前記モジュールが前記モジュール位置規定信号によって
受動的位置に位置すると規定された場合には、前記選択
手段制御信号は前記分岐条件伝播信号線に印加された値
と同一と成るように制御することにより複数のモジュー
ル内の前記選択手段制御信号が同一の値を取るように制
御し、並列に動作させることを特徴とする並列データ処
理制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30902287A JPH0812600B2 (ja) | 1987-12-07 | 1987-12-07 | 並列データ処理制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30902287A JPH0812600B2 (ja) | 1987-12-07 | 1987-12-07 | 並列データ処理制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01149132A JPH01149132A (ja) | 1989-06-12 |
| JPH0812600B2 true JPH0812600B2 (ja) | 1996-02-07 |
Family
ID=17987934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30902287A Expired - Lifetime JPH0812600B2 (ja) | 1987-12-07 | 1987-12-07 | 並列データ処理制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812600B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020039708A1 (ja) | 2018-08-23 | 2020-02-27 | 国立大学法人九州大学 | 有機エレクトロルミネッセンス素子 |
-
1987
- 1987-12-07 JP JP30902287A patent/JPH0812600B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020039708A1 (ja) | 2018-08-23 | 2020-02-27 | 国立大学法人九州大学 | 有機エレクトロルミネッセンス素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01149132A (ja) | 1989-06-12 |
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