JPS6042966B2 - デ−タ処理システム - Google Patents

Description

【発明の詳細な説明】 本発明は、データ処理システムにおけるマイクロ命令の
制御に関するものである。

第１図に示したように、ディジタル・コンピュータは一
般に記憶装置１、演算論理装置（ＡＬ，Ｕ）２、制御装
置３、周辺入出力装置４及びこれらを相互接続する母線
系５から成つている。

最近の制御装置は、機械言語で書かれた命令即ち機械命
令を一連のマイクロ命令へ分解して実行するように設計
されている。これらのマイクロ命令によつて構成される
マイクロプログラムは、一般に第２図に示した専用のマ
イクロプログラム記憶装置２０（制御記憶装置、コント
ロール・メモリとも呼ばれる）に記憶される。アドレス
・レジスタ２１へアドレスをロードして、マイクロプロ
グラム記憶装置２０をアドレス指定するには幾つかの方
法がある。例えば、機械命令をアドレスとして用いて、
マイクロプログラム記憶装置２０の特定の記憶位置をア
ドレス指定し、これによりこの機械命令を実行するため
の最初のマイクロ命令を読出すようにしたものがある。
各マイクロ命令中に次のマイクロ命令のアドレスを含ま
せておくと、或る機械命令を実行するための一連のマイ
クロ命令を順次に読出すことができる。マイクロ命令は
、一般に、実行されるべきオペレーションを指定するオ
ペレーション●コード（以下、０Ｐコードという）、２
つのオペランド・アドレス・フィールド及び次のマイク
ロ命令のアードレスを含むアドレス●フィールドから成
つている。

０Ｐコードは、０Ｐコード●レジスタ２２へ読出された
後、０Ｐコード解読装置２３へ送られる。

この解読装置２３は、０Ｐコードを解読して、その出力
に接続された多数の制御線ヘオペレ，ーシヨン制御信号
を出す。これらの制御線は、データ・フロー回路２４の
各制御要素（殆んどの場合、特定のシステム要素の入出
力ゲート回路である。）に接続されており、解読装置２
３からのオペレーション制御信号の有無に応じて、対応
する制御要素即ち入出力ゲート回路を開いたり閉じたり
する。モジュール構造のディジタル◆データ処理システ
ムにおいては、データ・フロー回路２４も幾つかのモジ
ュールから構成される場合がある。

これの例を第３図に示す。図示のデータ処理システムは
、４個の処理モジュール３２，３３，３４及び３５を有
している。第３図から明らかなように、”０Ｐコード解
読装置２３とこれらの処理モジュール３２乃至３５との
間には、必要な種々の制御を行なうために、込入つた制
御線網を設けなければならない。データ・フロー装置が
０Ｐコード解読装置２３から離れたところに配置される
場合には、配線の仕方が問題になる。特に、データ処理
システムが必要な回路を高密度で実装した幾つかの半導
体モジュールから成つていて、それらの接続ピンの数を
自由に選べないような場合には、最適の配線ができなく
なる。従つて本発明の目的は、データ処理システムの０
Ｐコード解読装置と諸データ・フロー要素との間の配線
を最適のやり方で行なうことにある。

第２図は、一連のマイクロ命令によつて機械命令を実行
する既知のデータ処理システムの制御部を示したもので
ある。マイクロプログラム記憶装置２０に記憶されてい
るマイクロ命令は、オア・ゲート２８を通つてアドレス
・レジスタ２１へ送られるアドレスによつて指定される
。或る機械命令に関連するマイクロ命令ルーチンの最初
のマイクロ命令のアドレスは、機械命令を記憶している
記憶装置（図示せず）から線２９ａを通つて送られてく
る。このマイクロ命令ルーチンにおける２番目以降のマ
イクロ命令のアドレスは、線２９ｂ及びオア・ゲート２
８を通つてアドレス・レジスタ２１へ供給される。マイ
クロプログラム記憶装置２０に記憶されている各マイク
ロ命令は、そのフォーマット中の定まつた位置にある特
定のアドレス・フィールドに次の順次アドレスを含んで
いる。次のマイクロ命令を指定するこのアドレス値は、
命令アドレス・レジスタ２７へロードされる。マイクロ
命令中の２つのオペランド・アドレスは、第１オペラン
ド●アドレス・レジスタ２５及び第２オペランド・アド
レス・レジスタ２６へ各々ロードされ、０Ｐコードは０
Ｐコード・レジスタ２２へロードされる。

かくして、第２図の４つのレジスタ２２，２５，２６及
び２７の内容は、１つの完全なマイクロ命令を構成する
。前述のように、モジュール構成のデータ処理システム
においては、０Ｐコード解読装置２３の出力とデータ・
フロー制御装置２４の種々の制御ゲート（例えばＡＬ，
Ｕの入出力ゲート）とを接続するための配線がかなり複
雑になる。

第３図に示した処理モジュール３２乃至３５は、データ
処理システムの構成要素であつて、データ・フロー制御
装置２４の諸制御要素を含んでいる。これらの処理モジ
ュール３２乃至３５は、０Ｐコード解読装置２３との間
の制御線網の他に、データ母線３７にも接続される。こ
のデータ母線３７は、記憶装置データ・レジスタ３６と
処理モジュール３２乃至３５との間で両方向の情報転送
を行なわせるもので、記憶装置データ・レジスタ３６と
同じビット幅（例えば３２ビット）を有している。デー
タ処理システムは、例えば記憶保護キーや仮想アドレス
の変換に関するマイクロ命令のように、３２ビットのオ
ペランドよりも短いオペランドしか必要としない一群の
マイクロ命令を有する。

このようなマイクロ命令が、例えば関連するオペランド
のビット２８乃至３１を使用しないものであれば、これ
らの不使用ビットを他の何らかの制御のために用いるこ
とができる。データ母線３７はすべての処理モジュール
３２乃至３５に接続されているので、不使用のビット位
置２８乃至３１はすべての処理モジュール３２乃至３５
で使用可．能である。第４図は、上述のような特定のマ
イクロ命令を実行する際に、データ母線３７のビット位
置２８乃至３１に対応する線をオペレーション制御信号
の転送に使用すれば、０Ｐコード解読装置２３の．制御
出力線がどれ程節約され得るかを特定の処理モジュール
３２について示したものである。

この処理モジュールは、上述の短いオペランドを参照す
るマイクロ命令だけを実行する。図示のように、０Ｐコ
ード解読装置２３の２本の出力線５０は、処理モジュー
ル３２にある別の解読装置５１をアドレス指定するのに
用いることができる。オペランドの不使用のビット位置
２８乃至３１にある４つの制御ビットは、データ母線３
７からレジスタ５２を介してこの解読装置５１へ送られ
、そこで、処理モジュール３２の特定のデータ・フロー
を制御するための信号へ変換される。この信号は、処理
モジュール中の適切なゲート回路を制御する。データ母
線３７からの入カオペランドは、レジスタ５２のビット
位置０乃至２７に一時記憶される。０Ｐコード解読装置
２３の制御出力線５３は、他のすべての処理モジュール
にも接続される。

第５図は、不使用のビット位置を有するオペランドを参
照するマイクロ命令だけを実行する各処理モジュールに
ある解読装置が、０Ｐコード解読装置２３の２本の出力
線５０を介して送られてくる制御信号によつて如何にし
て選択されるかを示したものである。

処理モジュール３２の解読装置５１は、２本の制御線５
０上の信号が共に２進１のときに、アンド・ゲート６２
を介して選択され、処理モジュール３３の解読装置６１
は、２本の制御線５０のうちの右側の制御線上の信号が
２進０で且つ左側の制御線上の信号が２進１のときに、
アンド・ゲート６３及び反転器６４を介して選択される
。図には示していないが、他の処理モジュール３４及び
３５の解読装置も同様にして選択される。例えば、処理
モジュール３４の解読装置は、制御信号が゜゜０丁゛の
ときに選択され、処理モジュール３５の解読装置は、′
４００″のときに選択される。勿論、各解読装置の選択
方式は、これに限られるものではなく、またシステムに
よつては、このような選択方式を必要としないものもあ
る。図示の解読装置５１及び６１は、各々の処理モジュ
ール３２及び３３にあるデータ・フロー回路６５及び６
６を制御する信号を出力する。オペランドに不使用のビ
ット位置（例えばビット位置２８乃至３１）があるよう
なマイクロ命令の場合には、オペレーション制御信号と
オペレーションのビット位置２８乃至３１からの制御信
号とが、各々の解読装置へ入力される。レジスタ５２及
び６８は、データ母線３７からのデータを一時記憶して
おくためのものである。なお、図には示していないが、
３２ビットのオペランドを処理するための処理モジュー
ルも、０Ｐコード解読装置２３及びデータ母線３７に接
続され得る。上述のように、処理モジュール３２乃至３
５の各々におけるデータ・フローを制御するためのオペ
レーシヨン制御信号は、０Ｐコード解読装置２３から供
給される第１制御信号群と、特定のマイクロ命令のオペ
ランドにおける不使用のビット位置から与えられる第２
制御信号群とから成つている。

後者の第２制御信号群は、プログラミングの段階で予め
決めておいて、初期プログラム・ロードの際に、使用可
能なオペランド・ビット位置に挿入するようにしてもよ
い。オペランドの不使用のビット位置に第２制御信号群
を挿入するための構成の一例を第６図に示す。

０Ｐコード・レジスタ２２の出力線は、０Ｐコード解読
装置２３の他に、オペレーション制御信号記憶装置（以
下、０ＰＳと略称する）７０のアドレス・レジスタ７１
にも接続されている。

０Ｐコード●レジスタ２２は、０ＰＳ７０のアドレスを
構成するマイクロ命令の０Ｐコードを受取つて、これを
アドレス●レジスタ７１へ送る。

０ＰＳ７０は、アドレスとして用いられる０Ｐコードに
よりアドレス指定され、その選択された記憶位置から４
ビットが読出される。

これらのビットは、対応する処理モジュールへ第２制御
信号群として送られるビット２８乃至３１を構成する。
記憶装置データ・レジスタ３６は、オア・ゲート７２を
介して０ＰＳ７０からの４ビットをビット位置２８乃至
３１に受取り、これと同時に、記憶装置１から読出され
たオペランドの有意部分（今の場合はビット０乃至２７
）をビット位置０乃至２７に受取る。

記憶装置データ・レジスタ３６の内容は、データ母線３
７を通つて各々の処理モジュール３２乃至３５へ送られ
る。オペランドのすべてのビットが本来の目的に使用さ
れるような場合には、記憶装置１から読出されたオペラ
ンドのビット２８乃至３１が、オア・ゲート７２の他方
の入力を介して記憶装置データ・レジスタ３６のビット
位置２８乃至３１へ各々ロードされることになる。従つ
て、この楊合は、前述の第２制御信号群によるオペレー
ション制御は行なわれない。システムによつては、０Ｐ
コードの望ましくないビットの組合わせが０ＰＳ７０の
有効アドレスとして使用されるのを防ぐと共に、アドレ
ス・レジスタ７１へよりコンパクトな形でアドレスを与
えるようにするため、アドレス●レジスタ７１の前に解
読装置を設けておくことが必要な場合がある。

【図面の簡単な説明】

第１図は公知のデータ処理システムの概略を示すブロッ
ク図、第２図及び第３図は第１図のシステムのうちのマ
イクロ命令制御部を示すブロック図、第４図乃至第６図
は本発明の実施例を示すブロック図である。 ２２・・・０Ｐコード●レジスタ、２３・・・０Ｐコー
ド解読装置、３２，３３，３４，３５・・・処理モジュ
ール、３６・・・記憶装置データ・レジスタ、５１，６
１・・・解読装置。

Claims (1)

【特許請求の範囲】
1. １ マイクロ命令記憶装置と、該記憶装置から読出され
   たマイクロ命令のＯＰコードを解読するためのＯＰコー
   ド解読装置と、各々制御母線およびデータ母線が接続さ
   れ第２の解読装置を含む複数の処理モジュールと、を有
   するモジュール構成のデータ処理システムにして、処理
   モジュールにおけるデータ・フローを制御するためのオ
   ペレーション制御信号を第１制御信号と第２制御信号と
   で構成し、前記制御母線を介して前記第２の解読装置へ
   前記第１制御信号を送り、前記マイクロ命令記憶装置に
   記憶されているマイクロ命令のうち不使用のビット位置
   を有するオペランドを参照するマイクロ命令に対し該不
   使用ビット位置のところに対応する、前記データ母線の
   選択されたビット線を介して前記第２の解読装置へ前記
   第２制御信号を送るようにすることによつて、前記不使
   用のビット位置を有するオペランドを参照するマイクロ
   命令のみを実行する処理モジュールを少なくとも１つ設
   けたことを特徴とするデータ処理システム。