JP3237858B2 - 演算装置 - Google Patents
演算装置Info
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- JP3237858B2 JP3237858B2 JP01002391A JP1002391A JP3237858B2 JP 3237858 B2 JP3237858 B2 JP 3237858B2 JP 01002391 A JP01002391 A JP 01002391A JP 1002391 A JP1002391 A JP 1002391A JP 3237858 B2 JP3237858 B2 JP 3237858B2
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- data signal
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
Description
【０００１】
【産業上の利用分野】本発明は転送を伴う演算を高速に
実行する演算装置に関するものである。
実行する演算装置に関するものである。
【０００２】
【従来の技術】従来の演算装置の例を図２に示し、図２
を用いて説明する。
を用いて説明する。
【０００３】まず、制御部２０１の命令デコード回路２
０３は、メモリ２０５から、読み出した命令を解読し信
号として出力する。前記命令は例えば図３のような命令
コードである。解読された前記命令のうち出力するレジ
スタのアドレスとバスの指定命令３０３および３０５は
制御線２０７および制御線２０９により、信号としてレ
ジスタ部に伝わり、レジスタr o ２１１ないしレジスタ
ｒn ２１９から、２つのレジスタを指定し、レジスタの
データを示す信号をＡバス２２１、またはＢバス２２３
にそれぞれ与える。
０３は、メモリ２０５から、読み出した命令を解読し信
号として出力する。前記命令は例えば図３のような命令
コードである。解読された前記命令のうち出力するレジ
スタのアドレスとバスの指定命令３０３および３０５は
制御線２０７および制御線２０９により、信号としてレ
ジスタ部に伝わり、レジスタr o ２１１ないしレジスタ
ｒn ２１９から、２つのレジスタを指定し、レジスタの
データを示す信号をＡバス２２１、またはＢバス２２３
にそれぞれ与える。
【０００４】また、３０１の演算部２２５に対する演算
命令は、制御線２２７より、信号として演算部に伝わり
前記Ａバス２２１および前記Ｂバス２２３に与えられた
信号を演算処理後、Ｃバス２２９に演算結果を示す信号
が与えられる。前記Ｃバス２２９に与えられた信号は、
制御線２３１より伝えられる入力するレジスタのアドレ
ス指定命令３０７により、レジスタr o ２１１ないしレ
ジスタr n ２１９のいずれか所望のレジスタに書き込ま
れる。
命令は、制御線２２７より、信号として演算部に伝わり
前記Ａバス２２１および前記Ｂバス２２３に与えられた
信号を演算処理後、Ｃバス２２９に演算結果を示す信号
が与えられる。前記Ｃバス２２９に与えられた信号は、
制御線２３１より伝えられる入力するレジスタのアドレ
ス指定命令３０７により、レジスタr o ２１１ないしレ
ジスタr n ２１９のいずれか所望のレジスタに書き込ま
れる。
【０００５】
【発明が解決しようとする課題】しかし、以上の装置で
は、後置演算などの転送を伴う演算命令は非常によく用
いられるにもかかわらず、転送と演算は同時に実行でき
ない。すなわち、転送処理後に演算処理を行うか、また
は、演算処理後に転送処理を行うかのいずれか２サイク
ルでなければ実行できない。
は、後置演算などの転送を伴う演算命令は非常によく用
いられるにもかかわらず、転送と演算は同時に実行でき
ない。すなわち、転送処理後に演算処理を行うか、また
は、演算処理後に転送処理を行うかのいずれか２サイク
ルでなければ実行できない。
【０００６】例えば、Ｃ言語で、“r o ＝r1＋＋j”と
いう命令は、後置演算の命令であり、前記の装置で実行
するならば２サイクルでなければ実行できない。
いう命令は、後置演算の命令であり、前記の装置で実行
するならば２サイクルでなければ実行できない。
【０００７】また、前置演算などの演算処理された演算
結果を複数のレジスタに同時に入力する演算命令におい
ても、前記の装置では、２サイクルでなければ実行でき
ない。
結果を複数のレジスタに同時に入力する演算命令におい
ても、前記の装置では、２サイクルでなければ実行でき
ない。
【０００８】結局、以上のような演算命令を前記の演算
装置で実行すれば、実行時間の増大になる。
装置で実行すれば、実行時間の増大になる。
【０００９】本発明は後置演算および前置演算などの演
算命令を同時に実行できる演算装置を提供するものであ
る。
算命令を同時に実行できる演算装置を提供するものであ
る。
【００１０】
【課題を解決するための手段】本発明はレジスタから与
えられた信号を演算部を介さずに転送する転送バスと、
前記転送バスに与えられた信号と演算部で演算処理され
た演算結果を示す信号を選択的に選ぶ選択器とを導入し
たものである。
えられた信号を演算部を介さずに転送する転送バスと、
前記転送バスに与えられた信号と演算部で演算処理され
た演算結果を示す信号を選択的に選ぶ選択器とを導入し
たものである。
【００１１】
【作用】本発明によれば、以上のような転送バスと選択
器を設けたことにより、転送を伴う演算の転送処理と演
算処理を同時に実行できるので、実行時間が短縮し前記
課題を解決できる。
器を設けたことにより、転送を伴う演算の転送処理と演
算処理を同時に実行できるので、実行時間が短縮し前記
課題を解決できる。
【００１２】
【実施例】以下、本発明の演算装置における転送を伴う
演算命令、すなわち後置演算の実施例を図１を用いて説
明する。
演算命令、すなわち後置演算の実施例を図１を用いて説
明する。
【００１３】まず、制御部１０１の命令デコード回路１
０３は、メモリ１０５から読み出した命令を解読し、信
号として出力する。前記命令は例えば図４のような命令
コードである。（この場合、図４の４０３および４０５
は後置演算の実行命令である。）解読された前記命令の
うち出力するレジスタのアドレスとバスの指定命令４０
７および４０９は制御線１０７および制御線１０９によ
り信号としてレジスタ部に伝わり、レジスタr o １１１
ないしレジスタr n １１９から２つのレジスタを指定
し、レジスタのデータを示す信号をＡバス１２１または
Ｂバス１２３にそれぞれ与える。
０３は、メモリ１０５から読み出した命令を解読し、信
号として出力する。前記命令は例えば図４のような命令
コードである。（この場合、図４の４０３および４０５
は後置演算の実行命令である。）解読された前記命令の
うち出力するレジスタのアドレスとバスの指定命令４０
７および４０９は制御線１０７および制御線１０９によ
り信号としてレジスタ部に伝わり、レジスタr o １１１
ないしレジスタr n １１９から２つのレジスタを指定
し、レジスタのデータを示す信号をＡバス１２１または
Ｂバス１２３にそれぞれ与える。
【００１４】この場合、レジスタr o １１１とレジスタ
r1１１３を指定し、レジスタｒo １１１のデータを示す
信号がＡバス１２１に、レジスタr1１１３のデータを示
す信号がＢバス１２３に与えられる場合の例を示す。
r1１１３を指定し、レジスタｒo １１１のデータを示す
信号がＡバス１２１に、レジスタr1１１３のデータを示
す信号がＢバス１２３に与えられる場合の例を示す。
【００１５】また、解読された前記命令のうち演算部１
２５に対する演算命令図４−４０１は制御線１２７より
信号として演算部に伝わりＡバス１２１およびＢバス１
２３に与えられた信号を演算処理後、Ｃバス１２９に演
算結果を示す信号が与えられる。
２５に対する演算命令図４−４０１は制御線１２７より
信号として演算部に伝わりＡバス１２１およびＢバス１
２３に与えられた信号を演算処理後、Ｃバス１２９に演
算結果を示す信号が与えられる。
【００１６】また、解読された前記命令のうち、レジス
タのアドレス指定命令と選択器の選択命令４１１および
４１３は、制御線１３１ないし制御線１３９より信号と
して入力するレジスタの選択器へ伝わり、Ａバスからの
信号が転送されるバス１５１またはＣバス１２９に与え
られた信号のいずれかを選択する。
タのアドレス指定命令と選択器の選択命令４１１および
４１３は、制御線１３１ないし制御線１３９より信号と
して入力するレジスタの選択器へ伝わり、Ａバスからの
信号が転送されるバス１５１またはＣバス１２９に与え
られた信号のいずれかを選択する。
【００１７】この場合、レジスタr2１１５にＡバスから
転送された信号が、レジスタr3１１７にＣバス１２９に
与えられた信号が、入力される場合を示す。
転送された信号が、レジスタr3１１７にＣバス１２９に
与えられた信号が、入力される場合を示す。
【００１８】そこで、レジスタr2１１５の選択器１４５
は、制御線１３５からの信号により、Ａバスからの信号
が転送されるバス１５１に与えられた信号を選択し、レ
ジスタr3１１７の選択器１４７は、制御線１３７からの
信号によりＣバス１２９に与えられた信号を選択する。
は、制御線１３５からの信号により、Ａバスからの信号
が転送されるバス１５１に与えられた信号を選択し、レ
ジスタr3１１７の選択器１４７は、制御線１３７からの
信号によりＣバス１２９に与えられた信号を選択する。
【００１９】また、レジスタ部への入力命令４１５は制
御線１５３よりレジスタ部へ伝わり、前記選択器の選択
した信号をレジスタに入力し、演算が完了する。
御線１５３よりレジスタ部へ伝わり、前記選択器の選択
した信号をレジスタに入力し、演算が完了する。
【００２０】さらに、本装置で、演算結果を複数のレジ
スタに同時に入力する演算、すなわち前置演算を実行す
る場合の実施例を図１を用いて以下に説明する。
スタに同時に入力する演算、すなわち前置演算を実行す
る場合の実施例を図１を用いて以下に説明する。
【００２１】まず、制御部１０１の命令デコード回路１
０３は、メモリ１０５から読み出した命令を解読し、信
号として出力する。前記命令は例えば図４のような命令
コードである。（この場合、図４の４０３および４０５
は前置演算の実行命令である。）解読された前記命令の
うち出力するレジスタのアドレスとバスの指定命令４０
７および４０９は制御線１０７および制御線１０９によ
り信号としてレジスタ部に伝わり、レジスタr o １１１
ないしレジスタｒn １１９から、２つのレジスタを指定
し、レジスタのデータを示す信号をＡバス１２１または
Ｂバス１２３にそれぞれ与える。
０３は、メモリ１０５から読み出した命令を解読し、信
号として出力する。前記命令は例えば図４のような命令
コードである。（この場合、図４の４０３および４０５
は前置演算の実行命令である。）解読された前記命令の
うち出力するレジスタのアドレスとバスの指定命令４０
７および４０９は制御線１０７および制御線１０９によ
り信号としてレジスタ部に伝わり、レジスタr o １１１
ないしレジスタｒn １１９から、２つのレジスタを指定
し、レジスタのデータを示す信号をＡバス１２１または
Ｂバス１２３にそれぞれ与える。
【００２２】この場合、レジスタr o １１１とレジスタ
r1１１３を指定し、レジスタr o １１１のデータを示す
信号がＡバス１２１に、レジスタr1１１３のデータを示
す信号がＢバス１２３に与えられる場合の例を示す。
r1１１３を指定し、レジスタr o １１１のデータを示す
信号がＡバス１２１に、レジスタr1１１３のデータを示
す信号がＢバス１２３に与えられる場合の例を示す。
【００２３】また、解読された前記命令のうち演算部１
２５に対する演算命令４０１は制御線１２７より信号と
して演算部に伝わりＡバス１２１およびＢバス１２３に
与えられた信号を、演算処理後、Ｃバス１２９に演算結
果を示す信号が与えられる。
２５に対する演算命令４０１は制御線１２７より信号と
して演算部に伝わりＡバス１２１およびＢバス１２３に
与えられた信号を、演算処理後、Ｃバス１２９に演算結
果を示す信号が与えられる。
【００２４】また、解読された前記命令のうち、レジス
タのアドレス指定命令と選択器の選択命令４１１および
４１３は、制御線１３１ないし制御線１３９より信号と
して入力するレジスタの選択器へ伝わり、この場合は前
置演算なので前記選択器は、Ｃバス１２９に与えられた
信号を選択する。
タのアドレス指定命令と選択器の選択命令４１１および
４１３は、制御線１３１ないし制御線１３９より信号と
して入力するレジスタの選択器へ伝わり、この場合は前
置演算なので前記選択器は、Ｃバス１２９に与えられた
信号を選択する。
【００２５】この場合、レジスタr2１１５およびレジス
タr3１１７にＣバス１２９に与えられた信号が入力され
る場合を示す。
タr3１１７にＣバス１２９に与えられた信号が入力され
る場合を示す。
【００２６】レジスタr2１１５の選択器１４５は、制御
線１３１からの信号によりＣバス１２９に与えられた信
号を選択し、また、レジスタr3１１７の選択器１４７は
制御線１３７からの信号により、Ｃバス１２９に与えら
れた信号を選択する。
線１３１からの信号によりＣバス１２９に与えられた信
号を選択し、また、レジスタr3１１７の選択器１４７は
制御線１３７からの信号により、Ｃバス１２９に与えら
れた信号を選択する。
【００２７】また、レジスタ部への入力命令４１５は制
御線１５３よりレジスタ部へ伝わり、前記選択器の選択
した信号をレジスタに入力し演算が完了する。
御線１５３よりレジスタ部へ伝わり、前記選択器の選択
した信号をレジスタに入力し演算が完了する。
【００２８】次に、本装置で演算結果を単数のレジスタ
に入力する演算、すなわち、一般演算の場合の実施例を
図１を用いて以下に説明する。
に入力する演算、すなわち、一般演算の場合の実施例を
図１を用いて以下に説明する。
【００２９】まず、制御部１０１の命令デコード回路１
０３は、メモリ１０５から読み出した命令を解読し、信
号として出力する。前記命令は例えば図４のような命令
コードである。
０３は、メモリ１０５から読み出した命令を解読し、信
号として出力する。前記命令は例えば図４のような命令
コードである。
【００３０】この場合、一般演算命令は、前置演算命令
もしくは後置演算命令４０３の非実行命令４０５であ
る。
もしくは後置演算命令４０３の非実行命令４０５であ
る。
【００３１】解読された前記命令のうち出力するレジス
タのアドレスとバスの指定命令４０７および４０９は制
御線１０７および制御線１０９により信号としてレジス
タ部に伝わり、レジスタr o ないしレジスタr n １１９
から２つのレジスタを指定し、レジスタのデータを示す
信号をＡバス１２１またはＢバス１２３にそれぞれ与え
る。
タのアドレスとバスの指定命令４０７および４０９は制
御線１０７および制御線１０９により信号としてレジス
タ部に伝わり、レジスタr o ないしレジスタr n １１９
から２つのレジスタを指定し、レジスタのデータを示す
信号をＡバス１２１またはＢバス１２３にそれぞれ与え
る。
【００３２】また、解読された前記命令のうち演算部１
２５に対する演算命令４０１は制御線１２７より信号と
して演算部に伝わり、Ａバス１２１およびＢバス１２３
に与えられた信号を演算処理し、演算結果を示す信号を
Ｃバス１２９に与える。
２５に対する演算命令４０１は制御線１２７より信号と
して演算部に伝わり、Ａバス１２１およびＢバス１２３
に与えられた信号を演算処理し、演算結果を示す信号を
Ｃバス１２９に与える。
【００３３】また、解読された前記命令のうち、レジス
タのアドレス指定命令と選択器の選択命令４１１は、入
力するレジスタの選択器へ伝わり、この場合は、一般演
算なので、前記選択器はＣバス１２９に与えられた信号
を選択する。
タのアドレス指定命令と選択器の選択命令４１１は、入
力するレジスタの選択器へ伝わり、この場合は、一般演
算なので、前記選択器はＣバス１２９に与えられた信号
を選択する。
【００３４】この場合、レジスタr2１１５にＣバス１２
９に与えられた信号が入力される場合を示す。
９に与えられた信号が入力される場合を示す。
【００３５】レジスタr2１１５の選択器１４５は、制御
線１３１からの信号によりＣバス１２９に与えられた信
号を選択する。
線１３１からの信号によりＣバス１２９に与えられた信
号を選択する。
【００３６】また、レジスタ部への入力命令図４．４１
５は制御線１５３よりレジスタ部へ伝わり、前記選択器
の選択した信号をレジスタに入力し、演算が完了する。
５は制御線１５３よりレジスタ部へ伝わり、前記選択器
の選択した信号をレジスタに入力し、演算が完了する。
【００３７】
【発明の効果】以上詳細に説明したように、本発明は、
レジスタのデータを示す信号を演算部を介さずに転送す
る転送バスと、前記転送バスに与えられた信号と演算部
で演算処理された演算結果を示す信号を選択的に選ぶ選
択器を設けたことにより、後置演算などの転送を伴う演
算において、転送と演算を同時に実行できるので、すな
わち１サイクルで実行できるので、実行時間の短縮にな
る。
レジスタのデータを示す信号を演算部を介さずに転送す
る転送バスと、前記転送バスに与えられた信号と演算部
で演算処理された演算結果を示す信号を選択的に選ぶ選
択器を設けたことにより、後置演算などの転送を伴う演
算において、転送と演算を同時に実行できるので、すな
わち１サイクルで実行できるので、実行時間の短縮にな
る。
【００３８】また、本発明は、前置演算などの演算処理
された演算結果を示す信号を複数のレジスタに同時に入
力する演算命令においても、１サイクルで実行できるの
で、実行時間の短縮になる。
された演算結果を示す信号を複数のレジスタに同時に入
力する演算命令においても、１サイクルで実行できるの
で、実行時間の短縮になる。
【００３９】以上のように、本発明は転送を伴う演算お
よび演算結果をレジスタに同時に入力するような演算を
実行する場合、実行時間の短縮という効果を有する。
よび演算結果をレジスタに同時に入力するような演算を
実行する場合、実行時間の短縮という効果を有する。
【図１】本発明の演算装置の構成を示す図。
【図２】従来の演算装置の構成を示す図。
【図３】従来の演算装置の命令コードの例を示す図。
【図４】本発明の演算装置の命令コードの例を示す図。
１０１ 制御部 １０３ デコード回路 １０５ メモリ １１１〜１１９ レジスタ １２１、１２３、１２９、１５１ バス １２５ 演算部 １４１〜１４９ 選択器 １０７、１０９、１２７、１３１〜１３９ 制御線 ４０１ 演算命令 ４０３ 前置演算命令または後置演算命令 ４０５ 前置演算命令または後置演算命令の実行命令
または非実行命令 ４０７、４０９ 出力するレジスタのアドレス指定命
令とバスの指定命令 ４１１、４１３ 入力するレジスタのアドレス指定命
令と選択器の選択命令 ４１５ 入力命令
または非実行命令 ４０７、４０９ 出力するレジスタのアドレス指定命
令とバスの指定命令 ４１１、４１３ 入力するレジスタのアドレス指定命
令と選択器の選択命令 ４１５ 入力命令
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/00 G06F 9/30 G06F 9/38 G06F 13/38
Claims (4)
- 【請求項１】 演算手段を有する演算装置において、データを格納する第１及び第２のレジスタと、 前記第１のレジスタに格納されたデータに対応する 第１
のデータ信号と、前記第２のレジスタに格納されたデー
タに対応する第２のデータ信号とを演算処理し、第３の
データ信号として出力する前記演算手段と、前記第１のデータ信号を転送する転送信号線と、 前記演算装置に前置演算を実行させる前置演算命令信
号、あるいは前記演算装置に後置演算を実行させる後置
演算命令信号に応じて、前記第１のデータ信号及び前記
第３のデータ信号のうち、いずれか一方を選択する切換
手段とを有しており、 前記切換手段は、 前記前置演算命令信号を受信すると、
前記第１及び第２のレジスタへ前記第３のデータ信号を
格納させ、前記後置演算命令信号を受信すると、前記第
１のレジスタへ前記第３のデータ信号を格納させ、前記
第２のレジスタへ前記第３のデータ信号を格納させるこ
とを特徴とする演算装置。 - 【請求項２】 請求項１記載の演算装置において、 前記切換手段は第１及び第２の切換手段を有しており、 前記第１及び第２の切換手段には、それぞれ前記第１の
データ信号及び前記第３のデータ信号が転送され、前記
第１及び第２の換切手段が前記前置演算命令信号を受信
すると、前記第１の切換手段によって前記第１のレジス
タへ前記第３のデータ信号が格納され、かつ前記第２の
切換手段によって前記第２のレジスタへ前記第３のデー
タ信号が格納され、前記第１及び第２の切換手段が前記
前置演算命令信号を受信すると、前記第１の切換手段に
よって前記第１のレジスタへ前記第１のデータ信号が格
納され、前記第２の切換手段によって前記第２のレジス
タへ前記第３のデータ信号が格納されることを特徴とす
る演算装置。 - 【請求項３】 請求項１記載の演算装置において、 前記前置演算命令信号及び前記後置演算命令信号を記憶
する記憶手段と、 前記前置演算命令信号及び前記後置演算命令信号を解読
するデコード手段とを有し、 前記前置演算命令信号及び前記後置演算命令信号は、前
記記憶手段から前記デコード手段を介して前記切換手段
に転送されることを特徴とする演算装置。 - 【請求項４】 請求項３記載の演算装置において、 前記演算手段における前記第１及び第３のデータ信号の
前記演算は、前記記憶手段からの演算命令信号が前記デ
コード手段を介して前記演算手段に入力されることによ
って行われることを特徴とする演算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01002391A JP3237858B2 (ja) | 1991-01-30 | 1991-01-30 | 演算装置 |
| US07/825,976 US5307300A (en) | 1991-01-30 | 1992-01-27 | High speed processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01002391A JP3237858B2 (ja) | 1991-01-30 | 1991-01-30 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04245324A JPH04245324A (ja) | 1992-09-01 |
| JP3237858B2 true JP3237858B2 (ja) | 2001-12-10 |
Family
ID=11738805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01002391A Expired - Fee Related JP3237858B2 (ja) | 1991-01-30 | 1991-01-30 | 演算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5307300A (ja) |
| JP (1) | JP3237858B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5636150A (en) * | 1992-08-06 | 1997-06-03 | Sharp Kabushiki Kaisha | Data driven type digital filter unit and data driven type information processor including the same |
| JP2883784B2 (ja) * | 1993-04-27 | 1999-04-19 | 株式会社東芝 | マイクロコンピュータ |
| JPH07122973A (ja) * | 1993-10-20 | 1995-05-12 | Yamaha Corp | デジタル信号処理回路 |
| US5778416A (en) * | 1993-12-20 | 1998-07-07 | Motorola, Inc. | Parallel process address generator and method |
| JP3096387B2 (ja) * | 1994-01-28 | 2000-10-10 | 三菱電機株式会社 | 数値演算処理装置 |
| US5473557A (en) * | 1994-06-09 | 1995-12-05 | Motorola, Inc. | Complex arithmetic processor and method |
| JPH1055352A (ja) * | 1996-08-08 | 1998-02-24 | Fuji Xerox Co Ltd | 浮動小数点数累積加算装置 |
| US6018755A (en) * | 1996-11-14 | 2000-01-25 | Altocom, Inc. | Efficient implementation of an FIR filter on a general purpose processor |
| US5909572A (en) * | 1996-12-02 | 1999-06-01 | Compaq Computer Corp. | System and method for conditionally moving an operand from a source register to a destination register |
| US5941938A (en) * | 1996-12-02 | 1999-08-24 | Compaq Computer Corp. | System and method for performing an accumulate operation on one or more operands within a partitioned register |
| US6061521A (en) * | 1996-12-02 | 2000-05-09 | Compaq Computer Corp. | Computer having multimedia operations executable as two distinct sets of operations within a single instruction cycle |
| US6173366B1 (en) | 1996-12-02 | 2001-01-09 | Compaq Computer Corp. | Load and store instructions which perform unpacking and packing of data bits in separate vector and integer cache storage |
| US6009505A (en) * | 1996-12-02 | 1999-12-28 | Compaq Computer Corp. | System and method for routing one operand to arithmetic logic units from fixed register slots and another operand from any register slot |
| US6446193B1 (en) * | 1997-09-08 | 2002-09-03 | Agere Systems Guardian Corp. | Method and apparatus for single cycle processing of data associated with separate accumulators in a dual multiply-accumulate architecture |
| GB2363924A (en) * | 2000-06-20 | 2002-01-09 | Virata Ltd | Processor for FIR filtering |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4967343A (en) * | 1983-05-18 | 1990-10-30 | International Business Machines Corp. | Pipelined parallel vector processor including parallel configured element processors for processing vector elements in parallel fashion |
| JPS61160176A (ja) * | 1984-12-29 | 1986-07-19 | Hitachi Ltd | ベクトル処理装置 |
| US4720780A (en) * | 1985-09-17 | 1988-01-19 | The Johns Hopkins University | Memory-linked wavefront array processor |
| JPH0622035B2 (ja) * | 1985-11-13 | 1994-03-23 | 株式会社日立製作所 | ベクトル処理装置 |
| KR920004772B1 (ko) * | 1987-05-14 | 1992-06-15 | 후지쓰 가부시끼가이샤 | 순환 방정식을 고속으로 처리하는 벡터 프로세서 |
-
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-
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| JPH04245324A (ja) | 1992-09-01 |
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