JP2760808B2

JP2760808B2 - データ処理装置

Info

Publication number: JP2760808B2
Application number: JP63218821A
Authority: JP
Inventors: 隆一里村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-09-01
Filing date: 1988-09-01
Publication date: 1998-06-04
Anticipated expiration: 2013-06-04
Also published as: JPH0266624A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデータ処理装置さらには算術論理演算のため
の演算器とレジスタの構成に関し、例えばマイクロプロ
グラム制御されるプロセッサに適用して有効な技術に関
するものである。

〔従来技術〕

プロセッサのようなデータ処理装置の実行部には算術
論理演算器やバレルシフタ、さらにはソースレジスタや
デスティネーションレジスタとされる各種レジスタが含
まれ、従来それらは単数もしくは複数の内部バスを共有
するように結合されている。このような実行部で所要の
演算を行う場合、ソースレジスタのデータを内部バスを
介して演算器に与え、その演算結果をディスティネーシ
ョンレジスタに格納する。このような演算サイクルにお
いて、演算対象データは必ず内部バスから所要の演算器
に与えられ、更にその演算結果は内部バスを介して所要
レジスタに戻されるから、１の演算サイクルでは基本的
に１つの演算器しか動作させることができない。

尚、実行部に含まれる演算器とレジスタの構成につい
て記載された文献の例としては1981年５月発行の「IEEE
マイクロ」第26頁乃至第38頁がある。

〔発明が解決しようとする課題〕

演算対象データは必ず共有バスを介してレジスタから
演算器に与えられ、演算結果データも内部バスを介して
所要レジスタに戻されるような従来の構成では、内部バ
ス上における転送データの競合回避のため１の演算サイ
クルでは基本的に１つの演算器しか動作させることがで
きないため、複数の演算器を用いて一連の演算動作をサ
イクリックに行うような場合には演算器の利用回数に呼
応する動作ステップが必要になり、演算処理の高速化を
図るにも限界があった。例えば算術論理演算器とバレル
シフタを用いて加算とシフト操作によりｎビットの被乗
数とｎビットの乗数との乗算を行う場合、上位ｎビット
に０、下位ｎビットに乗数を入れた2nビットを生成す
る。この2nビットの最下位ビットが１のときに上位ｎビ
ットに被乗数を加算し、０のときは上位ｎビットに０を
加算し、この結果に対して2nビットを全体的に右へ（最
下位ビット側へ）１ビットシフトさせ、以下同様の操作
をｎ回繰り返し、その結果残った2nビットを乗算結果と
する。このとき、個々の加算操作で得られた値やシフト
操作で得られた値は共々共有レジスタに蓄えられ、次の
ステップに供されなければならないが、加算操作で得ら
れた値やシフト操作で得られた値を共有レジスタに転送
するには各演算器が共有する内部バスを利用しなければ
ならないため、転送データの競合を回避するにはそのよ
うな乗算に少なくとも2n回の動作サイクルが必要にな
る。

本発明の目的は複数の演算器を用いた一連の演算動作
の高速化を図ることができるデータ処理装置を提供する
ことにある。

本発明の前記並びにそのほかの目的とし新規な特徴は
本明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。

すなわち、命令を実行する実行手段は共有バスに接続
可能な複数個のデータ入力端子を備えた演算器を有し、
上記演算器の出力を上記共有バスとは別の経路を介して
入力し、出力端子が上記演算器のデータ入力端子に接続
可能にされた専用レジスタを、演算器のデータ入力端子
毎に備えて、データ処理装置を構成する。

このとき、上記演算器には、セレクタを介して専用デ
ータレジスタの出力データ又は共有バスから与えられる
データを選択的に供給可能とすることが、演算器を汎用
的に利用する上において望ましい。そして、セレクタに
よる入力データの選択制御を含む各種演算制御はマイク
ロ命令による制御とすることができる。

〔作用〕

上記した手段によれば、ある演算器が共有バスから与
えられるデータを処理してその処理結果を共有バスに与
えるとき、他の演算器は専用レジスタから与えられるデ
ータを処理したり、演算結果を専用レジスタに格納する
ことができ、これにより、複数の演算器は同一演算サイ
クルにおいて共有バスの競合を回避して並列演算処理が
可能になり、これが複数の演算器を用いた一連の演算動
作の高速化を達成するように働く。

〔実施例〕

第４図には本発明に係るデータ処理装置の一実施例で
あるプロセッサが示される。同図に示されるプロセッサ
１は、特に制限されないが、公知の半導体集積回路製造
技術によってシリコン基板のような１個の半導体基板に
形成される。

このプロセッサ１は入出力回路２を介して結合される
外部の図示しないプログラムメモリからマクロ命令をフ
ェッチし、その命令をマイクロプログラム制御に基づい
て実行部３で実行する制御形態を有する。

上記実行部３による各種演算処理手順などを記述した
マイクロプログラムはマイクロROM（リード・オンリ・
メモリ）４に格納される。このマイクロROM4は、命令フ
ェッチ部５にフェッチされたマクロ命令の命令コードを
デコードする命令デコーダ６の出力やシーケンスコント
ローラ７の出力によってアクセスされることにより、マ
イクロプログラムを構成するマイクロ命令が順次読み出
される。

上記命令フェッチ部５は、入出力回路２及び命令フェ
ッチバス８を介して図示しないメモリから与えられるマ
クロ命令をフェッチする。命令デコーダ６は、マクロ命
令に含まれる命令コードをデコードして得られるアドレ
ス情報に基づいて上記マイクロROM4をアクセスする。こ
れにより、そのマクロ命令で指示される演算処理などを
行うための一連のマイクロ命令群の先頭のマイクロ命令
が読み出される。上記マクロ命令で指示される演算処理
を行うための一連のマイクロ命令群の第２番目以降のマ
イクロ命令は、直前に読み出されたマイクロ命令のネク
ストアドレスフィールドの情報が上記シーケンスコント
ローラ７に供給されることによって指示される。このよ
うにしてマイクロROM4から読み出されるマイクロ命令は
マイクロ命令デコーダ９に供給される。このマイクロ命
令デコーダ９は、与えられたマイクロ命令をデコード
し、実行部３などに対する制御信号10を生成する。

上記実行部３はマイクロ命令デコーダ９から出力され
る制御信号10に基づいてデータやアドレスの演算を行
い、内部データ／アドレスバス11を介して上記入出力回
路２に結合される。尚、内部データ／アドレスバス11又
は命令フェッチバス８の何れを外部とインタフェースす
るかの選択はシーケンスコントローラ７の指示に基づい
て制御され、命令フェッチサイクルにおいては命令フェ
ッチバス８が選択されるようになっている。

第１図には上記実行部３に含まれるデータ演算系の一
例が示される。

この実行部３のデータ演算系は、特に制限されない
が、算術論理演算器15、１ビットのシフタ17、及びバレ
ルシフタ16を演算器として備えると共に、３個の共有レ
ジスタ18〜20を有する。これら演算器15〜17及び共有レ
ジスタ18〜20は、特に制限されないが、基本的に夫々４
ビットの内部バスBUS1,BUS2,BUS3を共有する。即ち、算
術論理演算器15による演算結果やバレルシフタ16による
シフト演算結果は内部バスBUS3に与えられ、この内部バ
スBUS3には共有レジスタ18〜20の入力端子が結合され
る。上記バスBUS1は、共有レジスタ19の出力端子やシフ
タ17の入力端子に結合されると共に、セレクタ21を介し
て算術論理演算器15の一方の入力端子、さらにはセレク
タ22を介してバレルシフタ16の一方の入力端子に接続し
得るようになっている。上記内部バスBUS2は、共有レジ
スタ18,20の出力端子に結合されると共に、セレクタ23
を介して算術論理演算器15の他方の入力端子、さらには
セレクタ24を介してバレルシフタ16の他方の入力端子に
接続し得るようになっている。

上記バレルシフタ16は、特に制限されないが、セレク
タ22,24を介して双方の入力端子に与えられるデータに
対して任意ビット数のシフト操作を行う。ここで、バレ
ルシフタ16は、演算対象データや演算結果データを内部
バスBUS1,BUS2,BUS3を介してやりとりするほか、共有バ
スとしてのそれら内部バスBUS1,BUS2,BUS3を通さずに演
算対象データを受け取ると共にその演算結果データを蓄
え得るようになっている。即ち、バレルシフタ16のため
の専用レジスタ28,29が設けられ、当該一方の専用レジ
スタ28の出力端子は上記内部バスBUS1と共に上記セレク
タ22の入力端子に結合される。このセレクタ22の出力端
子はバレルシフタ16の一方の入力端子に結合される。ま
た、もう一方の専用レジスタ29の出力端子は、出力端子
がバレルシフタ16の他方の入力端子に結合された上記セ
レクタ24の入力端子に内部バスBUS2と共に結合される。
そして、上記専用レジスタ28,29の入力端子はバレルシ
フタ16の出力端子に結合される。尚、当該バレルシフタ
16の出力端子と内部バスBUS3との間にはバレルシフタ16
の出力を専用レジスタ28又は29だけが取り込むときに、
内部バスBUS3上の他のデータがそのようなバレルシフタ
16の出力データによって破壊されないようにするため、
選択的に高出力インピーダンス状態を採り得るゲート30
が設けられている。

上記セレクタ22,24に対する選択制御、並びに専用レ
ジスタ28,29の入出力制御やゲート30の出力制御、さら
にはバレルシフタ16によるシフト操作はマイクロプログ
ラムに従って制御されるようになっている。

上記算術論理演算器15は、特に制限されないが、セレ
クタ21,23を介して双方の入力端子から与えられるデー
タに対して加減算を行う。ここで、上記算術論理演算器
15は、演算対象データや演算結果データを内部バスBUS
1,BUS2,BUS3を介してやりとりするほか、共有バスとし
てのそれら内部バスBUS1,BUS2,BUS3を通さずに演算対象
データを受け取ると共にその演算結果データを蓄え得る
ようになっている。即ち、算術論理演算器15のための専
用レジスタ25,26が設けられ、当該一方の専用レジスタ2
5の出力端子は上記シフタ17の出力端子と内部バスBUS1
と共に上記セレクタ21の入力端子に結合される。このセ
レクタ21の出力端子は算術論理演算器15の一方の入力端
子に結合される。また、もう一方の専用レジスタ26の出
力端子は、出力端子が算術論理演算器15の他方の入力端
子に結合された上記セレクタ23の入力端子に結合され
る。このセレクタ23には、特に制限されないが、上記専
用レジスタ26や内部バスBUS1から与えられるデータのほ
かに４ビットの論理「０」データも与えられるようにな
っている。そして、上記専用レジスタ25,26の入力端子
は算術論理演算器15の出力端子に結合される。尚、当該
算術論理演算器15の出力端子と内部バスBUS3との間には
算術論理演算器15の出力を専用レジスタ25又は26だけが
取り込むときに、内部バスBUS3上の他のデータがそのよ
うな算術論理演算器15の出力データによって破壊されな
いようにするため、選択的に高出力インピーダンス状態
を採り得るゲート27が設けられている。

上記セレクタ21,23に対する選択制御、並びに専用レ
ジスタ25,26の入出力制御やゲート27の出力制御、さら
には算術論理演算器15による演算操作は基本的にマイク
ロプログラムに従って制御されるようになっている。特
に制限されないが、セレクタ23において、論理「０」デ
ータを選択するか内部バスBUS2からのデータを選択する
かの制御に当たっては、バレルシフタ16のシフト操作に
よってオーバーフローされる最下位ビットOFBが参照さ
れる。このような制御は専ら乗算で必要とされ、その詳
細は後で説明する。

第２図には上記セレクタ21,23、専用レジスタ25,26、
及びゲートの詳細な一例が示される。同図には内部バス
BUS1,BUS2,BUS3の１ビット分のバス信号線BUS1i,BIS2i,
BUS3iに関する構成が代表的に示される。

上記専用レジスタ25は、特に制限されないが、バス信
号線の１ビットに対して２ビットのスタティックラッチ
回路を備え、夫々にはクロックドインバータ32,33で構
成される入力ゲートを介して算術論理演算器15の出力が
選択的に与えられるようになっている。一方のスタティ
ックラッチ回路は、特に制限されないが、インバータ34
とこれに帰還結合されたクロッドインバータ35によって
構成され、同様に他方のスタティックラッチ回路もイン
バータ36とこれに帰還結合されたクロックドインバータ
37によって構成される。入力ゲートとしてのクロックド
インバータ32,33は上記制御信号の10の一部である入力
制御信号φi₁,φi₂によって選択制御され、これに呼応
して上記クロックドインバータ35,37は制御信号▲
▼，▲▼によってその制御ゲートが制御され
る。尚、本実施例において各種クロックドインバータは
ローレベルの制御信号によって高出力インピーダンス状
態を採り、ハイレベルの制御信号によって入力信号の反
転レベルを出力可能な状態に制御される。

上記セレクタ21は、特に制限されないが、上記シフタ
17からのデータを入力端子に受けるクロックドインバー
タ38、バス信号線BUS1iから供給されるデータを入力端
子に受けるクロックドインバータ39、上記セレクタ25に
含まれるインバータ34,36の出力端子に入力端子が結合
されたクロックドインバータ40,41、及びそれらのクロ
ックドインバータ38,39,40,41の出力端子にワイヤード
オア結合された論理整合用インンバータ42を含む。上記
クロックドインバータ38,39,40,41は制御信号10の一部
である選択制御信号φi₃,φi₄,φi₅,φi₆によって選択
制御される。

上記専用レジスタ26も専用レジスタ25と同様に、バス
信号線の１ビットに対して２ビットのスタティックラッ
チ回路を備え、夫々にはクロックドインバータ44,45で
構成される入力ゲートを介して算術論理演算器15の出力
が選択的に与えられるようになっている。一方のスタテ
ィックラッチ回路は、特に制限されないが、インバータ
46とこれに帰還結合されたクロックドインバータ47によ
って構成され、同様に他方のスタティックラッチ回路も
インバータ48とこれに帰還結合されたクロックドインバ
ータ49によって構成される。入力ゲートとしてのクロッ
クドインバータ44,45は上記制御信号の10の一部である
入力制御信号φi₇,φi₈によって選択制御され、これに
呼応して上記クロックドインバータ47,49は制御信号▲
▼，▲▼によってその制御ゲートが制御さ
れる。

上記セレクタ23は、特に制限されないが、専用レジス
タ26を構成するインバータ46,48の出力端子に入力端子
が結合されたクロックドインバータ50,51、バス信号線B
US2iに入力端子が結合されたクロックドインバータ52、
及びそれらクロックドインバータ50,51,52の出力端子に
ワイヤードオア結合された論理整合用インバータ53を含
む。上記クロックドインバータ50,51,52は制御信号10の
一部である選択制御信号φi₉,φi₁₀,φi₁₁によって選択
制御される。更に乗算用の選択論理として、バス信号線
BUS2iに入力端子が結合されたクロックドインバータ54
と、論理「０」データを入力端子に受けるクロックドイ
ンバータ55とが上記インバータ53の入力端子にワイヤー
ドオア結合される。クロックドインバーダ54は、制御信
号10の１つとされる乗算指定制御信号φmtpと上記オー
バーフロービットOFBとを２入力とするアンドゲート56
の出力によって選択制御され、上記クロックドインバー
タ55は、上記アンドゲート56から出力される信号の反転
信号と上記乗算指定制御信号φmtpとを２入力とするア
ンドゲート57の出力信号によって選択制御される。この
乗算用選択論理においては、乗算指定制御信号φmtpが
ハイレベルにアサートされているとき、オーバーフロー
ビットOFBがハイレベルであるならバス信号線BUS2iから
供給されるデータを算術論理演算器15に供給可能とし、
オーバーフロービットOFBがローレベルであるならバス
信号線BUS2iから供給されるデータに換えて論理「０」
データを算術論理演算器15に供給可能とする。乗算指定
制御信号φmtpがローレベルにネゲートされているとき
にはクロックドインバータ54,55は供に高出力インピー
ダンス状態にされる。

上記ゲート27は、特に制限されないが、算術論理演算
器15の出力端子に入力端子が結合される論理整合用イン
バータ60と、この論理整合用インバータ60に出力端子に
入力端子が結合され制御端子には上記制御御信号10の１
つとされる選択制御信号φi₁₂が供給されるクロッドイ
ンバータ59によって構成される。

尚、バレルシフタ16側のセレクタ22,24や専用レジス
タ28,29についても基本的には第２図と同様に構成する
ことができる。

このように上記バレルシフタ16や算術論理演算器15を
用いた演算では、演算対象データを内部バスBUS1,BUS2
から得てそれを内部バスBUS3にもどしてやるというデー
タの流れと、演算対象データを専用レジスタから得てそ
の演算結果を再び専用レジスタに戻してやるというデー
タの流れとを選択可能になり、例えば算術論理演算器15
が演算対象データを内部バスBUS1,BUS2から得て演算を
行うとき、専用レジスタ28,29のデータを利用するよう
にすれば、バレルシフタ16によるシフト演算やその演算
結果を格納する操作を、算術論理演算器15による算術論
理演算やその演算結果を格納する操作に並列して行うこ
とができる。逆に、バレルシフタ16が演算対象データを
内部バスBUS1,BUS2から得てシフト操作を行うとき、専
用レジスタ25,26のデータを利用するようにすれば、算
術論理演算器15による算術論理演算やその演算結果を格
納する操作をバレルシフタ16によるシフト演算やその演
算結果を格納する操作に並列して行うことができる。

次に乗算を一例として本実施例の動作を説明する。

例えば、共有レジスタ20に格納された被乗数b₃b₂b₁b₀
と共有レジスタ18に格納された乗数c₃c₂c₁c₀との乗算に
ついて説明する。このときの乗算手法は加算とシフト操
作の繰返し手法とし、算術論理演算器15による加算結果
は共有レジスタ19に格納し、また、バレルシフタ16によ
るシフト操作の結果は専用レジスタ29に格納するものと
する。尚、当該乗算に際して上記制御信号φmtpはアサ
ートされる。

ここで先ず当該乗算は概ね下記式のようにして行わ
れ、求めるべき演算結果はa₃₄a₃₃a₃₂a₃₁a₃₀a₂₀a₁₀a₀₀とされ
る。

このような乗算の処理手順の詳細な一例は第３図に示
され、以下この第３図をも参照しながら当該乗算動作を
説明する。

共有レジスタ19は全４ビット０に初期設定されてお
り、先ず、共有レジスタ18に格納された乗数c₃c₂c₁c₀を
内部バスBUS2からノンオペレーション状態のバレルシフ
タ16を通して専用レジスタ29にセットする。

次のサイクルでは、初期設定された共有レジスタ19の
データ0000が内部バスBUS1に、そして共有レジスタ20に
格納されている被乗数b₃b₂b₁b₀が内部バスBUS2に出力さ
れる。これにより、バレルシフタ16は内部バスBUS1から
データ0000を採り込むと共に専用レジスタ29から乗数c₃
c₂c₁c₀を取り込んで、下位側に１ビットシフト操作し、
オーバーフローした最下位ビットc₀がオーバーフロービ
ットOFBとしてセレクタ23に与えられる。一方、算術論
理演算器15は、内部バスBUS1からデータ0000を取り込む
と共に、セレクタ23に与えられたオーバーフロービット
OFBとしてのビットc₀のレベルに従ってセレクタ23から
データ0000又は被乗数b₃b₂b₁b₀が与えられ、これによっ
て算術論理演算器15は、実質的にc₀×b₃b₂b₁b₀の値とデ
ータ0000との加算を行って演算結果a₀₃a₀₂a₀₁a₀₀を得
る。このとき、バレルシフタ16は、当該加算演算に並行
してそのときのシフト操作で得られた下位４ビット0c₃c
₂c₁を再び専用レジスタ29に戻す処理を行う。算術論理
演算器15で得られた加算結果a₀₃a₀₂a₀₁a₀₀は共有レジス
タ19に格納される。

そして次のサイクルでは、共有レジスタ19のデータa
₀₃a₀₂a₀₁a₀₀が内部バスBUS1に、そして共有レジスタ20
に格納されている被乗数b₃b₂b₁b₀が内部バスBUS2に出力
される。これにより、バレルシフタ16は内部バスBUS1か
らデータa₀₃a₀₂a₀₁a₀₀を採り込むと共に専用レジスタ29
からデータ0c₃c₂c₁を取り込んで、下位側に１ビットシ
フト操作し、オーバーフローした最下位ビットc₁がオー
バーフロービットOFBとしてセレクタ23に与えられる。
一方、シフタ17は内部バスBUS1からデータa₀₃a₀₂a₀₁a₀₀
を取り込んで下位側に１ビットシフトさせ、最上位ビッ
トには前サイクルで算術論理演算器15から出力されたキ
ャリCARを取り込んだデータa₀₄a₀₃a₀₂a₀₁を算術論理演
算器15に与える。算術論理演算器15は、当該データa₀₄a
₀₃a₀₂a₀₁を取り込むと共に、セレクタ23に与えられたオ
ーバーフロービットOFBとしてのビットc₁のレベルに従
ってセレクタ23からデータ0000又は被乗数b₃b₂b₁b₀が与
えられ、これによって算術論理演算器15は、実質的にc₁
×b₃b₂b₁b₀の値とデータa₀₄a₀₃a₀₂a₀₁との加算を行って
演算結果a₁₃a₁₂a₁₁a₁₀を得る。このとき、バレルシフタ
16は、当該加算演算に並行してそのときのシフト操作で
得られた下位４ビットa₀₀0c₃c₂を再び専用レジスタ29に
戻す処理を行う。算術論理演算器15で得られた加算結果
a₁₃a₁₂a₁₁a₁₀は共有レジスタ19に格納される。

引き続く次のサイクルでは、共有レジスタ19のデータ
a₁₃a₁₂a₁₁a₁₀が内部バスBUS1に、そして共有レジスタ20
に格納されている被乗数b₃b₂b₁b₀が内部バスBUS2に出力
される。これにより、バレルシフタ16は内部バスBUS1か
らデータa₁₃a₁₂a₁₁a₁₀を取り込むと共に専用レジスタ29
からデータa₀₀0c₃c₂を取り込んで、下位側に１ビットシ
フト操作し、オーバーフローした最下位ビットc₂がオー
バーフロービットOFBとしてセレクタ23に与えられる。
一方、シフタ17は内部バスBUS1からデータa₁₃a₁₂a₁₁a₁₀
を取り込んで下位側に１ビットシフトさせ、最上ビット
には前サイクルで算術論理演算器15から出力されたキャ
リCARを取り込んだデータa₁₄a₁₃a₁₂a₁₁を算術論理演算
器15に与える。算術論理演算器15は、当該データa₁₄a₁₃
a₁₂a₁₁を取り込むと共に、セレクタ23に与えられたオー
バーフロービットOFBとしてのビットc₂のレベルに従っ
てセレクタ23からデータ0000又は被乗数b₃b₂b₁b₀が与え
られ、これによって算術論理演算器15は、実質的にc₂×
b₃b₂b₁b₀の値とデータa₁₄a₁₃a₁₂a₁₁との加算を行って演
算結果a₂₃a₂₂a₂₁a₂₀を得る。このとき、バレルシフタ16
は、当該加算演算に並行してそのときのシフト操作で得
られた下位４ビットa₁₀a₀₀0c₃を再び専用レジスタ29に
戻す処理を行う。算術論理演算器15で得られた加算結果
a₂₃a₂₂a₂₁a₂₀は共有レジスタ19に格納される。

さらに次のサイクルでは、共有レジスタ19のデータa
₂₃a₂₂a₂₁a₂₀が内部バスBUS1に、そして共有レジスタ20
に格納されている被乗数b₃b₂b₁b₀が内部バスBUS2に出力
される。これにより、バレルシフタ16は内部バスBUS1か
らデータa₂₃a₂₂a₂₁a₂₀を取り込むと共に専用レジスタ29
からデータa₁₀a₀₀0c₃を取り込んで、下位側に１ビット
シフト操作し、オーバーフローした最下位ビットc₃がオ
ーバーフロービットOFBとしてセレクタ23に与えられ
る。一方、シフタ17は内部バスBUS1からデータa₂₃a₂₂a
₂₁a₂₀を取り込んで下位側に１ビットシフトさせ最上ビ
ットには前サイクルで算術論理演算器15から出力された
キャリCARを取り込んだデータa₂₄a₂₃a₂₂a₂₁を算術論理
演算器15に与える。算術論理演算器15は、当該データa
₂₄a₂₃a₂₂a₂₁を取り込むと共に、セレクタ23に与えられ
たオーバーフロービットOFBとしてのビットc₃のレベル
に従ってセレクタ23からデータ0000又は被乗数b₃b₂b₁b₀
が与えられ、これによって算術論理演算器15は、実質的
にc₃×b₃b₂b₁b₀の値とデータa₂₄a₂₃a₂₂a₂₁との加算を行
って演算結果a₃₃a₃₂a₃₁a₃₀を得る。このときバレルシフ
タ16は、当該加算演算に並行してそのときのシフト操作
で得られた下位４ビットa₂₀a₁₀a₀₀0を再び専用レジスタ
29に戻す処理を行う。算術論理演算器15で得られた加算
結果a₃₃a₃₂a₃₁a₃₀は共有レジスタ19に格納される。

そして最後のサイクルでは、共有レジスタ19のデータ
a₃₃a₃₂a₃₁a₃₀が内部バスBUS1に、そして共有レジスタ20
に格納されている被乗数b₃b₂b₁b₀が内部バスBUS2に出力
される。これにより、バレルシフタ16は内部バスBUS1か
らデータa₃₃a₃₂a₃₁a₃₀を取り込むと共に専用レジスタ29
からデータa₂₀a₁₀a₀₀0を取り込んで、下位側に１ビット
シフト操作し、オーバーフローした最下位ビット０がオ
ーバーフロービットOFBとしてセレクタ23に与えられ
る。一方、シフタ17は内部バスBUS1からデータa₃₃a₃₂a
₃₁a₃₀を取り込んで下位側に１ビットシフトさせ最上ビ
ットには前サイクルで算術論理演算器15から出力された
キャリCARを取り込んだデータa₃₄a₃₃a₃₂a₃₁を算術論理
演算器15に与える。算術論理演算器15は、当該データa
₃₄a₃₃a₃₂a₃₁を取り込むと共に、セレクタ23に与えられ
たオーバーフロービットOFBとしてのビット０に従って
セレクタ23からデータ0000が与えられ、これによって算
術論理演算器15は、0000とデータa₃₄a₃₃a₃₂a₃₁との加算
を行なって演算結果a₃₄a₃₃a₃₂a₃₁を得る。このときのバ
レルシフタ16は、当該加算演算に並行してそのときのシ
フト操作で得られた下位４ビットa₃₀a₂₀a₁₀a₀₀を再び専
用レジスタ29に戻す処理を行う。算術論理演算器15で得
られた加算結果a₃₄a₃₃a₃₂a₃₁は共有レジスタ19に格納さ
れる。

このような演算サイクルにより、共有レジスタ10の格
納データa₃₄a₃₃a₃₂a₃₁と専用レジスタ29の格納データa
₃₀a₂₀a₁₀a₀₀とによって、被乗数b₃b₂b₁b₀と乗数c₃c₂c₁c
₀との演算結果であるデータa₃₄a₃₃a₃₂a₃₁a₃₀a₂₀a₁₀a₀₀
が得られる。

上記実施例によれば以下の作用効果を得る。

（１）算術論理演算器15による加算操作とバレルシフタ
16によるシフト操作は概ね並列的に行われ、算術論理演
算器15による加算結果を共有レジスタ19に格納すると
き、バレルシフタのシフト操作で得られた結果は内部バ
スBUS3を介することなく専用レジスタ29に格納される。
したがって、被乗数b₃b₂b₁b₀と乗数c₃c₂c₁c₀との乗算を
行うためのサイクル数は、乗数c₃c₂c₁c₀を最初に専用レ
ジスタ29に設定するサイクルを含めても６サイクルで済
む。これに対し専用レジスタ29が無いような従来の構成
ではバレルシフタ16によるシフト操作と算術論理演算器
15による加算操作とを夫々異なるサイクルで実行しなけ
れば、加算操作の結果とシフト操作の結果を所定のレジ
スタに格納するときそれらのデータが内部バス上で競合
もしくは撹乱されるため、８サイクルが必要とされる。
したがって、本実施例の実行部で乗算などを行う場合に
その演算処理能力もしくは演算処理速度を向上させるこ
とができる。

（２）上記バレルシフタ16や算術論理演算器15を用いた
演算では、演算対象データを内部バスBUS1,BUS2から得
てそれを内部バスBUS3もどしてやるというデータの流れ
と、演算対象データを専用レジスタから得てその演算結
果を再び専用ジスタに戻してやるというデータの流れと
を選択可能になり、例えば算術論理演算器15が演算対象
データを内部バスBUS1,BUS2から得て演算を行うとき、
専用レジスタ28,29のデータを利用するようにすれば、
バレルシフタ16によるシフト演算やその演算結果を格納
する操作を、算術論理演算器15による算術論理演算やそ
の演算結果を格納する操作に並列して行うことができ
る。逆に、バレルシフタ16が演算対象データを内部バス
BUS1,BUS2から得てシフト操作を行うとき、専用レジス
タ25,26のデータを利用するようにすれば、算術論理演
算器15による算術論理演算やその演算結果を格納する操
作を、バレルシフタ16によるシフト演算やその演算結果
を格納する操作に並列して行うことができる。したがっ
て、乗算に限らず算術論理演算器15とバレルシフタ16と
を用いる各種演算効率の向上を図ることができる。

（３）上記作用効果より、乗算のような複数の演算器を
用いる演算処理のためのマイクロプログラムのステップ
数低減にも寄与することができる。

（４）専用レジスタ25,26,28,29の利用は選択可能であ
るから、各種演算に対する汎用性も高い。

以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例に限定され
ずその要旨を逸脱しない範囲において種々変更すること
ができる。

例えば演算器は１個の算術論理演算器と１個のバレル
シフタに限定されず、複数個の適宜の演算器に変更可能
であり、例えば算術論理演算器の数を増やすこともでき
る。特に複数個の演算器を並列動作可能とする本発明に
おいては、演算器の数が多ければこれに従って並列動作
可能な演算器の数も増やすことができるため、それに呼
応して演算処理速度向上の度合いも増すことができるよ
うになる。

また、上記実施例では乗算を一例にその動作説明を行
ったが、複数の演算器の並列動作を可能とする演算の種
類はこれに限定されず、その他の演算にも適用すること
ができる。例えば複数個の算術論理演算器を含む場合
に、１の算術論理演算器を加算処理に使い、他の演算器
をカウンタとして利用することによって所要の演算を行
うような場合にも利用することができる。このような演
算処理においても演算処理速度は従来の概ね２倍とな
る。尚、乗算演算の手順は第３図に示される手順に限定
されない。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるマイクロプログラ
ム制御方式のプロセッサに適用した場合について説明し
たが、本発明はそれに限定されず、マイクロコンピュー
タや演算機能を有する周辺コントローラ、さらにはオフ
ィースコンピュータやエンジニアリングワークステーシ
ョンなどのための各種中央処理装置に広く適用すること
ができる。本発明は少なくとも複数の演算器を備えてデ
ータ処理を行う条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。

すなわち、演算結果を共有バスを通さずに蓄える専用
レジスタから再びデータが供給され得るように構成した
演算器を含むことにより、複数の演算器が同一演算サイ
クルにおいて並列演算を行っても、共有バス上で並列演
算のためのデータの競合を阻止して、演算対象データの
供給や演算結果データの格納が可能になり、このような
データの競合を回避しながら可能とされる複数の演算器
による並列動作により、複数の演算器を用いた一連の演
算動作を高速化することができるという効果がある。特
に、データ処理装置がマイクロプログラム制御される場
合には演算のためのマイクロプログラムステップ数の低
減に寄与することができる。

そして演算器には、セレクタを介して専用データレジ
スタの出力データ又は共有バスから与えられるデータを
選択的に供給可能とすることにより、演算器の汎用利用
を可能にすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるプロセッサに含まれる
実行部の一例を示す回路図、第２図は第１図の実行部に含まれる算術論理演算器のた
めの専用レジスタやセレクタの一例を示す回路図、第３図は本実施例のプロセッサで実行可能な乗算の処理
手順の一例を示す説明図、第４図は本発明の一実施例であるプロセッサの全体を概
略的に示すブロック図である。１……プロセッサ、３……実行部、４……マイクロRO
M、15……算術論理演算器、16……バレルシフタ、17…
…シフタ、18,19,20……共有レジスタ、21,22,23,24…
…セレクタ、25,26……専用レジスタ、28,29……専用レ
ジスタ、BUS1,BUS2,BUS3……内部バス、OFB……オーバ
ーフロービット、φmtp……乗算指定制御信号。

Claims

(57)【特許請求の範囲】

【請求項１】命令を実行する実行手段と、前記実行手段
の動作を制御する命令制御手段とを有し、前記実行手段は、第１乃至第３バスと、第１及び第２入
力端子を有する第１演算器と、第３及び第４入力端子を
有する第２演算器と、前記第１演算器の出力を受ける第
１専用レジスタ手段と、前記第２演算器の出力を受ける
第２専用レジスタ手段と、前記第１バスを前記第１入力
端子に接続すると共に前記第２バスを前記第２入力端子
に接続する第１状態、又は前記第１専用レジスタ手段の
出力を前記第１及び第２入力端子に接続する第２状態を
選択する第１セレクタと、前記第１演算器の出力を前記
第１専用レジスタ手段の入力に結合する信号経路を選択
的に前記第３バスに接続する第１ゲート手段と、前記第
１バスを前記第３入力端子に接続すると共に前記第２バ
スを前記第４入力端子に接続する第３状態、又は前記第
２専用レジスタ手段の出力を前記第３及び第４入力端子
に接続する第４状態を選択する第２セレクタと、前記第
２演算器の出力を前記第２専用レジスタ手段の入力に結
合する信号経路を選択的に前記第３バスに接続する第２
ゲート手段とを含み、前記命令制御手段は、前記実行手段による演算動作を制
御するための命令に基づいて、前記第１セレクタを前記
第１状態とし前記第２セレクタを前記第４状態とし前記
第１演算器が前記第１及び第２バスから演算対象データ
を得て演算を行うのに並行して前記第２演算器に前記第
２専用レジスタ手段から演算対象データを与えて演算を
実行可能に制御すると共に前記第１演算器の演算結果を
前記第１ゲート手段を介して第３バスに、第２演算器の
演算結果を第２専用レジスタ手段の入力に供給可能に
し、また、前記第１セレクタを前記第２状態とし前記第
２セレクタを前記第３状態とし前記第２演算器が前記第
１及び第２バスから演算対象データを得て演算を行うの
に並行して前記第１演算器に前記第１専用レジスタ手段
から演算対象データを与えて演算を実行可能に制御する
と共に前記第２演算器の演算結果を前記第２ゲート手段
を介して第３バスに、第１演算器の演算結果を第１専用
レジスタ手段の入力に供給可能にするものであることを
特徴とするデータ処理装置。