JPH03138759A - 信号プロセツサ - Google Patents

信号プロセツサ

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JPH03138759A
JPH03138759A JP2248983A JP24898390A JPH03138759A JP H03138759 A JPH03138759 A JP H03138759A JP 2248983 A JP2248983 A JP 2248983A JP 24898390 A JP24898390 A JP 24898390A JP H03138759 A JPH03138759 A JP H03138759A
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alu
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macu
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JP2248983A
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English (en)
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Jr Gardner D Jones
ガードナー・ダラニー・ジヨーンズ、ジユニア
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International Business Machines Corp
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International Business Machines Corp
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Publication date
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    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G—PHYSICS
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    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
    • G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
    • G06F15/7857—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers) using interleaved memory
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は一般にデータ処理システムに関し、具体的には
フーリエ変換、デジタル・フィルタ、圧縮コーディング
、相関、等化、モデム機能、音声の認識、合成または圧
縮、およびイメージの認識または強調ならびに計測やフ
ィルタリングのための高速反復計算に適した、デジタル
信号処理用コンピュータに関するものである。
Ｂ、従来の技術及びその課題 現在様々な高速信号プロセッサが市販されている。たと
えば、米国特許第４７９４５１７号明細書は、３段バイ
ブライン式信号プロセッサのアーキテクチャを記載して
いる。
このアーキテクチャは、多数の高速操作が可能であり、
分離した演算論理機構（ＡＬＵ）ならびに分離した乗算
機能を有する。しかし、この先行特許における乗算器は
、累算レジスタもＡＬＵと累積乗算機構（ＭＡＣＵ）の
独立した同時並列な動作を可能にする２重データ・バス
構造も有していない。なお、累積乗算機構（Ｍｕｌｔｉ
ｐｌｉｅｒＡｃｃｕｍｕｌａｔｏｒ　Ｌｌｎｉｔ）は、
乗算累算機構または乗算累積機構とも呼ばれる。
同様に、ヴアンウェイク（ＶａｎＷｉｊｋ）他の論文「
並列処理機能を備えた２マイクロメートルＣＭＯ８８８
ＭＩＰＳデジタル・プロセッサ（Ａ　Ｔｗ。
Ｍｉｃｒｏｍｅｔｅｒ　ＣＭｏ５ｓ　８　ＭＩＰＳ　Ｄ
ｉｇｉｔａｌ　Ｐｒｏｃｅｓｓｏｒｗｉｔｈ　Ｐａｒａ
ｌｌｅｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｃａｐａｂｉｌｉｔ
ｙ）　Ｊ　Ｎ　ＩＥＥＥＪｏｕｒｎａｌ　ｏｆ　５ｏｌ
ｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓｔ　Ｖ　ｏ　ｌ　
、　５Ｃ−２１、Ｎｏ、５　（１９８８年１０月）ｐ、
７５０以降は、並列処理能力を有するデジタル信号プロ
セッサを記載している。
このプロセッサは、分離したＭＡＣＵとＡＬＵを示して
いるが、使用されるバスとレジスタとの構成のために、
高速記憶転送機能を伴う、Ａ　Ｌ　ＵとＭＡＣＵの並列
動作は不可能である。バスＸとＹを介してデータ記憶機
構からＡＬＵに２つのオペランドを転送しなければなら
ない場合、データ・バスがＡＬＵへのオペランド転送に
占有されているため、ＭＡＣＵは記憶機構からもＡＬＵ
からも入力を得ることができない。ＡＬＵによって２つ
のオペランドを加算し、ＭＡＣＵ内でその結果に第３の
オペランドを乗算するといった単純な同時並列操作も、
ＭＡＣＵを動かすための転送経路が使用不可能であるた
め、実行できない。このような構成では、乗算ステップ
のためにＡＬｔＪの出力レジスタから結果を取り出し、
データ・バスを介してそれを転送し、ＭＡＣＵの入力レ
ジスタに置りノニ追加のマシン・サイクルを必要とする
。このようなアーキテクチャでは、ＡＬＵまたはＭＡＣ
Ｕは独立に動作するが、同時にまたは並列には動作しな
い。したがって、このアーキテクチャでは、２つの機能
ＡＬＵとＭＡＣＵの分離による性能の向上はない。
分離したＡＬＵとＭＡＣＵを有するもう１つの市販の信
号プロセッサは、アナログ・デバイシズ（Ａｎａｌｏｇ
　Ｄｅｖｉｃｅｓ）社のプロセッサであり嘱同社の使用
解説書Ｅ９７１−１０−４／１９８Ｂに記載されている
。このアーキテクチャでは、ＡＬＵとＭＡＣＵは別々に
動作し同時には動作しない。
このアーキテクチャは、データ・バスをブロックせずに
ＡＬＵとＭＡＣＵの間で直前の結果を転送するための追
加の結果バスを有する。しかし、この方法で結果バスを
介して転送できるのはＭＡＣＵとＡＬＵのいずれか一方
からの直前の計算結果だけであり、他の機構に転送でき
るのは２個ではなくただ１個の結果オペランドに限られ
る。２つのオペランドがデータ・バスを介してＡＬＵに
転送されるとき、ＡＬＵの出力はＭＡＣＵに１つの入力
を供給できる。もう１つのオペランドは、データ・バス
またはＡＩ、ＵからＭＡＣＵの入力レジスタに事前にロ
ードしておかなければならない。この構成では同時操作
の宵月性が限られているため、ベンダーは命令中に同時
操作を実行する機能を設けていないものと思われる。Ａ
ＬＵとＭＡＣＵは別々に独立して動作し、同時には動作
しない。したがって、この構成によって性能の向上は得
られない。前述のどちらベンダーのアーキテクチャでも
、ＡＬＵとＭＡＣＵの間により一般的な経路指定能力を
設けたとしても、これら従来技術のＡＬＵ機構およびＭ
ＡＣＵ機構はどちらも分離した入力レジスタ・ファイル
を有するため、処理機能自体の分離によって可能な最大
の処理能力は得られないはずである。したがって、この
どちらのアーキテクチャにおいても、オペランドがデー
タ記憶機構から転送された後は、処理機構ＡＬＵおよび
ＭＡＣＵはこのオペランドに対して共通のアクセス権を
持たない。オペランドに対する共通アクセス権を得るに
は、オペランドをＡＬＵとＭＡＣＵの両方の入力レジス
タに並行してロードしなければならず、そうしないと転
送実行に追加のマシン・サイクルが必要となる。
従来技術の信号プロセッサおよびそのアーキテクチャに
伴う前述の既知の問題に鑑み、本発明の目的は、独立か
つ同時に動作可能なＡＬＵおよびＭＡＣｔＪを有する改
良された信号プロセッサを提供することである。
Ｃ８課題を解決するための手段 本発明による改良された信号プロセッサは、オペランド
用の汎用バッファまたはプールとしてｅくレジスタ・フ
ァイルを設けることにより、ＡＬＵとＭＡＣＵの同時動
作を可能にする。すべてのオペランド転送は、分離した
データ記憶機構から２本の分離したバスを介してレジス
タ・ファイルへ、またはファイルから記憶機構へ行なわ
れる。
ＡＬＵとＭＡＣＵは、ファイル内の全データに対してい
つでも同等のアクセス権を有する。ファイルはまた以前
のＡ’ＬＵの結果に対するバッファとしても働く。ＡＬ
Ｕは１回の動作ごとに結果に対する演算を行ない、また
必要ならばＭＡＣＵからの出力がＡＬＵの各動作ごとに
得られるので、ＭＡＣＵの出力がレジスタ・ファイル内
で得られるようにする必要はない。そうではなく　　Ｍ
ＡＣＵは多数の動作を行なって存意な結果を生成するこ
とができる。レジスタ・ファイルはＡＬＵおよびＭＡＣ
Ｕの両者が独立に使用するためのオペランドを提供する
能力を与える。これなくしては計算の進行に伴ってオペ
ランドを再ロードする必要が生じ、そのため冗長な転送
ロードが行なわれて計算処理能力が低下する。オペラン
ドの再ロードを避けるには、ＡＬＵ内の演算がｒＲ＝　
（ＡとＢの演算）」の形で表現可能でなければならない
。この形では、どちらの入力オペランドも破壊せずに第
３のオペランドすなわち結果Ｒが生成される。
これはｒＡ＝　（ＡとＢの演算）」の形をとり、入力オ
ペランドの１つＡが新しい結果Ａで置き換えられる、従
来の演算とは対照的である。改善されたこの命令の形の
重要性は、数サイクル以内に後続の動作で使用するため
に消去されたオペランドを再ロードする必要がなくなる
ことである。この再ロードは余分なデータ・バスの争奪
を引き起こして処理能力を低下させる。ＡＬＵとＭＡＣ
Ｕが独立して並列に動作するには、改善された動作モー
ドを要求する命令が、各機種ごとに別々の制御フィール
ドならびにレジスタ・ファイルの入出力用の制御フィー
ルドを持つ必要がある。
Ｄ、実施例 このアーキテクチャは、オペランド用の汎用バッファ・
プールとして働くレジスタ・ファイルを介して、ＡＬＵ
とＭＡＣＵを動作させる。データ記憶機構との間のオペ
ランド転送は、すべてこのレジスタ・ファイルを用いて
行なわれる。ＡＬＵとＭＡＣＵはレジスタ・ファイル内
の全データに対して同等のアクセス権を有する。さらに
このファイルは以前のＡＬＵの結実用のバッファでもあ
る。
このようにして、個々の機構、データ・バス、ＡＬＵお
よびＭＡＣＵすべての帯域幅が、衝突なしに完全に利用
できる。一般に本発明で提案する構成は、データと結果
が、計算全体で使用され、再使用され、しかも保持レジ
スタ内にそれを保持しておかなければならない多くの信
号処理計算中で、冗長構成性または待ち時間を利用する
。レジスタ・ファイルは、ＡＬＵとＭＡＣＵの両方が独
立して使用できるようにこれらのオペランドを供給する
能力を与える。共通のレジスタ・ファイルがなければ、
計算の進行に伴ってオペランドを再ロードしなければな
らなくなる。この冗長なロードは計算の処理能力を低下
させる。
信号プロセッサは、本発明者の前記の米国特許第４７９
４５１７号およびそこに挙げられている参考文献、なら
びに市販のデジタル信号プロセッサを表す前記の従来技
術から明らかなように周知である。構成の一般原則、Ａ
ＬＵとＭＡＣＵの細部、データ記憶構造、およびアドレ
ス生成や命令復号などのための制御の大部分は既知であ
り、それ自体は本発明の一部ではない。
本発明は、独立してかつ同時に動作可能なＡＬＵおよび
ＭＡＣＵ機構、ならびに記憶機構とＡＬＵおよびＭＡＣ
Ｕ機構との間のすべてのデータ転送用のバッファ・プー
ルとして山くレジスタ・ファイルのアーキテクチャを対
象とする。したがって、命令取出しのための命令アドレ
ス用シーケンサなどの要素の細部や、命令復号論理回路
やアドレス生成などの詳細は、従来技術の参照文献から
得ることができ、当業者には十分理解されていることな
ので、本明細書では説明しない。本出願発明の基礎であ
り、この詳細な説明で扱う分野は、基本的な動作可能要
素の配置とその相互接続および制御である。
第１図には、独立してかつ同時に動作可能なＡＬＵとＭ
ＡＣＵを有する信号プロセッサを構成する動作可能機構
の全体的概略配置が示されている。
命令が要求され、または命令復号論理回路３に「取り出
」される時、シーケンサ１は、命令記憶機構２に事前ロ
ードされた命令リスト中をステッピングして、命令を個
別に提供する。入力命令が復号され、その結果が命令復
号レジスタ（ＩＤＲ）４にロードされる。Ｉ　ＤＲ４か
らは、ＡＬＵおよびＭＡＣＵの機能を設定し、またアク
セス制御論理回路８および１２を介してレジスタ・ファ
イル９に対するデータおよびオペランドの入出力アクセ
スを制御するための、種々の出力制御信号線が出ている
。ＩＤＲ４は、ＡＬＵＩＯとＭＡＣＵｌｌならびにレジ
スタ・ファイル９とアクセス制御回路８および１２を制
御する。１対の選択制御線がアドレス生成機構５に接続
され、アドレス生成機構５はデータ・アドレス・バス１
および２上を介してデータ記憶機構６および７にデータ
・アドレス入力を供給する。データ記憶機構６および７
は、第１図に示すように、レジスタ・ファイル９との間
で入出力を行なうため、その出力データをバス１９およ
び２０を介してアクセス制御回路８に供給する。第１図
のこれらの機構すべての構成は、レジスタ選択制御手段
８．１２、ＩＤＲ４およびアドレス生成機構５の細部を
除き、従来技術で周知なので、ここでは要素自体の構成
の詳細は示さない。
第２図には主要構成要素がより詳細に示されている。レ
ジスタ・ファイル９および分離したＡＬＵＩＯとＭＡＣ
ＵＩＩからなるグループと、２重データ記憶機構および
２重バス構造、ならびにデータ記憶機構用の２重アドレ
ス生成機構が示されているが、わかりやすいように入力
制御線とクロックは省略しである。図を見るとわかるよ
うに、データ記憶機構６および７は、それぞれアドレス
生成機構５Ａおよび５Ｂによって個々に駆動され、デー
タ・バス１９および２０を介して、レジスタ・ファイル
をロードするために入力制御手段８Ａに、またレジスタ
・ファイルから読み取るために入出力制御手段８Ｂに独
立の出力を供給する。さらに、レジスタ・ファイル９か
らの出力を、出力制御回路１２を介してオペランドとし
て選択することができ、またＡＬＵの出力を制御回路１
２の別の部分を介してレジスタ・ファイル９への入力と
して選択することもできる。出力制御回路８Ｃは、出力
ＢまたはＢ゛の選択を制御する。出力Ｂ″は、乗算器１
３または、乗算累算レジスタ１５Ａと１５Ｂのどちらか
の出力である。レジスタ１５Ａと１５Ｂのどちらの出力
が選択されるかは、選択回路８Ｃを通るＩＤＲ４からの
出力によって制御される。選択回路８Ｃはこの部分のオ
ペランド選択用のアクセス制御手段として働く。レジス
タ・ファイル９からの出力はＡＬＵｌ　０への入力とし
て選択でき、またレジスタ・ファイル９からのもう１つ
の出力または乗算器１３の結果もしくは累算レジスタ１
５Ａまたは１５Ｂに現れる加算または減算の結果が、Ａ
ＬＵＩＯのもう一方の入力のオペランドＢまたはＢ′と
して選択できる。ＢとＢ゛のどちらの出力がオペランド
として選択されるか１よ、後に更に詳細に説明するよう
に、ＩＤＲ４の制御下でオペランド・レジスタ・ファイ
ル・アクセス制御回路８Ｃによって決定される。
乗算器１３は、３２ビツト加算器１４に出力を供給し、
加算器１４はまた、ＩＤＲの制御下で３２ビット選択回
路１６からも入力を受け取って、加算器１４中での後の
算術演算のためにやはりＩＤＲ制御下で累算レジスタ１
５Ｂの内容を循環させることに留意されたい。したがっ
て、分離した乗算と累算の結果が、ＩＤＲからの選択信
号（図示せず）に応じて、レジスタ１５Ａまたは１５Ｂ
に別々に記憶される。
２つのデータ記憶機構６および７用のアドレス生成論理
回路も分離され、独立している。アドレス生成機構５Ｂ
はデータ記憶機構７用のアドレスを生成し、分離したレ
ジスタすなわち変位レジスタ１７Ｂおよび増分レジスタ
１８Ｂを有する。これらのレジスタは、データ記憶機構
７のアドレスを生成するのに利用できる。アドレス生成
機構５Ａについても別に同様の構造が存在し、分離した
変位レジスタ１７Ａと増分レジスタ１８Ａを有する。こ
れはデータ記憶機構６に対するアドレスをもたらす。独
立のアドレス生成機構を有する独立のデータ記憶機構は
、その結果または出力を独立にそれぞれデータ・バス１
９または２０上に供給する。したがって、いかなるクロ
ック・サイクルにおいても、データ記憶機構６および７
からの２つのオペランドが同時にレジスタ・ファイル９
に提示され、あるいはレジスタ・ファイル９からの２つ
の出力がデータ記憶機構への入力またはレジスタ・ファ
イルへの循環入力として選択される。
これと同時に、２つの分離した出力ＸおよびＹがＭＡＣ
Ｕへの入力として選択され、２つの出力がＡＬＵへの入
力として選択され、ＡＬＵからの入力がレジスタ・ファ
イルへの同時入力として選択される。
第３Ａ図は、ロード後計算動作の場合の８個のレジスタ
・ファイル９について命令復号レジスタ（ＩＤＲ）４の
内容の代表例を示す。ＩＤＲ４内での制御フィールドの
割当ておよび選択される機能が第３Ａ図に示されている
。ＡＬＵ制御機能はｒＣ＝　（ＡとＢの演算）」の形の
いくつかの機能を含んでいる。この場合、ＡＬＵ出力の
結果が、元の入力オペランドＡ、Ｂのいずれをも破壊せ
ずに新しいレジスタＣに格納される。
アドレス選択および制御用のフィールドは、増分レジス
タまたは増分レジスタ、および選択制御コードに応じ、
２つの異なる値または２つの異なる増分から選択される
固定変位を使用することができる。
ＭＡＣＵ制御フィールドは、図の形の８つの指定可能操
作を含む。
第３Ｂ図は、記憶後計算動作の場合の８個のレジスタ・
ファイルについての命令復号レジスタの内容の代表例を
示す。この場合、出力記憶選択制御が、第２図に示すよ
うにファイル・レジスタ・アクセス選択機構８Ｂに与え
られる。
第４図は、ＩＤＲ４の制御下でレジスタ・ファイル・ア
クセス制御要素（８Ａ、８Ｂ、８Ｃ１１２）を動作する
ためのクロックおよび制御回路をより詳細に示し、また
Ｉ　ＤＲ４がアドレス生成機構５Ａおよび５Ｂ、ＡＬＵ
ＩＯおよびＭＡＣＵｌｌをどう制御するかを示す。クロ
ック２１は、図のように刻時信号をレジスタ・ファイル
９、アドレス生成機構５Ａおよび５Ｂ１ＭＡＣＵ機構１
１を含めて全ての動作可能機構に同時に供給し、また図
示していないが、この刻時信号は、累算レジスタ１５Ａ
、１５ＢをセットするためにＭＡＣＵの出力に供給され
°、その出力をＩ　ＤＲ４中でセットする命令復号論理
回路３にも供給される。
第１図、第２図および第４図に示した要素のアーキテク
チャ配置は、パイプライン式動作モードでも非パイプラ
イン式動作モードでも使用できる。
第５Ａ図は、非パイプライン式動作時のこのアーキテク
チャの動作の場合において、クロック２１からの定期的
に発生するパルスによる順序付けを示す。この動作は「
命令取出し」、「命令復号」、命令の実行に必要な「デ
ータの転送」および命令の「計算または実行」の各ステ
ップを含んでいる。
各動作のタイミングは、刻時パルスが所与の刻時期間を
終了して次の刻時期間を開始する境界上にあることがわ
かる。
第５Ｂ図は、３段バイブライン式動作モードのタイミン
グと順序付けを示す。この場合、ある命令に対するデー
タ転送と計算は同じ刻時サイクル中に行なわれるが、こ
の命令の復号はその直前の刻時サイクルで行わなれ、更
に１つ前の刻時サイクルでその命令の取出しが行なわれ
ている。
ファイル・レジスタのアクセス制御要素用のレジスタ入
出力選択回路は、たとえばテキサス・インスッルメンツ
社の標準ＴＴＬ、部品番号５４ＡＬＳ１５１の８型選択
回路１６個を利用して構成できる。第６図は、８行１６
列のファイル・レジスタのアレイと見なされるものに対
する１組の制御要素の概略を示す。ＩＤＲ４の個々の制
御フィールドが復号器２２Ａ〜２２Ｎ内で復号されて、
ゲート論理回路を通り、レジスタ・ファイル９内のレジ
スタエないしレジスタ８の設定を制御する。
ＡＬＵとＭＡＣＵが分離され、同じ刻時サイクルで独立
して同時に動作できるという、上記のアーキテクチャお
よびデータの流れにより、ＡＬＵ内で実行中の処理とは
独立して乗算および和の累算を行なうことが可能になり
、またその逆も可能になる。このような動作中にＡＬＵ
の独立した制御が可能になることにより、一般に使用さ
れる多数の信号処理アルゴリズムおよび信号処理装置の
場合に比べて処理能力が少なくとも２倍になる。このデ
ータ流れは実施上いくつかの利点を何する。
第１に、ＡＬＵおよびレジスタ・ファイルがデータ流れ
の単精度部分にあり、データ・バスへのインタフェース
は同一のワード長である。加算レジスタと累算レジスタ
だけが積の累算に必要な倍精度をもてばよく、累算レジ
スタの出力は、３２ビツト倍精度オペランドではなく単
精度（１６ビツト）オペランドとしてデータ流れに取り
込まれる。このデータ流れのアーキテクチャは、ＡＬＵ
が行なう複雑な制御やマイクロプロセッサのタスクから
、積の累算などの複雑ではないが高精度の信号処理タス
クを分離する。データ流れに対する処理能力の向上は、
ＭＡＣＵ機構内で分離して積の和を生成する間に、ＡＬ
Ｕを独立に動作させることによって達成される。この独
立動作は全般的動作の処理能力の向上をもたらすが、こ
れは方程式（Ａ）で表されるタイプの動作で最も明白で
ある。
Ａ　（ｉ）　ＣＢ　（ｊ）　十〇　（ｋ）コ　式（Ａ）
式（Ａ）に示すタイプの和を計算する場合、中間の和ま
たは差がＡＬＵによって生成され、積の和がＭＡＣＵ内
の加算累算器によって生成される。
式（Ａ）の形の方程式は、偶対称の直線位相フィルタと
奇対称のヒルベルト・フィルタを含む対称インパルス応
答を有するＦＩＲフィルタの出力を計算する際に有用で
ある。このタイプのフィルタを計算する場合、（Ａ）の
形の和は、プロセッサの１サイクルごとに２フイルタ・
タップの有効スループットをもたらす。
第２のデータ記憶機構とデータ・バスをこのアーキテク
チャに追加しても、ＡＬＵ機能とＭＡＣＵ機能が分離し
て同時に動作可能になっていない限り、処理能力の有意
な向上をもたらさない。
式（Ａ）で示すタイプまたは形の方程式は、計算実行の
ために１サイクルあたり３個のオペランドを使用し、そ
れらのオペランドはデータ・バスの共用によって本明細
書に示すレジスタ・ファイルを介して転送される。２つ
のデータ記憶機構が物理的に分離されているため、それ
らと演算機構との間のデータ転送は、バス１あたり２個
のアドレス・ポインタが必要であり、２つの記憶機構内
でデータ・アレイを編成する際に注意が必要である。通
常は、係数を一方の記憶機構に入れ、データ・サンプル
をもう一方の記憶機構に入れる。しかし、通常の自己相
関の例では、刻時サイクルごとに同じデータ・アレイか
ら２つのサンプルにアクセスしなければならない。この
場合、データは両方の記憶機構に書き込まれる。データ
の編成は、ある動作の実行中にＡＬＵがそれ自体のオペ
ランドの一方を重ね書きするかどうかによっても決まる
。ＡＬＵがＡ＝Ａ＋Ｂではなく　Ｃ＝Ａ＋Ｂ型の演算を
実行できる場合には、記憶機構内でのデータの編成はよ
り容易に行なえる。Ａ＝Ａ＋Ｂ型の関数は一方のオペラ
ンドの再ロードを必要とすることがあり、そのため全体
的転送負荷が増大し、処理能力が低下する。このアーキ
テクチャ設計に従って構成されたプロセッサは、本明細
書の「産業上の利用分野」の項で指摘したように、数多
くの能力を備え、ＡＬＵとＭＡＣＵの独立した同時の動
作を可能にして、２重データ記憶機構バスの転送帯域幅
を最大限に活用する。
ＭＡＣＵ機構およびＡＬＵ機構が信号プロセッサ内で分
離して同時に動作する２重データ・バス記憶機構アーキ
テクチャを利用するという趣旨および範囲から逸脱する
ことなく、実施様態における多数の変更が容易に示唆さ
れるはずである。
Ｅ０発明の詳細 な説明したように、本発明によれば、従来の信号プロセ
ッサの処理能力を向上させることができる。
【図面の簡単な説明】
第１図は、独立かつ同時に動作可能な分離したＡＬＵお
よびＭＡＣＵ機横を有するプロセッサを構成する際の主
要動作部分とその相互接続を示す図である。 第２図は、好ましい実施例で利用される、ＡＬＵおよび
ＭＡＣＵのレジスタ・ファイルへの相互接続と、分離し
たアドレス生成経路およびデータ記憶経路を示す、改良
された信号プロセッサの部分の詳細図である。 第３Ａ図は、ロード及び計算動作用の代表的な命令復号
レジスタの形式を示す図である。 第３Ｂ図は、記憶及び計算動作用の代表的な命令復号レ
ジスタの形式を示す図である。 第４図は、レジスタ・ファイルと独立のＡＬＵおよびＭ
ＡＣＵ機構を命令復号論理回路からの制御信号相互接続
および主システム刻時信号と共に組み込んだ、改良され
た信号プロセッサの主要動作要素を示す図である。 第５Ａ図は、非パイプライン構成の好ましい実施例にお
ける命令プロセッサのアーキテクチャの動作タイミング
を概略的に示す図である。 第５Ｂ図は、同じアーキテクチャの３段パイプライン・
モードの動作の刻時と順序付けを概略的に示す図である
。 第６図はレジスタ・ファイル内のレジスタの入力選択を
選択復号論理回路と共に示す図である。 ４・・・・命令復号レジスタ（ＩＤＲ）、５・・・・ア
ドレス生成機構、６．７・・・・データ記憶機構、８・
・・・アクセス制御要素、９・・・・レジスタ・ファイ
ル、１０・・・・ＡＬＵｌ　１１・・・・ＭＡＣＵｌ　
１９．２０・・・・データ・バス、２１・・・・クロッ
ク。

Claims (9)

    【特許請求の範囲】
  1. （１）システム・クロック、ランダム・アクセス・レジ
    スタ・ファイル、レジスタ・ファイル、アクセス制御手
    段、２つの独立して動作可能なランダム・アクセス・デ
    ータ記憶機構、演算論理機構（ＡＬＵ）、累積乗算機構
    （ＭＡＣＵ）、および前記レジスタ・ファイル・アクセ
    ス制御手段と前記の２つのランダム・アクセス・データ
    記憶機構とに接続された２本の独立して動作可能なデー
    タ・バスを含む信号プロセッサであって、 前記データ記憶機構、前記ＭＡＣＵおよび前記ＡＬＵが
    、前記レジスタ・ファイル内の１つまたは複数のレジス
    タに同時にアクセスできるように、前記レジスタ・ファ
    イルが、前記レジスタ・ファイル・アクセス制御手段を
    介して前記データ・バス、前記ＭＡＣＵおよび前記ＡＬ
    Ｕに接続されており、かつ 前記データ記憶機構と前記ＡＬＵおよび前記ＭＡＣＵと
    の間のすべてのデータ転送が、前記レジスタ・ファイル
    内に前記データを置くことによって行なわれ、前記デー
    タの所期の受取りにより前記データにアクセスできるよ
    うにした ことを特徴とする信号プロセッサ。
  2. （２）請求項１に記載の信号プロセッサであって、さら
    に、システム・クロックが前記プロセッサ中の刻時され
    る全要素に同時に単一の刻時信号を供給することを特徴
    とする、前記信号プロセッサ。
  3. （３）請求項１に記載の信号プロセッサであって、さら
    に、前記ＭＡＣＵが、並列に接続されかつ前記ＭＡＣＵ
    の演算の出力結果を受け取るように接続された、少なく
    とも２個の独立した累算レジスタ手段を有することを特
    徴とする、前記信号プロセッサ。
  4. （４）請求項２に記載の信号プロセッサであって、さら
    に、前記ＭＡＣＵが、並列に接続されかつ前記ＭＡＣＵ
    の演算の出力結果を受け取るように接続された、少なく
    とも２個の独立した累算レジスタ手段を有することを特
    徴とする前記信号プロセッサ。
  5. （５）請求項１、請求項２、請求項３または請求項４に
    記載の信号プロセッサであって、さらに、２個の独立し
    たデータ記憶アドレスを生成するための２個の独立した
    データ記憶アドレッシング制御手段を含むことを特徴と
    する、前記信号プロセッサ。
  6. （６）請求項５に記載の信号プロセッサであって、さら
    に、前記データ記憶アドレッシング制御手段が、それぞ
    れ少なくとも２個の指標レジスタと少なくとも２個の変
    位レジスタを含むことを特徴とする、前記信号プロセッ
    サ。
  7. （７）請求項１に記載の信号プロセッサであって、さら
    に、命令記憶機構、前記命令記憶機構に接続された命令
    記憶アドレス制御順序付け手段、および前記命令記憶機
    構に接続された、前記命令記憶機構から命令を受け取っ
    て復号するための命令復号論理手段を含み、さらに、前
    記記憶機構アドレッシング制御手段と前記レジスタ・フ
    ァイル・アクセス制御手段と前記ＡＬＵと前記ＭＡＣＵ
    に接続された、前記レジスタ・ファイルのデータ入出力
    のためのレジスタ選択の制御と前記ＡＬＵおよび前記Ｍ
    ＡＣＵの機能の制御とを行なうための命令復号出力レジ
    スタ（ＩＤＲ）を含み、 前記ＩＤＲが、少なくとも２個の分離した記憶機構アド
    レス制御フィールド・セグメント、２個の分離したレジ
    スタ・ファイル・データ入力選択制御フィールド・セグ
    メント、４個の分離したレジスタ・ファイル出力制御フ
    ィールド・セグメント、少なくとも１個の分離したＡＬ
    Ｕ機能制御フィールド・セグメント、少なくとも１個の
    分離したＭＡＣＵ制御フィールド・セグメントおよびＡ
    ＬＵ結果オペランドの非破壊保存を選択するための少な
    くとも１個の分離した機能制御フィールド・セグメント
    を含む、復号された命令を保持するためのレジスタ・セ
    グメントを有することを特徴とする、前記信号プロセッ
    サ。
  8. （８）請求項７に記載の信号プロセッサであって、前記
    ＩＤＲの前記ＡＬＵ用の制御フィールドが、所定の算術
    制御の選択を指定することを特徴とする、前記信号プロ
    セッサ。
  9. （９）請求項７に記載の信号プロセッサであって、前記
    ＩＤＲの前記ＭＡＣＵ用の制御フィールドが、所定の算
    術制御の選択を指定することを特徴とする、前記信号プ
    ロセッサ。
JP2248983A 1989-10-23 1990-09-20 信号プロセツサ Pending JPH03138759A (ja)

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