JPS62290936A - アドレス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［発明の目的］ （産業上の利用分野） この発明は、簡素な回路構成で複数のメモリオペランド
のアドレスの格納、保持を行なうアドレス制御回路に関
する。

（従来の技術） マイクロプロセッサにおいては、機械語装置から供給さ
れる機械語命令を、マイクロブ［ｌレッリに適した命令
形式（以下「内部命令」と呼ぶ）に変換して、命令の実
行処理が行なわれている。

第３図は、機械語命令を内ＡＩＳ命令に変換して、内部
命令中で示されるメモリオペランドのアドレスを保持す
るアドレス制御回路のブロック図である。このアドレス
制！１０回路は、複数のメモリオペランドを有する機械
語命令を、１つのメモリオペランドを有する複数の内部
の今に変換、分割し、それぞれの内部命令中で示される
メモリオペランドのアドレスをＣＩ　１７４　Ｌ／て、
この保持されたメモリオペランドのアドレスでメモリを
アクセスするものである。

アドレス制御回路は、機械ｔＩ；命令レジスタ１゜デコ
ード分割回路３．内部命令レジスタ５を有している。な
お、第３図においては、メモリをアクセスするための構
成および前記アドレスレジスタの更新回路の構成は省略
しである。

機械５８命令レジスタ１は、外部から供給される機械語
命令を保持するためのレジスタである。この機械語命令
レジスタ１に外部から供給される機械語命令は、複数の
メモリオペランドを有する命令である。

デコード分割回路３は、機械にへ〇令レジスタ１に保持
された機械８８命令を解釈して、この機械語命令を実行
する処理装置において実行可能な内部命令に変換するも
のである。さらに、この変換処理において、デコード分
割回路３は複数のメモリオペランドを有する機械語命令
を、１つのメモリオペランドを有する複数の内部命令に
変換する。

変換された複数の内部命令は１つずつ先行する内部命令
が終了するたびに、内部命令レジスタ５に供給される。

内８１Ｓ命令レジスタ５は、デコード分割回路３に接続
されており、デコード分割回路３により変換された内部
命令を保持するためのレジスタである。

アドレス制御回路は、さらに、選択回路７．制御回路９
，２個のアドレスレジスタ１１．１３を有している。な
お、このアドレス制憶Ｕ回路においては、機械語命令が
有するメモリ′、イペランドを２つとしているので、ア
ドレスレジスタは２個用なされているが、アドレスレジ
スタは、機械語命令が有するメモリオペランドの個做と
同数以下たり用意されてもかまわない。

選択回路７は、内部命令レジスタ５に保持されるそれぞ
れの内部命令中で示されるメモリオペランドを、選択し
て選択されたメモリオペランドのアドレスをアドレスレ
ジスタ１１．１３のうら所定のアドレスレジスタに供給
するものであり、この選択及び供給動作は、制御回路９
がら選択回路７に与えられる制御信号に基づいて行なわ
れている。アドレスレジスタ１１．１３に供給されたそ
れぞれのメモリオペランドのアドレスは、それぞれのア
ドレスレジスタ１１．１３により保持されて、この保持
されたメモリオペランドのアドレスによりデータ処理装
置のメモリ（図示せず）がアクレスされる。

（弁明が解決しようとする問題点） 以上説明したように、上述したアドレス制御回路にＪ３
いては、複数のメモリオペランドを有する１つの機械語
命令は、１つのメモリオペランドを有する複数の内部命
令に分割、変換されて、それぞれの内部命令中で示され
るメモリオペランドのアドレスが個別に保持されるよう
になっている。

このため、それぞれのメモリオペランドのアドレスを、
これらを保持するための所定のアドレスレジスタに供給
するための選択回路及びこの選択回′１８を制すＩＩＪ
−る制υ１ｊ回路が必要となっていた。

そこで、この発明は、上記に鑑みてなされたものであり
、回路６η成のｎｎ略化を図ったアドレス制１２１１回
路を促供することを目的とする。

［発明の構成１ （問題点を解決するための手段） 上記目的を達成するために、この発明は、機械語装置か
ら供給される複数のメモリオペランドを有する機械語命
令を１つのメモリオペランドを有する複数の内部命令に
変換、分割してそれぞれの内部命令で示されるメモリオ
ペランドのアドレスを供給する変換分割手段と、メモリ
オペランドのアドレスが前記変換分割手段から供給され
る角に、それまで保持されていたメモリオペランドのア
ドレスを移動させて−てれまで保持されていたメモリオ
ペランドのアドレスの保持領１４を変更することにより
新たに前記変換分割手段から供給されるメモリオペラン
ドのアドレスを保持Ｊる格納手段と、前記格納手段に保
持されたメモリオペランドのアドレスの中から所定のメ
モリオペランドのアドレスを選択してメモリをアクセス
する選択手段とから構成される。

（作用） この弁明のアドレス制υす回路にＪ３いては、複数のメ
モリオペランドを有する機械語命令を１つのメモリオペ
ランドを有する複数の内部命令に変換して、それぞれの
内？Ａ　Ｑ令で示されるメモリオペランドのアドレスを
、それまで保持されていたメモリオペランドのアドレス
を移動させることにより順次保持して、この保持された
所定のメモリオペランドのアドレスでメモリをアクセス
する。

（実施例） 以下図面を用いてこの発明の一実施例を説明する。

第１図はこの発明の一実施例に係るアドレス制御回路の
構成を示すブロック図である。同図に示すアドレス制御
回路は、機械語命令レジスタ１゜デコード分割回路３．
内部命令レジスタ５を有してＪ５す、これらは第３図で
示したものと同一物であり同一の機能を有し、変換分割
手段として機能するものである。さらに、アドレス制御
回路は、第１アドレスレジスタ２３及び第２アドレスレ
ジスク２５．２個の更新回路２７．２９、選択回路３１
、制御回路３３を有しており、第１アドレスレジスタ２
３ど第２アドレスレジスタ２５は格納手段どして機能す
るものであり、選択回路３１及び制御回ｍ３３は選択手
段として義能す−るものである。

第１アドレスレジスタ２３は、内部命令レジスタ５に接
続されてＪ３す、この内部命令レジスタ５に保持されて
いる内部命令で示されるメモリオペランドのアドレスが
供給される。第１アドレスレジスタ２３に内部命令レジ
スタ２３からアドレスが供給されると、第１アドレスレ
ジスタ２３はこのアドレスを保持する。

さらに、第１アドレスレジス、り２３に内部命令レジス
タ５から、次のメモリオペランドのアドレスが供給され
ると、第１アドレスレジスタ２３は、最初に供給された
アドレスを第２アドレスレジスタに転送して、次に供給
されたアドレスを保持する。

第２アドレスレジスタ２５は、第１アドレスレジスタ２
３に接続されており、第１アドレスレジスタ２３から転
送されたアドレスを保持する乙のである。

第１アドレスレジスタ２３と第２アドレスレジスタ２５
は、内部命令レジスタ５に保持されるそれぞれの内部命
令で示されるメモリオペランドであるアドレスの転送経
路に対して、直列に接続されている。したがって、内部
命令レジスタ５から出力されて第１アドレスレジスタ２
３に保持されたアドレスは、次のメモリオペランドのア
ドレスが、内部命令レジスタ５から第１アドレスレジス
タ２３に供給されると、あたかも情報がシフトレジスタ
でシフトされるが如く、第２アドレスレジスタに移動し
て、この第２アドレスレジスクに保持される。

なお、この実施例にあっては、機械語命令は２つのメモ
リオペランドを有するものとしているために、それぞれ
のメモリオペランドのアドレスを保持するためのアドレ
スレジスタは２個用意されている。したがって、アドレ
スレジスタは、ぼ械詔命令のメモリオペランドの個数と
同数以下だけ用意ずれぽ、別ｂｋ　ｉｒｊ　＝令のそれ
ぞれのメモリオペランドのアドレスは別々に保持される
ことになる。

更新回路２７．２９は、それぞれ第１アドレスレジスタ
２７．第２アドレスレジスタ２つに接続されている。こ
の更新回路２７．２９は、内部命令の実行によって、１
つのアドレスを基に一連のアドレスでメモリのアクセス
をするためのアドレスレジスタ２３．２５に保１．１さ
れたアドレスを増加あるいは減少させて更新するための
ものである。

選択回路３１は、第１アドレスレジスタ２３と第２アド
レスレジスタ２５とから、内部命令の実行の際に必要な
メモリオペランドのアドレスが保持されたアドレスレジ
スタを、１Ｉｌｌ　卯回路２３から供給される制御信号
に基づいて選択するちのである。選択回路３］によりア
ドレスレジスタが選りぐされると、選択されたアドレス
レジスタに（＾１、テされたアドレスは、選ＩＲ回路３
１とメモリ３５とを接続するアドレス１ｊ１３７を介し
てメモリ３５に供給される。メモリ３５は、１共給され
ｌζアドレスｔ、二よりアクヒスされる。

以上説明したように、この実油（？１のアドレス］１１
１御回路は構成されており、次にこの実施例の作用を第
２図を用いて１，１２明する。

第２図は第１図で示したアドレス制御回路の動作を説明
するだめのタイミングヂト−１〜であり、同図は、機械
語命令レジスタ１．内部命令レジスタ５．第１アドレス
レジスタ２３．第２アドレスレジスタ２５．アドレス線
３５の情報を各クロック毎に示した乙のである。

この実施例にＪ５いては、２つのメモリオペランドのア
ドレス（アドレスα、アドレスβ）を有する曙械語命令
のアドレス更新を含むメモリのアクセスについて説明す
る。

まず、機械語命令を機械語命令レジスフ１に転送して、
機械語命令レジスタ１に保持しておく。

この状態で、第１クロツクにより機械５７１命令は、デ
コード分割回路３に転送される。デコード分割回路３に
転送された機＃Ａ語命令は、内部命令に変換されるとと
もに、アドレスαをメモリオペランドのアドレスとする
第１の内部命令とアドレスβをメモリオペランドのアド
レスとする第２の内部命令とに分割される。これらの内
部命令のうち、第１の内部命令は、第２クロツクにより
内部命令レジスタ５に転送され、この第１の内部棒金の
アドレスαが第１アドレスレジスク２３に転送されて、
第１アドレスレジスタ２３に保持される。さらに、この
アドレスαでメモリ３５をアクセスするために、選択回
路３１は第１アドレスレジスタ２３を選択して、アドレ
スαがアドレス線３７を介してメモリ３５に供給されて
アクセスされる。

次に、第２の内部命令が、第３クロツクにより内部命令
レジスタ５に転送されて、この第２の内部命令のアドレ
スβが第１アドレスレジスタ２３に転送される。この時
に、第１アドレスレジスタ２３に保持されたアドレスα
は、第２アドレスレジスタ２５に移動して、アドレスα
は第２アドレスレジスタ２５に保持される。さらに、ア
ドレスβでメモリ３５をアクセスするために、選択回路
３１は第１アドレスレジスタ２３を選択して、アドレス
βがアドレス線３７を介してメモリ３５に供給されてア
クセスされる。

次に、第１アドレスレジスク２３に保持されたアドレス
βは、第４クロツクにより更新回路２７でアドレスβ−
に更新されるとともに、第２アドレスレジスタ２５に保
持されたアドレスαは、第４クロツクにより更新回路２
つでアドレスα′に更新される。そして、アドレスαに
よりメモリ３５をアクセスしたと同様に、アドレスα−
でメモリ３５がアクセスされ、さらに、第５クロツクに
より、アドレスβ′でメ七り３５がアクセスされる。

このように、内部命令レジスタ５から第１アドレスレジ
スタ２３に転送されて保）Ｊｆされているアドレスは、
内部命令レジスタ５から第１アドレスレジスタ２３に新
たにアドレスが転送されると、′；ＸＩ２アドレスレジ
スタ２５に移動して保持されるので、内部命令レジスタ
５から出力されろアドレスを保持するためのアドレスレ
ジスフを選択づ゛ろ必要はなくなり、したがって、選択
のための回路を表【ノる必要、′メなくなる。

［光１す］の効果］ 以上説明したにうに、この発明によれば、複数のメモリ
オペランドをイｊするｂ１械語命令を、１つのメモリオ
ペランドを有する複数の内部命令どし、それぞれの内部
命令のメモリオペランドのアドレスを、それまで保持さ
れていたメ［リオベランドのアドレスの保持領域を移動
させて順次１呆持するようにしたので、内部命令のメモ
リオペランドのアドレスを保持する領域を選択づる必要
がなくなり、そのための装置が不必要となり、構成の簡
素化を図ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るアドレス制御回路の
４’４成を示すブロック図、第２図【よ第１図の動作を
Ｍ２明するだめのタイミングヂセート、第３図はアドレ
ス制御回路の一従来例を示づ↑１゛４成ブロック図であ
る。 （図の主要な部分を表わす符号の説明）１・・・（ｆ貰
械８７７命令レジスタ ３・・・デコード分割回路 ５・・・内部命令レジスタ ２３・・・′：ＸＳ１アドレスレジスタ２５・・・第２
アドレスレジスタ 代踵人弁理士三好保男 宜］　コ

Claims (1)

【特許請求の範囲】
1. 外部装置から供給される複数のメモリオペランドを有す
   る機械語命令を１つのメモリオペランドを有する複数の
   内部命令に変換、分割してそれぞれの内部命令中でメモ
   リオペランドのアドレスを供給する変換分割手段と、内
   部命令中で示されるメモリオペランドのアドレスが前記
   変換分割手段から供給される毎に、それまで保持されて
   いたメモリオペランドのアドレスを移動させてそれまで
   保持されていたメモリオペランドのアドレスの保持領域
   を変更することにより新たに前記変換分割手段から供給
   される内部命令中で示されるメモリオペランドのアドレ
   スを保持する格納手段と、前記格納手段に保持されたメ
   モリオペランドのアドレスを保持する前記格納手段の中
   から所定のメモリオペランドを選択してメモリをアクセ
   スする選択手段とを有することを特徴とするアドレス制
   御回路。