JPS59226956A - デ−タ制御システム - Google Patents
デ−タ制御システムInfo
- Publication number
- JPS59226956A JPS59226956A JP58101162A JP10116283A JPS59226956A JP S59226956 A JPS59226956 A JP S59226956A JP 58101162 A JP58101162 A JP 58101162A JP 10116283 A JP10116283 A JP 10116283A JP S59226956 A JPS59226956 A JP S59226956A
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- JP
- Japan
- Prior art keywords
- register
- data
- memory
- output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ制御システム、特に、複数バイト構成の
語単位に記憶動作を行なうメモリにおけるデータ制御シ
ステムに関する。
語単位に記憶動作を行なうメモリにおけるデータ制御シ
ステムに関する。
情報処理装置におけるメモリにおいては、入出力装置と
の間にインタフェースを有する工０エリアと、中央処理
装置との間にインタフェースを有する処理エリアとの間
でデータの移送を行なうことが変度発生する。このよう
な移送は、移送命令（ＭＯＶＢ命令）によって行なわれ
、指定された移送元先頭アドレスから始まる連続したメ
モリエリアを語単位に読み出し、その都度に指定された
移送先先頭アドレスから始まる連続したメモリエリアに
語単位に書き込んでいく。この読出動作と書込動作とは
、移送命令によって指定されたバイト数のデータを移送
し終えるのに必要な回数だけ繰シ返し行なわれる。
の間にインタフェースを有する工０エリアと、中央処理
装置との間にインタフェースを有する処理エリアとの間
でデータの移送を行なうことが変度発生する。このよう
な移送は、移送命令（ＭＯＶＢ命令）によって行なわれ
、指定された移送元先頭アドレスから始まる連続したメ
モリエリアを語単位に読み出し、その都度に指定された
移送先先頭アドレスから始まる連続したメモリエリアに
語単位に書き込んでいく。この読出動作と書込動作とは
、移送命令によって指定されたバイト数のデータを移送
し終えるのに必要な回数だけ繰シ返し行なわれる。
ところで、読出と書込との記憶動作の単位である語が複
数バイトで構成されているようなメモリにおいては、バ
イトごとにアドレスを付し、メモリ空間の有効利用のた
めに、データはバイト単位に隙間なく格納されることが
多い。このような可変長命令形式においては、前述のよ
うな移送命令実行時には移送先先頭アドレスと移送元先
頭アドレスとの間には、胎内バイト位置のズレがあシ得
ることになシ、語単位に読み出された移送元のデータは
仁のズレに合致するようにバイトの位置合せをしたうえ
で、移送先に語単位に書き込むようにする必要がある。
数バイトで構成されているようなメモリにおいては、バ
イトごとにアドレスを付し、メモリ空間の有効利用のた
めに、データはバイト単位に隙間なく格納されることが
多い。このような可変長命令形式においては、前述のよ
うな移送命令実行時には移送先先頭アドレスと移送元先
頭アドレスとの間には、胎内バイト位置のズレがあシ得
ることになシ、語単位に読み出された移送元のデータは
仁のズレに合致するようにバイトの位置合せをしたうえ
で、移送先に語単位に書き込むようにする必要がある。
従来のこの種のデータ制御システムは、移送元のデータ
をいったん中央処理装置内にとシ込み、中央処理装置内
のハードウェア機構を駆使して、バイト位置合せを行な
い、移送元のデータを生成している。
をいったん中央処理装置内にとシ込み、中央処理装置内
のハードウェア機構を駆使して、バイト位置合せを行な
い、移送元のデータを生成している。
このような従来構成では、移送元のデータから移送先の
データへのバイト位置合せが中央処理装置内で行なわれ
るため、移送命令の実行速度が低いという欠点がある。
データへのバイト位置合せが中央処理装置内で行なわれ
るため、移送命令の実行速度が低いという欠点がある。
本発明の目的は移送命令実行を高速化したデータ制御シ
ステムを提供することにある。
ステムを提供することにある。
本発明のシステムは、複数バイト構成の語単位に記憶動
作を行なうメモリにおけるデータ制御システムにおいて
、 前記メモリから読み出された前記語を保持するための読
出レジスタと。
作を行なうメモリにおけるデータ制御システムにおいて
、 前記メモリから読み出された前記語を保持するための読
出レジスタと。
前記メモリ内のバイト単位に区分されるデータの移送命
令実行時には前記読出レジスタの保持内容を受は入れそ
の他のときには外部からの書込データを受は入れる第１
切替器と、 前記メモリから前記読出レジスタへの読出動作が行表わ
れるごとにまたは前記外部における前記書込データ発生
ごとに前記第１切替器の出力を受は入れて保持するため
の書込レジスタと、前記移送命令における前記データの
移送先と移送元との前記語のバイト位置ズレに応答して
前記書込レジスタと前記読出レジスタとの出力をバイト
単位に選択し前記読出レジスタ出力を再構成する位置合
せ器と、 前記移送命令実行時には該位置合せ器の出力を受は入れ
その他のときには前記書込レジスタの保持内容を受は入
れてそれぞれ前記メモリへの書込データとする第２切替
器とを設けたことを特徴とする。
令実行時には前記読出レジスタの保持内容を受は入れそ
の他のときには外部からの書込データを受は入れる第１
切替器と、 前記メモリから前記読出レジスタへの読出動作が行表わ
れるごとにまたは前記外部における前記書込データ発生
ごとに前記第１切替器の出力を受は入れて保持するため
の書込レジスタと、前記移送命令における前記データの
移送先と移送元との前記語のバイト位置ズレに応答して
前記書込レジスタと前記読出レジスタとの出力をバイト
単位に選択し前記読出レジスタ出力を再構成する位置合
せ器と、 前記移送命令実行時には該位置合せ器の出力を受は入れ
その他のときには前記書込レジスタの保持内容を受は入
れてそれぞれ前記メモリへの書込データとする第２切替
器とを設けたことを特徴とする。
次に本発明について図面を参照して詳細に説明する。
第１図を参照すると、本実施例は読出レジスタ１と、書
込レジスタ２と、アライメント器３と、差分レジスタ４
と、第１切替器５と、第２切替器６とから構成されてい
る。
込レジスタ２と、アライメント器３と、差分レジスタ４
と、第１切替器５と、第２切替器６とから構成されてい
る。
続出レジスタｌはメモリ（図示省略）からのメモリ書込
データ１１を保持するためのレジスタであシ、読出レジ
スタ出力１０は中央処理装置等外部にとり出されるとと
もに、アライメント器３と第１切替器５とに入力してい
る。第１切替器５と第２切替器６とは、移送命令実行時
に中央処理装置が発生する移送信号５２に応答して、そ
れぞれ読出レジスタ出力１０とアライメント器用カ３゜
とを受は入れるようになるが、その他の通常動作時には
それぞれ外部からの外部書込データ５１と書込レジスタ
出力２ｏとを受は入れる。
データ１１を保持するためのレジスタであシ、読出レジ
スタ出力１０は中央処理装置等外部にとり出されるとと
もに、アライメント器３と第１切替器５とに入力してい
る。第１切替器５と第２切替器６とは、移送命令実行時
に中央処理装置が発生する移送信号５２に応答して、そ
れぞれ読出レジスタ出力１０とアライメント器用カ３゜
とを受は入れるようになるが、その他の通常動作時には
それぞれ外部からの外部書込データ５１と書込レジスタ
出力２ｏとを受は入れる。
したがりて、通常動作時には外部書込データが発生する
たびに外部から供給される書込信号２１に応答して、外
部書込データ５１が第１切替器５を介して、書込レジス
タ２に入力し、書込レジスタ出力２０は第２切替器６を
介して、メモリ書込データ６０としてメモリに書き込ま
れる。メモリは１語が４バイト構成になっておシ、語単
位に読出と書込とが行なわれる。書込のときには、図示
を省略した手段によって、メモリ書込データ６゜のうち
の各胎内の１〜４バイトをマスクするととも、もちろん
できるようになっている。
たびに外部から供給される書込信号２１に応答して、外
部書込データ５１が第１切替器５を介して、書込レジス
タ２に入力し、書込レジスタ出力２０は第２切替器６を
介して、メモリ書込データ６０としてメモリに書き込ま
れる。メモリは１語が４バイト構成になっておシ、語単
位に読出と書込とが行なわれる。書込のときには、図示
を省略した手段によって、メモリ書込データ６゜のうち
の各胎内の１〜４バイトをマスクするととも、もちろん
できるようになっている。
さて、移送命令は、オペレーションコードの他に、移送
元アドレスと移送先アドレスと移送すべきバイト数とバ
イト単位の移送指定とを指定するが、中央処理装置はこ
の移送命令を、対応するマイクロプログラムによって実
行するようになっている。移送−命令対応のマイクロプ
ログラム（以後単にマイクロプログラムと記す）は、先
ず前述のように、中央処理装置から第１切替器５と第２
切替器６とに移送信号５２を供給して、それぞれ読出レ
ジスタ出力１０とアライメント器出力３０を受は入れる
ようにする。
元アドレスと移送先アドレスと移送すべきバイト数とバ
イト単位の移送指定とを指定するが、中央処理装置はこ
の移送命令を、対応するマイクロプログラムによって実
行するようになっている。移送−命令対応のマイクロプ
ログラム（以後単にマイクロプログラムと記す）は、先
ず前述のように、中央処理装置から第１切替器５と第２
切替器６とに移送信号５２を供給して、それぞれ読出レ
ジスタ出力１０とアライメント器出力３０を受は入れる
ようにする。
また、マイクロプログラムは移送先アドレスに対応する
バイト位置と移送元アドレスに対応するバイト位置との
バイト位置ズレ４１を差分レジスタ４にセットする。第
２（ＡＪ図と第２（Ｂ）図とはこのバイト位置ズレ４１
を説明するために、メモリの記憶領域を概念化して示し
ておシ、数字ｒｌＪ 、 ｒ２Ｊ 。
バイト位置と移送元アドレスに対応するバイト位置との
バイト位置ズレ４１を差分レジスタ４にセットする。第
２（ＡＪ図と第２（Ｂ）図とはこのバイト位置ズレ４１
を説明するために、メモリの記憶領域を概念化して示し
ておシ、数字ｒｌＪ 、 ｒ２Ｊ 。
「３」および「４」は各語のバイト位置を指す、第２（
Ａ）図はＡ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、Ｈ，Ｉ、および
Ｊを内容とする１０バイトの移送元のデータが、語Ｘの
第２バイトから語（Ｘ＋２）の第３バイトまでの記憶領
域に格納されている様子を示す。また、第２（Ｂ）図は
この移送元のデータが、語Ｙの第４バイトから語（Ｙ＋
３）の第１バイトまでの記憶領域に移送され終った様子
を示す、このときのバイト位置ズレ４１は「２」であシ
、この「２」が差分レジスタ２にセットされる。このよ
うなバイト位置ズレ４１は移送元アドレスと移送先アド
レスとによっては、「０」〜「３」の値になシ得る。
Ａ）図はＡ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、Ｈ，Ｉ、および
Ｊを内容とする１０バイトの移送元のデータが、語Ｘの
第２バイトから語（Ｘ＋２）の第３バイトまでの記憶領
域に格納されている様子を示す。また、第２（Ｂ）図は
この移送元のデータが、語Ｙの第４バイトから語（Ｙ＋
３）の第１バイトまでの記憶領域に移送され終った様子
を示す、このときのバイト位置ズレ４１は「２」であシ
、この「２」が差分レジスタ２にセットされる。このよ
うなバイト位置ズレ４１は移送元アドレスと移送先アド
レスとによっては、「０」〜「３」の値になシ得る。
マイクロプログラムは次に、語Ｘの読出、語Ｙの書込、
＠（ｘ＋１）の読出、語（Ｙ＋１）の書込、語（Ｘ＋２
）の読出、語（Ｙ＋２）の書込および語（Ｙ＋３）の書
込みをこの順序に行なう、先ず、ＺＡＢＣ（ｚは内容が
知られていないことを示す）を内容とする語Ｘは読出レ
ジスタ１に読み出されるとともに、アライメント器３に
読出レジスタ出力１０として供給される。ｚｚｚｚを内
容とする書込レジスタ出力３０もアライメント器３に供
給される。
＠（ｘ＋１）の読出、語（Ｙ＋１）の書込、語（Ｘ＋２
）の読出、語（Ｙ＋２）の書込および語（Ｙ＋３）の書
込みをこの順序に行なう、先ず、ＺＡＢＣ（ｚは内容が
知られていないことを示す）を内容とする語Ｘは読出レ
ジスタ１に読み出されるとともに、アライメント器３に
読出レジスタ出力１０として供給される。ｚｚｚｚを内
容とする書込レジスタ出力３０もアライメント器３に供
給される。
アライメント器３は差分レジスタ４の保持内容に応答し
て、書込レジスタ出力２０と読出レジスタ出力１０とを
バイト単位に選択して読出レジスタ出力１０をバイト位
置ズレ４１の値だけシフトするかたちで再構成するよう
に動作する。
て、書込レジスタ出力２０と読出レジスタ出力１０とを
バイト単位に選択して読出レジスタ出力１０をバイト位
置ズレ４１の値だけシフトするかたちで再構成するよう
に動作する。
すなわち、差分レジスタ出力４０が「０」のときには、
読出レジスタ出力１０をそのま＼アライメント器出力と
する。差分レジスタ出力４０が「１」のときには、第１
バイトは書込レジスタ出力２０を１つだけ右シフトして
シフトアウトするバイトで、そして第２〜第４バイトは
読出レジスタ出力１０を１つだけ右シフトして得られる
バイトでそれぞれ充当してアライメント器出力３０とす
る。
読出レジスタ出力１０をそのま＼アライメント器出力と
する。差分レジスタ出力４０が「１」のときには、第１
バイトは書込レジスタ出力２０を１つだけ右シフトして
シフトアウトするバイトで、そして第２〜第４バイトは
読出レジスタ出力１０を１つだけ右シフトして得られる
バイトでそれぞれ充当してアライメント器出力３０とす
る。
差分レジスタ出力４０が「２」のときには、第１と第２
バイトとは書込レジスタ出力２０を２つだけ右シフトし
てシフトアウトするバイトで、そして第３と第４バイト
とは読出レジスタ出力１０を２つだけ右シフトして得ら
れるバイトでそれぞれ充当してアライメント器出力３０
とする。差分レジスタ出力４０が「３」のときには、第
１〜第３バイトは書込レジスタ出力２０を３つだけ右シ
フトしてシフトアウトするバイトで、そして第４バイト
は読出レジスタ出力１０を３つだけ右シフトして得られ
るバイトでそれぞれ充当してアライメント器出力３０と
する。
バイトとは書込レジスタ出力２０を２つだけ右シフトし
てシフトアウトするバイトで、そして第３と第４バイト
とは読出レジスタ出力１０を２つだけ右シフトして得ら
れるバイトでそれぞれ充当してアライメント器出力３０
とする。差分レジスタ出力４０が「３」のときには、第
１〜第３バイトは書込レジスタ出力２０を３つだけ右シ
フトしてシフトアウトするバイトで、そして第４バイト
は読出レジスタ出力１０を３つだけ右シフトして得られ
るバイトでそれぞれ充当してアライメント器出力３０と
する。
さて、読出レジスタ出力１０がＺＡＢＣである時点にお
いては、前述のように、書込レジスタ出力２０はｚｚｚ
ｚであシ、差分レジスタ４の保持内容は「２」であるた
め、アライメント器出力３０はＺＺＺＡとなシ、これが
メモリ書込データ６０としてメモリの語Ｙに書き込まれ
る。このときにはマイクロプログラムは、移送先アドレ
ス（語Ｙの第４バイト）から判断して、語Ｙの第１〜第
３バイトをマスクするため、アンノウンなＺが書き込ま
れることはない。
いては、前述のように、書込レジスタ出力２０はｚｚｚ
ｚであシ、差分レジスタ４の保持内容は「２」であるた
め、アライメント器出力３０はＺＺＺＡとなシ、これが
メモリ書込データ６０としてメモリの語Ｙに書き込まれ
る。このときにはマイクロプログラムは、移送先アドレ
ス（語Ｙの第４バイト）から判断して、語Ｙの第１〜第
３バイトをマスクするため、アンノウンなＺが書き込ま
れることはない。
次に、ＤＢＦＧを内容とする語（Ｘ＋１）が読出レジス
タ１に読み出されるが、このときに、それまでの読出レ
ジスタ出力１０（内容はＺＡＢＣ）が書込レジスタ２に
セットされる。アライメント器３は、前述のように動作
して、ＢＣＤＥをアライメント器出力３０として出力し
、語（Ｙ＋１）に書き込まれる。
タ１に読み出されるが、このときに、それまでの読出レ
ジスタ出力１０（内容はＺＡＢＣ）が書込レジスタ２に
セットされる。アライメント器３は、前述のように動作
して、ＢＣＤＥをアライメント器出力３０として出力し
、語（Ｙ＋１）に書き込まれる。
れ、移送命令の実行が終了する。
本実施例においては、バイト位置ズレ４１がマイクロ命
令によって差分レジスタ４にセットされ、この差分レジ
スタ出力４０がアライメント器３にシフト数を指示する
ようになっているが、差分レジスタ４を設けず、マイク
ロ命令がアライメント器３に直接に、シフト数を指示す
るようにしてもよい。
令によって差分レジスタ４にセットされ、この差分レジ
スタ出力４０がアライメント器３にシフト数を指示する
ようになっているが、差分レジスタ４を設けず、マイク
ロ命令がアライメント器３に直接に、シフト数を指示す
るようにしてもよい。
また、本実施例においては、中央処理装置がマイクロプ
ログラム制御されるとしているが、本発明はこのことに
限定されることはなく、移送信号５２、バイト位置ズレ
４１等の出力や、メモリの読出と書込の制御はハードウ
ェアによって行なうようにしてもよい。
ログラム制御されるとしているが、本発明はこのことに
限定されることはなく、移送信号５２、バイト位置ズレ
４１等の出力や、メモリの読出と書込の制御はハードウ
ェアによって行なうようにしてもよい。
本発明によれば、以上のような構成の採用にょシ、移送
元のデータから移送先のデ」りへのバイト位置合せを、
中央処理装置内の演算部外において直接的に行なうこと
になるため、移送命令の実行を高速化できるようＫなる
。
元のデータから移送先のデ」りへのバイト位置合せを、
中央処理装置内の演算部外において直接的に行なうこと
になるため、移送命令の実行を高速化できるようＫなる
。
第１図は本発明の一実施例を示す図であシ、第２（ＡＩ
図と第２（Ｂ）図とは該実施例の動作を説明するための
図である。 １・・・・・・読出レジスタ、２・・・・・・書込レジ
スタ、３・・・・・・アライメント器、４・・・・・・
差分レジスタ、５・・・・・・第１切替器、６・・・・
・・第２切替器、１０・・・・・・読出レジスタ出力、
１１・・・・・・メモリ読出データ、２０・・・・・・
書込レジスタ出力、２１・・・・・・書込信号、３０・
・・・・・アライメント器出力、４０・・・・・・差分
レジスタ出力、４１・・・・・・バイト位置ズレ、５１
・・・・・・外部書込データ、５２・・・・・・移送信
号、６０・・・・・・メモリ書込データ、Ｘ、Ｘ＋１．
Ｘ＋２．Ｙ、Ｙ＋１．Ｙ＋２゜Ｙ＋３・・・・・・語。
図と第２（Ｂ）図とは該実施例の動作を説明するための
図である。 １・・・・・・読出レジスタ、２・・・・・・書込レジ
スタ、３・・・・・・アライメント器、４・・・・・・
差分レジスタ、５・・・・・・第１切替器、６・・・・
・・第２切替器、１０・・・・・・読出レジスタ出力、
１１・・・・・・メモリ読出データ、２０・・・・・・
書込レジスタ出力、２１・・・・・・書込信号、３０・
・・・・・アライメント器出力、４０・・・・・・差分
レジスタ出力、４１・・・・・・バイト位置ズレ、５１
・・・・・・外部書込データ、５２・・・・・・移送信
号、６０・・・・・・メモリ書込データ、Ｘ、Ｘ＋１．
Ｘ＋２．Ｙ、Ｙ＋１．Ｙ＋２゜Ｙ＋３・・・・・・語。
Claims (1)
- 【特許請求の範囲】 複数バイト構成の語単位に記憶動作を行なうメモリにお
けるデータ制御システムにおいて、前記メモリから読み
出された前記語を保持するための読出レジスタと、 前記メモリ内のバイト単位に区分されるデータの移送命
令実行時には前記読出レジスタの保持内容を受は入れそ
の他のときには外部からの書込データを受は入れる第１
切替器と、 前記メモリから前記読出レジスタへの読出動作が行なわ
れるごとにまたは前記外部における前記書込データ発生
ごとに前記第１切替器の出力を受は入れて保持するため
の書込レジスタと、前記移送命令における前記データの
移送先と移送元との前記語のバイト位置ズレに応答して
前記書込レジスタと前記読出レジスタとの出力をバイト
単位に選択し前記読出レジスタ出力を再構成する位置合
せ器と、 前記移送命令実行時には該位置合せ器の出力を受は入れ
その他のときには前記書込レジスタの保持内容を受は入
れてそれぞれ前記メモリへの書込データとする第２切替
器 とを設けたことを特徴とするデータ制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58101162A JPS59226956A (ja) | 1983-06-07 | 1983-06-07 | デ−タ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58101162A JPS59226956A (ja) | 1983-06-07 | 1983-06-07 | デ−タ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59226956A true JPS59226956A (ja) | 1984-12-20 |
Family
ID=14293342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58101162A Pending JPS59226956A (ja) | 1983-06-07 | 1983-06-07 | デ−タ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59226956A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01114952A (ja) * | 1987-10-29 | 1989-05-08 | Nec Corp | 情報処理装置におけるメモリ間転送方式 |
| WO2004057481A1 (ja) * | 2002-12-20 | 2004-07-08 | Fujitsu Limited | Ｄｍａ制御装置、ｄｍａ制御方法、ｄｍａ制御プログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4868209A (ja) * | 1971-12-20 | 1973-09-18 |
-
1983
- 1983-06-07 JP JP58101162A patent/JPS59226956A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4868209A (ja) * | 1971-12-20 | 1973-09-18 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01114952A (ja) * | 1987-10-29 | 1989-05-08 | Nec Corp | 情報処理装置におけるメモリ間転送方式 |
| WO2004057481A1 (ja) * | 2002-12-20 | 2004-07-08 | Fujitsu Limited | Ｄｍａ制御装置、ｄｍａ制御方法、ｄｍａ制御プログラム |
| US7330914B2 (en) | 2002-12-20 | 2008-02-12 | Fujitsu Limited | DMA controller, DMA control method and DMA control program |
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