JPS5849960B2 - 情報チエツク方式 - Google Patents

Description

【発明の詳細な説明】 この発明は、情報処理制御に伴なう情報の記憶制御と共
に、使用される情報の伝送チェックを簡易化して実行さ
せるようにする情報チェック方式情報処理制御を行なう
場合には、まず処理すべき情報を記憶する手段と、処理
された情報を記憶する手段とが必要であり、また処理す
べき情報を記憶する手段にあっては、複数の情報の比較
、演算等の情報処理のために、２組の記憶手段を設ける
ことが望まれる。

すなわち、情報処理を行うためには、複数の情報記憶装
置を必要とするものであり、この記憶装置の中から処理
すべき情報を記憶した記憶装置を選択して必要な情報を
読み出して適宜比較演算処理を行ない、次に処理した情
報を記憶装置を選択してその記憶装置に上記処理された
情報を書き込むものである。

また、このように複数の記憶装置を用いて情報の読み出
し、書き込みを行なう場合、読み出された情報に誤りが
無いかどうかをチェックする必要があり、さらに処理さ
れて得られた新たな書き込み情報に対しては上記チェッ
クのためのチェック情報を付加する必要がある。

この発明は上記のような点に鑑みなされたもので、情報
処理のための記憶制御と共に、読み出される情報のチェ
ック、さらに書き込む情報に対するチェック情報の付加
制御を、情報処理に対応して効果的に実行させるように
する情報チェック方式を提供しようとするものである。

まず、この発明に係る情報チェック方式におけるチェッ
ク情報の形態について説明すると、情報を構成するビッ
ト情報が第１図のＡに示すように直列的に任意のバイナ
リ情報が伝送されるものであるとするとこのビットそれ
ぞれは「１」あるいは「０」の２値情報でなるもので、
伝送りロツク信号に同期して図に示す数値１，２，３．
・・・で対応して示す順位で伝送される。

このように直列状に伝送されるビット情報は、同図のＢ
〜・Ｅに示すように１ビツトおきに１ビツトづつ、２ビ
ツトおきに２ビツトづつ、４ビツトおきに４ビツトづつ
、８ビツトおきに８ビツトづつそれぞれ独立して検知し
、そのＢ−Ｅにそれぞれ対応するビット検知手段で検知
されたビットの中の例えば「１」となるビット数を計数
する。

すなわちＢ−Ｅに対応する４組のビット検知手段で、検
知したビットの中の「１」となるビット数を計数するも
ので、その各計数結果の奇数あるいは偶数の判別結果に
より、各１ビツトのチェック情報を作成する。

具体的には、第１図の場合にはＢ−Ｅに対応して４ビッ
トのチェック情報が作成されるもので、この４ビツトの
チェック情報によって１５ビツトの伝送情報のチェック
動作を行ない得るようになり、このチェック情報は例え
は伝送情報の後尾に連続して挿入し、伝送させるように
する。

そして、このようなチェック情報を用いれは、例えは１
６ビツトのチェック情報で６万ビット以上の伝送情報の
チェックを行なうことができ、伝送情報量に対するチェ
ック情報量を充分減じ、またチェック確度の向上に効果
的なものとし得る。

次に、図面を参照してこの発明の一実施例を説明すると
、第２図は情報処理を含む情報チェック方式を示してい
る。

すなわち、図において１１は主記憶装置であり、この主
記憶装置１１は例えはアドレス番地範囲を分割する等の
手段で、第１乃至第３の記憶部１１ａ〜１１ｃに分割設
定されるもので、この第１乃至第３の記憶部１１ａ〜１
１ｃに対しては処理指令装置１２の出力ラインＩ〜■か
らの信号が結合され、記憶部１１ａ〜１１ｃの選択動作
を行なうようにする。

このような第１乃至第３の記憶部１１ａ〜１１ｃからな
る主記憶装置１１に対しては、１組のアドレスカウンタ
１３が設けられ、このアドレスカウンタ１３の計数値信
号はデコーダ１４を介して主記憶装置１１に対してアド
レス番地指定信号として供給される。

上記アドレスカウンタ１３は処理指令装置１２からの指
令により、主記憶装置１１の読み出しあるいは書き込み
に同期して計数歩進されるものであり、また上記読み出
しあるいは書き込み以外の時にはシフトレジスタとして
作用するように設定される。

そして、このアドレスカウンタ１３には直列にして２値
反転回路１５が接続されるもので、この２値反転回路１
５は複数のバイナリフリップフロップを直列状に配置し
、各々独立した２値反転記憶手段あるいは複数桁のシフ
トレジスタとして構成し得るように設定されるもので、
処理指令装置１２からの指令により、前記アドレスカウ
ンタ１３がシフトレジスタとして設定される時に同時に
シフトレジスタに切換設定され、主記憶装置１１が読み
出しあるいは書き込み状態に設定される時には、各バイ
ナリフリップフロップがアンド回路１６ａ 、１６ｂ・
・・からの「１」の情報によりそれぞれ反転制御され、
それぞれ２値計数動作を独立して行なうようにされる。

そして、上記アンド回路１６ａ、１６ｂ・・・には、ア
ドレスカウンタ１３の並列化したバイナリ計数値情報を
得る複数の出力線の信号がそれぞれゲート信号として結
合されるもので、２値反転回路１５を構成するバイナリ
フリップフロップの数は、アドレスカウンタ１３のバイ
ナリ計数値を表現するビット数に対応して設定される。

すなわち、アドレスカウンタ１３．２値反転回路１５は
、処理指令装置１２からの指令によって共にシフトレジ
スタ状態に設定され、２つのシフトレジスタが２値反転
回路１５側を出力側として直列接続され、２値反転回路
１５からのシフト出力情報はアンド回路１７ａ、１７ｂ
、１７ｃに並列的に供給される。

そして、このアンド回路１７ａ〜１７ｃからの出力情報
信号は、それぞれ第１乃至第３の記憶部１１ａ〜１１ｃ
に対応するアドレスメモリ１８ ａ 、１８ ｂ 、１
８ ｃに書き込み情報として供給される。

ここで、アンド回路１７ａ〜１７ｃは、それぞれアンド
回路１９ ａ 、１９ ｂ 。

１９ｃからの出力信号でゲート制御されるもので、この
アンド回路１９ａ〜１９ｃには、処理指令装置１２から
の前記第１乃至第３の記憶部を選択するラインＩ〜■の
信号およびアドレス番地記憶のためのシフト指令が結合
されている。

また、アドレスメモリ１８ａ〜１８ｃからの情報は、そ
れぞれアンド回路２０ ａ ｔ ２０ ｂ ２０ ｃ
を介して取り出されるもので、オア回路２１を介してア
ドレスカウンタ１３の入力側に結合される。

そして、アンド回路２０ａ〜２０ｃは、前記処理指令装
置１２のラインＩ〜■からの信号およびアドレス番号読
み出し書き込みのシフト指令の結合されるアンド回路２
２ａ、２２ｂ、２２ｃからの出力信号でゲート制御され
る。

前記主記憶装置１１の第１乃至第３の記憶部１１ａ〜１
１ｃは処理するための情報および処理された情報を記憶
するために分担使用されるもので、例えば第１および第
２の記憶部１１ａｔ１１ｂに処理すべき情報を、第３の
記憶部１１ｃには処理された情報を記憶する。

そして、情報処理を行なう場合には処理指令装置１２か
らの指令で主記憶装置１１が読み出しＲ１書き込みＷを
与えるもので、これと同時にライン１〜■の信号で読み
出しあるいは書き込みを行なう記憶部を指定する。

すなわち、処理開始に際しては、例えは処理指令装置１
２で第１の記憶部１１ａを指定し、読み出し指令を与え
ると共に、アンド回路２３ａにゲート信号を与え、第１
の記憶部１１ａに記憶されている情報の先頭のルコード
分を読み出して情報処理装置２４の第１のバッファ２４
ａに書き込み、つづいて第２の記憶部１１ｂを指定する
と共にアンド回路２３ｂのゲートを開き、第２の記憶部
１１ｂの記憶情報の先頭のルーコードを第２のバッファ
２４ｂに書き込む。

そして、情報処理装置２４に処理指令回路１２から処理
指令を与え、処理回路２４ｃでバッファ２４ａ 、２４
ｂに記憶された情報を適宜比較等の処理を行ない、その
処理された情報をオア回路２５を介して主記憶装置１１
に供給する。

この時、処理指令装置１２から第３の記憶部１１ｃを指
定する信号を発生すると共に、書き込みＷ指令を出し、
処理回路２４ｃからの処理情報を第３の記憶部１１ｃに
書き込むようにする。

また、上記のようにして主記憶装置１１から読み出され
る情報は、処理指令装置１２からの読み出しＲ指令でゲ
ートの開かれるアンド回路２６および比較回路２７に供
給し、アンド回路２６の出力信号はオア回路２８を介し
てアンド回路１６ａ。

１６ｂ・・・に並列的に供給する。

さらに、処理回路２４ｃからの主記憶装置１１に対する
書き込み情報信号は、処理指令回路１２からの書き込み
Ｗ指令の状態でゲートの開かれるアンド回路２９を介し
てオア回路２８に供給する。

ここで、処理指令回路１２から読み出しＲ指令の時に「
１」の信号を発生し、書き込みＷ指令の時には信号が「
０」となるものとするもので、アンド回路２９のゲート
信号回路にはインバータ３０を挿入してなる。

上記比較回路２７には、２値反転回路１５からのシフ１
へ出力信号が比較情報として結合され、処理指令回路１
２からは主記憶装置１１からチェック情報が読み出され
る時に比較指令を与え、この時、同時にアドレスカウン
タ１３．２値反転回路１５部にシフト指令を与え、２値
反転回路１５の内容を比較回路２７に比較情報として結
合されるようにする。

また処理装置２４ｃから記憶装置１１への書き込み終了
時には、処理指令装置１２からチェック情報書き込み指
令が発生されるもので、この指令はオア回路２１の出力
信号の結合されるアンド回路３１のゲートを制御し、ア
ンド回路３１からの出力情報はオア回路２５に書き込み
チェック情報として結合する。

すなわち、上記のように構成される装置にあっては、第
１および第２の記憶部１１ａ、１１ｂに対して例えばデ
ィスク等の外部記憶装置に記載された情報を、例えば多
数のレコード情報を含む１トラック分等の定められた単
位量毎に処理すべき情報として図示しない記憶装置から
書き込まれるもので、その単位情報量毎にその後尾に第
１図で説明したようなチェック情報が必要に応じて指定
区切りコードを介して同時に書き込まれている。

また、第１乃至第３の記憶部１１ａ〜１１ｃのそれぞれ
読み出しあるいは書き込みを行なう先頭アドレス番地が
、それぞれ対応するアドレスメモリ１８ａ〜１８ｃに記
憶されている。

この状態で情報処理を行なう場合には、まず処理指令装
置１２から読み出し指令１２を発生し、同時に例えば第
１の記憶部１１ａを指定するライン■に信号を発生し、
さらにアドレスカウンタ１５．２値反転回路１５に対し
てシフト指令を発生し、アンド回路２２ａの出力により
アンド回路２０ａのゲートを開き、アドレスメモ’Ｊ
１８ ａの記憶内容をアドレスカウンタ１３．２値反転
回路１５にシフト記憶させ、第１の記憶部１１ａの読み
出しアドレスを指定するようにする。

ここで、この読み出しは初期状態であるため、２値反転
回路１５の各バイナリフリップフロップの内容はｒｏｌ
に設定される。

さらに、アンド回路２３ａのゲートを開いて、記憶装置
１１をバッファ２４ａに結合する。

そして、アドレスカウンタ１３．２値反転回路１５にカ
ウント指令を与え、アドレスカウンタ１３のカウント歩
進に対応して第１の記憶部１１ａの読み出しアドレスが
シフトされ、その記憶情報が順次読み出されてバッファ
２４ａに書き込まれ、例えばルーコード情報が読み出さ
れた時にこの第１の記憶部１１ａの読み出しが停止され
る。

このような第１の記憶部１１ａからの読み出し情報は、
同時にゲートの開かれるアンド回路２６を介してアンド
回路１６ ａ ｔ １６ ｂ・・・部に供給される。

このアンド回路１６ａ、１６ｂ・・・は、アドレスカウ
ンタ１３のバイナリ計数値を構成するビット信号でゲー
ト制御されるものであり、アドレスカウンタ１３の計数
歩進に伴ない、上記読み出しビット情報を第１図で説明
したように検出し、２値反転回路１５を構成するバイナ
リフリップフロップを駆動するようになる。

すなわち、主記憶装置１１からの情報読み出しに対応し
て第１図に示したようなチェック情報を計数形成してい
るものである。

そして、第１の記憶部１１ａからルーコードの情報が読
み出し終了された時にはアドレスカウンタ１３は次のレ
コード情報の先頭アドレス位置を計数記憶し、２値反転
回路１５には読み出されたルーコード情報分のチェック
情報が記憶保持されるようになる。

そして、この状態でアドレスカウンタ１３．２値反転回
路１５に処理指令装置１２からシフト指令が与えられ、
アンド回路１９ａからゲート信号の与えられているアン
ド回路１７ａを介してアドレスメモリ１８ａにその時の
アドレスカウンタ１３および２値反転回路１５の記憶計
数内容をシフトシ記憶保持させる。

そして、次に処理指令装置１２からは第２の記憶部１１
ｂを指定するライン■に信号が発生され、主記憶装置１
１の第２の記憶部１１ｂに選択読み出し指令を出すと共
に、アンド回路２０ｂのゲートを開き、アドレスメモリ
１８ｂの内容をアドレスカウンタ１３．２値反転回路１
５にシフトシさらにアンド回路２３ｂのゲートを開いて
、上記同様の読み出し動作を行ない、第２の記憶部１１
ｂに記憶されていた先頭のルーコード情報をバッファ２
４ｂに書き込むようにし、その時のアドレスカウンタ１
３．２値反転回路１５の内容を再びアドレスメモリ１８
ｂにシフトし、記憶保持させるようにする。

このように第１および第２の記憶部１１ａ。

１１ｂからルーコードづつの情報が読み出され、バッフ
ァ２４ａ 、２４ｂに記憶されると、処理指令装置１２
から情報処理装置２４に処理指令が出され、処理回路２
４ｃでバッファ２４ａ 、２４ｂの情報を読み取り、適
宜情報処理を行なってその処理情報を出力するようにな
る。

この時処理指令装置１２から第３の記憶部１１ｃを指定
するライン■に出力を発生し、アンド回路２０ｃにゲー
ト信号を与え、アドレスカウンタ１３．２値計数回路１
５にシフト指令を与えてアドレスメモリ１８ｃの記憶内
容（最初であるので記憶内容はゼロ）をアドレスカウン
タ１３．２値反転回路１５にシフトする。

そして、主記憶装置１１に書き込み指令を与え、処理回
路２４ｃで得られる処理情報をアドレスカウンタ１３の
アドレスシフトに対応して第３の記憶部１１ｃに書き込
むようになる。

この時、処理指令装置１２から書き込みＷ指令が発せら
れているため、アンド回路２９のゲートが開かれ、第３
の記憶部１１ｃに書き込まれる情報がアンド回路１６
ａ ｔ １６ ｂ・・・にも供給され、２値反転回路１
５で前述したようにその書き込み情報のチェック情報を
計数作成するようになる。

そして、処理回路２４ｃからの処理情報が出力し終ると
、処理指令装置１２からアドレスカウンタ１３．２値反
転回路１５にシフト指令を与え、その時のアドレスカウ
ンタ１３．２値反転回路１５の内容をアドレスメモリ１
８ｃにシフト記憶させるようになる。

すなわち、処理指令装置１２からの指令により、第１お
よび第２の記憶部１１ａｔ１１ｂの記憶情報を適宜読み
出して情報処理し、その処理情報を第３の記憶部１１ｃ
に書き込むようにするもので、この第１乃至第３の記憶
部１１ａ〜１１ｃに対する読み出しおよび書き込み時の
アドレスは、その記憶部１１ａ〜１１ｃの指定毎にアド
レスメモリ１８ａ〜１８ｃから読み出し、共通に設けた
アドレスカウンタ１３を設定するもので、処理の進行に
伴ない円滑にアドレス指定動作が行なわれる。

また、同時に主記憶装置１１からの情報読み出しおよび
書き込みに際し、その情報が第１乃至第３の記憶部１１
ａ〜１１ｃにそれぞれ対応してその時のアドレスカウン
タ１３のバイナリ計数値に対応してビット検知され、２
値反転回路１５で第１図で説明したようなチェック情報
作成作業が行なわれる。

そして、このチェック情報作成作業は、各記憶部１１ａ
、１１ｃ単位に継続されるものである。

このようにして情報処理が行なわれ、例えは第１の記憶
部１１ａに記憶された単位量の情報の最後のレコード情
報が読み出されると、これを処理指令装置１２でコード
検知等の手段で検知し、比較回路２７に比較指令を与え
、その最後のレコード情報につづく第１の記憶部１１ａ
に記憶されたチェック情報と、それまで第１の記憶部１
１ａからの読み出し情報により作成した２値反転回路１
５のチェック情報とを比較し、一致した時に処理指令装
置１２に「ＯＫ」の信号を発生する。

また不一致の場合には、それまで第１の記憶部１１ａか
ら読み出した信号に誤りのあるものであるため、その警
報を適宜発生するものである。

そして、このようなチェック動作は第２の記憶部１１ｂ
に対しても同様にされる。

また、第３の記憶部１１ｃ°に対する書き込み情報が、
例えばディスク等の外部記憶装置の書き込み単位量に達
した時には、処理指令装置１２からチェック情報書き込
み指令を発し、アンド回路２０ｃのゲートを開き、アド
レスメモリ１８ｃに記憶されたそれまでの書き込み情報
にもとずき作成されたチェック情報を、アンド回路３１
を介して主記憶装置１１に結合し、第３の記憶部１１ｃ
に書き込まれた処理情報の末尾に縦続させるようにする
。

尚、図示してはいないが、記憶装置１１への新たな情報
の書き込み、あるいは読み出しに応じて、アドレスメモ
’） １８ ａ〜１８ｃは必要に応じて、クリヤされる
ことは勿論である。

以上のようにこの発明によれは、情報処理制御を行なう
ための記憶手段、この記憶手段に対するアドレス制御手
段を充分簡易化して情報処理装置の制御を行ない得るは
かりか、この情報処理制御のためのアドレスカウンタを
利用して効果的なチェック情報の作成作業を単位量の間
継続し、情報チェック動作も合せ行ない得るものであり
、情報チェックを伴なう情報処理を非常に効果的に行な
い得るようになるものである。

尚、主記憶装置１１の第１乃至第３の記憶部１１ａ〜１
１ｃの分割設定手段は、さらに他に種種考えられるもの
であり、また処理指令装置１２からの記憶部選択もチッ
プセレクト等の手段で適宜実施されるものである。

また、実施例では第１図における説明に対応して情報が
全てビット直列に伝送する場合を想定して示したが、こ
れはキャラクタ単位のビット並列情報の場合にも同様に
実施し得る。

このビット並列の場合には、アドレスカウンタのバイナ
リ計数値に合わせてキャラクタ単位にビット合算するよ
うにしてチェック情報を作成してもよく、さらに上記キ
ャラクタ単位のビット合算に組み合せて各ビットを特定
される順位組み合せて検知するようにしてもよく、その
他種々のビット検知手段を組み合せ使用し得るものであ
る。

もちろん並列情報を直列情報に変換してもよい等、種々
考えられるものであり、其の他車発明の要旨を逸脱しな
い範囲で種々の応用、変更が可能である。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る情報チェック方式の
チェック情報作成態様を説明する図、第２図は情報チェ
ックを行なう情報処理装置を説明する構成図である。 １１・・・・・・主記憶装置、１１ａ〜１１ｃ・・・・
・・第１乃至第３の記憶部、１２・・・・・・処理指令
装置、１３・・・・・・アドレスカウンタ、１５・・・
・・・２値反転回路、１８ａ〜１８ｃ・・・・・・アド
レスメモリ、２４・・・・・・情報処理装置、２４ａ
、２４ｂ・・・・・・バッファ、２４ｃ・・・・・・処
理回路、２７・・・・・・比較回路。

Claims (1)

【特許請求の範囲】
1. １ 情報処理に際して処理すべき情報を記憶する読み出
   し記憶部および処理された情報を記憶する書き込み記憶
   部が設定される主記憶装置と、この主記憶装置の読み出
   しおよび書き込み記憶部に対して共通に設けられるアド
   レスカウンタと、上記読み出し記憶部を指定して情報を
   読み出し処理し書き込み記憶部を指定してその処理情報
   を書き込ませる処理制御手段と、この処理制御手段によ
   る読み出しおよび書き込みの記憶部指定に際し前記アド
   レスカウンタに読み出しおよび書き込み番地を指定する
   記憶部それぞれに対応して設けたアドレスメモリと、上
   記アドレスカウンタのバイナリ計数値をあられす各ビッ
   トに対応して設けられその各ビット出力線それぞれから
   の出力信号と上記指定される記憶部に対する書き込みあ
   るいは読み出しデータ情報による２値信号との論理積に
   よって駆動されるチェック情報を作成する２値反転手段
   と、この２値反転手段の出力信号と前記アドレスカウン
   タの計数値とを組み合わせ上記指定されるアドレスメモ
   リに記憶する手段とを具備し、主記憶装置を構成する複
   数の記憶部に対して１組のアドレスカウンタおよびチェ
   ツク情報作成用２値反転手段を共用することを特徴とす
   る情報チェック方式。