JPH02214099A

JPH02214099A - ポインタリセット方式

Info

Publication number: JPH02214099A
Application number: JP1033665A
Authority: JP
Inventors: Atsushi Takasugi; 敦高杉
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-02-15
Filing date: 1989-02-15
Publication date: 1990-08-27
Anticipated expiration: 2012-10-27
Also published as: JP2667702B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、シリアルアクセスメモリのポインタに関し、
特に、シリアルアクセスメモリが大容量化しても高速で
リセット可能なポインタリセット方式に関する。

［従来の技術］ −ｍに、シリアルアクセスメモリは、ｒ１Ｍビットマル
チボートメモリの開発Ｊ沖電気研究開発。

第１３８号Ｖｏ１．．５５Ｎｏ、２にも示されているよ
うに、ランダムアクセスメモリと共に画像専用メモリと
して使われる。シリアルアクセスメモリは転送ゲート、
シリアルレジスタ、シリアルデータセレクタおよびシリ
アル入出力バッファから構成される。

ランダムアクセスメモリのデータを、転送ゲートを通じ
て一度にシリアルレジスタに取り込み、この取り込まれ
たデータはシリアルデータセレクタによって選択され、
シリアル入出力バッファを通じて高速に読み出せる。

一方、シリアル入出力バッファを通じてシリアルレジス
タに書き込まれたデータをランダムアクセスメモリに格
納することができるようになっている。

ここで、上記シリアルデータセレクタはポインタと呼ば
れている。

従来、シリアルアクセスメモリのポインタは、第３図に
示すように、複数の単位ポインタａ、ａ・・を連続的に
配置したポインタＡで構成され、複数の単位記憶回路す
、ｂ・・・を直列に配置したシリアルレジスタＢの、各
単位記憶回路す、ｂ・に取り込まれているデータを順次
選択するようになっている。より詳しくは、上記ポイン
タＡを構成する複数個の単位ポインタａ・・・の内の一
つの出力が’Ｈｉｇｈ”となると共に、他の単位ポイン
タａ、ａ・・・の出力は“Ｌｏｗ”となる。そして、ポ
インタ駆動クロックＣＬＫが入力することにより、上記
の“Ｈｉｇｈ”信号を出力する単位ポインタａ、ａ・・
・が１ビツトずつ移動する。このようにして、データレ
ジスタＢを構成する単位記憶回路す、ｂ・・・をシリア
ルに、１１ビツトずつ、順に選択することが可能となっ
ている。　また、上記第３図において、符号Ｃはポイン
タＡのリセット回路であり、上記ポインタＡを構成する
複数個の単位ポインタａ、ａ・・・の出力を全て“Ｌ　
ｏ　ｗ　”にするためのリセット信号ＰＲを出力する。

このポインタのリセット動作は、上記の従来技術では、
ただ一つのリセット信号ＰＲで共通に行っていた。

［発明が解決しようとする課題］しかしながら、上記の従来技術になるシリアルアクセス
メモリのポインタは、大容量化に伴ってそのシリアルア
クセスビットの数が多くなればなる程、リセット回￥！
４Ｃの負荷となる単位ポインタの数が増加するため、ポ
インタをリセットするリセット信号ＰＲの負荷容量も増
大する。特に、リセット後もシリアルアクセスが連続し
て行われる場合には、高速でのリセットが必要となるが
、１つのリセット信号で全ての単位ポインタを共通にリ
セットする上記の従来技術の方式では、増大した負荷容
量充電のためリセット時間がかかり過ぎてしまい、高速
シリアルアクセスメモリを実現する−には、技術的に満
足できる方式とは言い難かった。

そこで、本発明は、上記の従来技術における問題点に鑑
み、大容量化に伴ってそのシリアルアクセスビットの数
が多くなっても、シリアルアクセスを高速で、かつ、連
続して行うことの可能なシリアルアクセスメモリ用のポ
インタリセット方式を提供することを、その目的とする
。

［課題を解決するための手段］上記の本発明の目的は、複数の単位記憶要素が連続的に
配置されて成るデータレジスタに格納されたデータを、
上記データレジスタの複数の単位記憶要素に順次選択ア
ドレス信号を出力するポインタにより、順次選択して読
み出すシリアルアクセスメモリにおいて、選択アドレス
が連続するように複数のグループに分割されたポインタ
グループと、上記複数のグループに分割されたポインタ
グループの内から、データを選択しているポインタの存
在するポインタグループを認識する手段と、上記認識手
段からの出力を受けて上記選択されなポインタの存在す
るポインタグループをリセットするリセット信号を発生
する手段とを備えたことを特徴とするポインタリセット
方式によって達成される。

［作　　用］すなわち、上記の本発明の解決手段によれば、シリアル
アクセスメモリのポインタを複数にグループ化し、デー
タを選択しているポインタの存在するポインタグループ
以外はリセット状態にあるとみれることから、選択して
いるポインタの存在するポインタグループのみをリセッ
トするようにしたことにより、ポインタをリセットする
ためのリセット信号の負荷容量を低減し、これにより、
シリアルアクセスメモリ用ポインタの高速リセットを可
能にする。

［実　施　例］以下、本発明の実施例について、添付の図面を参照しな
がら説明する。

先ず、第１図には、本発明の実施例になるシリアルアク
セスメモリのポインタ回りが示されている。図において
、シリアルレジスタは、基本的には、複数の単位記憶装
置であるフリップフロップｂ、ｂ・・・を連続的に配列
したデータレジスタ１０と、これらに対応して設けられ
、複数の単位ポインタであるラッチａ、ａ・・・を連続
的に配列したポインタ２０とから構成されている。そし
て、これらポインタ２０のラッチａ、ａ・・・の出力は
、上記データレジスタ１０の対応するフリップフロップ
ｂ、ｂ・・・に接続され、さらに、ラッチａ、ａ・・・
には、ポインタ駆動用のクロックＣＬＫがそれぞれ入力
されている。

上記の構成においては、既述の従来技術になるシリアル
アクセスメモリと同様、上記ポインタ２０は、選択され
た単位ポインタであるラッチａの出力のみを“’Ｈｉｇ
ｈ”とし、その他のラッチａ、ａ・・・の出力は“’Ｌ
ｏｗ”にする。そして、上記クロックＣＬＫにより、そ
のラッチａの出力“”Ｈｉｇｈ”をシリアルに１ビツト
ずつシフトし、（図示例では矢印方向（上から下）にシ
フトする）もって、シリアルアクセスを可能としている
。

なお、ラッチａには公知の方法により“Ｈｉｇｈ”がセ
ットされる。

そして、本発明によれば、上記データレジスタ１０及び
ポインタ２０は複数のグループに分割される。すなわち
、本実施例では、それぞれ４つのグループ１０−１〜１
０−４．２０−１〜２〇−４に分けられている。さらに
、それぞれのポインタグループ２０−１〜２０−４のり
セット端子には、選択ポインタグループ認識回路４０の
、４個′に分割された回路Ｒ１〜Ｒ４の出力が、リセッ
ト信号発生回路＃ｉ５０を構成する４個のＡＮＤゲート
５１−１〜５１−４を介して接続されている。

この選択ポインタグループ認識回路４０は、アドレスカ
ウンタ３０の出力を受け、ポインタグループ２０−１〜
２０−４の内からリセットが必要な、選択された１つの
ポインタグループを認識し、回路Ｒ１〜Ｒ４の内から選
択されたポインタグループに対応する一つを選び出し、
これより出力するものである。

また、このリセット信号発生口＃Ｉ５０を構成するこれ
ら４個のＡＮＤゲート５１−１〜５１−４の入力端子に
は、リセット起動信号ＰＲＭが共通して入力され、これ
により、リセットが必要なポインタグループ２０−１〜
２０−４のみをリセットする。

次に、第２図には、上記実施例のシリアルアクセスメモ
リ用高速ポインタの高速リセット方式を説明する各部の
、動作波形が示されている。ここでは、例えば上記デー
タレジスタ１０の第３グループ１０−３の第５ビツト目
■のフリップフロップｂのアクセスの終了後、時刻ｔ３
でポインタリセットがかかる場合の動作が示されている
。

すなわち、先ず時刻ｔ。において、第２図に示すクロッ
ク信号ＣＬＫによって、ポインタ２０の第１グループ２
０−１の最初のラッチａに“Ｈｉｇｈ”がセットされる
ことにより、データレジスタ１０のアクセスが第１グル
ープ１０−１の最初のビットから開始される。この時、
セットされたラッチａの位置を、タロツク信号ＣＬＫの
カウントにより知ることがて′きるアドレスカウンタ３
０の出力を受けて、選択ポインタグループ認識回路４０
の内の回路Ｒ工の出力がＨｉｇｈ”状態となっている。

次に、時刻ｔ１においては第２グループ１〇−２が、そ
して時刻ｔ２においては第３グループ１０−３のアクセ
スが開始される。そして、上記第３グループ１０−３の
最初から第５ビツト目■のアクセスの後、すなわち、時
刻ｔ３においてリセット起動信号ＰＲＭを発生してリセ
ットが行われた場合、アドレスカウンタ３０の出力によ
り、第２図に示すように、上記選択ポインタグループ認
識回路４０の回路Ｒ３が“Ｈｉｇｈ”状態となっている
ため、リセット起動信号ＰＲＭが”Ｈｉｇｈ　”となる
と同時に、リセット信号発生回路５０の出力ＰＲＢも“
’Ｈｉｇｈ”状態となる。このリセット信号ＰＲ３によ
り、セットされたラッチａの存在する、上記第３グルー
プ１０−３のポインタ２０−３のみにリセットがかがる
。このとき、すべてのラッチａが“’Ｌｏｗ”他のリセ
ット信号ＰＲＩ、ＰＨ１、ＰＨ１は’　Ｌ　ｏ　ｗ　”
のままである。

このように本実施例では、ポインタグループ２０−１〜
２０−４の全てをリセットせず、リセットが必要なポイ
ンタグループのみをリセットするようにしている。これ
により、上記リセット信号ＰＲＭを発生するリセット信
号発生回路５０の負荷容量は、従来のように全てをリセ
ットする方式に比較し、１／４に減少し、より高速での
ポインタのリセットが可能となる。

また、特に、シリアルビット数の増大に伴いポインタの
数の多い高速シリアルアクセスメモリにおいても、高速
でのポインタリセット動作が容易に実現できることとな
る。

また、上記の実施例では、アクセスビットの認識のため
、アドレスカウンタを用いたが、しかしながら、必ずし
もこのアドレスカウンタを用いる必要はない。例えば、
各ポインタグループ２０−１〜２０−４間に、ラッチａ
のセット信号である”Ｈｉｇｈ’”の移動を監視する手
段を設け、セット信号の移動の有無により選択ポインタ
グループを認識するようにしてもよい。

さらに、上記の実施例では、上記データレジスタ１０及
びポインタ２０を４つのグループに分割した場合につい
てのみ説明した。しかしながら、本発明はこれのみに限
定されるものではなく、データレジスタ１０及びポイン
タ２０の分割するグループの数は、例えば増加するビッ
トの数等を基に、適宜室められるべきルのであることは
明らかである。

［発明の効果］以上の説明からも明らかなように、本発明によれば、シ
リアルアクセスメモリのポインタを複数にグループ化し
たことにより、ポインタをリセットするためのリセット
信号の負荷容量を低減し、これにより、特に大容量化に
伴ってそのシリアルアクセスビットの数が増大しても、
そのポインタを高速でリセットし得るという、極めて優
れた効果を発揮する。

【図面の簡単な説明】

第１図は本発明のポインタリセット方式を説明するポイ
ンタの構成の実施例を示すブロック図、第２図は上記第
１図の高速リセット方式を説明するための各部動作信号
の波形図、第３図は従来技術になるシリアルアクセスメ
モリのポインタの概略構成を示すブロック図である。１０・・・データレジスタ　ａ・・・ラッチ１０−１〜
１０−４・・・レジスタグループ２０・・・ポインタ　
ｂ・・・フリップフロップ２０−１〜２０−４・・・ポ
インタグループ３０・・・アドレスカウンタ４０・・・選択ポインタグループ認識回路Ｒ１〜Ｒ４・
・・回路５０・・・リセット信号発生回路５１−１〜５１−４・・・ＡＮＤゲート特許出願人　沖
電気工業株式会社第１図従来例の本°インタ回りを示す７゛口？’ｌ１図第３図

Claims

【特許請求の範囲】

複数の単位記憶要素が連続的に配置されて成るデータレ
ジスタに格納されたデータを、上記データレジスタの複
数の単位記憶要素に順次選択アドレス信号を出力するポ
インタにより、順次選択して読み出すシリアルアクセス
メモリにおいて、選択アドレスが連続するように複数の
グループに分割されたポインタグループと、上記複数の
グループに分割されたポインタグループの内から、デー
タを選択しているポインタの存在するポインタグループ
を認識する手段と、上記認識手段からの出力を受けて上
記選択されたポインタの存在するポインタグループをリ
セットするリセット信号を発生する手段とを備えたこと
を特徴とするポインタリセット方式。