JP2667702B2 - ポインタリセット方式 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、シリアルアクセスメモリのポインタに関
し、特に、シリアルアクセスメモリが大容量化しても高
速でリセット可能なシリアルメモリに関する。

［従来の技術］ 一般に、シリアルアクセスメモリは、「1Mビットマル
チポートメモリの開発」沖電気研究開発，第138号Vol.5
5No.2にも示されているように、ランダムアクセスメモ
リと共に画像専用メモリとして使われる。シリアルアク
セスメモリは転送ゲート，シリアルレジスタ，シリアル
データセレクタおよびシリアル入出力バッファから構成
される。

ランダムアクセスメモリのデータを、転送ゲートを通
じて一度にシリアルレジスタに取り込み、この取り込ま
れたデータはシリアルデータセレクタによって選択さ
れ、シリアル入出力バッファを通じて高速に読み出せ
る。

一方、シリアル入出力バッファを通じてシリアルレジ
スタに書き込まれたデータをランダムアクセスメモリに
格納することができるようになっている。

ここで、上記シリアルデータセレクタはポインタと呼
ばれている。

従来、シリアルアクセスメモリのポインタは、第３図
に示すように、複数の単位ポインタａ、ａ・・・を連続
的に配置したポインタＡで構成され、複数の単位記憶回
路ｂ、ｂ・・・を直列に配置したシリアルレジスタＢ
の、各単位記憶回路ｂ、ｂ・・・に取り込まれているデ
ータを順次選択するようになっている。より詳しくは、
上記ポインタＡを構成する複数個の単位ポインタａ・・
・の内の一つの出力が“High"となると共に、他の単位
ポインタａ、ａ・・・の出力は“Low"となる。そして、
ポインタ駆動クロックCLKが入力することにより、上記
の“High"信号を出力する単位ポインタａ、ａ・・・が
１ビットずつ移動する。このようにして、データレジス
タＢを構成する単位記憶回路ｂ、ｂ・・・をシリアル
に、１ビットずつ、順に選択することが可能となってい
る。また、上記第３図において、符号ＣはポインタＡの
リセット回路であり、上記ポインタＡを構成する複数個
の単位ポインタａ、ａ・・・の出力を全て“Low"にする
ためのリセット信号PRを出力する。このポインタのリセ
ット動作は、上記の従来技術では、ただ一つのリセット
信号PRで共通に行っていた。

［発明が解決しようとする課題］ しかしながら、上記の従来技術になるシリアルアクセ
スメモリのポインタは、大容量化に伴ってそのシリアル
アクセスビットの数が多くなればなる程、リセット回路
Ｃの負荷となる単位ポインタの数が増加するため、ポイ
ンタをリセットするリセット信号PRの負荷容量も増大す
る。特に、リセット後もシリアルアクセスが連続して行
われる場合には、高速でのリセットが必要となるが、１
つのリセット信号で全ての単位ポインタを共通にリセッ
トする上記の従来技術では、増大した負荷容量充電のた
めリセット時間がかかり過ぎてしまい、高速シリアルア
クセスメモリを実現するには、技術的に満足できるとは
言い難かった。

そこで、本発明は、上記の従来技術における問題点に
鑑み、大容量化に伴ってそのシリアルアクセスビットの
数が多くなっても、シリアルアクセスを高速で、かつ、
連続して行うことの可能なシリアルアクセスメモリを提
供することを、その目的とする。

［課題を解決するための手段］ 本発明では、複数の単位記憶要素が連続的に配置され
て成るデータレジスタに格納されたデータを、上記デー
タレジスタの複数の単位記憶要素に順次選択アドレス信
号を出力するポインタにより、順次選択して読み出すシ
リアルアクセスメモリにおいて、ポインタを、選択アド
レスが連続するように複数のポインタに分割し、この分
割された複数のポインタのうち、どのポインタがデータ
を選択しているかを認識する手段と、この認識手段から
の出力を受けてデータを選択しているポインタの選択ア
ドレス信号をリセットする手段とを設けた。

［作用］ すなわち、上記の本発明の解決手段によれば、シリア
ルアクセスメモリのポインタを複数に分割し、データを
選択している単位ポインタの存在する分割されたポイン
タ以外はリセット状態にあるとみれることから、選択し
ている単位ポインタの存在する分割されたポインタのみ
をリセットするようにしたことにより、ポインタをリセ
ットするためのリセット信号の負荷容量を低減し、これ
により、シリアルアクセスメモリ用ポインタの高速リセ
ットを可能にする。

［実 施 例］ 以下、本発明の実施例について、添付の図面を参照し
ながら説明する。

先ず、第１図には、本発明の実施例になるシリアルア
クセスメモリのポインタ回りが示されている。図におい
て、シリアルレジスタは、基本的には、複数の単位記憶
装置であるフリップフロップｂ、ｂ・・・を連続的に配
列したデータレジスタ10と、これらに対応して設けら
れ、複数の単位ポインタであるラッチａ、ａ・・・を連
続的に配列したポインタ20とから構成されている。そし
て、これらポインタ20のラッチａ、ａ・・・の出力は、
上記データレジスタ10の対応するフリップフロップｂ、
ｂ・・・に接続され、さらに、ラッチａ、ａ・・・に
は、ポインタ駆動用のクロックCLKがそれぞれ入力され
ている。

上記の構成においては、記述の従来技術になるシリア
ルアクセスメモリと同様、上記ポインタ20は、選択され
た単位ポインタであるラッチａの出力のみを“High"と
し、その他のラッチａ、ａ・・・の出力は“Low"にす
る。そして、上記クロックCLKにより、そのラッチａの
出力“High"をシリアルに１ビットずつシフトし、（図
示例では矢印方向（上から下）にシフトする）もって、
シリアルアクセスを可能としている。

なお、ラッチａには公知の方法により“High"がセッ
トされる。

そして、本発明によれば、上記データレジスタ10及び
ポインタ20は複数のデータレジスタ及びポインタに分割
される。すなわち、本実施例では、それぞれ４つの分割
されたデータレジスタ10−１〜10−４及びポインタ20−
１〜20−４に分けられている。さらに、それぞれのポイ
ンタ20−１〜20−４のリセット端子には、選択ポインタ
認識回路40の、４個に分割された回路R₁〜R₄の出力が、
リセット信号発生回路50を構成する４個のANDゲート51
−１〜51−４を介して接続されている。

この選択ポインタ認識回路40は、アドレスカウンタ30
の出力を受け、分割されたポインタ20−１〜20−４の内
からリセットが必要な、選択された１つのポインタを認
識し、回路R₁〜R₄の内から選択されたポインタに対応す
る一つを選び出し、これより出力するものである。

また、このリセット信号発生回路50を構成するこれら
４個のANDゲート51−１〜51−４の入力端子には、リセ
ット起動信号PRMが共通して入力され、これにより、リ
セットが必要なポインタ20−１〜20−４のみをリセット
する。

次に、第２図には、上記実施例のシリアルアクセスメ
モリ用高速ポインタの高速リセット方式を説明する各部
の動作波形が示されている。ここでは、例えば上記デー
タレジスタ10の第３データレジスタ10−３の第５ビット
目のフリップフロップｂのアクセスの終了後、時刻t₃
でポインタリセットがかかる場合の動作が示されてい
る。

すなわち、先ず時刻t₀において、第２図に示すクロッ
ク信号CLKによって、ポインタ20の第１ポインタ20−１
の最初のラッチａに“High"がセットされることによ
り、データレジスタ10のアクセスが第１グループ10−１
の最初のビットから開始される。この時、セットされた
ラッチａの位置を、クロック信号CLKのカウントにより
知ることができるアドレスカウンタ30の出力を受けて、
選択ポインタ認識回路40の内の回路R₁の出力が“High"
状態となっている。

次に、時刻t₁においては第２データレジスタ10−２
が、そして時刻t₂においては第３データレジスタ10−３
のアクセスが開始される。そして、上記第３データレジ
スタ10−３の最初から第５ビット目のアクセスの後、
すなわち、時刻t₃においてリセット起動信号PRMを発生
してリセットが行われた場合、アドレスカウンタ30の出
力により、第２図に示すように、上記選択ポインタ認識
回路40の回路R₃が“High"状態となっているため、リセ
ット起動信号PRMが“High"となると同時に、リセット信
号発生回路50の出力PR₃も“High"状態となる。このリセ
ット信号PR₃により、セットされたラッチａの存在す
る、上記第３データレジスタ10−３に対応する第３のポ
インタ20−３のみにリセットがかかる。このとき、すべ
てのラッチａが“Low"他のリセット信号PR1、PR2、PR4
は“Low"のままである。

このように本実施例では、第１〜第４のポインタ20−
１〜20−４の全てをリセットせず、リセットが必要なポ
インタのみをリセットするようにしている。これによ
り、上記リセット信号RPMを発生するリセット信号発生
回路50の負荷容量は、従来のように全てをリセットする
方式に比較し、1/4に減少し、より高速でのポインタの
リセットが可能となる。

また、特に、シリアルビット数の増大に伴いポインタ
の数の多い高速シリアルアクセスメモリにおいても、高
速でのポインタリセット動作が容易に実現できることと
なる。

また、上記の実施例では、アクセスビットの認識のた
め、アドレスカウンタを用いたが、しかしながら、必ず
しもこのアドレスカウンタを用いる必要はない。例え
ば、各ポインタ20−１〜20−４間に、ラッチａのセット
信号である“High"の移動を監視する手段を設け、セッ
ト信号の移動の有無により選択ポインタを認識するよう
にしてもよい。

さらに、上記の実施例では、上記データレジスタ10及
びポインタ20を４つに分割した場合についてのみ説明し
た。しかしながら、本発明はこれのみに限定されるもの
ではなく、データレジスタ10及びポインタ20の分割する
数は、例えば増加するビットの数等を基に、適宜定めら
れるべきものであることは明らかである。

［発明の効果］ 以上の説明からも明らかなように、本発明によれば、
シリアルアクセスメモリのポインタを複数に分割したこ
とにより、ポインタをリセットするためのリセット信号
の負荷容量を低減し、これにより、特に大容量化に伴っ
てそのシリアルアクセスビットの数が増大しても、その
ポインタを高速でリセットし得るという、極めて優れた
効果を発揮する。

【図面の簡単な説明】

第１図は本発明のシリアルメモリを説明するポインタの
構成の実施例を示すブロック図、第２図は上記第１図の
高速リセット方式を説明するための各部動作信号の波形
図、第３図は従来技術になるシリアルアクセスメモリの
ポインタの概略構成を示すブロック図である。 10……データレジスタ、ａ……ラッチ 10−１〜10−４……第１〜第４のデータレジスタ 20……ポインタ、ｂ……フリップフロップ 20−１〜20−４……第１〜第４のポインタ 30……アドレスカウンタ 40……選択ポインタ認識回路 R₁〜R₄……回路 50……リセット信号発生回路 51−１〜51−４……ANDゲート

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】複数の単位記憶要素が連続的に配置されて
   成るデータレジスタに格納されたデータを、上記データ
   レジスタの複数の単位記憶要素に順次選択アドレス信号
   を出力するポインタにより、順次選択して読み出すシリ
   アルアクセスメモリにおいて、 前記ポインタを、選択アドレスが連続するように複数の
   ポインタに分割し、 この分割された複数のポインタのうち、どのポインタが
   データを選択しているかを認識する手段と、この認識手
   段からの出力を受けてデータを選択しているポインタの
   選択アドレス信号をリセットする手段とを備えたことを
   特徴とするシリアルアクセスメモリ。
2. 【請求項２】前記ポインタはクロック信号によって駆動
   される特許請求の範囲第１項記載のシリアルアクセスメ
   モリ。
3. 【請求項３】前記記憶単位要素はフリップフロップであ
   る特許請求の範囲第１項記載のシリアルアクセスメモ
   リ。
4. 【請求項４】前記ポインタは複数のラッチから構成され
   る特許請求の範囲第１項記載のシリアルアクセスメモ
   リ。