JP4615494B2 - ダイナミック・ランダム・アクセス・メモリ・システム - Google Patents
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Description
上式において、
・ capはクロック・サイクルごとの受信アドレス・ビット数、
・ 上限は引き数以上の整数値を返す関数、
・ caは各読み書きサイクルで使用される列アドレス・ビット数、
・ fはrw/trの比を表す。
上式において、
・ cap=クロック・サイクルtClockCycleごとの受信アドレス・ビット数、
・ 上限=引き数以上の整数値を返す関数、
・ ca=読み書きサイクルtRead/Writeごとに使用される列アドレス・ビット数、
・ f=rw/tr、ここでrw=各読取り/書込みサイクルtraed/Write中に列増幅器との間で読み書きされるビット数、tr=各クロック・サイクルtClockCycle中にDRAMとの間で送受信されるビット数、
・ tRead/Write=f・tClockCycleである。
・ rw=8×9ビット
・ tr=9ビット
・ f=8
・ ra=10ビット(プラス15ビットの装置アドレス)
・ ca=8ビット
・ cap=1ビット
BusData[8:0]をデータ、制御、および行アドレス情報に使用する。ピンBusEnableは、多重クロック・サイクルの列アドレスを伝送するために使用し、BusCtrlピンをデータ線上のデータまたはアドレスを指定するために使用する。f=8であるため、BusCtrl線をどの信号の伝送にも使用していないときにいくらかのクロック・サイクルがあるので、BusCtrl線をデータまたはアドレスの指定以外の機能に使用することができる。したがって、ブロック・データの伝送を早期終了する時点を示すなどの機能を実現することができる。
Claims (13)
- 書込みアクセスを特定する書込みコマンドを受信する複数の第1のピンと、
行アドレスおよび列アドレスを、クロック信号によって別々のクロック・サイクルで受信する複数の第2のピンと、
複数のバンクであって、当該複数のバンクの各々は、独立メモリ・アレイとそれに付随する列増幅器とを備え、前記行アドレスは、当該複数のバンクのうちの特定のバンクの当該独立メモリ・アレイの行を特定し、前記列アドレスは、当該特定のバンクの当該独立メモリ・アレイの列を特定する、複数のバンクと、
データを伝送するための複数の第3のピンであって、前記列増幅器へ書込まれるデータ・ビット数は、前記クロック信号の1つのクロック・サイクル中に当該複数の第3のピンに入力される当該データのビット数の少なくとも2倍である、複数の第3のピンと、
前記書込みコマンドの受信と前記複数の第3のピンにおけるデータの入力との間の待ち時間をプログラミングする構造と、
を備える、ダイナミック・ランダム・アクセス・メモリデバイス。 - 前記書込みアクセスの場合に前記複数の第3のピンが前記特定のバンクに提供されるデータを受信する、請求項1に記載のダイナミック・ランダム・アクセス・メモリデバイス。
- 前記待ち時間をプログラミングする構造は、
前記書込みアクセスである場合に、前記書込みコマンドの受信と前記複数の第3のピンにおけるデータのサンプリングとの間に生じる前記クロック信号のクロック・サイクル数を表す第1の値を記憶する第1のレジスタと、
当該第1のレジスタに連結されるとともに、前記書込みアクセスである場合に、当該第1のレジスタの値に従って前記書込みアクセスの開始を遅らせる遅延回路と、
を備える、請求項1または2に記載のダイナミック・ランダム・アクセス・メモリデバイス。 - 前記複数の第1のピンは、読取りアクセスを特定する読取りコマンドを受信し、
前記読取りコマンドによって前記読取りアクセスが特定された場合に、前記複数の第3のピンにおいて前記データを出力する出力回路と、
前記読取りアクセスである場合に、前記読取りコマンドの受信と前記データの出力との間に生じるクロック・サイクル数を表す第2の値を記憶する第2のレジスタと、
をさらに備える、請求項3に記載のダイナミック・ランダム・アクセス・メモリデバイス。 - 前記書込みアクセスを特定する前記書込みコマンドの受信と前記書込みアクセスの開始との間の遅延時間は、前記第1の値および第2の値によって、前記読取りアクセスを特定する前記読取りコマンドの受信と前記出力回路によるデータの出力との間のクロック・サイクル数にほぼ等しくなるように選択することができる、請求項4に記載のダイナミック・ランダム・アクセス・メモリデバイス。
- 前記複数のバンクの各バンクの前記独立メモリ・アレイは、前記複数のバンクのうちの第1のバンクに対する読取りアクセスを、前記複数のバンクのうちの第2のバンクに対する書込みアクセスにインターリーブさせる、請求項1〜5のいずれか一項に記載のダイナミック・ランダム・アクセス・メモリデバイス。
- 前記書込みアクセスを特定する前記書込みコマンドとともに受信された制御入力に応じてプリチャージ動作を行う回路をさらに備え、
当該制御入力が第1の状態を特定する際は、前記列増幅器が次のセンス動作を行える状態になるように、前記書込みアクセス後に前記列増幅器をプリチャージし、
前記制御入力が第2の状態を特定する際は、前記列増幅器に前記メモリ・アレイの行のうち一つの行のコピーが入っているように、前記書込みアクセス後に前記列増幅器をセンス済み状態にする、請求項1〜6のいずれか一項に記載のダイナミック・ランダム・アクセス・メモリデバイス。 - 各々が独立メモリ・アレイとそれに付随する列増幅器とを備える複数のバンクと、待ち時間制御レジスタと、を備えるダイナミック・ランダム・アクセス・メモリデバイスを制御する方法であって、
書込みアクセスを特定する書込みコマンドを、複数の第1信号線を介して、当該メモリデバイスに提供するステップと、
行アドレスおよび列アドレスを、複数の第2信号線を介して、当該メモリデバイスに提供するステップであって、当該行アドレスおよび当該列アドレスは、クロック信号による別々のクロック・サイクルで前記メモリデバイスへ提供され、当該行アドレスは、前記複数のバンクのうち特定のバンクのメモリ・アレイの行を特定し、当該列アドレスは、当該特定のバンクのメモリ・アレイの列を特定する、ステップと、
複数の第3信号線を介して当該メモリデバイスとデータを伝送するステップであって、当該書込みアクセス中は、前記列増幅器へ書込まれるデータ・ビット数が、当該複数の第3信号線を介して入力される当該データのビット数の少なくとも2倍である、ステップと、
前記書込みコマンドの受信と前記複数の第3の信号線におけるデータの入力との間の待ち時間を特定する値を、待ち時間制御レジスタにロードするステップと、
を備える、方法。 - データを伝送するステップは、
前記書込みアクセスである場合に、前記特定のバンクに提供されるデータを前記メモリデバイスへ入力するステップ
を備える、請求項8に記載の方法。 - 書込みアクセスおよび読取りアクセスを、前記複数のバンクのうち異なるバンクの独立メモリ・アレイの間にインターリーブするステップをさらに備える、請求項8または9に記載の方法。
- 前記書込みコマンドと共に制御入力を前記メモリデバイスに提供するステップであって、当該制御入力は、前記書込みアクセス後に前記列増幅器をプリチャージするか否かを特定し、これによって、当該制御入力の第1の状態に応じて前記列増幅器が次のセンス動作を行える状態になり、前記制御入力の第2の状態に応じて、前記列増幅器に前記メモリ・アレイの行のうち一つの行のコピーが入るように、前記列増幅器をセンス済み状態にする、ステップをさらに備える、請求項8、9または10に記載の方法。
- メモリコントローラと、
当該メモリコントローラに連結されるとともに、当該メモリコントローラによって生成された書込みコマンドを提供する、複数の第1信号線と、
前記複数の第1信号線に連結されるとともに、前記書込みコマンドを受信し、複数のバンクを備えるメモリデバイスであって、当該複数のバンクの各々は、独立メモリ・アレイとそれに付随する列増幅器とを備え、行アドレスは、当該複数のバンクのうち特定のバンクの独立メモリ・アレイの行を特定し、列アドレスは、当該特定のバンクの当該独立メモリ・アレイの列を特定する、バンクである、メモリデバイスと、
前記メモリコントローラおよび前記メモリデバイスと連結され、クロック信号の第1クロックサイクルにおいて前記メモリコントローラから前記メモリデバイスへ前記行アドレスを提供し、当該クロック信号の第2クロックサイクルにおいて前記メモリコントローラから前記メモリデバイスへ列アドレスを提供する、複数の第2信号線と、
前記メモリコントローラおよび前記メモリデバイスと連結され、前記書込みコマンドに応じて、前記メモリコントローラから前記メモリデバイスへ複数のデータ・ビットを伝送する、複数の第3信号線と、
を備え、
前記書込みコマンドは、書込みアクセスを特定し、前記メモリデバイスは、前記書込みコマンドの受信と前記複数のデータ・ビットの伝送との間の待ち時間をプログラミングする構造をさらに備え、これによって、前記メモリデバイスは、前記書込みアクセスの場合に前記特定のバンクに提供されるデータを受信する、システム。 - 前記列増幅器へ書込まれるデータ・ビットの数は、前記クロック信号の1つのクロック・サイクル中に前記メモリコントローラから前記メモリデバイスへ伝送されるデータのビット数の少なくとも2倍である、請求項12に記載のシステム。
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