JPH10208468A - 半導体記憶装置並びに同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来の同期型ＤＲＡＭを使用したシステムに
おいては、システムの動作中にバースト長やＣＡＳレー
テンシの設定を変更したい場合には、一旦電源を落とし
たりあるいはコマンドによりプリチャージを行なってメ
モリ内部をアイドル状態にしてからモードを変更せざる
を得ないため、モード設定を変更する際に無駄なサイク
ルが発生しＤＲＡＭの動作が遅くなるという不具合があ
った。 【解決手段】 同期型メモリにおいて、リードコマンド
入力時あるいはバンクアクティブコマンド入力時に不使
用中のピンを使用もしくは専用ピンを用いてバースト長
の設定またはＣＡＳレーテンシの設定を行なうようにし
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶技術さ
らには半導体記憶装置におけるモード変更方式に適用し
て有効な技術に関し、例えば、同期型半導体記憶装置に
利用して有効な技術に関する。

【０００２】

【従来の技術】同期型ダイナミックＲＡＭ（以下、同期
型ＤＲＡＭと略す）のような半導体記憶装置には、デー
タの読出し書込み時におけるデータの長さを、例えば１
バイト、２バイト、４バイト、８バイトあるいは５１２
バイトのような長さのいずれかに設定可能にするバース
ト長設定と呼ばれる機能やデータ読出し時にリードコマ
ンドを入れてから何番目のクロックでデータを出力する
のか設定可能にするＣＡＳレーテンシ設定と呼ばれる機
能が設けられているものがある。かかる機能は、外部か
らＤＲＡＭに対して供給されるアドレスストローブ信号
ＣＡＳ，ＲＡＳや書込み制御信号ＲＥ等の制御信号の組
み合わせによって内部に設けられているモードレジスタ
が設定されることによって実行されるように構成されて
いる。以下、これをモード設定と称する。なお、同期型
ＤＲＡＭは、上記リードコマンドやライトコマンド等他
のコマンドも外部からの制御信号の組み合わせによって
与えられるように構成されている。

【０００３】

【発明が解決しようとする課題】従来の同期型ＤＲＡＭ
においては、電源を投入すると図２に示すように、先ず
内部の回路をプリチャージ（Ｓ１）して、メモリアレイ
内のすべてのワード線が非選択レベルにされいつでも読
出しあるいは書込み動作に移行できるアイドル状態Ｓ２
としてから、ロウアドレスが取り込まれて対応するワー
ド線が選択レベルとされる状態（以下、バンクアクティ
ブ状態と称する）Ｓ３に移行した後、リードコマンドあ
るいはライトコマンドが入力されるとそのときアドレス
ピンに入力されているアドレス信号に対応したカラムア
ドレスのデータがリードまたはライトされる状態Ｓ４，
Ｓ５へ移行するように構成されており、前記モード設定
は、図２に破線で示すように上記アイドル状態Ｓ２にお
いて所定の制御ピンへの入力状態に応じて行なわれるよ
うに構成されていた。

【０００４】そのため、従来の同期型ＤＲＡＭを使用し
たシステムにおいては、システムの動作中にバースト長
やＣＡＳレーテンシの設定を変更したい場合には、一旦
電源を落としたりあるいはコマンドによりプリチャージ
を行なってメモリ内部をアイドル状態にしてからモード
を変更せざるを得ないため、モード設定を変更する際に
無駄なサイクルが発生しＤＲＡＭの動作が遅くなるとい
う不具合があった。具体的には、例えばバースト長を２
バイトから４バイトに変更したい場合、図７に示すよう
に、前回（バースト長２）のリードサイクルＴ１から次
（バースト長４）のリードサイクルＴ２が開始されるま
でに、プリチャージサイクルＳｐとモードセットサイク
ルＳｍの２つの無駄なサイクルが発生していた。

【０００５】この発明の目的は、システムの動作中にお
いてモード設定を変更したい場合にも無駄なサイクルが
発生せず動作速度が低下しない半導体記憶装置並びに同
期型半導体記憶装置を提供することにある。

【０００６】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【０００８】すなわち、複数のモードを有する半導体記
憶装置において、不使用中のピンを用いてモード設定変
更の情報を入力してモードの設定変更を行なう。より具
体的には、リードコマンド入力時に不使用中のピンを使
用してバースト長の設定またはＣＡＳレーテンシの設定
を行なうようにしたものである。上記不使用ピンとして
は、ロウアドレス信号とカラムアドレス信号のビット数
が異なる場合にアドレスピンを使用する。

【０００９】また、不使用ピンを使用する代わりにバー
スト長またはＣＡＳレーテンシの設定のための情報を入
力する専用のピンを設けるようにしても良い。

【００１０】上記した手段によれば、システムの動作中
においてモード設定を変更したい場合にも無駄なサイク
ルが発生せず動作速度が低下しない同期型半導体記憶装
置を提供するという上記目的を達成することができる。

【００１１】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は本発明を適用した同期型
ダイナミックＲＡＭの一実施例を示すブロックである。

【００１２】図１において、１０Ａ，１０Ｂは２つのバ
ンクとして構成されたメモリアレイ、１１Ａ，１１Ｂは
外部から時分割方式で入力されるロウアドレス信号およ
びカラムアドレス信号を取り込んで内部の所定の回路に
供給するためのアドレス入力バッファ回路、１２はメモ
リセルのリフレッシュのためのアドレスを発生するリフ
レッシュカウンタ、１３Ａ，１３Ｂは上記アドレス入力
バッファ回路１１またはリフレッシュカウンタ１２から
供給される内部相補アドレス信号をデコードして上記メ
モリアレイ１０Ａ，１０Ｂ内の対応するワード線を選択
するロウデコーダ、１４は外部から入力されたカラムア
ドレスに基づいて複数バイトのデータのリード／ライト
に必要な連続したカラムアドレスを発生するカラムアド
レスカウンタ、１５Ａ，１５Ｂはカラムアドレスカウン
タ１４から供給される内部アドレス信号をデコードして
上記メモリアレイ１０Ａ，１０Ｂ内の対応するビット線
を選択するカラムデコーダ、１６Ａ，１６Ｂはビット線
に読み出されたデータを増幅するセンスアンプおよび複
数のビット線がカラムスイッチを介して共通に接続され
るＩ／Ｏバスある。

【００１３】また、１７は書込みデータ信号を取り込ん
で上記センスアンプ＆Ｉ／Ｏバス１６を介して上記メモ
リアレイ１０Ａ，１０Ｂに供給するデータ入力バッファ
回路、１８は上記センスアンプ＆Ｉ／Ｏバス１６を介し
て上記メモリアレイ１０Ａ，１０Ｂより読み出されたデ
ータを外部へ出力するデータ出力バッファ回路、１９は
外部より入力される各種制御信号やクロック信号を取り
込んで内部の所定の回路へ供給するタイミング制御回路
である。

【００１４】外部からこの実施例のメモリに入力される
制御信号としては、上記クロック信号ＣＬＫの他、例え
ば消費電力を低減するため入力されたクロックを内部回
路に供給しないように制御するためのクロックイネーブ
ル信号ＣＫＥやチップ選択信号ＣＳ、ロウアドレスの取
込みタイミングを与えるロウアドレスストローブ信号Ｒ
ＡＳ、カラムアドレスの取込みタイミングを与えるカラ
ムアドレスストローブ信号ＣＡＳ、書込み制御信号Ｗ
Ｅ、所定のビットのデータを読み出したり書き込んだり
しないようにマスクするよう要求するための制御信号Ｄ
ＱＭ等がある。

【００１５】図１の同期型ＤＲＡＭにおいては、図２に
示されているように、電源を投入すると先ず内部の回路
をプリチャージ（Ｓ１）して、メモリバンク１０Ａ，１
０Ｂ内のすべてのワード線が非選択レベルにされいつで
も読出しあるいは書込み動作に移行できるアイドル状態
Ｓ２としてから、ロウアドレスが取り込まれて対応する
ワード線が選択レベルとされるバンクアクティブ状態Ｓ
３に移行した後、リードコマンドあるいはライトコマン
ドが入力されるとそのときアドレスピンに入力されてい
るアドレス信号に対応したカラムアドレスのデータがリ
ードまたはライトされる状態Ｓ４，Ｓ５へ移行するよう
に構成されており、各状態間は外部制御信号の入力状態
（上記コマンドを含む）によって遷移するように構成さ
れている。なお、Ｓ６は上記クロックイネーブル信号Ｃ
ＫＥによってクロックの供給を停止するクロック停止状
態であり、特に制限されないが、上記アイドル状態Ｓ２
またはバンクアクティブ状態Ｓ３のいずれの状態からも
移行することができるようにされている。

【００１６】この実施例のメモリにおいては、特に制限
されないが、アドレスピンはＡ0〜Ａ11の１２本とさ
れ、ロウアドレス信号はＡ0〜Ａ11の１２ビット、カラ
ムアドレス信号はＡ0〜Ａ8の９ビットとされている。こ
のようなアドレス構成の場合、カラムアドレス信号の入
力時にはアドレスピンＡ9〜Ａ11の３ビットが不使用状
態になる。そこでこの実施例では、この不使用のアドレ
スピンおよびタイミングを利用してバースト長の設定お
よびＣＡＳレーテンシの設定を行なうように構成されて
いる。

【００１７】具体的には、上記タイミング制御回路１９
に入力される外部制御信号がある所定の組合わせになる
とリードかつバースト長の設定となり、上記タイミング
制御回路１９から制御信号が上記カラムアドレスカウン
タ１４に供給されてそのとき上記アドレスピンＡ0〜Ａ1
1に入力されている信号が上記カラムアドレスカウンタ
１４に取り込まれてＡ0〜Ａ8によってカウンタ値が設定
されるとともに、Ａ9〜Ａ11によってバースト長の設定
すなわちカウンタを幾つ進めた所で停止するか設定され
る。また、上記タイミング制御回路１９に入力される外
部制御信号が他の所定の組合わせになるとＣＡＳレーテ
ンシの設定となり、上記タイミング制御回路１９から制
御信号が上記カラムアドレスカウンタ１４に供給されて
そのとき上記アドレスピンＡ0〜Ａ11に入力されている
信号が上記カラムアドレスカウンタ１４に取り込まれて
Ａ0〜Ａ8によってカウンタ値が設定されるとともに、Ａ
9〜Ａ11によって例えばカウンタの出力タイミングを遅
らせるなどしてコマンドが入ってから何個目のクロック
でデータの出力を開始するか設定される。このように、
データ出力タイミングを制御することにより、読出しデ
ータが取り込まれる装置のスピードに合わせたデータ出
力が可能とされる。

【００１８】以下、図３のタイミングチャートを用いて
リードコマンド入力時にバースト長を設定する場合の手
順を説明する。

【００１９】まずサイクル１で外部制御信号によってバ
ンクアクティブコマンドが入力されると、そのときアド
レスピンＡ0〜Ａ11に入力されている信号がロウアドレ
スとしてロウアドレスバッファ１１Ａへ取り込まれて対
応するワード線が選択レベルに立ち上げられる。次のサ
イクル２でバースト長を２とするリードコマンドが入力
されると、アドレスピンＡ0〜Ａ11に入力されている信
号が上記カラムアドレスカウンタ１４に取り込まれて、
Ａ0〜Ａ8によってカウンタ値が設定されるとともに、Ａ
9〜Ａ11によってバースト長が設定される。そして、続
くサイクル３，４で２バイトのデータ“００”“０１”
が順次出力される。次に、何も動作しないＮＯＰ（ノー
オペレーション）サイクル５を経て、サイクル６で再び
バースト長を変更するため、例えばバースト長を４とす
るリードコマンドが入力されると、アドレスピンＡ0〜
Ａ11に入力されている信号が上記カラムアドレスカウン
タ１４に取り込まれて、カウンタ値およびバースト長が
設定される。そして、続くサイクル７，８，９，１０で
４バイトのデータ“００”“０１”“１１”“１０”が
順次出力される。

【００２０】なお、図３はＣＡＳレーテンシが「２」の
ときのタイミングである。図３において、ＮＯＰサイク
ル５の次に、バンクアクティブコマンドとロウアドレス
の入力サイクルがないのは同一のワード線のデータを読
み出す場合のタイミングを図示したためであり、他のワ
ード線のデータを読み出すときにはバンクアクティブコ
マンド入力サイクルを挿入すれば良い。

【００２１】次に、図４のタイミングチャートを用いて
リードコマンド入力時にＣＡＳレーテンシを設定する場
合の手順を説明する。

【００２２】まずサイクル１で外部制御信号によってバ
ンクアクティブコマンドが入力されると、そのときアド
レスピンＡ0〜Ａ11に入力されている信号がロウアドレ
スとしてロウアドレスバッファ１１Ａへ取り込まれて対
応するワード線が選択レベルに立ち上げられる。次のサ
イクル２でＣＡＳレーテンシを「２」とするリードコマ
ンドが入力されると、アドレスピンＡ0〜Ａ11に入力さ
れている信号が上記カラムアドレスカウンタ１４に取り
込まれて、Ａ0〜Ａ8によってカウンタ値が設定されると
ともに、Ａ9〜Ａ11によってＣＡＳレーテンシが設定さ
れる。そして、続くサイクル３，４で２バイトのデータ
“００”“０１”が順次出力される。次に、ＮＯＰサイ
クル５を経て、再びサイクル６でＣＡＳレーテンシを変
更するため、例えばＣＡＳレーテンシを「４」とするリ
ードコマンドが入力されると、アドレスピンＡ0〜Ａ11
に入力されている信号が上記カラムアドレスカウンタ１
４に取り込まれて、カウンタ値およびＣＡＳレーテンシ
が設定される。そして、続くサイクル７を飛ばしてサイ
クル８，９で２バイトのデータ“００”“０１”が順次
出力される。

【００２３】なお、図４はバースト長が「２」のときの
タイミングである。図４において、ＮＯＰサイクル５の
次に、バンクアクティブコマンドとロウアドレスの入力
サイクルがないのは同一のワード線のデータを読み出す
場合のタイミングを図示したためであり、他のワード線
のデータを読み出すときにはバンクアクティブコマンド
入力サイクルを挿入すれば良い。

【００２４】上記２つの実施例においては、バースト長
およびＣＡＳレーテンシの設定変更をリードコマンド入
力時に行っているため、図７に示す従来のタイミングの
ように、プリチャージサイクルＳｐやモードセットサイ
クルＳｍが不要となり、メモリの応答速度が速くなると
いう利点がある。

【００２５】また、上記実施例においては、バースト長
およびＣＡＳレーテンシの設定をリードコマンド入力時
にアドレスピンＡ9〜Ａ11を使用して行なう場合につい
て説明したが、バースト長およびＣＡＳレーテンシの設
定に使用するピンはアドレスピンＡ9〜Ａ11に限定され
ず、Ａ9，Ａ10，Ａ11のうちのいずれか一つまたは２つ
あるいはアドレスピン以外の不使用ピンを利用するよう
にしても良い。不使用中のピンがないとき（上記実施例
においてカラムアドレスが１２ビットのとき）は、バー
スト長やＣＡＳレーテンシの設定のための専用ピンを設
けるようにしても良い。専用ピンを設けた場合には、リ
ードコマンド入力時ではなくその前のバンクアクティブ
コマンド入力時に、バースト長およびＣＡＳレーテンシ
の設定を行なうようにすることが可能である。

【００２６】図５に、バースト長の設定をバンクアクテ
ィブコマンド入力時に行なうようにした場合のタンミン
グを、また図６に、ＣＡＳレーテンシの設定をバンクア
クティブコマンド入力時に行なうようにした場合のタン
ミングをそれぞれ示す。図５は、バースト長の設定を
「２」から「４」へ変更する場合を、また図６は、ＣＡ
Ｓレーテンシの設定を「１」から「３」へ変更する場合
をそれぞれ示す。

【００２７】これらの実施例においても、バースト長お
よびＣＡＳレーテンシの設定変更をバンクアクティブコ
マンド入力時に行っているため、図７に示す従来のタイ
ミングのように、プリチャージサイクルやモードセット
サイクルが不要となり、メモリの応答速度が速くなると
いう利点がある。

【００２８】さらに、上記実施例においては、バースト
長の設定変更およびＣＡＳレーテンシの設定変更を、ア
ドレスピンＡ9〜Ａ11の信号を直接カラムアドレスカウ
ンタ１４に入力して行なうようにした実施例について説
明したが、図８に示すように、タイミング制御回路１９
によって制御されるモードレジスタ２０を設けて、タイ
ミング制御回路１９にアドレスピンＡ9〜Ａ11等の不使
用中のピンからモード設定変更の情報信号を入力するよ
うに構成して、外部制御信号およびアドレスピンの入力
状態の組合わせに基づいてバースト長の設定変更あるい
はＣＡＳレーテンシの設定変更を判定し、モードレジス
タ２０にモードを設定してから設定されたモードに対応
した動作を行なうように内部回路に対する制御信号を形
成して出力するように構成しても良い。

【００２９】なお、上記実施例においては、リードコマ
ンド入力時に不使用中のピンを使用あるいはバンクアク
ティブコマンド入力時に専用ピンを用いてバースト長の
設定またはＣＡＳレーテンシの設定を行なうようにした
例について説明したが、バンクアクティブコマンド入力
時に不使用中のピンを使用あるいはリードコマンド入力
時に専用ピンを用いてバースト長の設定またはＣＡＳレ
ーテンシの設定を行なうようにしても良いことはいうま
でもない。また、上記実施例では、バースト長の設定変
更とＣＡＳレーテンシの設定変更の２つのモードの設定
変更が可能な同期型ＤＲＡＭについて説明したが、いず
れか一方あるいはバースト長およびＣＡＳレーテンシ以
外のモードの設定変更も行えるようにすることが可能で
ある。

【００３０】以上説明したように、上記実施例は、同期
型メモリにおいて、リードコマンド入力時あるいはバン
クアクティブコマンド入力時に不使用中のピンを使用も
しくは専用ピンを用いてバースト長の設定またはＣＡＳ
レーテンシの設定を行なうようにしたので、システムの
動作中においてモード設定を変更したい場合にも無駄な
サイクルが発生せず応答速度が低下しない同期型半導体
記憶装置を得ることができるという効果がある。

【００３１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、データの読出し時におけるモード設定変
更について説明したが、同様の手法によりにデータの書
込み時にデータの長さ等のモードの設定変更を行なうこ
とも可能である。

【００３２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である同期型
ＤＲＡＭに適用した場合について説明したが、この発明
はそれに限定されるものでなくＤＲＡＭ以外の半導体メ
モリやモードを変更可能に構成された半導体集積回路一
般に利用することができる。

【００３３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００３４】すなわち、システムの動作中においてモー
ド設定を変更したい場合にも無駄なサイクルが発生せず
実行速度が低下しない同期型半導体記憶装置を実現する
ことができる。

【図面の簡単な説明】

【図１】本発明を適用して好適な半導体記憶装置の一例
としての同期型ダイナミックＲＡＭの一実施例を示すブ
ロック図である。

【図２】実施例の同期型ダイナミックＲＡＭにおける状
態の変化を示す状態遷移図である。

【図３】リードコマンド入力時にバースト長を設定変更
する場合の手順を示すタイミングチャートである。

【図４】リードコマンド入力時にＣＡＳレーテンシを設
定変更する場合の手順を示すタイミングチャートであ
る。

【図５】バンクアクティブコマンド入力時にバースト長
を設定変更する場合の手順を示すタイミングチャートで
ある。

【図６】バンクアクティブコマンド入力時にＣＡＳレー
テンシを設定変更する場合の手順を示すタイミングチャ
ートである。

【図７】従来の同期型ＤＲＡＭにおけるバースト長の設
定変更の手順を示すタイミングチャートである。

【図８】本発明を適用した同期型ダイナミックＲＡＭの
他の実施例を示すブロック図である。

【符号の説明】

１０Ａ，１０Ｂ メモリアレイ １１Ａ，１１Ｂ アドレス入力バッファ回路 １２ リフレッシュカウンタ １３Ａ，１３Ｂ ロウデコーダ １４ カラムアドレスカウンタ １５Ａ，１５Ｂ カラムデコーダ １６Ａ，１６Ｂ センスアンプ＆Ｉ／Ｏバス １７ データ入力バッファ回路 １８ データ出力バッファ回路 １９ タイミング制御回路

フロントページの続き (72)発明者 江川 英和 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 中園 英孝 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数のモードを有する半導体記憶装置に
   おいて、不使用中のピンを用いてモード設定変更の情報
   を入力してモードの設定変更を行なうように構成されて
   なることを特徴とする半導体記憶装置。
2. 【請求項２】 複数のモードを有しクロックに同期して
   動作するように構成された同期型半導体記憶装置におい
   て、データの読出し要求時に不使用中のピンを使用して
   データの長さの設定を行なうように構成されてなること
   を特徴とする同期型半導体記憶装置。
3. 【請求項３】 複数のモードを有しクロックに同期して
   動作するように構成された同期型半導体記憶装置におい
   て、データの読出し要求時に不使用中のピンを使用して
   データの出力タイミングの設定を行なうように構成され
   てなることを特徴とする同期型半導体記憶装置。
4. 【請求項４】 上記不使用ピンはアドレスの上位ピンで
   あることを特徴とする請求項２または３に記載の同期型
   半導体記憶装置。
5. 【請求項５】 複数のモードを有しクロックに同期して
   動作するように構成されるとともに、読出し時のデータ
   の長さまたはデータ出力タイミングの設定のための情報
   を入力する専用のピンを備え、データ読出し要求時に前
   記専用ピンの入力情報に基づいて読出しデータの長さま
   たはデータ出力タイミングの設定を行なうように構成さ
   れてなることを特徴とする同期型半導体記憶装置。
6. 【請求項６】 アドレス信号をロウアドレスとカラムア
   ドレスに分けて時分割方式で入力されるように構成され
   た同期型半導体記憶装置において、上記データ読出し要
   求時は、ロウアドレス入力時であることを特徴とする請
   求項２〜５に記載の同期型半導体記憶装置。
7. 【請求項７】 アドレス信号をロウアドレスとカラムア
   ドレスに分けて時分割方式で入力されるように構成され
   た同期型半導体記憶装置において、上記データ読出し要
   求時は、カラムアドレス入力時であることを特徴とする
   請求項２〜６に記載の同期型半導体記憶装置。
8. 【請求項８】 クロック信号の入力端子と該入力端子に
   入力されたクロックを内部回路へ供給するかしないか外
   部から制御するためのクロック制御端子とを備えたこと
   を特徴とする請求項１〜７に記載の同期型半導体記憶装
   置。