JP2008112485A - 同期型メモリ回路 - Google Patents
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Abstract
【解決手段】 メモリの読み出し制御回路において、読み出し命令/Rが与えられた次のサイクルに読み出し命令が与えられたか否かによりバースト長を変更する。また書き込み制御回路において、書き込み命令/Wが与えられた前のサイクルに書き込み命令が与えられたか否かによってバースト長を変更する。
【選択図】 図4
Description
Claims (8)
- 第1の読み出し命令が与えられたサイクルのひとつ後のサイクルで第2の読み出し命令が与えられているか否かにより、第1の読み出し命令による読み出しデータのバースト長が変更されることを特徴とする同期型メモリ回路。
- 請求項1において、
上記第2の読み出し命令が与えられた場合の上記第1の読み出し命令による読み出しデータのバースト長は、上記第2の読み出し命令が与えられなかった場合の上記第1の読み出し命令による読み出しデータのバースト長よりも短いことを特徴とする同期型メモリ回路。 - 請求項1において、
上記第1の読み出し命令または上記第2の読み出し命令と同じサイクルで書き込み命令を与えることが可能なことを特徴とする同期型メモリ回路。 - 請求項3において、
複数のバンクを有し、上記第1の読み出し命令、上記第2の読み出し命令及び上記書き込み命令は、それぞれ異なるバンクに作用することを特徴とする同期型メモリ回路。 - 第1の書き込み命令を与えたサイクルのひとつ前のサイクルで第2の書き込み命令が与えられているか否かにより、第1の書き込み命令による書き込みデータのバースト長が変更されることを特徴とする同期型メモリ回路。
- 請求項5において、
上記第2の書き込み命令が与えられた場合の上記第1の書き込み命令による書き込みデータのバースト長は、上記第2の書き込み命令が与えられなかった場合の上記第1の書き込み命令による書き込みデータのバースト長よりも短いことを特徴とする同期型メモリ回路。 - 請求項5において、
上記第1の書き込み命令または上記第2の書き込み命令と同じサイクルで読み出し命令を与えることが可能なことを特徴とする同期型メモリ回路。 - 請求項7において、
複数のバンクを有し、上記第1の書き込み命令、上記第2の書き込み命令及び上記読み出し命令は、それぞれ異なるバンクに作用することを特徴とする同期型メモリ回路。
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