JP5428687B2 - メモリ制御装置 - Google Patents

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Description

ローアドレスとカラムアドレスを異なるタイミングで出力してアクセスする同期式のメモリを制御するメモリ制御装置に関する。
大容量メモリとして使用されるDRAM(Dynamic Random Access Memory)には、DDR1−SDRAMやDDR2−SDRAMまたはDDR3−SDRAMのようなDDR(ダブルデータレート)方式の同期式DRAM(SDRAM)が主流である。将来的にはDDR4−SDRAMの規格も策定されつつあり、メモリの動作速度および容量は世代が交代する毎に速く、大きくなっていく。現在最も高速な動作をするDDR3−SDRAMにはデータレートが800MHzから1.6GHzを超える仕様がJEDEC(Joint Electron Device Engineering Council)により規格化されている。
これらのメモリは、ローアドレスを一度選択(DDR方式メモリにおいてはバンクアクティブコマンドに相当、一般的にページオープンとも呼ばれている)すれば、その後カラムアドレスを選択して実際のリードまたはライトを実施する場合、カラムアドレスの変更だけなら連続して行うことができ、このことにより動作効率が上がる。しかし、ローアドレスを異なるアドレスに選択し直す場合は、再選択するためのコマンドを発行する時間や、再選択に必要な待ち時間が生じ効率が下がってしまう。
ここで、上述したDDR2−SDRAMなどの同期式DRAMを対象としたメモリ制御装置において、メモリのリードまたはライトを行うために必要なことを三つのケースに分けて説明する。
第一のケース、該当するバンクのページ(ローアドレス)がオープンされていない場合:まず該当ページのオープンが必要である。そのためには、オープンするバンクアドレスとローアドレスの指定を含むバンクアクティブコマンドを発行する。その次にメモリに対し実際のリードまたはライトをするため、カラムアドレスの指定を含むリードコマンドまたはライトコマンドを発行する必要がある。その後、必要ならページをクローズさせるためにプリチャージコマンドを発行しても良い。
第二のケース、該当するバンクのページが既にオープンされており、同じページ(同じローアドレスが指定されている)の場合:バンクアクティブコマンドを発行する必要はなく、メモリに対し実際のリードまたはライトをするためのカラムアドレスの指定を含むリードコマンドまたはライトコマンドを発行する。その後、必要ならページをクローズさせるためにプリチャージコマンドを発行しても良い。
第三のケース、該当するバンクのページが既にオープンされており、異なるページ(異なるローアドレスが指定されている)の場合:まず、オープンされているページのクローズが必要である。そのために、プリチャージコマンドを発行する。その後、異なるページをオープンするために、バンクアドレスとローアドレスの指定を含むバンクアクティブコマンドを発行する。バンクアクティブコマンドを発行した後の動作は、第一のケースと同様である。
なお、リードコマンドまたはライトコマンドを発行後、ページを必ずクローズする場合は、プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドを、リードコマンドまたはライトコマンドの代わりに発行すれば、別途プリチャージコマンドを発行する必要は無い。
このような動作をするメモリ制御装置は、一般的に以下の二種類のアクセス方法のどちらかが選択されている。またはどちらかを最初に選択することで動作させている。
(A)異なるページをアクセスするまでページをオープンし続ける方式。同じページを連続してアクセスすれば効率が上がるように構成されている(以降、オープンバンク方式と呼ぶ。例えば、特許文献1、2を参照)。
(B)毎回ページをオープンしクローズする方式。異なるバンクを連続してアクセスすれば効率が上がるように構成されている(以降、インターリーブ方式と呼ぶ。例えば、特許文献3、4を参照)。
オープンバンク方式は同じバンクの異なるページのアクセスが連続する場合に効率を落とすことになり、インターリーブ方式は同じバンクのアクセスが連続すると効率を落とすことになるという問題があった。
また、オープンバンク方式はメモリが例えば、DDR3−SDRAMの場合、リフレッシュサイクルを実施する際に、オープンしているバンクを一旦クローズするためにプリチャージコマンドを発行した後、しかるべき時間を待ってからリフレッシュコマンドを発行しなければならないため、インターリーブ方式に比べリフレッシュ期間ごとに非効率になるサイクルが生じることになるという問題があった。
本発明はかかる問題を解決することを目的としている。
即ち、本発明は、ローアドレスとカラムアドレスを異なるタイミングで出力してアクセスする同期式のメモリにアクセスする際に効率良くアクセスすることができるメモリ制御装置を提供することを目的としている。
請求項1に記載された発明は、外部からのメモリアクセス要求を蓄えることができるコマンドキューと、前記コマンドキューに蓄えられた前記メモリアクセス要求によりコマンド制御ステートマシンが動作してメモリに対してメモリコマンドを発行するメモリ制御部と、を備え、アドレス空間が複数のバンクに分割されている前記メモリにアクセスするメモリ制御装置において、前記メモリ内の前記複数のバンクそれぞれに対してアクティブにしたか否かを記憶するバンクアクティブフラグを備え、前記コマンドキューが少なくとも3以上のメモリアクセス要求を蓄えられるように構成され、前記メモリ制御部が、前記コマンドキューに蓄えられている全てのメモリアクセス要求と前記バンクアクティブフラグに基づいて前記メモリコマンドを決定するように構成されていることを特徴とするメモリ制御装置である。
請求項2に記載された発明は、請求項1に記載の発明において、前記メモリ制御部が前記コマンドキューからのメモリアクセス要求により最初に発行する前記メモリコマンドは、少なくともバンクアクティブコマンド、ライトコマンド、リードコマンド、プリチャージ付きライトコマンド、プリチャージ付きリードコマンドのうちのいずれかであって、前記バンクアクティブフラグは、前記バンクアクティブコマンド発行時には該当バンクに対応するフラグがアクティブになり、前記プリチャージコマンド、前記プリチャージ付きライトコマンド、前記プリチャージ付きリードコマンド発行時には該当バンクに対応するフラグがインアクティブになるように構成されていることを特徴とする。
請求項3に記載された発明は、外部からのメモリアクセス要求を蓄えることができるコマンドキューと、前記コマンドキューに蓄えられた前記メモリアクセス要求によりコマンド制御ステートマシンが動作してメモリに対してメモリコマンドを発行するメモリ制御部と、を備え、アドレス空間が複数のバンクに分割されている前記メモリにアクセスするメモリ制御装置において、前記コマンドキューが少なくとも3以上のメモリアクセス要求を蓄えられるように構成され、前記メモリ制御部が、前記コマンドキューに蓄えられている全てのメモリアクセス要求に基づいて前記メモリコマンドを決定するとともに、前記メモリコマンドを決定する際に、前記コマンドキューに蓄えられている全てのメモリアクセス要求それぞれにおいて最初に発行する前記メモリコマンドの情報を、対応するメモリアクセス要求ごとに前記コマンドキューに書き込むように構成されていることを特徴とするメモリ制御装置である。
請求項4に記載された発明は、請求項1乃至3のうちいずれか一項に記載された発明において、定期的に前記メモリのメモリリフレッシュの要求を発行するリフレッシュ制御部と、少なくとも前記コマンドキューの要求及び前記リフレッシュ制御部の要求を調停する調停部と、を備え、前記リフレッシュ制御部が、前記調停部に対してメモリリフレッシュの要求を行う第一の要求信号と、前記第一の要求信号よりも複数サイクル前に前記メモリ制御部に対してメモリリフレッシュの要求を行う第二の要求信号と、を出力するように構成され、そして、前記メモリ制御部が、前記第二の要求信号に基づいて前記メモリコマンドを決定するように構成されていることを特徴とする。
請求項5に記載された発明は、請求項1乃至4のうちいずれか一項に記載された発明において、前記コマンドキューとは異なる第二のコマンドキューを備え、前記メモリ制御部が、前記第二のコマンドキューからの要求を優先して前記メモリコマンドを決定するように構成されていることを特徴とする。
請求項6に記載された発明は、請求項1乃至5のうちいずれか一項に記載された発明において、前記コマンドキューの前段に外部からのメモリアクセス要求を分割するコマンド分割部が設けられていることを特徴とする。
請求項7に記載された発明は、請求項1、3乃至6のうちいずれか一項に記載された発明において、前記メモリ制御部が前記コマンドキューからのメモリアクセス要求により最初に発行する前記メモリコマンドは、少なくともバンクアクティブコマンド、ライトコマンド、リードコマンド、プリチャージ付きライトコマンド、プリチャージ付きリードコマンドのうちのいずれかであることを特徴とする。
請求項1に記載の発明によれば、3以上の複数のメモリアクセス要求を蓄えられるように構成されたコマンドキューに蓄えられている全てのメモリアクセス要求に基づいて、メモリ制御部がメモリコマンドを決定しているので、3以上先のメモリアクセス要求におけるバンク及びローアドレスも考慮してメモリコマンドを発行することができるため、例えば前後のメモリアクセス要求のみを考慮した場合よりも、ページオープン、ページクローズに関するメモリコマンドの発行を少なくすることができ、メモリへのアクセス効率を良くすることができる。また、メモリ内の複数のバンクそれぞれに対してアクティブにしたか否かを記憶するバンクアクティブフラグを備え、そのバンクアクティブフラグに基づいてメモリコマンドを決定しているので、アクティブになっているバンクと3以上先のメモリアクセス要求におけるバンク及びローアドレスも考慮してメモリコマンドを発行することができるため、例えば前後のメモリアクセス要求のみを考慮した場合よりも、バンクアクティブコマンドや、プリチャージコマンドなどのメモリコマンドの発行を少なくすることができ、メモリへのアクセス効率を良くすることができる。
請求項2に記載の発明によれば、メモリ制御部がコマンドキューからの要求に応じてバンクアクティブコマンド、ライトコマンド、リードコマンド、プリチャージ付きライトコマンド、プリチャージ付きリードコマンドから適切なメモリコマンドを選択して、バンクをアクティブまたはインアクティブにするコマンドによってフラグを切替えることができる。
請求項3に記載の発明によれば、3以上の複数のメモリアクセス要求を蓄えられるように構成されたコマンドキューに蓄えられている全てのメモリアクセス要求に基づいて、メモリ制御部がメモリコマンドを決定しているので、3以上先のメモリアクセス要求におけるバンク及びローアドレスも考慮してメモリコマンドを発行することができるため、例えば前後のメモリアクセス要求のみを考慮した場合よりも、ページオープン、ページクローズに関するメモリコマンドの発行を少なくすることができ、メモリへのアクセス効率を良くすることができる。また、メモリコマンドを決定する際に、コマンドキューに蓄えられている全てのメモリアクセス要求それぞれにおいて最初に発行するメモリコマンドの情報をコマンドキューに書き込んでいるので、予め効率の良いメモリコマンドの発行順を決めておくことができるため、例えば前後のメモリアクセス要求のみを考慮した場合よりも、バンクアクティブコマンドや、プリチャージコマンドなどのメモリコマンドの発行を少なくすることができ、メモリへのアクセス効率をよくすることができる。
請求項4に記載の発明によれば、リフレッシュ制御部が、第一の要求信号よりも複数サイクル前にメモリ制御部に対してメモリリフレッシュの要求を行う第二の要求信号を出力して、メモリ制御部が、第二の要求信号に基づいてメモリコマンドを決定するので、リフレッシュの際に、予めプリチャージコマンドなどを発行してメモリに対してリフレッシュコマンドを発行できる状態にするため、リフレッシュにかかる待ち時間を短縮することができる。
請求項5に記載の発明によれば、コマンドキューとは異なる第二のコマンドキューを備え、メモリ制御部が、第二のコマンドキューからの要求を優先してメモリコマンドを決定しているので、CPUのキャッシュアクセスなどの優先順位が高いアクセスの場合でも、CPUのパフォーマンスを落とさずに、最優先でメモリアクセスを行うことができる。
請求項6に記載の発明によれば、コマンドキューの前段に外部からのメモリアクセス要求を分割するコマンド分割部が設けられているので、コマンドキューに接続されるシステムバスのバス幅で入力されるメモリアクセス要求をメモリのバス幅とバースト長に合わせて適切な数にメモリアクセス要求を分割することができ、システムバス側でメモリに合わせたメモリアクセス要求を行う必要が無くなる。
請求項7に記載の発明によれば、メモリ制御部がコマンドキューからの要求に応じてバンクアクティブコマンド、ライトコマンド、リードコマンド、プリチャージ付きライトコマンド、プリチャージ付きリードコマンドから適切なメモリコマンドを選択することができる。
本発明の第1の実施形態にかかるメモリ制御装置のブロック図である。 図1に示したコマンドキューの説明図である。 本発明の第2の実施形態にかかるメモリ制御装置のブロック図である。 図3に示したメモリ制御装置の動作を示したタイミングチャートである。 本発明の第3の実施形態にかかるメモリ制御装置のブロック図である。 本発明の第4の実施形態にかかるメモリ制御装置のブロック図である。 本発明の第5の実施形態にかかるメモリ制御装置のブロック図である。
[第1実施形態]
以下、本発明の第1の実施形態を、図1および図2を参照して説明する。図1は、本発明の第1の実施形態にかかるメモリ制御装置のブロック図である。図2は、図1に示したコマンドキューの説明図である。
図1に示した本発明の第1の実施形態にかかるメモリ制御装置1は、コマンドキュー3と、メモリ制御部4と、を備え、メモリ2と接続されている。
メモリ2は、例えば、DDR1−SDRAMやDDR2−SDRAMまたはDDR3−SDRAMといった同期式DRAMであって、ローアドレスをバンクアクティブコマンド、カラムアドレスをリードコマンド、ライトコマンド、プリチャージ付きリードコマンド、プリチャージ付きライトコマンドに含めて異なるタイミングで出力してアクセスするメモリである。また、プリチャージコマンド、リフレッシュコマンドといったメモリコマンドによってプリチャージやリフレッシュといった動作も行う。
コマンドキュー3は、n個の待機コマンドバッファ#1〜#n(nは3以上の整数)から構成されたキューであり、各待機コマンドバッファには、メモリ制御装置1外部から少なくともメモリ2へアクセスするバンクとローアドレス(またはこれらの値を算出することができるアドレス番号等)がそれぞれ記憶される(蓄えられる)。コマンドキュー3は、コマンドバッファ#1が先のエントリー順で、#2、#3、…と#nに向かってエントリー順が後になるように蓄えられる。
メモリ制御部4は、発行コマンド判定部5と、要求受付制御部6と、メモリコマンド制御ステートマシン7と、を備えている。
発行コマンド判定部5は、コマンドキュー3内の全ての待機コマンドバッファの内容に基づいて、待機コマンドバッファ#1における発行すべきコマンドを判定して要求受付制御部6へ出力する。
要求受付制御部6は、コマンドキュー3からのメモリへのアクセスリクエスト信号(Req)に対して、メモリコマンド制御ステートマシン7が実行可能になった際にリクエストを受け付けたことを示す信号(Ack)を返して、発行コマンド判定部5から入力された発行すべきコマンドをメモリコマンド制御ステートマシン7へ出力する。
メモリコマンド制御ステートマシン7は、メモリ2に出力するメモリコマンドを発行するための状態遷移を行うステートマシンであり、発行コマンド判定部5から入力された発行すべきコマンドに応じて状態遷移させメモリコマンドを出力する。また、メモリ2へ書き込むデータの出力やメモリ2から読み出されたデータも入力される。
上述した構成のメモリ制御装置1は、コマンドキュー3からの要求を受け付け、メモリ制御部4のメモリコマンド制御ステートマシン7を動作させて、メモリ2に対するメモリコマンドを発行する場合、要求元となる待機コマンドバッファ#1の内容のみに基づくのではなく、コマンドキュー3に蓄えられている全ての内容に基づいてメモリコマンドを発行する構成となっている。
図2を用い具体的に動作を説明する。図2は例としてコマンドキュー3に8個の図示しないシステムバス側(外部)から送信されたコマンド(メモリアクセス要求)が蓄えられていることを示している。図中ではメモリアクセスするバンクとローアドレスの内容を記載している。カラムアドレスおよびリードやライトの種類は、本発明の特徴を説明する上で必要ないので省略している。同じ記号は同じバンク番号または、同じローアドレス番号が蓄えられていることを示す。また、コマンドキュー3に蓄えられている内容は、バンクアドレス、ローアドレス、カラムアドレスそのものの値である必要は無く、これらの値を算出することができるシステム上のアドレス番号であっても良い。
まず、図2において、待機コマンドバッファ#1以外にはシステムバス側から送信されたコマンドが蓄えられていない場合を説明する。その場合、バンクB0のローアドレスR1をオープンし、その後図示していないカラムアドレスに対しリードまたはライトを実行し、バンクB0をクローズする。これは、従来のインターリーブ方式と同じである。
次に、図2において、待機コマンドバッファ#1〜#8までにシステムバス側から送信されたコマンドが蓄えられている場合を説明する。従来のインターリーブ方式では、待機コマンドバッファ#1、#2、#3が同じバンクの同じローアドレス(ページ)へのアクセスにも関わらず、同じローアドレスをオープンし、その後クローズするために効率が低下してしまう。本実施形態では、まず、待機コマンドバッファ#1を実行する際に待機コマンドバッファ#2が同じバンクの同じローアドレスへのアクセスか否か確認する。すると、待機コマンドバッファ#2は同じバンクの同じローアドレスへのアクセスであるために、待機コマンドバッファ#1ではページクローズを行わない(プリチャージコマンドを出力しない)。この際に待機コマンドバッファ#2にページオープンされていることを示す情報を付加する。これにより待機コマンドバッファ#2を実行する際にバンクアクティブコマンドを発行する必要が無いことを識別できる。同様に待機コマンドバッファ#2の場合も直後に実行する待機コマンドバッファ#3が同じバンクの同じローアドレスへのアクセスであるために、待機コマンドバッファ#2ではページクローズを行わない。この際にも待機コマンドバッファ#3にページオープンされていることを示す情報を付加する。
待機コマンドバッファ#3の場合は、直後に実行する待機コマンドバッファ#4が同じバンクの同じローアドレスへのアクセスでない。そこで、その後の待機コマンドバッファに対して順次同じバンクへのアクセスがあるか確認する。すると、待機コマンドバッファ#7で同じバンクへのアクセスが検出される。そして、待機コマンドバッファ#7が同じローアドレスへのアクセスかを確認し、同じローアドレスへのアクセスであることが検出されるので、待機コマンドバッファ#3では、ページクローズを行わない。この際に待機コマンドバッファ#7にページオープンされていることを示す情報を付加する。なお、待機コマンドバッファ#7が同じバンクで異なるローアドレスへのアクセスであった場合は待機コマンドバッファ#3実行時には、勿論ページクローズする。
このように上述した従来のインターリーブ方式や前後など連続する待機コマンドバッファのみを確認する方式よりもローアドレスをオープンするときに要する時間を省略することができ効率を上げることが可能となる。
本実施形態によれば、3以上の複数のメモリアクセス要求を蓄えられるように構成されたコマンドキュー3に蓄えられている全てのメモリアクセス要求に基づいて、メモリ制御部4の発行コマンド判定部5がメモリコマンドを判定しているので、3以上先のメモリアクセス要求におけるバンク及びローアドレスも考慮してメモリコマンドを発行することができるため、前後のメモリアクセス要求のみを考慮した場合よりも、ページオープン、ページクローズに関するメモリコマンドの発行を少なくすることができ、メモリ2へのアクセス効率を良くすることができる。
[第2実施形態]
次に、本発明の第2の実施形態を図3および図4を参照して説明する。なお、前述した第1の実施形態と同一部分には、同一符号を付して説明を省略する。図3は、本発明の第2の実施形態にかかるメモリ制御装置のブロック図である。図4は、図3に示したメモリ制御装置の動作を示したタイミングチャートである。
本実施形態では、第1の実施形態にバンクアクティブフラグ8を追加している。
バンクアクティブフラグ8は、メモリ2内のバンク数分設けられている。例えば、バンク数が8のメモリ2とCS(チップセレクト)一本で接続されている場合は、必要なバンクアクティブフラグは8個であり、バンク数が8のメモリ2とCS二本で接続されている場合は、必要なバンクアクティブフラグは16個である。バンクアクティブフラグ8は、メモリコマンド制御ステートマシン7によってアクティブ、インアクティブの切り替えが行われる。即ち、メモリコマンド制御ステートマシン7が、要求受付後、最初に発行するコマンドがバンクアクティブコマンドの場合、該当するバンクに対応するバンクアクティブフラグをアクティブの状態に更新する。また、最初に発行するコマンドがプリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドの場合、該当するバンクに対応するバンクアクティブフラグをインアクティブの状態に更新する。
図3に示したメモリ制御装置1は、コマンドキュー3からの要求を受け付け、メモリ制御部4のメモリコマンド制御ステートマシン7を動作させて、メモリ2に対するメモリコマンドを発行する場合、発行コマンド判定部5は、コマンドキュー3に蓄えられている全ての内容とバンクアクティブフラグ8の状態から発行すべきコマンドを決定する。
次に図4を参照して本実施形態の動作説明である。図4では、コマンドキュー3に蓄えられている内容と、メモリコマンド発行順の対応について動作例を示している。図中ACT B0はバンクB0に対するアクティブコマンドを示し、Rd/Wr:リードコマンドまたはライトコマンドを示し、Rd/Wr+Pre:プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドを示している。メモリコマンド発行順は時間軸情報に基づいているが、メモリコマンドが空きサイクル無く詰まっていることを示しているのではない。DDR2−SDRAMやDDR3−SDRAMなどで必要な空きサイクルや待ち時間は省略している。
まず、待機コマンドバッファ#1のコマンドに対応するメモリコマンドは、バンクB0のバンクアクティブコマンドの発行と、リードコマンドまたはライトコマンドとなる。最初に発行したメモリコマンドが、アクティブコマンドであるのは、バンクB0に対応するバンクアクティブフラグ8がインアクティブであったためであり、バンクアクティブコマンドの発行と同時にバンクB0に対応するバンクアクティブフラグ8をアクティブにする。
次に、待機コマンドバッファ#2のコマンドに対応するメモリコマンドは、リードコマンドまたはライトコマンドとなる。これは、待機コマンドバッファ#1と同じバンク、同じローアドレスに対するリードまたはライトであったためである。
次に、待機コマンドバッファ#3のコマンドに対応するメモリコマンドは、リードコマンドまたはライトコマンドとなる。本実施形態では、現在の待機コマンド番号から最後(待機コマンドバッファ#8まで、つまり、近い将来ではなく、遠い将来に起こることまで)の内容からも判断しているために、待機コマンドバッファ#7で同じバンク、同じローアドレスに対するリードまたはライトを検出し、かつ、その間にページクローズする必要が無いことを確認することができるので、プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドではなく、リードコマンドまたはライトコマンドを発行することが可能となる。
次に、待機コマンドバッファ#4のコマンドに対応するメモリコマンドは、バンクB1のバンクアクティブコマンドの発行と、リードコマンドまたはライトコマンドとなる。これは、バンクB1に対応するバンクアクティブフラグ8がインアクティブであったためであり、バンクアクティブコマンドの発行と同時にバンクB1に対応するバンクアクティブフラグ8をアクティブにする。
次に、待機コマンドバッファ#5のコマンドに対応するメモリコマンドは、バンクB2のバンクアクティブコマンドの発行と、プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドとなる。これは、バンクB2に対応するバンクアクティブフラグ8がインアクティブであり、また、待機コマンドバッファ#8に同じバンクで異なるローアドレスへのリードまたはライトが蓄えられていることが検出されるため、まず、バンクB2のバンクアクティブコマンドを発行し、続けて、プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドを発行している。バンクB2に対応するバンクアクティブフラグ8は、バンクアクティブコマンドの発行と同時にアクティブとなり、プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドの発行と同時にインアクティブとなる。
次に、待機コマンドバッファ#6のコマンドに対応するメモリコマンドは、プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドとなる。これは、待機コマンドバッファ#8までに同じバンクで同じローアドレスへのリードまたはライトが蓄えられていないことが検出されるため、プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドを発行している。バンクB1に対応するバンクアクティブフラグ8は、プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドの発行と同時にインアクティブとなる。
次に、待機コマンドバッファ#7のコマンドに対応するメモリコマンドは、プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドとなる。これは、待機コマンドバッファ#8までに同じバンクで同じローアドレスへのリードまたはライトが蓄えられていないことが検出されるため、プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドを発行している。バンクB0に対応するバンクアクティブフラグ8は、プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドの発行と同時にインアクティブとなる。
次に、待機コマンドバッファ#8のコマンドに対応するメモリコマンドは、バンクB2のバンクアクティブコマンドの発行と、プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドとなる。これは、バンクB2に対応するバンクアクティブフラグがインアクティブであり、また、待機コマンドバッファ#8以降はコマンドが蓄えられていないため、まず、バンクB2のバンクアクティブコマンドを発行し、続けて、プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドを発行している。バンクB2に対応するバンクアクティブフラグは、プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドの発行と同時にインアクティブとなる。
図4では、待機コマンドバッファ#8以降は、コマンドキュー3にコマンドが来なかったという例であり、コマンドキュー#8に対応するメモリコマンド発行後は、全てのバンクアクティブフラグがインアクティブの状態になっている。
本実施形態によれば、メモリ2内の複数のバンクをアクティブにしたか否かを記憶するバンクアクティブフラグ8をアクセス可能なバンク数分備え、そのバンクアクティブフラグ8に基づいてメモリコマンドを決定しているので、アクティブになっているバンクと3以上先のメモリアクセス要求におけるバンク及びローアドレスも考慮してメモリコマンドを発行することができるため、例えば前後のメモリアクセス要求のみを考慮した場合よりも、バンクアクティブコマンドや、プリチャージコマンドなどのメモリコマンドの発行を少なくすることができ、メモリ2へのアクセス効率をよくすることができる。
つまり、次のキュー(待機コマンドバッファ)の内容でしか判断していないと、例えば待機コマンドバッファ#3の場合はプリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドを発行してしまうが、本実施形態では、現在のキュー番号から4個先の待機コマンドバッファ#7(近い将来ではなく、遠い将来に起こること)の内容からも判断できるために、プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドではなく、リードコマンドまたはライトコマンドを発行することが可能である。また、次のキューの内容でしか判断していないと、上述したように、プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドを発行してしまうので、待機コマンドバッファ#7に対応するメモリコマンドは最初にバンクアクティブコマンドを発行しなければならなかった。本実施形態ではバンクアクティブコマンド発行に必要なサイクルを省くことができ、効率が向上する。さらに、次のキューの内容でしか判断していないと、プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドを発行した場合、ページをクローズして次にオープンするまでにしかるべき待ち時間を消費した後に、バンクアクティブを発行しなければならないので、この待ち時間が効率を下げる原因にもなっている。本実施形態では、このような効率を下げる原因がないため、効率を上げることができる。
また、本実施形態では、コマンドキュー3による動作が終了した時点(待機コマンドバッファ#8まで終了した時点)で、リードまたはライトに関与したバンクは全てクローズの状態になっている。そのため、コマンドキュー3による動作が終了した時点以降にリフレッシュコマンドを発行する場合、オープンしているバンクを全てクローズするためにプリチャージコマンドを発行する必要が無く、効率を下げることが無い。
また、従来のオープンバンク方式の場合、図4で例を示すと、待機コマンドバッファ#8に対応するメモリコマンドは、それ以前に待機コマンドバッファ#5でオープンしたバンクB1のローアドレスR3のページを一旦クローズさせるために、プリチャージコマンドの発行を最初にしなければならない。本実施形態では、プリチャージ発行とそれに対応する待ち時間が必要ないため効率を上げることができる。
さらに、従来のオープンバンク方式では、オープンしているバンクの情報にはローアドレスの情報が必要である。ローアドレスの情報はDDR3−SDRAMの場合、該当するバンク毎に12〜16ビット必要である。それに対し、本実施形態では該当するバンク毎に1ビットのバンクアクティブフラグ8のみで済む。
[第3実施形態]
次に、本発明の第3の実施形態を図5を参照して説明する。なお、前述した第1、第2の実施形態と同一部分には、同一符号を付して説明を省略する。図5は、本発明の第3の実施形態にかかるメモリ制御装置のブロック図である。
本実施形態は、コマンドキュー3からの要求を受け付ける際に、最初の待機コマンドバッファに対応する最初に発行するメモリコマンドを決定すると同時に、この後に要求される各待機コマンドバッファに蓄えられているコマンドに対応する最初に発行するメモリコマンドも決定し、その情報を各コマンドバッファの内容に追記する構成となっている。
例えば、待機コマンドバッファ#1に対応する最初に発行するメモリコマンドであるバンクB0のバンクアクティブコマンドを決定すると同時に、待機コマンドバッファ#2〜#8までに蓄えられているコマンドに対応する最初に発行するメモリコマンドも決定する。つまり、待機コマンドバッファ#2はリードコマンドまたはライトコマンド、待機コマンドバッファ#3はリードコマンドまたはライトコマンド、待機コマンドバッファ#4はバンクB1のバンクアクティブコマンド、待機コマンドバッファ#5はバンクB2のバンクアクティブコマンド、待機コマンドバッファ#6はプリチャージ付きリードコマンドまたはプリチャージ付きライトコマンド、待機コマンドバッファ#7はプリチャージ付きリードコマンドまたはプリチャージ付きライトコマンド、待機コマンドバッファ#8はバンクB2のバンクアクティブコマンドと、それぞれ決定してその情報を各コマンドバッファの内容に追記している。各メモリコマンドは全ての待機コマンドバッファのコマンドを参照して決定している。すなわち、予め効率の良いメモリコマンドの発行順を決めておく。
本実施形態に対応する動作は、図4のバンクアクティブフラグ8のタイミング図を削除したものと全く同様である。また、本実施形態による効果も第2の実施形態と同様であるとともに、さらには、バンクアクティブフラグ8が不要となるという効果がある。
[第4実施形態]
次に、本発明の第4の実施形態を図6を参照して説明する。なお、前述した第1乃至第3の実施形態と同一部分には、同一符号を付して説明を省略する。図6は、本発明の第4の実施形態にかかるメモリ制御装置のブロック図である。なお、図中のWrite with APはプリチャージ付きライトコマンドを示し、Read with APはプリチャージ付きリードコマンドを示している。
本実施形態は、第2の実施形態(図3)に対して、リフレッシュ制御部としてのリフレッシュ制御回路9が追加され、要求受付制御部6が調停部としての要求調停制御部6´に変更されている。
リフレッシュ制御回路9は、第一の要求信号としてのメモリ2へのリフレッシュ要求信号(Req)を予め定めた間隔で要求調停制御部6´に対して出力するとともに、要求調停制御部6´からの要求受付信号(Ack)が入力される。また、リフレッシュ制御回路9は、発行コマンド判定部5に対して、リフレッシュ要求信号(Req)よりも数サイクル前に、第二の要求信号としての第2リフレッシュ要求信号(Pre.Req)を出力する。この数サイクルは、使用するメモリ2のリフレッシュコマンド発行条件に合わせて適宜設定すれば良い。
要求調停制御部6´は、コマンドキュー3からのメモリへのアクセスリクエスト信号(Req)と、リフレッシュ制御回路9からのメモリ2へのリフレッシュ要求信号(Req)とに対して、調停を行い、受け付けた方のブロックに対してリクエストを受け付けたことを示す信号(Ack)を返して、発行コマンド判定部5から入力された発行すべきコマンドまたはリフレッシュコマンドをメモリコマンド制御ステートマシン7へ出力する。
上述した第1〜第3の実施形態において、コマンドキュー3にコマンド(メモリアクセス要求)が埋まっている状態で、リフレッシュを実行しようとすれば、まずプリチャージコマンドを発行して、しかるべき待ち時間後にリフレッシュコマンドを発行することが必要になる可能性がある。このような場合に対応するために本実施形態では、通常のリフレッシュ要求信号(Req)に加え、この信号より数サイクル前にアクティブになる第2リフレッシュ要求信号(Pre.Req)を発行コマンド判定部5に出力する。この信号がアクティブの場合は、リードコマンドまたはライトコマンドではなく、プリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドを発行するように制御し、リフレッシュ要求受付時には全てのページがクローズした状態にしている。即ち、メモリ制御部が、第二の要求信号に基づいてメモリコマンドを決定するように構成されている。
本実施形態によれば、フレッシュ制御回路9が、リフレッシュ要求信号よりも数サイクル前に発行コマンド判定部5に対してメモリリフレッシュの要求を行う第2要求信号を出力して、発行コマンド判定部5が、第2要求信号に基づいてメモリコマンドを決定するので、リフレッシュの際に、予めプリチャージ付きリードコマンドまたはプリチャージ付きライトコマンドなどを発行してメモリ2に対してリフレッシュコマンドを発行できる状態にするため、リフレッシュにかかる待ち時間を短縮することができる。
[第5実施形態]
次に、本発明の第5の実施形態を図7を参照して説明する。なお、前述した第1乃至第4の実施形態と同一部分には、同一符号を付して説明を省略する。図7は、本発明の第5の実施形態にかかるメモリ制御装置のブロック図である。
本実施形態は、第4の実施形態のリフレッシュ制御回路9に代えてバスインターコネクト12からのコマンド(メモリアクセス要求)のうちキャッシュアクセスなどの優先順位が高いアクセスに関するコマンドが入力される第二のコマンドキューとしてのコマンドバッファ10を設け、さらに、バスインターコネクト12からのコマンドを分割するコマンド分割部としてのコマンド分割回路11が設けられている。バスインターコネクト12には図示しないCPUやDMAなどが接続されている。
コマンドバッファ10は、CPUのキャッシュアクセスなどのように、動作パフォーマンスを落とさないために、最優先でメモリ2との動作が行われる必要があるコマンドが入力される。コマンドバッファ10は、バスインターコネクト12からコマンドが書き込まれると、アクセスリクエスト信号(Req)を要求調停制御部6´に対して出力するとともに、要求調停制御部6´からの要求受付信号(Ack)が入力される。
コマンド分割回路11は、バスインターコネクト12から入力されるコマンドを複数に分割してコマンドキュー3に出力する。バスインターコネクト12上のコマンドは、アドレスとバースト長を定義したものがメモリ制御装置1に入力される。例えば、バスが128ビットでバースト長が8の場合、128バイト分のメモリアクセスを示す。接続されているメモリ2が、バスが32ビットでリードコマンドまたはライトコマンドでアクセス可能なサイズが32バイトの場合、コマンド分割回路11で、128バイトのコマンドを、32バイト単位の4個のコマンド(メモリアクセス要求)に分割する。
本実施形態によれば、コマンドキュー3以外にコマンドバッファ10を備え、要求調停制御部6´が、コマンドバッファ10からの要求を優先してメモリコマンドを決定しているので、CPUのキャッシュアクセスなどの優先順位が高いアクセスの場合でも、CPUのパフォーマンスを落とさずに、最優先でメモリアクセスを行うことができる。
また、コマンドキュー3の前段に外部からのメモリアクセス要求を分割するコマンド分割回路11が設けられているので、コマンドキュー3に接続されるバスインターコネクト12のバス幅で入力されるコマンドをメモリ2のバス幅とバースト長に合わせて適切な数に分割することができ、バスインターコネクト12側でメモリ2に合わせたメモリアクセス要求を行う必要が無くなる。
なお、コマンド分割回路11は、コマンドキュー3だけでなく、コマンドバッファ10の前段に設けてもよい。この場合は、CPUのキャッシュアクセスなどの優先順位が高いアクセスの場合でもメモリ2のバス幅とバースト長に合わせて適切な数に分割することができ、バスインターコネクト12側でメモリ2に合わせたメモリアクセス要求を行う必要が無くなる。
なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
1 メモリ制御装置
2 メモリ
3 コマンドキュー
4 メモリ制御部
6´ 要求調停制御部(調停部)
8 バンクアクティブフラグ
9 リフレッシュ制御回路(リフレッシュ制御部)
10 コマンドバッファ(第二のコマンドキュー)
11 コマンド分割回路(コマンド分割部)
特開2004−310394号公報 特表2002−530743号公報 特開2006−164099号公報 特開2007−249837号公報

Claims (7)

  1. 外部からのメモリアクセス要求を蓄えることができるコマンドキューと、前記コマンドキューに蓄えられた前記メモリアクセス要求によりコマンド制御ステートマシンが動作してメモリに対してメモリコマンドを発行するメモリ制御部と、を備え、アドレス空間が複数のバンクに分割されている前記メモリにアクセスするメモリ制御装置において、
    前記メモリ内の前記複数のバンクそれぞれに対してアクティブにしたか否かを記憶するバンクアクティブフラグを備え、
    前記コマンドキューが少なくとも3以上のメモリアクセス要求を蓄えられるように構成され、
    前記メモリ制御部が、前記コマンドキューに蓄えられている全てのメモリアクセス要求と前記バンクアクティブフラグに基づいて前記メモリコマンドを決定するように構成されている
    ことを特徴とするメモリ制御装置。
  2. 前記メモリ制御部が前記コマンドキューからのメモリアクセス要求により最初に発行する前記メモリコマンドは、少なくともバンクアクティブコマンド、ライトコマンド、リードコマンド、プリチャージ付きライトコマンド、プリチャージ付きリードコマンドのうちのいずれかであって、
    前記バンクアクティブフラグは、前記バンクアクティブコマンド発行時には該当バンクに対応するフラグがアクティブになり、前記プリチャージコマンド、前記プリチャージ付きライトコマンド、前記プリチャージ付きリードコマンド発行時には該当バンクに対応するフラグがインアクティブになるように構成されていることを特徴とする請求項に記載のメモリ制御装置。
  3. 外部からのメモリアクセス要求を蓄えることができるコマンドキューと、前記コマンドキューに蓄えられた前記メモリアクセス要求によりコマンド制御ステートマシンが動作してメモリに対してメモリコマンドを発行するメモリ制御部と、を備え、アドレス空間が複数のバンクに分割されている前記メモリにアクセスするメモリ制御装置において、
    前記コマンドキューが少なくとも3以上のメモリアクセス要求を蓄えられるように構成され、
    前記メモリ制御部が、前記コマンドキューに蓄えられている全てのメモリアクセス要求に基づいて前記メモリコマンドを決定するとともに、前記メモリコマンドを決定する際に、前記コマンドキューに蓄えられている全てのメモリアクセス要求それぞれにおいて最初に発行する前記メモリコマンドの情報を、対応するメモリアクセス要求ごとに前記コマンドキューに書き込むように構成されている
    ことを特徴とするメモリ制御装置。
  4. 定期的に前記メモリのメモリリフレッシュの要求を発行するリフレッシュ制御部と、少なくとも前記コマンドキューの要求及び前記リフレッシュ制御部の要求を調停する調停部と、を備え、
    前記リフレッシュ制御部が、前記調停部に対してメモリリフレッシュの要求を行う第一の要求信号と、前記第一の要求信号よりも複数サイクル前に前記メモリ制御部に対してメモリリフレッシュの要求を行う第二の要求信号と、を出力するように構成され、そして、
    前記メモリ制御部が、前記第二の要求信号に基づいて前記メモリコマンドを決定するように構成されている
    ことを特徴とする請求項1乃至3のうちいずれか一項に記載のメモリ制御装置。
  5. 前記コマンドキューとは異なる第二のコマンドキューを備え、前記メモリ制御部が、前記第二のコマンドキューからの要求を優先して前記メモリコマンドを決定するように構成されていることを特徴とする請求項1乃至4のうちいずれか一項に記載のメモリ制御装置。
  6. 前記コマンドキューの前段に外部からのメモリアクセス要求を分割するコマンド分割部が設けられていることを特徴とする請求項1乃至5のうちいずれか一項に記載のメモリ制御装置。
  7. 前記メモリ制御部が前記コマンドキューからのメモリアクセス要求により最初に発行する前記メモリコマンドは、少なくともバンクアクティブコマンド、ライトコマンド、リードコマンド、プリチャージ付きライトコマンド、プリチャージ付きリードコマンドのうちのいずれかであることを特徴とする請求項1、3乃至のうちいずれか一項に記載のメモリ制御装置。
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