JP4895355B2 - メモリ制御装置 - Google Patents

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Description

本発明は、DRAMを制御するメモリ制御装置に関する。
デジタルスチルカメラなどの電子機器においては、従来より、メモリICとしてDRAM(Dynamic Random Access Memory)が採用されている。DRAMでは、データを記憶させるために、各メモリセルにコンデンサが設けられている。このため、SRAMなどと比較して構造も単純で集積度を上げやすい反面、コンデンサの電荷は時間とともに減少することから定期的にメモリセルの電荷を注入するリフレッシュを行う必要がある。このようなリフレッシュを行っている際には、データの書き込みや読み出しなど、DRAMに係るデータ転送は不可能となる。
ところで、近年の電子機器では、画像などの膨大な量のデータをリアルタイムに処理することが要求されている。このため、処理対象となるデータを記憶するDRAMに関しても、膨大な量のデータ転送を非常に高速に行うことが要求される。
しかしながら一方で、DRAMでは定期的にリフレッシュを行う必要があり、データ転送とリフレッシュとが重なる場合は、リフレッシュが優先されてデータ転送は待機されていた。このリフレッシュに伴うデータ転送の待機は、実効バス帯域(バスにおけるデータ転送効率)の低下を招き、ひいては、処理系全体の処理速度の低下に繋がることとなっていた。
本発明は、上記課題に鑑みてなされたものであり、DRAMのリフレッシュを実行しつつ、DRAMに係るデータ転送効率を向上できるメモリ制御装置を提供することを目的とする。
上記課題を解決するため、請求項1の発明は、DRAMを制御するメモリ制御装置であって、前記DRAMに係るデータ転送に利用するバスの混雑度に応じて、前記DRAMのリフレッシュのタイミングを調整する調整手段を備え、前記調整手段は、前記DRAMに係るデータ転送に用いるメモリに格納されたデータ量に基づいて、前記バスの混雑度を判断する。
また、請求項の発明は、請求項1に記載のメモリ制御装置において、所定の発生周期で基準信号を発生する発生手段、をさらに備え、前記調整手段は、前記バスの混雑度が比較的高いときは、前記基準信号の発生に応答して前記DRAMにリフレッシュを指示し、前記バスの混雑度が比較的低いときは、直近の前記基準信号の発生時点を基準として前記発生周期よりも短い時間で前記DRAMにリフレッシュを指示する。
また、請求項の発明は、請求項に記載のメモリ制御装置において、前記基準信号の発生周期をTa、前記基準信号の発生前に前記リフレッシュを指示可能な期間をTd、前記DRAMの各セルにおいてリフレッシュを行わずにデータを保持可能な最大期間をMT、前記DRAMのワード線の数をn、とそれぞれ定義したとき、Taは、Ta≦MT/n−Td/nの関係を満足する。
また、請求項の発明は、請求項に記載のメモリ制御装置において、前記基準信号の発生周期の開始時点を、前記DRAMのリフレッシュのタイミングに設定する設定手段、をさらに備えている。
請求項1ないしの発明によれば、バスの混雑度を考慮してリフレッシュのタイミングを調整できるため、DRAMに係るデータ転送効率を向上できる。
また、特に請求項の発明によれば、バスの混雑度を容易に判断できる。
また、特に請求項の発明によれば、バスが混雑していないときにDRAMのリフレッシュを行うことができ、バスの混雑時におけるリフレッシュをできるだけ回避できる。
また、特に請求項の発明によれば、リフレッシュの相互間でデータを保持できる。
また、特に請求項の発明によれば、基準信号の発生周期を比較的長くでき、リフレッシュを実行する数を減らすことができる。
以下では、本発明の実施の形態に係るメモリ制御装置が適用される電子機器の一例としてデジタルスチルカメラについて説明する。なお、本明細書において「DRAM」という用語は、単なる「DRAM」のみならず、「EDO DRAM」「SDRAM」「DDR SDRAM」など、「DRAM」のカテゴリに含まれるあらゆるメモリICを含む意として用いる。
<1.第1の実施の形態>
<1−1.デジタルスチルカメラの構成>
図1は、デジタルスチルカメラ1の概略構成を示すブロック図である。このデジタルスチルカメラ1は、被写体を撮影してデジタルの画像を取得し、可搬性の記録媒体であるメモリカード9に記録する機能を有している。
図に示すように、デジタルスチルカメラ1は、画像を取得する画像取得部10と、取得された画像を処理する画像処理部2と、画像を表示するLCDなどの表示装置3と、処理対象の画像を記憶するDRAM4とを主として備えて構成されている。なお、図示は省略するが、デジタルスチルカメラ1は、シャッタボタンや設定ボタンなど一般的なデジタルスチルカメラが通常備える操作部材も備えている。
画像取得部10は、レンズや絞りなどの光学系11と、CCDやC−MOSなどで構成される撮像センサ12と、アナログ信号処理回路13とを備えている。光学系11は、画像取得部10に入射した光線を結像し、撮像センサ12の受光面に被写体の光像を形成する。撮像センサ12は、受光面に形成された光像を光電変換し、被写体に係るアナログの画像信号を出力する。アナログ信号処理回路13は、撮像センサ12から出力されたアナログの画像信号に対してノイズの除去や信号レベルの調整などを行う。これとともに、アナログ信号処理回路13は、アナログの画像信号をデジタルの画像信号(以下、単に「画像」ともいう。)に変換する。
画像処理部2は、画像処理に係る各種の機能回路をワンチップ化したLSIで構成されている。より具体的には、画像処理部2は、処理部全体を制御するMPU21と、表示装置3に画像を表示させる表示I/F22と、メモリカード9への画像の記録や読み出しをするカードI/F23と、画像取得部10で取得された画像を処理するリアルタイム・プロセシング・ユニット(以下、「RPU」という。)5とを備えている。
RPU5は、各種の画像処理機能を備えている。図中に示す単一画素処理部51、画素補間部52及び画像圧縮部53は、RPU5が備える画像処理機能の一部を示している。単一画素処理部51は、画像を画素単位で処理するものであり、画像に対してシェーディング補正処理などを行う。画素補間部52は、画像の各画素が3つの色成分(例えば、RGB)を有するように、各画素に欠落している色成分の値を周辺画素の情報に基づいて補間により生成する色補間処理を行う。また、画像圧縮部53は、RAW形式の画像を圧縮してJPEG形式などの画像に変換し、画像のデータ量を削減する圧縮処理を行う。
また、画像処理部2は、画像を含む各種データの転送に用いるバス20を備えている。上述したMPU21、表示I/F22及びカードI/F23はこのバス20に直接接続され、RPU5はメモリー・インターフェイス・ユニット(以下、「MIU」という。)6を介してバス20に接続されている。バス20にはDRAM4も電気的に接続されており、MIU6はこのDRAM4に係る各種制御を行うメモリ制御装置として機能する(詳細は後述)。
DRAM4は、RPU5の処理対象となる画像を主として記憶する主メモリとして機能する。図2は、DRAM4の構成を示す図である。図に示すように、DRAM4は、複数のメモリセルを二次元配列して有するメモリマトリクス43と、ロウアドレスを指定するロウデコーダ44と、カラムアドレスを指定するカラムデコーダ45と、制御部41とを備えている。
メモリマトリクス43には、行方向に沿った複数のワード線Xと、列方向に沿った複数のデータ線Yとが配置されている。なお、本実施の形態のDRAM4は、n本(nは2以上の自然数)のワード線Xを有しているものとする。また以下では、各ワード線Xを区別する場合は、メモリマトリクス43の端部のワード線Xから、X1,X2,X3…Xnの符号を用いる。ワード線Xの数nは、例えば”4096”や”8192”である。
メモリマトリクス43においては、これらのワード線Xとデータ線Yとの交差位置にそれぞれメモリセルが形成される。各メモリセルはコンデンサを有し、このコンデンサに蓄積された電荷により”1”か”0”かのデータを示すようになっている。
ロウデコーダ44は、複数のワード線Xのうちの一本を選択することによりロウアドレスを指定し、カラムデコーダ45は複数のデータ線Yのうちの一本を選択することによりカラムアドレスを指定する。いずれのワード線Xやデータ線Yを選択するかは、制御部41からの信号に基づいて判断される。データの書き込みや読み出しなどは、このようにして指定されたアドレスのメモリセルが対象とされて実行される。
制御部41は、MIU6などから入力される制御信号に基づいて、DRAM4の動作を制御する。制御部41が制御する動作には、上述したデータの書き込みや読み出しなどとともに、各メモリセルにおいて徐々に放電されていく電荷を元に戻す動作であるリフレッシュも含まれている。リフレッシュは、MIU6から発信されるリフレッシュ指示信号が制御部41に入力されるごとに実行される。
リフレッシュは、一のワード線Xごとに実行されるようになっている。すなわち、一のリフレッシュ指示信号が入力されると、ロウデコーダ44によって一のワード線Xがリフレッシュ対象として指定され、その指定された一のワード線Xに含まれる全てのメモリセルがリフレッシュされる。そして、次にリフレッシュ指示信号が入力されると、前回のリフレッシュ対象とされたワード線X(例えばX1)の次のワード線X(例えばX2)がリフレッシュ対象とされる。このようにして、リフレッシュ指示信号が入力される毎に、リフレッシュ対象となるワード線Xが変更される。したがって、n回リフレッシュ指示信号が入力されることによって、DRAM4の全てのメモリセルの1回分のリフレッシュが実行されることになる。ワード線Xnがリフレッシュ対象とされると、再び、ワード線X1が次のリフレッシュ対象とされることになる。
リフレッシュ指示信号にはワード線Xを指定する情報は含まれておらず、いずれのワード線Xをリフレッシュ対象とするかは、制御部41に設けられるカウンタ42によって管理される。つまり、リフレッシュ指示信号が入力される毎にカウンタ42がワード線Xを示す内部変数をインクリメントすることにより、リフレッシュ対象となるワード線Xが変更されるようになっている。
各メモリセルにおいて、リフレッシュを行わずにデータ(電荷)を保持可能な最大期間は予め定められる。以下、この最大期間を「保持可能期間」とよび、記号MTを用いる。保持可能期間MTは、例えば”64ms”である。保持可能期間MTは、あるワード線X(例えばX1)をリフレッシュ対象とした後、次回に当該ワード線X1をリフレッシュ対象とするまでの期間として許容される期間である。
<1−2.デジタルスチルカメラの動作概要>
ここでデジタルスチルカメラ1の撮影動作について簡単に説明する。デジタルスチルカメラ1は、ユーザのシャッタボタンの押下に応答して撮影動作を開始する。まず、撮像センサ12で露光がなされ、撮像センサ12からアナログの画像信号が出力される。このアナログの画像信号は、アナログ信号処理回路13により所定の処理がなされてデジタルの画像信号に変換された後、画像処理部2に出力される。
アナログ信号処理回路13から出力された画像は、RPU5の単一画素処理部51に直接入力される。そして、画像は、単一画素処理部51によりシェーディング補正処理などがなされた後、バス20を介してDRAM4に書き込まれる。
次に、画像は、バス20を介してDRAM4から読み出され、画素補間部52に入力される。画素補間部52では画像に色補間処理がなされ、処理後の画像はバス20を介してDRAM4に書き込まれる。
次に、画像は、バス20を介してDRAM4から読み出され、画像圧縮部53に入力される。画素圧縮部53では画像に圧縮処理がなされ、処理後の画像はバス20を介してDRAM4に書き込まれる。
このようにしてRPU5により処理された画像は記録可能な状態となっており、カードI/F23によりメモリカード9に記録される。メモリカード9に記憶された画像は、適宜メモリカード9から読み出して、表示I/F22を介して表示装置3に表示することも可能である。
このように撮影動作においては、単一画素処理部51、画素補間部52及び画像圧縮部53の各画像処理が順次に実行される。一方で、デジタルスチルカメラ1では、単写の他に、連写(複数の画像の時間連続的な取得)が可能となっている。この連写を行う場合は、高速処理を実現するため、単一画素処理部51、画素補間部52及び画像圧縮部53の3つの画像処理がパイプライン処理的に同時並列に実行されるようになっている。
上述のように単一画素処理部51、画素補間部52及び画像圧縮部53の各画像処理においては、バス20を利用したDRAM4との間のデータ転送が必要となる。より具体的には、単一画素処理部51では画像の書き込み、画素補間部52では画像の読み出し/書き込み、画像圧縮部53では画像の読み出し/書き込みがそれぞれ必要となる。したがって、連写を行う場合には、単一画素処理部51、画素補間部52及び画像圧縮部53のそれぞれからのデータ転送の要求が同時に生じることになる。
さらに、DRAM4では、これらのデータ転送とは別にリフレッシュを定期的に行う必要がある。リフレッシュとデータ転送とは同時には実行できない。このため、デジタルスチルカメラ1では、複数のデータ転送、及び、リフレッシュの実行の順番を調整する必要がある。デジタルスチルカメラ1では、このような調整を含む機能をMIU6が備えている。
<1−3.MIU>
次に、このMIU6について説明する。図3は、MIU6の構成とMIU6に関連する周辺構成とを示す図である。図に示すように、MIU6は、アービトレータ61と、制御信号送信部62と、リフレッシュ制御部63とを備えている。
リフレッシュ制御部63は、DRAM4のリフレッシュを要求するリフレッシュ要求信号をアービトレータ61に発信する。アービトレータ61は、RPU5からのDRAM4に係るデータ転送の要求と、リフレッシュの要求とを調停する。また、制御信号送信部62は、DRAM4の制御信号(RAS、CAS、WE等の信号)を生成し、DRAM4の制御部41に発信する。
RPU5の単一画素処理部51、画素補間部52及び画像圧縮部53のそれぞれは、DRAM4との間で画像の転送を行うデータ転送部7a〜7eを備えている。データ転送部7a〜7eのそれぞれは、DMAチャンネルを構成し、バス20を専有してDRAM4との間で画像をDMA転送する。
図に示すように、画像の書き込みのみを行う単一画素処理部51は書き込み用のデータ転送部7aを備えている。また、画像の読み出し/書き込みの双方を行う画素補間部52は、読み出し用のデータ転送部7bと、書き込み用のデータ転送部7cとを備えている。同様に、画像の読み出し/書き込みの双方を行う画像圧縮部53は、読み出し用のデータ転送部7dと、書き込み用のデータ転送部7eとを備えている。
データ転送部7a〜7eはそれぞれ、DRAM4に係るデータ転送に用いるバッファメモリとなるFIFO8a〜8eを備えており、このFIFO8a〜8eに格納されたデータ量に基づいてデータ転送を要求する転送要求信号をアービトレータ61に発信する。
例えば、単一画素処理部51のデータ転送部7a(書き込み用)においては、単一画素処理部51の処理の進行に伴い、処理済のデータがFIFO8aに順次に格納されていき、FIFO8aのデータ量が増加していく。このFIFO8aのデータはDRAM4に転送すべきデータである。このため、データ転送部7aは、FIFO8aのデータ量が所定の閾値を超えると、DRAM4へのデータ転送(書き込み)を要求する転送要求信号をアービトレータ61に発信する。このような動作は、他の書き込み用のデータ転送部7c,7eにおいても同様になされる。
また例えば、画素補間部52のデータ転送部7b(読み出し用)においては、DRAM4から読み出された処理の対象となるデータがFIFO8bに格納される。そして、画素補間部52の処理の進行に伴い、FIFO8bのデータが順次に処理され、FIFO8bのデータ量が減少していく。このため、データ転送部7は、FIFO8bのデータ量が所定の閾値よりも低くなると、DRAM4からのデータ転送(読み出し)を要求する転送要求信号をアービトレータ61に発信する。このような動作は、他の読み出し用のデータ転送部7dにおいても同様になされる。
このように、データ転送部7a〜7eはDRAM4との間のデータ転送に用いるFIFO8a〜8eに格納されたデータ量に基づいて転送要求信号を発信するため、FIFO8a〜8eに格納されたデータ量は、実質的にバス20の混雑度を示すことになる。さらには、転送要求信号も、FIFO8a〜8eに格納されたデータ量を間接的に示しており、実質的にバス20の混雑度を示すことになる。
これらのデータ転送部7a〜7eは独立して動作するため、これらの転送要求信号が同時に発信される場面が生じる。この場合には、アービトレータ61が、複数の転送要求信号のうちから実行すべき転送要求信号を決定し、決定した転送要求信号を発信したデータ転送部にバス20の専有権を与えて、データ転送を行わせることになる。ただし、この際、リフレッシュ制御部63からリフレッシュ要求信号が発信されているときは、そのリフレッシュ要求信号も含めて、実行すべき要求信号が決定される。
アービトレータ61が、いずれかの転送要求信号を実行すべき要求信号として決定したときは、制御信号送信部62からデータ転送を指示する信号(データ書き込み信号、あるいは、データ読み出し信号)が制御信号としてDRAM4に発信され、データ転送が実行される。一方、アービトレータ61が、リフレッシュ要求信号を実行すべき要求信号として決定したときは、制御信号送信部62からリフレッシュ指示信号が制御信号としてDRAM4に発信され、リフレッシュが実行される。またこの場合は、リフレッシュ要求信号が受け付けられた旨が、リフレッシュ制御部63にも通知される。
リフレッシュ制御部63は、リフレッシュ要求信号として2種類の信号を発信するようになっている。リフレッシュ制御部63には、所定の発生周期で基準パルスを発生するパルス発生部64が設けられている。この基準パルスは、2種類のリフレッシュ要求信号を発信するタイミングを決定するための基準信号となる。
図4は、基準パルスの発生タイミングと、2種類のリフレッシュ要求信号の発信タイミングとの関係を示すタイムチャートである。図に示すように、基準パルスは、所定の発生周期Taで発生する。そして、ある基準パルスの発生から所定の期間Tb(<Ta)が経過したタイミングで、第1のリフレッシュ要求信号(以下、「第1要求信号」という。)が発信される。そしてさらに、次の基準パルスの発生と同一のタイミングで、第2のリフレッシュ要求信号(以下、「第2要求信号」という。)が発信される。これらの期間Ta,Tbは、リフレッシュ制御部63のレジスタなどに予め記憶されている。
第1要求信号は緊急度の比較的低い要求信号として機能し、第2要求信号は緊急度の比較的高い要求信号として機能する。換言すれば、第1要求信号はリフレッシュを実行してもよいタイミングを示し、第2要求信号はリフレッシュを必ず実行しなくてはならないタイミングを示すことになる。第2要求信号は、必ず発信されるものではなく、第1要求信号に基づいてリフレッシュが実行されなかった場合にのみ、発信されるようになっている。
<1−4.調整動作>
次に、アービトレータ61によってなされる調整動作について具体的に説明する。図5は、アービトレータ61及び制御信号送信部62によってなされる動作の流れを示す図である。
アービトレータ61は、リフレッシュ要求信号及び転送要求信号のいずれかの入力が無ければ、これらの要求信号の入力を待機する状態となる(ステップS1〜S3の全てでNo)。
アービトレータ61にいずれかの要求信号が入力されると、まず、第2要求信号が入力されているか否かが判断される(ステップS1)。そして、第2要求信号が入力されている場合は(ステップS1にてYes)、DRAM4のリフレッシュを実行すべく、制御信号送信部62からリフレッシュ指示信号がDRAM4に発信される(ステップS4)。
第2要求信号が入力されていない場合は、次に、転送要求信号が入力されているか否かが判断される(ステップS2)。転送要求信号が入力されている場合は(ステップS2にてYes)、さらに、複数の転送要求信号があるか否かが判断される(ステップS5)。そして、転送要求信号が一つのみであるときは、その転送要求信号に係るデータ転送が制御信号送信部62から指示される(ステップS7)。一方、複数の転送要求信号があるときには、所定の優先順位に従って一つの転送要求信号が選択される(ステップS6)。そして、その選択された転送要求信号に係るデータ転送が、制御信号送信部62から指示される(ステップS7)。
また、第2要求信号も転送要求信号も入力されていない場合は、第1要求信号が入力されているか否かが判断される(ステップS3)。そして、第1要求信号が入力されている場合は(ステップS3にてYes)、DRAM4のリフレッシュを実行すべく、制御信号送信部62からリフレッシュ指示信号がDRAM4に発信される(ステップS4)。
このようにアービトレータ61においては、第2要求信号、転送要求信号、第1要求信号の順で要求信号が判断されることから、この順を優先順位として実行すべき要求信号が決定される。したがって、第2要求信号が入力されているときには転送要求信号に係わらずリフレッシュが指示される一方で、第1要求信号が入力されたとしても転送要求信号があればリフレッシュが指示されないことになる。
上記の動作を、ある基準パルスが発生した時点を基準として時系列に沿って説明する。図6は、基準パルスの一の周期Taを示す図である。ある基準パルスが発生した基準となる時点をT0とする。この時点T0から期間Tbが経過した時点T1においては、第1要求信号がリフレッシュ制御部63から発信される。
この時点T1で転送要求信号が発信されていた場合は、データ転送が優先的に指示される。一方、転送要求信号が発信されていない場合は、リフレッシュが指示される。また、時点T1で転送要求信号が発信されていたとしても、それらに係るデータ転送が完了した時点で他の転送要求信号が発信されていない場合は、その時点でリフレッシュが指示される。
しかしながら、リフレッシュが指示されないまま、時点T0から期間Taが経過し、次の基準パルスの発生タイミングである時点T2となると、第2要求信号がリフレッシュ制御部63から発信される。この時点T2においては、DRAM4はリフレッシュの緊急度が高い状態となっている。このため、転送要求信号の発信状態に係わらずリフレッシュが指示される。
このように本実施の形態では、第1要求信号の発生タイミングの時点T1から第2要求信号の発生タイミングの時点T2までの期間Td(=Ta−Tb)のいずれかにおいて、リフレッシュが指示される。つまり、一律にリフレッシュの緊急度の高い第2要求信号の発生タイミング(基準パルスの発生タイミング)でリフレッシュを指示するわけではなく、この第2要求信号の発生タイミングよりも前にリフレッシュを指示ができるように、ある程度の幅を持った期間(以下、「余裕期間」という。)Tdを設けているわけである。
前述のように転送要求信号はバス20の混雑度を示すものであり、転送要求信号がある状態はバス20の混雑度が基準よりも比較的高い状態であるといえ、転送要求信号がない状態はバス20の混雑度が基準よりも比較的低い状態であるといえる。したがって、本実施の形態においては、バス20の混雑度が比較的高いときには、基準パルスの発生に応答したタイミング(第2要求信号の発生タイミング)でリフレッシュが指示され、バス20の混雑度が比較的低いときには、直近の基準パルスの発生時点を基準として発生周期Taよりも短い時間でリフレッシュが指示されることになる。なお、前述のように、転送要求信号はFIFO8a〜8eに格納されたデータ量を間接的に示すものであるため、アービトレータ61はFIFO8a〜8eに格納されたデータ量に基づいて、バス20の混雑度を判断しているともいえる。
このように本実施の形態においては、MIU6の機能により、リフレッシュを指示可能な期間としてある程度の幅を持った余裕期間Tdが確保され、データ転送に利用するバス20の混雑度に応じてリフレッシュのタイミングがその余裕期間Td内で調整される。このため、バス20が混雑度が比較的低い状態のうちにリフレッシュを実行でき、バス20を利用して大量のデータ転送を行うべきタイミングでリフレッシュが実行される事態をできるだけ回避することができる。したがって、リフレッシュに伴うデータ転送効率の低下を防ぎ、その結果、データ転送効率を向上できることになる。
<1−5.基準パルスの発生周期>
次に、基準パルスの発生周期Taについて説明する。図7は、基準パルスの発生のタイミングと、リフレッシュのタイミングとの関係の一例を示す図である。図の下部がリフレッシュのタイミングを示しており、対応する位置にあるX1,X2…等の符号はリフレッシュ対象としたワード線Xを示している。
図7では、ワード線X2について、一回のリフレッシュR1が第1要求信号の発生タイミングでなされ、次回のリフレッシュR2が第2要求信号の発生タイミングでなされた場合を示している。
この場合におけるワード線X2に係る2つのリフレッシュR1,R2の相互間の期間をRtとする。この期間Rtは、一のワード線Xに関してリフレッシュが実行されない期間としての最大期間となる。したがって、DRAM4のデータを確実に保持するためには、次式(1)のように、この期間Rtが保持可能期間MT以下である必要がある。
Rt≦MT …(1)
このため、本実施の形態では、式(1)を常に満たすように、基準パルスの発生周期Taが定められている。
図7を参照してわかるように、ワード線X2に関して一のリフレッシュR1が実行された後、次のリフレッシュR2が実行されるまでには、n+1回の基準パルスが発生することから、
Rt=Ta・n+Td …(2)
と表現できる。この式(2)を右辺を式(1)のRtに代入すれば、
Ta・n+Td≦MT …(3)
となるため、
Ta≦MT/n−Td/n …(4)
の関係を満足するように、基準パルスの発生周期Taを設定すればよいことになる。つまり、式(4)の関係が満たされるような基準パルスの発生周期Taを設定すれば、余裕期間Tdを確保した場合でも、データを確実に保持できることになる。
例えば、基準パルスの発生周期Taは、下記の式(5)のように設定することが考えられる。
Ta=MT/n−Td …(5)
ここで、nは2以上の自然数であるため、式(5)に示す基準パルスの発生周期Taが式(4)の関係を満足することは明らかである。
<2.第2の実施の形態>
次に、第2の実施の形態について説明する。第1の実施の形態では、常に一定の周期で基準パルスが発生されていたが、第2の実施の形態では実際のリフレッシュのタイミングにあわせて基準パルスを発生するタイミングを変更するようになっている。なお、本実施の形態は、第1の実施の形態とほぼ同様であるため、以下では主として第1の実施の形態との相違点について説明する。
図8は、本実施の形態のMIU6の構成とMIU6に関連する周辺構成とを示す図である。本実施の形態においては、アービトレータ61とリフレッシュ制御部63とを接続する信号線46が設けられている。他の構成は、図3に示す第1の実施の形態と同様である。
本実施の形態では、信号線46により、アービトレータ61において実際にリフレッシュが受け付けられたタイミングが、信号としてリフレッシュ制御部63に入力される。リフレッシュ制御部63は、この信号を受信すると、その受信したタイミングを基にパルス発生部64による基準パルスの発生周期をリセットする。これにより、基準パルスの発生周期の開始時点が、実際にリフレッシュが実行されたタイミングに設定される。
図9は、この場合における基準パルスの発生のタイミングと、リフレッシュのタイミングとの関係の一例を示す図である。図9においても、図7と同様に図の下部がリフレッシュのタイミングを示しており、ワード線X2について、一回のリフレッシュR1が第1要求信号の発生タイミングでなされ、次回のリフレッシュR2が第2要求信号の発生タイミングでなされた場合を示している。
本実施の形態では、実際のリフレッシュのタイミングにあわせて、基準パルスの発生周期の開始時点が設定される。図中においては、リフレッシュR1のタイミングに合わせて基準パルスの発生周期がリセットされている。なお、第2要求信号の発生タイミング(基準パルスの発生タイミング)と同時にリフレッシュが実行された場合は、基準パルスの発生周期をリセットしてもしなくても同一作用となるため、リセットを実行しなくてもよい。
図中では、リフレッシュR1のみが、第2要求信号の発生タイミングより前に実行された場面を示している。この場面における2つのリフレッシュR1,R2の相互間の期間Rtが、ワード線X2に関してリフレッシュが実行されない期間としての最大期間となる。
図9を参照してわかるように、期間Rtは、
Rt=Ta・n …(6)
となる。この式(6)を右辺を式(1)のRtに代入すれば、
Ta・n≦MT …(7)
となるため、本実施の形態においては、
Ta≦MT/n …(8)
の関係を満足するように、基準パルスの発生周期Taを設定すれば、データを確実に保持できることになる。式(8)と式(4)とを比較してわかるように、本実施の形態では、基準パルスの発生周期Taが余裕期間Tdの影響を受けず、比較的長い期間に設定可能である。このため、リフレッシュを実行する数を減らすことができることから、バス20を利用して大量のデータ転送を行うべきタイミングでリフレッシュが実行される事態をさらに回避でき、バス20におけるデータ転送効率をさらに向上できる。
<3.他の実施の形態>
以上、本発明の実施の形態について説明してきたが、この発明は上記実施の形態に限定されるものではなく様々な変形が可能である。
上記実施の形態では、デジタルスチルカメラについてメモリ制御装置が適用される例について説明を行ったが、メモリ制御装置が適用される電子機器は他の種類の電子機器であってもよい。特にビデオカメラ、コピー装置、ファクシミリ装置、スキャナ装置など、画像等の膨大な量のデータをリアルタイムに処理することが要求される電子機器において、上述したメモリ制御装置は好適に適用することが可能である。
また、上記実施の形態では、転送要求信号のある/なしを判断することで、FIFO8a〜8eに格納されたデータ量に間接的に基づいてバス20の混雑度を判断するようにしていたが、データ転送部7a〜7eのFIFO8a〜8eに格納されたデータ量を直接的にアービトレータ61が取得してバス20の混雑度を判断するようにしてもよい。このようにしても、バス20の混雑度を容易に判断することができる。
また、上記実施の形態においてハードウェア回路によって実現されるとした機能のうちの一部は、プログラムに従ったMPUの演算処理によってソフトウェア的に実現されてもよい。
デジタルスチルカメラの概略構成を示すブロック図である。 DRAMの構成を示す図である。 MIUの構成とMIUに関連する周辺構成とを示す図である。 基準パルス及びリフレッシュ要求信号のタイミングの関係を示す図である。 アービトレータ等によってなされる動作の流れを示す図である。 基準パルスの一の周期を示す図である。 基準パルス及びリフレッシュのタイミングの関係を示す図である。 MIUの構成とMIUに関連する周辺構成とを示す図である。 基準パルス及びリフレッシュのタイミングの関係を示す図である。
符号の説明
1 デジタルスチルカメラ
4 DRAM
5 RPU
6 MIU
20 バス
46 信号線
61 アービトレータ
62 制御信号送信部
63 リフレッシュ制御部
64 パルス発生部
X ワード線
Y データ線

Claims (4)

  1. DRAMを制御するメモリ制御装置であって、
    前記DRAMに係るデータ転送に利用するバスの混雑度に応じて、前記DRAMのリフレッシュのタイミングを調整する調整手段、
    を備え
    前記調整手段は、前記DRAMに係るデータ転送に用いるメモリに格納されたデータ量に基づいて、前記バスの混雑度を判断することを特徴とするメモリ制御装置。
  2. 請求項1に記載のメモリ制御装置において、
    所定の発生周期で基準信号を発生する発生手段、
    をさらに備え、
    前記調整手段は、
    前記バスの混雑度が比較的高いときは、前記基準信号の発生に応答して前記DRAMにリフレッシュを指示し、
    前記バスの混雑度が比較的低いときは、直近の前記基準信号の発生時点を基準として前記発生周期よりも短い時間で前記DRAMにリフレッシュを指示することを特徴とするメモリ制御装置。
  3. 請求項2に記載のメモリ制御装置において、
    前記基準信号の発生周期をTa、
    前記基準信号の発生前に前記リフレッシュを指示可能な期間をTd、
    前記DRAMの各セルにおいてリフレッシュを行わずにデータを保持可能な最大期間をMT、
    前記DRAMのワード線の数をn、
    とそれぞれ定義したとき、
    Taは、
    Ta≦MT/n−Td/n
    の関係を満足することを特徴とするメモリ制御装置。
  4. 請求項2に記載のメモリ制御装置において、
    前記基準信号の発生周期の開始時点を、前記DRAMのリフレッシュのタイミングに設定する設定手段、
    をさらに備えることを特徴とするメモリ制御装置。
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