JP4744194B2 - メモリ制御回路 - Google Patents

Description

この発明は、メモリ制御回路に関し、特にたとえば、ディジタルカメラなどのような特定用途向けに製造されたＩＣつまりＡＳＩＣ(Application Specific Integrated Circuit)に搭載された揮発性メモリにリフレッシュ動作を行う、メモリ制御回路に関する。

従来のこの種の回路の一例が、特許文献１に開示されている。この従来技術によれば、タイミング発生部は、アービタの指示するサイクルに基づいてＲＡＳ信号，ＣＡＳ信号，ＤＴ／ＯＥ信号およびＳＣ信号等を発生する。換言すると、水平信号により、リフレッシュサイクルが所定回数だけ発生し、引き続いて転送サイクルが１回発生する。これによって、ランダムポート側でのデータ転送時の調停回数が１回で済む。
特開平５−２８７７号公報[G06F 3/153,12/00,G11C 11/406]

しかし、この従来技術では、揮発性メモリへの読み出し動作，書き込み動作およびリフレッシュ動作は並列に実行できないので、リフレッシュサイクルにおけるリフレッシュの発生回数が予め定まっていると、揮発性メモリへの読み出し動作および書き込み動作の実行頻度が低下する。このため、揮発性メモリのアクセス速度が向上しても、揮発性メモリへの実効速度が十分に引き出されていない。

それゆえに、この発明の主たる目的は、揮発性メモリへの実効速度を十分に引き出すことができる、メモリ制御回路を提供することである。

第１の発明は、揮発性メモリ（34：実施例において対応する部分を例示する参照符号であって、限定を意図するものではない。以下同様。）のリフレッシュを要求するリフレッシュ要求と揮発性メモリのアクセスを要求するアクセス要求とを調停する調停手段（32d）および調停手段によってリフレッシュ要求が承認されたときリフレッシュコマンドを揮発性メモリに与えてリフレッシュするリフレッシュ手段（32e-32i）を備えるメモリ制御回路であって、リフレッシュ手段は、リフレッシュ開始に応答してカウントを開始し、かつクロックに応答してインクリメントされるカウンタ（32f）、カウンタのカウント値と第１閾値を比較して、カウント値が第１閾値を示すとき第１信号を出力する第１比較器（32g）、カウンタのカウント値と第１閾値より大きい第２閾値を比較して、カウント値が第２閾値を示すとき第２信号を出力する第２比較器（32ｈ）、揮発性メモリのアクセス速度に応じて、第１信号または第２信号を切り換えて出力する切り換え手段（SW）、切り換え手段から出力される第１信号または第２信号に応答してリフレッシュコマンドを出力するコマンド発生手段（32i）、およびコマンド発生手段から連続して所定回リフレッシュコマンドが出力されたとき、リフレッシュコマンドの発生を停止する停止手段（32e）を含む、メモリ制御回路である。

調停手段は、揮発性メモリのリフレッシュを要求するリフレッシュ要求と揮発性メモリのデータアクセスを要求するアクセス要求とを調停する。リフレッシュ手段は、調停手段によってリフレッシュ要求が承認されたときリフレッシュを周期的に実行する。切り換え手段は、不揮発性メモリのアクセス速度に応じて、リフレッシュ手段がリフレッシュを実行する周期として第１信号または第２信号のいずれか１つを選択する。

したがって、リフレッシュ手段がリフレッシュを行う周期は、切り換え手段によって不揮発性メモリのアクセス速度に応じて選択された第１信号の第２信号の周期に依存する。これによって、揮発性メモリのアクセス速度に最適なリフレッシュの実行周期を得ることができる。

第２の発明は、第１の発明に従属し、調停出力によってアクセス要求が承認されたとき揮発性メモリにアクセスするアクセス手段をさらに備える、メモリ制御回路である。
第２の発明では、アクセス手段は、調停手段によってアクセス要求が承認されたとき不揮発性メモリへのアクセスを実行する。

この発明によれば、揮発性メモリのアクセス速度に最適なリフレッシュの実行周期が得られるため、揮発性メモリへの実効速度が向上される。

この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。

図１を参照して、この実施例のディジタルカメラ１０は、光学レンズ１２を含む。被写界の光学像は、光学レンズ１２を介してＣＣＤイメージャ１４の撮像面に照射される。撮像面では、光電変換によって被写界の光学像に対応する電荷つまり画像信号が生成される。

キー入力装置２８の図示しないモード切換ボタンによって撮影モードが選択されると、被写界のリアルタイム動画像つまりスルー画像をＬＣＤモニタ４０に表示するべく、スルー画像処理が実行される。このとき、ＣＰＵ１６は、プリ露光および間引き読み出しの繰り返しをタイミングジェネレータ（ＴＧ）１８に命令する。

ＴＧ１８は、ＣＣＤイメージャ１４のプリ露光と、これによって生成された画像信号の間引き読み出しとを繰り返し実行する。ＴＧ１８はまた、画素クロック，水平同期信号Ｈｓｙｎｃおよび垂直同期信号Ｖｓｙｎｃを含む複数のタイミング信号を発生する。ドライバ２０は、かかるタイミング信号に応答してＣＣＤイメージャ１４を駆動する。この結果、垂直同期信号Ｖｓｙｎｃは１／３０秒毎に発生し、画像信号は１／３０秒に１フレームの割合でＣＣＤイメージャ１４から出力される。

ＣＤＳ／ＡＧＣ／ＡＤ回路２２は、ＣＣＤイメージャ１４から出力された画像信号に、相関２重サンプリング，自動ゲイン調整およびＡ／Ｄ変換の一連の処理を施す。信号処理回路２４は、ＣＤＳ／ＡＧＣ／ＡＤ回路２２から出力された画像データに、クランプや白バランス調整などの一連の処理を施す。

バッファ回路２６は、信号処理回路２４から出力された画像データを書き込みリクエストとともにメモリ制御回路３２に与える。画像データは、メモリ制御回路３２によってＳＤＲＡＭ３４の画像エリア３４ａ（図２参照）に書き込まれる。

バッファ回路３６は、画像エリア３４ａに格納された画像データを読み出すべく、メモリ制御回路３２に向けて読み出しリクエストを発行する。メモリ制御回路３２によって読み出された画像データは、バッファ回路３６を介してビデオエンコーダ３８に与えられ、ＮＴＳＣ方式のコンポジットビデオ信号に変換される。変換されたコンポジットビデオ信号はＬＣＤモニタ４０に出力され、この結果、３０ｆｐｓのフレームレートを有するスルー画像が画面に表示される。

なお、バス３０上での画像データの転送速度は、信号処理回路２４，メモリ制御回路３２およびビデオエンコーダ３８の各々の処理速度よりも格段に速い。このため、画像データがバス３０上で衝突することはなく、データ転送処理が破綻することもない。

キー入力装置２８の図示しないシャッタボタンによって撮影操作が行われると、ＣＰＵ１６によって撮影／記録処理が実行される。ＣＰＵ１６は、本露光とこの本露光によって生成された全ての電荷の読み出しとをＴＧ１８に命令する。ＴＧ１８は、垂直同期信号Ｖｓｙｎｃに応答してＣＣＤイメージャ１４の本露光と、これによって生成された全ての電荷の読み出しとを繰り返し実行する。出力された生画像信号は、ＣＤＳ／ＡＧＣ／ＡＤ回路２２によってＹＵＶ形式の画像データに変換される。変換された画像データはバッファ回路２６を介してメモリ制御回路３２に与えられ、これによってＳＤＲＡＭ３４の画像エリア３４ａに書き込まれる。

バッファ回路４２は、画像エリア３４ａに格納された画像データを読み出すべく、メモリ制御回路３２に向けて読み出しリクエストを発行する。メモリ制御回路３２によって読み出された画像データは、バッファ回路４２を介してＪＰＥＧコーデック４４に与えられ、ＪＰＥＧ方式に従って圧縮画像データに変換される。

バッファ回路４６は、ＪＰＥＧコーデック４４から出力された圧縮画像データを書き込みリクエストとともにメモリ制御回路３２に与える。圧縮画像データは、メモリ制御回路３２によってＳＤＲＡＭ３４の圧縮画像エリア３４ｂ（図２参照）に書き込まれる。

圧縮画像エリア３４ｂに書き込まれた画像データはその後、メモリ制御回路３２およびＩ／Ｆ４８を経て、記録媒体５０に記録される。なお、記録媒体５０は、着脱自在であり、図示しないスロットに装着されたときにＣＰＵ１６によってアクセス可能となる。

メモリ制御回路３２は、図３に示すように構成される。ＣＰＵ１６は、ＳＤＲＡＭ３４の仕様を考慮してメモリ制御回路３２の設定を変更する。具体的には、ＳＤＲＡＭ３４のメモリアクセス速度が閾値以上であればスイッチＳＷは端子Ｔ１に接続され、比較器３２ｈが不能化される。一方、ＳＤＲＡＭ３４のメモリアクセス速度が閾値より小さければ、スイッチＳＷは端子Ｔ２に接続され、比較器３２ｇが不能化される。これによって、ＳＤＲＡＭ３４の性能に応じてリフレッシュコマンドを発行することができ、さらに、電力の消費が軽減される。

ＳＤＲＡＭ３４へのデータ書き込みを担うバッファ回路２６およびバッファ回路４６の各々は、“データ書き込み”のアクセス様態情報と出力元の識別情報とを含むリクエストつまり書き込みリクエストを調停回路３２ｄに発行する。

ＳＤＲＡＭ３４からのデータ読み出しを担うバッファ回路３６およびバッファ回路４２の各々は、“データ読み出し”のアクセス様態情報と出力元の識別情報とを含むリクエストつまり読み出しリクエストを調停回路３２ｄに発行する。

ＳＤＲＡＭ３４へのリフレッシュを担うリフレッシュリクエスト発生器３２ｃは、“リフレッシュ”のアクセス様態情報と出力元の識別情報とを含むリクエストつまりリフレッシュリクエストを調停回路３２ｄに発行する。

カウンタ３２ａは、図示しない分周回路によって与えられる画素クロックに応答してカウント値をインクリメントする。比較器３２ｂは、カウンタ３２ａによって得られたカウント値と閾値Ｍとを比較する。カウンタ３２ａによって得られたカウント値が閾値Ｍよりも小さければ、比較器３２ｂはリフレッシュリクエスト発生器３２ｃにＬレベル信号を与え、カウンタ３２ａによって得られたカウント値が閾値Ｍ以上であれば、比較器３２ｂはリフレッシュリクエスト発生器３２ｃにＨレベル信号を与える。リフレシュリクエスト発生器３２ｃは、比較器３２ｂによって得られたＨレベル信号に応じて調停回路３２ｄにリフレッシュリクエストを与える。

調停回路３２ｄは、与えられた複数のリクエストの中から優先度が最も高いリクエストを選択し、選択されたリクエストに従って承認信号ＡＣＫをかかるリクエストの発行元に返送する。承認信号ＡＣＫは、データ書き込み動作のときバッファ回路２６またはバッファ回路４６に返送され、データ読み出し動作のときバッファ回路３６またはバッファ回路４２に返送され、そしてリフレッシュ動作のときカウンタ３２ａに返送される。調停回路３２ｄはまた、承認結果をメモリアクセス回路３２ｊに与え、メモリアクセス回路３２ｊは承認結果に基づいてＳＤＲＡＭ３４にアクセスする。メモリアクセス回路３２ｊによるＳＤＲＡＭ３４へのアクセス動作については後で詳しく説明する。

バッファ２６による書き込みリクエストが調停回路３２ｄによって承認されると、調停回路３２ｄはバッファ２６に承認信号ＡＣＫを返送し、バッファ２６はバス３０を通してメモリアクセス回路３２ｊに所定量の画像データを与える。所定量の画像データは、メモリアクセス回路３２ｊによってＳＤＲＡＭ３４に書き込まれる。一方、バッファ４６による書き込みリクエストが調停回路３２ｄによって承認されると、調停回路３２ｄはバッファ４６に承認信号ＡＣＫを返送し、バッファ４６はバス３０を通してメモリアクセス回路３２ｊに所定量のＪＰＥＧデータを与える。所定量のＪＰＥＧデータは、メモリアクセス回路３２ｊによってＳＤＲＡＭ３４に書き込まれる。こうして、ＳＤＲＡＭ３４のデータ書き込み動作が実行される。

バッファ３６による読み出しリクエストが調停回路３２ｄによって承認されると、調停回路３２ｄはバッファ３６に承認信号ＡＣＫを返送し、メモリアクセス回路３２ｊはバッファ３６に所定量の画像データを与え、これによって得られた画像データはビデオエンコーダ３８によってＮＴＳＣ方式のコンポジットビデオ信号に変換される。一方、バッファ４２による読み出しリクエストが調停回路３２ｄによって承認されると、調停回路３２ｄはバッファ４２に承認信号ＡＣＫを返送し、メモリアクセス回路３２ｊは、バッファ４２に所定量の画像データを与え、これによって得られた画像データはＪＰＥＧコーデック４４によってＪＰＥＧ方式に従って圧縮画像データに変換される。こうして、ＳＤＲＡＭ３４のデータ読み出し動作が実行される。

リフレッシュリクエストが調停回路３２ｄによって承認されると、カウンタ３２ａは、調停回路３２ｄによって返送された承認信号ＡＣＫに応答してリセットされる。調停回路３２ｄはリフレッシュ開始パルスを制御回路３２ｅに与えられる。カウンタ３２ｆに向けた制御回路３２ｅの出力は、リフレッシュ開始パルスに応答してＬレベルからＨレベルに立ち上がる。Ｈレベルの出力を受けたカウンタ３２ｆは、図示しない分周回路によって与えられる画素クロックに応答してカウント値をインクリメントする。インクリメントされたカウント値は、比較器３２ｇおよび比較器３２ｈに与えられる。

この実施例によれば、比較器３２ｇは、カウント値が“８”の倍数を示すときにＨレベルからＬレベルに移行する。カウント値は画素クロックに応答してインクリメントされるため、比較器３２ｇの出力は８画素クロック毎に立ち下がる。また、比較器３２ｈは、カウント値が“１１”の倍数を示すときにＨレベルからＬレベルに移行する。カウント値は画素クロックに応答してインクリメントされるため、比較器３２ｈの出力は１１画素クロック毎に立ち下がる。

リフレッシュコマンド発生器３２ｉは、比較器３２ｇおよび比較器３２ｈのうちスイッチＳＷを介して得られた出力信号がＬレベルを示すときリフレッシュコマンドをメモリアクセス回路３２ｊに向けて発生する。スイッチＳＷを介して得られたＬレベルの出力信号はまた、制御回路３２ｅに与えられる。これによって得られたＬレベル信号の入力回数が閾値Ｎ以上になると、カウンタ３２ｆに向けた制御回路３２ｅの出力は、ＨレベルからＬレベルに落ちる。これによって、リフレッシュコマンド発生器３２ｉによるリフレッシュコマンドの発生が停止される。

メモリアクセス回路３２ｊは、調停回路３２ｄによって得られた承認結果に基づいてかかるリフレシュコマンドをＳＤＲＡＭ３４に出力する。これによって、ＳＤＲＡＭ３４のリフレッシュ動作が実行される。

調停回路３２ｄは承認結果をメモリアクセス回路３２ｊに与えると、ＳＤＲＡＭ３４に向けたメモリアクセス動作は図４（Ａ）に示す態様で動作する。具体的には、図４（Ｂ）に示す書き込みリクエストおよび図４（Ｃ）に示すリフレッシュリクエストがそれぞれＨレベルからＬレベルに同時に立ち下がると、調停回路３２ｄは、リフレッシュリクエストよりも書き込みリクエストを優先し、図４（Ｅ）に示すように承認信号ＡＣＫを書き込みリクエストの出力元に返送する。ＳＤＲＡＭ３４に所定量の画像データが書き込まれると、調停回路３２ｄは図４（Ｆ）に示すように承認信号ＡＣＫをカウンタ３２ａに返送する。図４（Ｄ）に示すタイミングで読み出しリクエストがＨレベルからＬレベルに立ち下がると、調停回路３２ｄは、図４（Ｇ）に示すように承認信号ＡＣＫを読み出しリクエストの出力元に返送する。

以上の説明からわかるように、調停回路３２ｄは、ＳＤＲＡＭのリフレッシュを要求するリフレッシュリクエスト，ＳＤＲＡＭのデータ書き込みを要求する書き込みリクエストそしてＳＤＲＡＭのデータ読み出しを要求する読み出しリクエストを調停する。リフレッシュコマンド発生器３２ｉは、調停回路３２ｄによってリフレッシュリクエストが承認されたときリフレッシュコマンドを周期的に発生し、メモリアクセス回路３２ｊは、調停回路３２ｄによって書き込みリクエストおよび読み出しリクエストが承認されたときデータ書き込みおよびデータ読み出しをそれぞれ実行する。スイッチＳＷは、リフレッシュコマンド発生器３２ｉがリフレッシュコマンドを発生する周期として８画素クロック毎および１１画素クロック毎のいずれか１つを選択する。

リフレッシュコマンド発生器３２ｉがリフレッシュコマンドを発生する周期は、スイッチＳＷによって８画素クロック毎および１１画素クロック毎のいずれか１つが選択される。これによって、ＳＤＲＡＭ３４のアクセス速度に最適なリフレッシュコマンドの発生周期を得ることができる。この結果、ＳＤＲＡＭ３４の実効速度が向上される。

なお、この実施例では、比較器３２ｇの出力信号は、ＨレベルからＬレベルに立ち下がるタイミングを８画素クロック毎とするが、比較器３２ｈの出力信号がＨレベルからＬレベルに立ち下がるタイミングよりも短ければ、ＨレベルからＬレベルに立ち上がるタイミングはこの限りではない。また、比較器３２ｈの出力信号は、ＨレベルからＬレベルに立ち上がるタイミングを１１画素クロック毎とするが、比較器３２ｇの出力信号がＨレベルからＬレベルに立ち下がるタイミングよりも長ければ、ＨレベルからＬレベルに立ち下がるタイミングはこの限りではない。

この発明の一実施例の構成を示すブロック図である。 図１実施例に適用されるＳＤＲＡＭ３４のマッピング状態の一例を示す図解図である。 図１実施例に適用されるメモリ制御回路３２の構成の一例を示すブロック図である。 （Ａ）は図１実施例の動作の一例を示す図解図であり、（Ｂ）は図１実施例の動作の他の一例を示す図解図であり、（Ｃ）は図３実施例に適用されるリフレシュリクエスト発生器３２ｃの動作の一例を示す図解図であり、（Ｄ）は図１実施例の動作のその他の一例を示す図解図であり、（Ｅ）は図３実施例に適用される調停回路３２ｄの動作の一例を示す図解図であり、（Ｆ）は図３実施例に適用される調停回路３２ｄの動作の他の一例を示す図解図であり、そして（Ｇ）は図３実施例に適用される調停回路３２ｄの動作のその他の一例を示す図解図である。

符号の説明

１０ … ディジタルカメラ
１２ … 光学レンズ
１４ … ＣＣＤイメージャ
１６ … ＣＰＵ
１８ … ＴＧ
２０ … ドライバ
２４ … 信号処理回路
２６，３６，４２，４６ … バッファ
２８ … キー入力装置
３０ … バス
３２ … メモリ制御
３２ａ，３２ｆ … カウンタ
３２ｂ、３２ｇ、３２ｈ … 比較器
３２ｃ … リフレッシュリクエスト発生器
３２ｄ … 調停回路
３２ｅ … 制御回路
３２ｉ … リフレッシュコマンド発生器
３２ｊ … メモリアクセス回路
３４ … ＳＤＲＡＭ
４０ … ＬＣＤモニタ
４４ … ＪＰＥＧコーデック
５０ … 記録媒体

Claims (2)

1. 揮発性メモリのリフレッシュを要求するリフレッシュ要求と前記揮発性メモリのアクセスを要求するアクセス要求とを調停する調停手段および前記調停手段によってリフレッシュ要求が承認されたときリフレッシュコマンドを前記揮発性メモリに与えてリフレッシュするリフレッシュ手段を備えるメモリ制御回路であって、
   前記リフレッシュ手段は、
   リフレッシュ開始に応答してカウントを開始し、かつクロックに応答してインクリメントされるカウンタ、
   前記カウンタのカウント値と第１閾値を比較して、前記カウント値が前記第１閾値を示すとき第１信号を出力する第１比較器、
   前記カウンタのカウント値と前記第１閾値より大きい第２閾値を比較して、前記カウント値が前記第２閾値を示すとき第２信号を出力する第２比較器、
   前記揮発性メモリのアクセス速度に応じて、前記第１信号または前記第２信号を切り換えて出力する切り換え手段、
   前記切り換え手段から出力される前記第１信号または前記第２信号に応答して前記リフレッシュコマンドを出力するコマンド発生手段、および
   前記コマンド発生手段から連続して所定回前記リフレッシュコマンドが出力されたとき、リフレッシュコマンドの発生を停止する停止手段を含む、メモリ制御回路。
2. 前記調停手段によってアクセス要求が承認されたとき前記揮発性メモリにアクセスするアクセス手段をさらに備える、請求項１記載のメモリ制御回路。

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