KR102373544B1 - 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법 - Google Patents

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Abstract

요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법이 개시된다. 본 발명의 기술적 사상에 따른 메모리 장치의 동작방법은, 하나 이상의 로우들에 대한 액티브 횟수를 카운팅하여 위크 로우를 판단하는 단계와, 상기 판단 결과에 따라 상기 위크 로우에 대한 리프레쉬를 요청하는 단계 및 상기 요청에 따른 리프레쉬 커맨드를 수신함에 따라 상기 위크 로우에 대한 타겟 리프레쉬를 수행하는 단계를 구비하는 것을 특징으로 한다.

Description

요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법{Memory Device and Memory System Performing Request-based Refresh and Operating Method of Memory Device}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 상세하게는 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 메모리 장치는 그 용량 및 속도가 증가하고 있다. 메모리 장치의 일예로서 DRAM은 휘발성 메모리(volatile-memory)로서, 커패시터에 저장되어 있는 전하(charge)에 의해 데이터를 판정하는 메모리이다.
메모리 장치의 집적도가 증가함에 따라 메모리 셀이 데이터를 보유할 수 있는 시간은 감소될 수 있으며, 데이터의 손실을 방지하기 위하여 다양한 방식의 리프레쉬 설계가 메모리 장치에 채용될 수 있다. 그러나, 일반적인 리프레쉬 설계를 이용하여 다양한 요인에 기인한 메모리 셀의 데이터 손실을 방지하는 데는 한계가 발생될 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 리프레쉬 설계를 개선함으로써 데이터 손실 가능성을 감소할 수 있는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 메모리 장치의 동작방법은, 하나 이상의 로우들에 대한 액티브 횟수를 카운팅하여 위크 로우를 판단하는 단계와, 상기 판단 결과에 따라 상기 위크 로우에 대한 리프레쉬를 요청하는 단계 및 상기 요청에 따른 리프레쉬 커맨드를 수신함에 따라 상기 위크 로우에 대한 타겟 리프레쉬를 수행하는 단계를 구비하는 것을 특징으로 한다.
일 실시예에 따라, 상기 위크 로우를 판단하는 단계는, 제1 로우에 대한 액티브 횟수를 카운팅하고, 상기 카운팅 결과에 기반하여 상기 제1 로우에 인접한 제2 로우를 위크 로우로 판단하는 것을 특징으로 한다.
또한 일 실시예에 따라, 상기 위크 로우를 판단하는 단계는, 상기 제1 로우의 액티브 횟수가 설정 값 이상인 경우에 상기 제2 로우를 위크 로우로서 판단하는 것을 특징으로 한다.
또한 일 실시예에 따라, 상기 위크 로우의 리프레쉬 상태를 판단한 결과에 기반하여 상기 위크 로우에 대한 리프레쉬 필요성을 판단하는 단계를 더 구비하고, 상기 리프레쉬 필요성을 판단한 결과에 따라, 상기 리프레쉬를 요청하기 위한 요청 신호가 선택적으로 출력되는 것을 특징으로 한다.
또한 일 실시예에 따라, 상기 메모리 장치의 리프레쉬 상태를 판단한 결과에 기반하여 상기 위크 로우에 대한 리프레쉬 필요성을 판단하는 단계를 더 구비하고, 상기 판단 결과에 따라 상기 리프레쉬를 요청하기 위한 요청 신호가 선택적으로 출력되는 것을 특징으로 한다.
또한, 본 발명의 기술적 사상에 따른 메모리 장치의 동작방법은, M 회의 노멀 리프레쉬 및 N 회의 타겟 리프레쉬를 반복하게 수행하는 단계(단, M 및 N은 각각 1 이상의 정수)와, 하나 이상의 로우들에 대해 요청 기반의 리프레쉬의 필요성을 판단하는 단계와, 상기 판단 결과에 따라, 리프레쉬 커맨드의 제공을 요청하는 요청 신호를 출력하는 단계 및 상기 요청 신호의 출력에 따라 제공되는 리프레쉬 커맨드의 수신에 응답하여, 상기 하나 이상의 로우들에 대해 요청 기반의 리프레쉬를 수행하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 발명의 기술적 사상에 따른 메모리 시스템의 동작방법에 있어서, 상기 메모리 시스템은 메모리 콘트롤러를 포함하고, 기록 및 독출에 관련된 제1 커맨드를 생성하는 단계와, 리프레쉬 커맨드의 출력을 요청하는 요청 신호를 수신하는 단계와, 상기 요청 신호에 응답하여, 요청 기반의 리프레쉬에 관련된 제2 커맨드를 생성하는 단계 및 상기 제1 및 제2 커맨드들에 대한 스케줄링에 기반하여 상기 제2 커맨드를 출력하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 발명의 기술적 사상에 따른 메모리 장치는, 다수 개의 로우들을 포함하는 메모리 셀 어레이와, 상기 다수 개의 로우들에 대한 리프레쉬 동작을 제어하는 리프레쉬 제어부 및 하나 이상의 로우들에 대해 요청 기반의 리프레쉬의 필요성을 판단하고, 상기 판단 결과에 따라 리프레쉬 커맨드의 제공을 요청하는 요청 신호를 출력하는 제어 로직을 구비하는 것을 특징으로 한다.
본 발명의 기술적 사상에 따른 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법은, 메모리 장치가 리프레쉬 필요성을 판단하고, 이에 따라 리프레쉬 커맨드의 제공을 요청하는 요청 신호를 생성하므로, 메모리 장치 스스로 데이터 손실 가능성에 대처할 수 있는 효과가 있다.
또한, 본 발명의 기술적 사상에 따른 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법은, 데이터 손실 가능성이 높은 로우나 리텐션 특성이 낮은 로우에 대하여 요청 기반의 리프레쉬를 수행함으로써 메모리 장치의 데이터 안정성을 향상할 수 있는 효과가 있다.
도 1은 본 발명의 예시적인 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1에 도시된 메모리 콘트롤러의 일 구현 예를 나타내는 블록도이다.
도 3은 도 1의 메모리 콘트롤러의 구체적인 동작의 일 예를 나타내는 블록도이다.
도 4는 도 1에 도시된 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 5는 본 발명의 실시예에 따른 리프레쉬 동작에 관련된 구성들의 일 예를 나타내는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 예를 나타내는 개념도이다.
도 7은 본 발명의 실시예들에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 8a,b는 본 발명의 실시예에 따라 다양한 방식으로 요청 기반의 리프레쉬가 수행되는 예를 나타낸다.
도 9a,b는 요청 신호를 전송하는 다양한 채널의 예를 나타내는 메모리 시스템의 블록도이다.
도 10a,b는 디스터브된 로우에 대해 본 발명의 실시예에 따른 요청 기반의 리프레쉬가 적용되는 예를 나타내는 도면이다.
도 11은 본 발명의 실시예들에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 12는 두 개 이상의 디스터브된 로우들에 대해 요청 기반의 리프레쉬가 수행되는 예를 나타내는 블록도이다.
도 13a,b는 도 11의 동작을 수행하는 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 14는 도 13a,b의 메모리 장치의 보다 구체적인 동작 예를 나타내는 플로우차트이다.
도 15는 도 13a,b의 메모리 장치에서 수행되는 리프레쉬 동작의 예를 나타내는 도면이다.
도 16은 본 발명의 변형 가능한 실시예들에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 17은 메모리 장치에 저장되는 위크 로우의 어드레스 정보의 일 예를 나타내는 도면이다.
도 18은 하나 이상의 위크 로우에 대한 요청 기반의 리프레쉬가 수행되는 예를 나티내는 도면이다.
도 19는 본 발명의 변형 가능한 실시예들에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 20은 도 19의 동작에 관련되어 메모리 장치에 구비되는 구성들의 일 예를 나타내는 블록도이다.
도 21은 실시간으로 검출된 위크 로우에 대한 요청 기반의 리프레쉬가 수행되는 예가 도시된다.
도 22는 본 발명의 일 실시예에 따른 메모리 콘트롤러의 동작방법을 나타내는 플로우차트이다.
도 23은 본 발명의 실시예에 따른 메모리 콘트롤러 및 메모리 장치를 포함하는 데이터 처리 시스템을 나타내는 도면이다.
도 24는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 도면이다.
도 25는 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 예시적인 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
메모리 장치로서 DRAM(Dynamic Random Access Memory)은 유한 데이터 리텐션(Finite Data Retention) 특성을 가지므로, 정상적인 셀의 경우도 스펙(Spec)에서 정한 시간이 지나면 그 데이터의 유효성이 보장될 수 없다. 안정적인 데이터 보유를 위하여 리프레쉬 정책이 이용되고 있으며, 이에 따라 메모리 콘트롤러는 스펙(Spec) 값으로 설정되는 리프레쉬 주기마다 메모리 셀들이 리프레쉬되도록 리프레쉬 커맨드를 메모리 장치로 제공한다. 또한, 메모리 장치는 자체적으로 셀프 리프레쉬 모드로 진입할 수 있으며, 셀프 리프레쉬 모드에서 메모리 장치는 메모리 콘트롤러로부터의 별도의 커맨드 수신없이 내부적으로 어드레스를 생성하여 메모리 셀들을 리프레쉬할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다. 도 1에 도시된 바와 같이, 메모리 시스템(10)은 메모리 콘트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 콘트롤러(100)는 각종 신호를 메모리 장치(200)로 제공하여 기록 및 독출 등의 메모리 동작을 제어한다. 예컨대, 메모리 콘트롤러(100)는 커맨드(CMD) 및 어드레스(ADD)를 메모리 장치(200)로 제공하여 메모리 셀 어레이(210)의 데이터(DATA)를 억세스한다. 커맨드(CMD)는 데이터 기록 및 독출 등 각종 메모리 동작에 관련된 커맨드를 포함할 수 있으며, 또한 메모리 장치(200)가 DRAM 셀을 포함하는 경우, DRAM에 관련된 고유한 각종 동작들, 예컨대 메모리 셀들을 리프레쉬 하기 위한 리프레쉬 커맨드 등을 포함할 수 있다.
메모리 셀 어레이(210)는 다수 개의 메모리 영역들을 포함할 수 있다. 상기 메모리 영역은 다양하게 정의될 수 있으며, 예컨대 메모리 셀 어레이(210)는 다수 개의 로우(Row)들 및 다수 개의 뱅크(Bank)들을 포함할 수 있다. 메모리 셀 어레이(210)가 다수 개의 뱅크(Bank)들을 포함하는 경우, 메모리 동작이나 리프레쉬 동작은 뱅크 별로 관리될 수 있으며, 이에 따라 메모리 콘트롤러(100)가 제공하는 어드레스(ADD)는 뱅크 어드레스를 포함할 수 있다. 일 예로서, 다수 개의 뱅크(Bank)들의 로우(Row)들이 순차적으로 리프레쉬될 수 있으며, 또는 다수 개의 뱅크(Bank)들의 로우(Row)들이 동시에 리프레쉬될 수 있다.
메모리 콘트롤러(100)는 호스트(HOST)로부터의 요청에 따라 메모리 장치(200)를 억세스할 수 있다. 메모리 콘트롤러(100)는 다양한 프로토콜을 사용하여 호스트와 통신할 수 있으며, 예컨대 메모리 콘트롤러(100)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 호스트와 통신할 수 있다. 이외에도, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface) 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 다양한 인터페이스 프로토콜들이 호스트와 메모리 콘트롤러(100) 사이의 프로토콜에 적용될 수 있다.
본 발명의 일 실시예에 따라, 메모리 콘트롤러(100)는 메모리 장치(200)에 대한 커맨드(CMD)의 출력을 관리하는 스케줄러(110)를 포함할 수 있다. 또한, 메모리 장치(200)는 메모리 셀 어레이(210)의 다수의 로우들에 대한 리프레쉬 동작을 제어하는 리프레쉬 제어부(220)를 포함할 수 있다. 또한, 메모리 장치(200)에서 메모리 셀 어레이(210)의 하나 이상의 특정 로우들에 대한 리프레쉬 필요성이 판단될 수 있으며, 메모리 장치(200)는 상기 판단 결과에 따라 메모리 콘트롤러(100)로 리프레쉬 커맨드의 출력을 요청하는 요청 신호(Req_R)를 생성하는 요청 신호 생성부(230)를 더 포함할 수 있다.
리프레쉬 제어부(220)는 메모리 콘트롤러(100)로부터의 리프레쉬 커맨드에 응답하여 메모리 셀 어레이(210)의 로우들을 리프레쉬할 수 있다. 예컨대, 메모리 셀 어레이(210)가 N 개의 로우들을 포함하는 경우, 리프레쉬 제어부(220)는 소정의 리프레쉬 주기 내에서 메모리 콘트롤러(100)로부터 제공되는 N 개의 리프레쉬 커맨드들에 응답하여 상기 N 개의 로우들을 리프레쉬할 수 있다.
또한, 일 예로서, 메모리 셀 어레이(210)는 N 개의 로우들을 포함할 수 있으며, 상기 로우들 중 일부의 로우들(예컨대, M 개의 로우들)은 상대적으로 그 리텐션 특성이 나쁜 로우들(이하, 위크(weak) 로우로 지칭됨)에 해당할 수 있다. 이 때, 상기 M 개의 위크 로우들은 소정의 리프레쉬 주기 내에서 2 회 이상 리프레쉬될 수 있다. 상기 위크 로우들의 어드레스 정보는 메모리 장치(200)에 대한 테스트 과정에서 생성되어 저장될 수 있다.
만약, 상기 M 개의 위크 로우들 각각이 리프레쉬 주기 내에서 2 회 리프레쉬되는 경우에는, 리프레쉬 주기 내에서 메모리 콘트롤러(100)로부터 N+M 개의 리프레쉬 커맨드들이 메모리 장치(200)로 제공될 수 있다. 리프레쉬 제어부(220)는, N+M 개의 리프레쉬 커맨드들에 응답하여 상기 N 개의 로우들을 1 회 리프레쉬함과 함께, 상기 M 개의 위크 로우들 각각에 대하여 1 회의 추가의 리프레쉬(supplemental refresh)를 수행할 수 있다. 상기 추가 리프레쉬는 특정 로우를 타겟으로 하여 리프레쉬 동작을 수행하므로, 타겟 리프레쉬로 지칭될 수 있다.
전술한 바와 같이, 메모리 장치(200)는 메모리 동작 동안 메모리 셀 어레이(210)의 하나 이상의 로우들에 대한 리프레쉬 필요성을 판단할 수 있다. 일 예로서, 메모리 셀 어레이(210)의 일부의 로우(예컨대, 제1 로우)가 빈번하게 액티브(Active)될 수 있으며, 이 때 상기 제1 로우에 인접한 하나 이상의 로우들(예컨대, 제2 로우)의 커패시터에 저장된 전하가 누설될 수 있다. 이 경우 제1 로우의 빈번한 액티브에 의하여 제2 로우의 데이터가 손실될 수 있으며, 이와 같은 영향을 받는 제2 로우는 위크 로우에 해당할 수 있다. 전술한 바와 같이, 메모리 장치(200)에 대한 테스트 과정에서 판단되는 위크 로우와의 구별을 위하여, 일부 로우에 대한 빈번한 액티브에 의하여 데이터 보유 특성이 나빠지는 로우는 디스터브된 로우(Disturbed Row)로 지칭될 수 있다.
일 예로서, 상기와 같이 디스터브된 로우가 검출되면, 메모리 장치(200)는 상기 디스터브된 로우에 대해 리프레쉬가 필요한 것으로 판단할 수 있다. 판단 결과에 따라, 디스터브된 로우에 해당하는 제2 로우의 데이터가 손실되기 전에 상기 제2 로우에 대해 요청 기반의 리프레쉬가 수행되도록, 요청 신호 생성부(230)는 리프레쉬 커맨드의 출력을 요청하는 요청 신호(Req_R)를 생성할 수 있다.
또한 일 예로서, 상기 요청 신호(Req_R)는 메모리 장치(200) 내부의 리프레쉬 상태를 판단한 결과를 더 참조하여 생성될 수 있다. 예컨대, 디스터브된 로우가 검출되기 이전의 메모리 장치(200)의 리프레쉬 상태가 판단되고, 상기 판단 결과에 따라 요청 신호(Req_R)가 생성될 수 있다. 또는, 디스터브된 로우의 리프레쉬 상태가 판단되고, 상기 판단 결과에 따라 요청 신호(Req_R)가 생성될 수 있다. 일 예로서, 상기 디스터브된 로우가 검출된 시점을 기준으로 하여, 그 이전의 소정의 구간 동안 메모리 장치(200)로 리프레쉬 커맨드가 적절하게 제공되지 않았거나, 또는 디스터브된 로우가 소정의 구간 이상 리프레쉬 되지 않았는지 여부 등 다양한 조건이 판단될 수 있다.
한편, 메모리 콘트롤러(100)는 메모리 장치(200)로부터의 요청 신호(Req_R)에 응답하여 리프레쉬 커맨드를 출력할 수 있다. 일 예로서, 메모리 콘트롤러(100)는 그 내부에 커맨드 큐(미도시)를 포함하고, 상기 커맨드 큐에는 호스트(Host)로부터의 요청에 따른 기록/독출 커맨드가 저장될 수 있다. 또한, 상기 커맨드 큐에는 메모리 장치(200)로부터의 요청 신호(Req_R)에 응답하여 생성된 리프레쉬 커맨드가 저장될 수 있다. 스케줄러(110)는 상기 커맨드 큐에 저장된 커맨드들의 출력 타이밍을 제어할 수 있으며, 일 예로서 요청 신호(Req_R)에 응답하여 생성된 리프레쉬 커맨드의 출력 타이밍을 제어할 수 있다. 스케줄러(110)의 제어에 따라, 메모리 셀 어레이(210)의 로우들이 소정의 규격(예컨대, spec 규정)에 맞게 리프레쉬될 수 있도록, 요청 기반의 리프레쉬 커맨드가 메모리 장치(200)로 제공될 수 있다.
상기와 같은 본 발명의 실시예에 따르면, 메모리 장치(200)가 데이터 손실 가능성이 높은 로우나 데이터 리텐션 특성이 낮은 로우 등의 위크 로우에 대해 리프레쉬 필요성 여부를 판단하고, 이에 기반하여 리프레쉬 커맨드의 출력을 요청하는 요청 신호(Req_R)를 생성하므로, 메모리 장치(200)의 데이터 안정성이 향상될 수 있다. 즉, 메모리 장치(200)는 메모리 콘트롤러(100)로부터의 리프레쉬 커맨드의 제공을 수동적으로 기다릴 필요 없이, 필요에 따라 요청 신호(Req_R)를 메모리 콘트롤러(100)로 제공하고, 위크 로우들에 대해 요청 기반의 리프레쉬를 수행할 수 있다. 이에 따라, 상기 위크 로우들에 대한 적절한 타이밍에 따른 리프레쉬를 수행함으로써, 위크 로우에서 데이터가 손실되는 것이 방지될 수 있다.
도 2는 도 1에 도시된 메모리 콘트롤러의 일 구현 예를 나타내는 블록도이다.
도 2에 도시된 바와 같이, 메모리 콘트롤러(100)는 프로세싱 유닛(110), 커맨드 생성부(120), 리프레쉬 관리부(130) 및 커맨드 큐(140)를 포함할 수 있다. 도 2에 도시되지 않았으나, 메모리 콘트롤러(100)는 메모리 장치(200)를 제어하기 위한 각종 다른 기능 블록들을 더 구비할 수도 있다. 또한, 도 2에 도시된 메모리 콘트롤러(100)의 기능 블록들 및 그 신호 송수신 관계는 하나의 예에 불과한 것으로서, 각종 기능 블록들 및 그 신호 송수신 관계를 변형하여도 본 발명의 실시예들에 따른 각종 기능들을 수행할 수 있다.
도 1 및 도 2를 참조하면, 프로세싱 유닛(120)은 메모리 콘트롤러(100)의 전반적인 동작을 제어하며, 이에 따라 메모리 콘트롤러(100)에 구비되는 각종 기능 블록들을 제어할 수 있다. 또한, 커맨드 생성부(130)는 호스트로부터의 억세스 요청에 따른 커맨드를 생성할 수 있으며, 예컨대 호스트로부터의 패킷(P)을 디코딩한 결과에 따라 기록/독출 커맨드(CMD_WR)를 생성할 수 있다.
리프레쉬 관리부(140)는 소정의 리프레쉬 주기 내에서 메모리 셀 어레이(210)의 메모리 셀들이 모두 리프레쉬될 수 있도록 리프레쉬 동작을 관리하며, 예컨대 리프레쉬 주기 내에서 메모리 셀 어레이(210)의 메모리 셀들이 모두 리프레쉬되기 위한 다수 개의 리프레쉬 커맨드들(CMD_Ref)을 생성할 수 있다. 만약, 메모리 셀 어레이(210)가 다수 개의 뱅크들을 포함하고, 리프레쉬 동작이 뱅크 별로 관리되는 경우, 상기 리프레쉬 관리부(140)는 뱅크 어드레스를 더 생성할 수 있다.
커맨드 생성부(130)로부터의 기록/독출 커맨드(CMD_WR)와 리프레쉬 관리부(140)로부터의 리프레쉬 커맨드(CMD_Ref)는 커맨드 큐(150)에 저장될 수 있다. 커맨드 큐(150)는 입력되는 커맨드의 순서에 따라 기록/독출 커맨드(CMD_WR) 및 리프레쉬 커맨드(CMD_Ref)를 순차적으로 저장할 수 있다. 한편, 커맨드 큐(150)에 저장된 커맨드는 소정의 순서 제어신호(Ctrl_order)에 따라 그 출력이 조절될 수 있다. 상기 순서 제어신호(Ctrl_order)는 스케줄러(110)로부터 생성될 수 있다.
본 발명의 실시예에 따라, 리프레쉬 관리부(140)는 메모리 장치(200)로부터의 요청 신호(Req_R)를 수신하고, 이에 응답하여 리프레쉬 커맨드(CMD_Ref)를 생성할 수 있다. 또한, 스케줄러(110)는 요청 신호(Req_R)에 응답하여 리프레쉬 커맨드(CMD_Ref)의 출력 타이밍을 조절할 수 있다. 일 실시예에 따라, 요청 신호(Req_R)에 기반하는 리프레쉬 커맨드(CMD_Ref)가 다른 기록/독출 커맨드(CMD_WR)보다 늦게 커맨드 큐(150)에 저장되더라도, 순서 제어신호(Ctrl_order)에 기반하여 리프레쉬 커맨드(CMD_Ref)가 먼저 저장된 기록/독출 커맨드(CMD_WR)에 앞서 출력될 수 있다.
도 3은 도 1의 메모리 콘트롤러(100)의 구체적인 동작의 일 예를 나타내는 블록도이다. 도 3에 도시된 바와 같이, 상기 메모리 콘트롤러(100)는 리프레쉬 커맨드의 생성 타이밍을 나타내는 신호(예컨대, 펄스 신호)를 생성하는 오실레이터(160)를 더 포함할 수 있다. 그러나 이는 일 실시예에 불과한 것으로서, 상기 오실레이터(160)는 메모리 콘트롤러(100)의 외부에 배치됨에 따라, 상기 펄스 신호는 외부의 오실레이터로부터 메모리 콘트롤러(100)로 제공되어도 무방하다.
리프레쉬 관리부(140)는 오실레이터(160)로부터의 신호에 기반하여 리프레쉬 커맨드(CMD_Ref)를 생성할 수 있다. 또한, 리프레쉬 관리부(140)는 메모리 장치(200)로부터의 요청 신호(Req_R)에 기반하여 리프레쉬 커맨드(CMD_Ref)를 더 생성할 수 있다. 일 실시예에 따라, 커맨드 큐(150)에는 다수의 기록/독출 커맨드들(CMD_WR1 ~ CMD_WR3)과 리프레쉬 커맨드(CMD_Ref1)가 저장될 수 있다.
스케줄러(110)는 순서 제어신호(Ctrl_order)를 생성함으로써 커맨드 큐(150)에 저장된 커맨드들의 출력 타이밍을 조절할 수 있다. 일 예로서, 스케줄러(110)는 요청 신호(Req_R)에 기반하여 순서 제어신호(Ctrl_order)를 생성할 수 있다. 도 3의 예에서는, 요청 신호(Req_R)가 스케줄러(110)로 제공되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 일 예로서, 리프레쉬 관리부(140)가 요청 신호(Req_R)에 기반하여 리프레쉬 커맨드(CMD_Ref1)를 생성하고, 이를 나타내는 정보를 스케줄러(110)로 제공할 수 있다. 이 경우, 스케줄러(110)는 리프레쉬 관리부(140)로부터의 정보에 기반하여 순서 제어신호(Ctrl_order)를 생성할 수 있다.
커맨드 큐(150)에 저장된 커맨드들은 순서 제어신호(Ctrl_order)에 기반하여 메모리 장치(200)로 출력될 수 있다. 본 발명의 일 실시예에 따라, 메모리 장치(200)가 요청 신호(Req_R)를 메모리 콘트롤러(100)로 제공한 이후, 메모리 콘트롤러(100)가 실제 리프레쉬 커맨드(CMD_Ref1)를 출력하는 데 소요되는 시간이 스펙(spec)으로 정의될 수 있다. 메모리 장치(200)는 상기 스펙(spec)을 고려하여 요청 신호(Req_R)를 메모리 콘트롤러(100)로 제공할 것이다. 메모리 콘트롤러(100) 또한 상기 스펙(spec)을 충족하도록 리프레쉬 커맨드(CMD_Ref1)의 출력 타이밍을 조절할 수 있으며, 예컨대 순서 제어신호(Ctrl_order)에 기반하여 리프레쉬 커맨드(CMD_Ref1)가 커맨드 큐(150)에 저장된 기록/독출 커맨드들(CMD_WR1 ~ CMD_WR3)보다 메모리 장치(200)로 먼저 출력될 수 있다.
도 4는 도 1에 도시된 메모리 장치의 일 구현 예를 나타내는 블록도이다. 도 4에 도시된 메모리 장치(200)는 단지 하나의 구현 예에 불과한 것으로서, 본 발명에 적용되는 메모리 장치의 구성은 다양하게 변형이 가능하다. 또한, 도 4에서는 메모리 셀 어레이(210)가 4 개의 뱅크들(BANK1 ~ BANK4)을 포함하는 예가 도시되나, 그 이상의 뱅크들이 메모리 장치(200)에 구비되어도 무방하다. 도 1 내지 도 4를 참조하여, 도 4에 도시된 메모리 장치(200)의 구성 및 동작 예를 설명하면 다음과 같다.
메모리 장치(200)는 하나 이상의 메모리 칩들을 포함할 수 있으며, 도 4에 도시된 메모리 장치(200)는 어느 하나의 메모리 칩의 구성을 나타낼 수 있다. 메모리 장치(200)는 메모리 셀 어레이(210), 리프레쉬 제어부(220), 요청 신호 생성부(230) 및 제어 로직(240)을 포함할 수 있다. 도 4에서는 상기 요청 신호 생성부(230)가 제어 로직(240) 내부에 구비되는 예가 도시되나, 본 발명의 실시예는 이에 국한될 필요가 없으며, 상기 요청 신호 생성부(230)는 제어 로직(240) 외부에 구비되어도 무방하다.
한편, 메모리 동작을 위하여 메모리 장치(200)는 다른 다양한 구성들을 더 포함할 수 있다. 예컨대, 메모리 장치(200)는 메모리 셀 어레이(210)의 로우를 선택하기 위한 로우 디코더(250)와 칼럼을 선택하기 위한 칼럼 디코더(282), 외부로부터의 어드레스(ADD)를 저장하는 어드레스 버퍼(260), 칼럼 어드레스를 일시 저장하는 칼럼 어드레스 래치(271), 뱅크 어드레스(BA)에 따라 메모리 셀 어레이(210)의 뱅크들(BANK1 ~ BANK4)을 제어하는 뱅크 제어 로직(272), 노멀 로우 어드레스와 리프레쉬 어드레스를 선택적으로 출력하는 로우 어드레스 멀티플렉서(273) 등을 더 포함할 수 있다. 또한, 메모리 장치(200)는 데이터(DATA)의 게이팅을 수행하는 입출력 게이팅 회로(281) 및 데이터(DATA)의 외부 입출력을 수행하는 데이터 입출력 버퍼(283)를 더 포함할 수 있다.
한편, 메모리 장치(200)는 DDR SDRAM (Double Data Rate Synchronous Dynamic Ramdom Access Memory), LPDDR (Low Power Double Data Rate) SDRAM, GDDR (Graphics Double Data Rate) SDRAM, RDRAM (Rambus Dynamic Ramdom Access Memory) 등과 같은 동적 랜덤 억세스 메모리(Dynamic Ramdom Access Memory, DRAM)일 수 있다. 반면에, 다른 실시예로서, 메모리 장치(200)는 리프레쉬 동작이 필요한 다른 임의의 메모리 장치가 적용되어도 무방하다. 예컨대, 불휘발성 메모리로서 저항성 메모리 장치가 리프레쉬 동작을 수행하는 경우, 본 발명의 실시예에 따른 메모리 장치(200)는 불휘발성 메모리여도 무방하다.
제어 로직(240)은 메모리 장치(200)의 전반적인 동작을 제어할 수 있으며, 예컨대 제어 로직(240)은 커맨드 디코더(241)를 포함할 수 있다. 제어 로직(240)은 커맨드(CMD)의 디코딩 결과에 따라 호스트로부터의 요청에 따른 기록/독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 또한, 제어 로직(240)은 메모리 콘트롤러(100)로부터의 리프레쉬 커맨드에 따라 메모리 셀 어레이(210)에 대한 리프레쉬 동작이 수행되도록 리프레쉬 제어부(220)를 제어할 수 있다.
어드레스 버퍼(260)는 메모리 콘트롤러(100)로부터 제공되는 어드레스(ADD)를 수신할 수 있다. 전술한 바와 같이, 어드레스(ADD)는 뱅크 어드레스(BA)를 포함할 수 있다. 또한, 어드레스(ADD)는 메모리 셀 어레이(210)의 로우를 지시하기 위한 로우 어드레스(ROW_ADD)와 칼럼을 지시하기 위한 칼럼 어드레스(COL_ADD)를 포함할 수 있다. 로우 어드레스(ROW_ADD)는 로우 어드레스 선택부(273)를 통해 로우 디코더(250)로 제공될 수 있으며, 칼럼 어드레스(COL_ADD)는 칼럼 어드레스 래치(271)를 통해 칼럼 디코더(282)로 제공될 수 있다. 또한, 뱅크 어드레스(BA)는 뱅크 제어 로직(272)으로 제공될 수 있다.
리프레쉬 제어부(220)는 메모리 셀 어레이(210)에서 리프레쉬가 수행될 로우를 선택하기 위한 리프레쉬 어드레스를 생성할 수 있다. 일 예로서, 리프레쉬 제어부(220)는 내부에 카운터(미도시)를 포함할 수 있으며, 메모리 콘트롤러(100)로부터 리프레쉬 커맨드가 수신될 때마다 카운팅 동작을 수행함으로써 메모리 셀 어레이(210)에 포함된 다수의 로우들을 순차적으로 선택할 수 있다. 카운팅 동작에 기반하여 생성되는 어드레스는 노멀 리프레쉬 동작에 관한 것으로서, 노멀 리프레쉬 어드레스(REF_ADD_N)로 지칭될 수 있다.
한편, 리프레쉬 제어부(220)는 상기 타겟 리프레쉬 수행에 관련된 다른 어드레스를 생성할 수 있다. 예컨대, 리프레쉬 제어부(220)는 하나 이상의 위크 로우들에 대한 타겟 리프레쉬를 위한 어드레스 정보를 저장할 수 있으며, 소정의 주기에 따라 상기 위크 로우들을 추가로 리프레쉬를 위하여 타겟 리프레쉬 어드레스(REF_ADD_T)를 생성할 수 있다. 예컨대, 다수 회의 노멀 리프레쉬가 수행된 후에, 상기 저장된 어드레스 정보에 포함되는 하나 이상의 위크 로우들에 대한 타겟 리프레쉬가 수행될 수 있다.
또한, 본 발명의 실시예에 따라 타겟 리프레쉬는 요청 기반의 리프레쉬를 포함할 수 있다. 일 예로서, 메모리 장치(200)는 하나 이상의 특정 로우들에 대한 요청 기반의 리프레쉬 수행의 필요성을 판단할 수 있으며, 리프레쉬 제어부(220)는 상기 판단 결과에 따라 타겟 리프레쉬 어드레스(REF_ADD_T)를 생성할 수 있다.
로우 어드레스 선택부(273)는 멀티플렉서로 구현될 수 있으며, 데이터 억세스 시 메모리 콘트롤러(100)로부터 제공된 로우 어드레스(ROW_ADD)를 출력할 수 있으며, 리프레쉬 동작시 리프레쉬 제어부(220)로부터 생성된 리프레쉬 어드레스(REF_ADD_N, REF_ADD_T)를 출력할 수 있다.
리프레쉬 제어부(220)의 제어에 따라, 소정의 리프레쉬 주기 동안 노멀 리프레쉬 어드레스(REF_ADD_N)에 의해 메모리 셀 어레이(210)의 모든 로우들이 1 회씩 리프레쉬될 수 있다. 또한, 상기 리프레쉬 주기 내에서 본 발명의 실시예들에 기반하는 요청 기반의 리프레쉬를 포함하는 타겟 리프레쉬가 더 수행될 수 있으며, 상기 타겟 리프레쉬 어드레스(REF_ADD_T)에 의해 메모리 셀 어레이(210)의 일부의 위크 로우들이 적어도 1 회 더 리프레쉬될 수 있다.
제어 로직(240)은 메모리 콘트롤러(100)로부터의 커맨드(CMD) 및 어드레스(ADD)에 따른 각종 제어 동작을 수행하므로, 메모리 장치(200) 내의 리프레쉬에 관련된 각종 상태를 판단할 수 있다. 일 예로서, 메모리 동작이 진행됨에 따라 새로이 발생될 수 있는 위크 로우가 검출될 수 있으며, 위크 로우가 검출된 시점 이전의 소정의 구간 동안 메모리 장치(200)에서 수행된 리프레쉬 동작의 상태가 판단될 수 있다. 또한, 일 예로서, 위크 로우로 검출된 하나 이상의 로우가 마지막으로 리프레쉬된 시점이 판단될 수 있다. 또한, 일 예로서, 각각의 위크 로우가 소정의 구간 동안 적어도 1 회 리프레쉬 되었는지의 여부 등의 리프레쉬 상태가 제어 로직(240)에 의해 판단될 수 있다.
상기와 같은 판단 결과에 기반하여 요청 신호 생성부(230)는 요청 신호(Req_R)를 생성할 수 있다. 요청 신호(Req_R)에 응답하여 생성된 리프레쉬 커맨드가 제어 로직(240)으로 제공되고, 리프레쉬 제어부(220)는 상기 리프레쉬 커맨드에 따라 하나 이상의 위크 로우에 대한 타겟 리프레쉬(또는, 요청 기반의 리프레쉬)를 수행할 수 있다.
도 5는 본 발명의 실시예에 따른 리프레쉬 동작에 관련된 구성들의 일 예를 나타내는 블록도이다. 도 5에 도시된 바와 같이, 메모리 장치(200)는 위크 로우 검출부(242), 리프레쉬 상태 판단부(243), 요청 신호 생성부(230) 및 리프레쉬 제어부(220)를 포함할 수 있다. 도 5에 새로이 도시되는 위크 로우 검출부(242) 및 리프레쉬 상태 판단부(243)는 제어 로직(240) 내부에 구비될 수도 있으며, 또는 제어 로직(240) 외부에 구비되어도 무방하다.
위크 로우 검출부(242)는 메모리 장치(200)의 동작 동안 타겟 리프레쉬가 요구되는 하나 이상의 새로운 로우들을 검출할 수 있다. 일 예로서, 위크 로우 검출부(242)는 타겟 리프레쉬가 새로이 수행될 하나 이상의 로우들의 어드레스를 정보를 제공할 수 있다. 전술한 1-로우(Row) 디스터브의 예를 참조하면, 위크 로우 검출부(242)는 빈번하게 액티브되는 로우의 위치를 판단하고, 상기 빈번하게 액티브되는 로우에 인접한 하나 이상의 로우들을 위크 로우(또는, 디스터브된 로우)로 검출하고, 상기 검출된 위크 로우의 어드레스 정보를 제공할 수 있다. 또한, 상기 검출된 위크 로우의 어드레스 정보는 리프레쉬 제어부(220)로 제공될 수 있다.
한편, 리프레쉬 상태 판단부(243)는 메모리 장치(200)에서 수행된 리프레쉬의 상태를 판단할 수 있으며, 또는 상기 검출된 위크 로우에 대한 리프레쉬 상태를 판단할 수 있다. 일 예로서, 위크 로우 검출부(242)에 의해 하나 이상의 위크 로우가 검출된 경우, 상기 위크 로우의 검출 시점을 기준으로 하여 이전의 소정의 구간 동안의 메모리 장치(200) 및/또는 위크 로우의 리프레쉬 상태가 판단될 수 있다. 상기 리프레쉬 상태를 판단한 결과에 따라, 상기 검출된 위크 로우의 데이터 손실 가능성이 높을 때는 요청 신호 생성부(230)에 의해 요청 신호(Req_R)가 생성될 수 있으며, 그 반대의 경우에는 요청 신호(Req_R)가 생성되지 않을 수 있다.
리프레쉬 제어부(220)는 제어 로직(240)으로부터의 리프레쉬 제어신호(Ctrl_Ref)에 응답하여 하나 이상의 로우를 리프레쉬할 수 있다. 일 예로서, 리프레쉬 제어부(220)는 카운터(221) 및 어드레스 정보 저장부(222)를 포함할 수 있다. 카운터(221)는 카운팅 동작에 기반하여 노멀 리프레쉬 수행에 관련된 노멀 리프레쉬 어드레스(REF_ADD_N)를 생성할 수 있다. 또한, 리프레쉬 제어부(220)는 타겟 리프레쉬 수행 타이밍에서 상기 어드레스 정보 저장부(222)에 저장된 어드레스에 따라 타겟 리프레쉬 어드레스(REF_ADD_T)를 생성할 수 있다. 또한, 본 발명의 실시예에 따라 요청 기반의 리프레쉬가 수행될 수 있으며, 요청 기반의 리프레쉬 동작에서 리프레쉬 제어부(220)는 위크 로우 검출부(242)로부터의 어드레스 정보에 대응하는 타겟 리프레쉬 어드레스(REF_ADD_T)를 생성할 수 있다.
상기와 같은 각종 검출 및 판단 동작은 메모리 장치(200) 내에서의 각종 신호들을 이용하여 수행될 수 있다. 일 예로서, 메모리 장치(200)로 제공된 커맨드에 관련된 정보(Info_CMD), 어드레스에 관련된 정보(Info_ADDD) 및 시간에 관련된 정보(Info_Time) 등이 이용될 수 있다. 상기 커맨드/어드레스에 관련된 정보(Info_CMD, Info_ADDD)에 기반하여 하나 이상의 위크 로우가 검출될 수 있으며, 또한 시간에 관련된 정보(Info_Time)를 더 이용함으로써 메모리 장치(200) 및/또는 위크 로우의 리프레쉬 상태가 판단될 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 예를 나타내는 개념도이다.
도 6을 참조하면, 메모리 콘트롤러(100)는 호스트(Host)로부터의 요청에 따라 기록/독출 커맨드(W/R)를 메모리 장치(200)로 제공한다. 메모리 장치(200)는 기록/독출 커맨드(W/R)에 응답하여 기록 및 독출 동작을 수행할 수 있다.
또한, 메모리 콘트롤러(100)는 하나의 리프레쉬 주기 내에서 메모리 장치(200)의 모든 로우들이 리프레쉬되도록 리프레쉬 커맨드(REF)를 메모리 장치(200)로 제공한다. 메모리 장치(200)는 리프레쉬 커맨드(REF)에 응답하여 메모리 셀 어레이의 로우들에 대한 리프레쉬를 수행한다. 상기 리프레쉬는 카운팅 동작에 기반하는 노멀 리프레쉬와 일부의 위크 로우들의 정보를 참조한 타겟 리프레쉬를 포함할 수 있다.
메모리 장치(200)는 하나 이상의 특정 로우에 대해 요청 기반의 리프레쉬를 수행할 필요가 있는지를 판단할 수 있다. 상기 판단 동작은 전술한 실시예에서 언급된 각종 동작들을 포함할 수 있으며, 일 예로서 상기 판단 동작은 하나 이상의 특정 로우가 빈번하게 액티브되는지를 판단하는 동작을 포함할 수 있다. 판단 결과에 따라, 메모리 장치(200)는 메모리 콘트롤러(100)로 특정 로우(또는, 위크 로우)에 대한 리프레쉬를 요청할 수 있다. 리프레쉬를 요청하는 일 예로서, 메모리 장치(200)는 리프레쉬 커맨드의 출력을 요청하는 요청 신호를 생성하고 이를 메모리 콘트롤러(100)로 제공할 수 있다.
메모리 콘트롤러(100)는 상기 요청 신호에 응답하여 리프레쉬 커맨드를 생성하고, 기록/독출 커맨드 및 리프레쉬 커맨드에 대한 스케줄링에 따라 리프레쉬 커맨드(REF)를 메모리 장치(200)로 제공한다. 메모리 장치(200)는 상기 리프레쉬 커맨드(REF)에 응답하여 요청 기반의 리프레쉬를 수행할 수 있으며, 일 예로서 상기 요청 기반의 리프레쉬는 하나 이상의 위크 로우들에 대한 타겟 리프레쉬에 해당할 수 있다.
도 7은 본 발명의 실시예들에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 7을 참조하면, 메모리 장치는 하나 이상의 위크 로우들을 검출할 수 있다(S11). 상기 위크 로우들은 메모리 장치의 초기 테스트 과정에서 위크 로우들로 판단된 로우들의 어드레스 정보를 참조하여 검출될 수 있다. 또는, 상기 위크 로우들은 메모리 장치의 동작 동안 데이터 보유 특성이 저하될 수 있는 것으로 새로이 검출된 하나 이상의 로우일 수 있다.
또한, 메모리 장치는 장치 내부 및/또는 위크 로우의 리프레쉬 상태를 판단할 수 있다(S12). 일 예로서, 메모리 장치가 소정 구간 동안 리프레쉬를 수행하지 않았거나 소수의 리프레쉬만이 수행되었는지가 판단될 수 있다. 또는, 새로이 검출된 위크 로우에 대해, 상기 위크 로우가 상기 검출 시점을 기준으로 하여 소정의 설정 값 이상 리프레쉬되지 않았는지가 판단될 수 있다. 상기와 같은 검출 및 판단 결과에 기반하여 요청 기반의 리프레쉬가 수행될 필요가 있는지가 판단될 수 있다.
메모리 장치는 상기와 같은 판단 결과에 기반하여 리프레쉬 커맨드의 출력을 요청하는 요청 신호를 생성하고 이를 메모리 콘트롤러로 제공할 수 있다(S13). 메모리 장치는, 상기 메모리 콘트롤러가 요청 신호에 응답하여 생성한 리프레쉬 커맨드를 수신한다(S14). 메모리 장치는 상기 수신된 리프레쉬 커맨드에 응답하여 하나 이상의 위크 로우에 대한 타겟 리프레쉬(또는, 요청 기반의 리프레쉬)를 수행한다(S15).
도 8a,b는 본 발명의 실시예에 따라 다양한 방식으로 요청 기반의 리프레쉬가 수행되는 예를 나타낸다.
도 8a를 참조하면, 메모리 장치는 메모리 콘트롤러로부터의 리프레쉬 커맨드에 응답하여 노멀 리프레쉬(R)를 수행할 수 있다. 또한, 메모리 장치는 자체적으로 일부 로우들에 대한 타겟 리프레쉬 필요성을 판단하고, 판단 결과에 따라 요청 신호(Req_R)를 생성하여 메모리 콘트롤러로 제공한다. 이에 따라, 요청 기반의 리프레쉬(T_Req)가 상기 노멀 리프레쉬(R) 수행 도중 비주기적으로 추가될 수 있다.
한편, 도 8b를 참조하면, 메모리 장치는 테스트 과정 등을 통해 위크 로우들에 대한 어드레스 정보를 미리 저장할 수 있으며, 소정의 주기에 따라 상기 위크 로우들에 대한 타겟 리프레쉬가 추가될 수 있다. 일 예로서, 8 회의 노멀 리프레쉬(R)가 수행될 때마다, 1 회의 타겟 리프레쉬(T)가 수행될 수 있다.
본 발명의 실시예에 따라 요청 기반의 리프레쉬(T_Req)가 상기 타겟 리프레쉬(T)에 추가될 수 있다. 만약, 특정 로우에 대해 요청 기반의 리프레쉬가 필요한 것으로 판단된 경우, 8 회 미만의 노멀 리프레쉬(R)가 수행된 이후에도 요청 기반의 리프레쉬(T_Req)가 수행됨으로써 위크 로우에 대한 타겟 리프레쉬가 가능하다. 일 예로서, 요청 기반의 리프레쉬(T_Req)가 수행된 이후, 다시 8 회의 노멀 리프레쉬(R)가 수행되고 1 회의 타겟 리프레쉬(T)가 수행되는 동작이 반복될 수 있다. 이후, 다시 요청 기반의 리프레쉬(T_Req)가 수행될 필요가 있는 경우, 노멀 리프레쉬(R)의 수행 횟수와 무관하게 요청 기반의 리프레쉬(T_Req)가 수행될 수 있을 것이다.
도 9a,b는 요청 신호를 전송하는 다양한 채널의 예를 나타내는 메모리 시스템의 블록도이다.
도 9a를 참조하면, 메모리 시스템(300A)는 메모리 콘트롤러(310A)와 메모리 장치(320A)를 포함하고, 메모리 콘트롤러(310A)는 요청 신호 수신부(311A)를 포함할 수 있다. 또한, 메모리 장치(320A)는 요청 신호 생성부(321A)를 포함할 수 있다.
메모리 콘트롤러(310A)와 메모리 장치(320A)는 다수의 채널들을 통해 각종 신호를 송수신한다. 예컨대, 메모리 콘트롤러(310A)는 커맨드 채널을 통해 메모리 장치(320A)로 커맨드(CMD)를 제공하고, 또한 어드레스 채널을 통해 메모리 장치(320A)로 어드레스(ADD)를 제공할 수 있다. 또한, 메모리 콘트롤러(310A)와 메모리 장치(320A)는 데이터 채널을 통해 데이터(DATA)를 송수신할 수 있다. 또한, 메모리 장치(320A)는 레디/비지 신호(RnB)를 별도의 채널을 통해 메모리 콘트롤러(310A)로 제공할 수 있다. 메모리 콘트롤러(310A)는 레디/비지 신호(RnB)가 비지 상태를 나타내는 정보(예컨대, 로직 로우)를 가질 때, 메모리 장치(320A)로 커맨드(CMD)나 어드레스(ADD)를 제공하지 않을 수 있다.
메모리 장치(320A)는 기존의 채널을 통해 본 발명의 실시예에 따른 요청 신호(Req_R)를 출력할 수 있다. 일 예로서, 레디/비지 신호(RnB)가 로직 로우의 값을 가질 때 상기 커맨드/어드레스/데이터 채널 중 적어도 하나는 이용되지 않으며, 이에 따라 상기 요청 신호(Req_R)는 기존의 커맨드/어드레스/데이터 채널 중 어느 하나를 이용하여 메모리 콘트롤러(310A)로 제공될 수 있다. 이외에도, 메모리 콘트롤러(310A)와 메모리 장치(320A)는 메모리 동작과 관련하여 다양한 정보를 전달하는 채널을 포함할 수 있으며, 상기 요청 신호(Req_R)는 그 출력 타이밍에서 이용되고 있지 않은 어느 하나의 기존 채널을 통해 제공될 수도 있다.
한편, 도 9b를 참조하면, 메모리 시스템(300B)는 메모리 콘트롤러(310B)와 메모리 장치(320B)를 포함하고, 메모리 콘트롤러(310B)는 요청 신호 수신부(311B)를 포함할 수 있다. 또한, 메모리 장치(320B)는 요청 신호 생성부(321B)를 포함할 수 있다. 도 8b에서는 상기 요청 신호(Req_R)가 별도의 채널(예컨대, 사이드 채널)을 통해 메모리 장치(320B)로부터 메모리 콘트롤러(310B)로 제공되는 예가 도시된다.
도 10a,b는 디스터브된 로우에 대해 본 발명의 실시예에 따른 요청 기반의 리프레쉬가 적용되는 예를 나타내는 도면이다. 상기 도 10a에서는 요청 기반의 리프레쉬가 적용되지 않은 경우가 예시되고, 도 10b에서는 요청 기반의 리프레쉬가 적용된 예가 도시된다.
메모리 장치에서 특정 로우가 빈번하게 액티브되는 경우, 상기 특정 로우에 인접한 하나 이상의 로우들은 디스터브(disturb)될 수 있으며, 상기 인접한 로우(이하, 디스터브된 로우로 지칭됨)의 데이터가 손실될 수 있다. 설명의 편의상 상기 특정 로우에 인접한 하나의 로우만이 디스터브된 로우로 검출되는 것으로 가정된다. 또한, 특정 로우가 빈번하게 액티브되는 경우 이에 인접한 로우가 데이터를 정상적으로 유지할 수 있는 한계 값이 스펙(spec)으로 정의될 수 있으며, 예컨대 액티브 횟수의 한계 값은 5,000 회인 것으로 기 정의될 수 있다.
도 10a를 참조하면, 메모리 콘트롤러는 하나의 리프레쉬 주기 내에서 다수의 리프레쉬 커맨드들을 메모리 장치로 제공할 수 있다. 메모리 장치는 상기 리프레쉬 커맨드들에 응답하여 노멀 리프레쉬(R)를 수행하거나, 또는 하나 이상의 위크 로우에 대한 타겟 리프레쉬(T)를 수행할 수 있다. 일 예로서, 도 10a에 도시된 예에서는 16 회의 노멀 리프레쉬(R)가 수행된 후 1 회의 타겟 리프레쉬(T)가 수행되는 예가 도시된다.
메모리 시스템의 동작에서, 메모리 콘트롤러가 일부 개수의 리프레쉬 커맨드들을 집중적으로 먼저 출력한 후, 리프레쉬 커맨드를 출력하지 않는 구간(A)이 발생될 수 있다. 또한, 메모리 콘트롤러가 리프레쉬 커맨드의 출력을 연기함에 따라 리프레쉬 커맨드를 출력하지 않은 구간(B)이 발생될 수 있으며, 상기 연기된 리프레쉬 커맨드들은 차후에 집중적으로 출력될 수 있다. 도 10a에 도시된 예에 따르면, 상기 리프레쉬 커맨드가 출력되지 않는 구간들(A, B) 각각이 8 회의 리프레쉬 커맨드를 출력할 수 있는 구간에 해당하는 것으로 가정된다. 리프레쉬 커맨드들의 수신 간격(tREFI)이 7.8us에 해당할 때, 이전의 타겟 리프레쉬(T)가 수행된 후 16 회의 노멀 리프레쉬(R)를 거쳐 다음의 타겟 리프레쉬(T)까지의 소요 시간은 최대 257.4us에 해당하는 값을 가질 수 있다.
한편, 메모리 셀 어레이의 다수의 로우들에서, 어느 하나의 로우가 액티브되고 난 후 다음의 로우가 액티브되기 위한 구간(예컨대, RC 딜레이(tRC))이 스펙(spec)으로 정의될 수 있으며, 예컨대 RC 딜레이(tRC)는 40ns에 해당할 수 있다. 만약, 상기 타겟 리프레쉬(T)가 수행되지 않는 구간 동안 동일한 로우(예컨대, 제1 로우)가 연속하여 액티브되는 경우, 상기 제1 로우는 6,400 회 액티브될 수 있다. 이 경우, 상기 제1 로우가 상기 한계 값(예컨대, 5,000 회)을 초과하여 액티브되며, 이에 따라 상기 제1 로우에 인접한 하나 이상의 로우(예컨대, 제2 로우)는 제1 로우가 6,400 회 액티브되는 동안 리프레쉬되지 않을 수 있다. 즉, 도 10a의 예에서는 제1 로우가 한계 값 이상으로 액티브되더라도 제2 로우에 대해 리프레쉬가 수행되지 못하므로, 제2 로우의 데이터가 손실될 가능성이 매우 높아진다.
반면에, 도 10b를 참조하면, 메모리 장치가 일부 로우에 대한 리프레쉬 필요성을 판단하고, 판단 결과에 따라 하나 이상의 위크 로우에 대해 요청 기반의 리프레쉬(T_Req)를 수행할 수 있다. 상기 요청 기반의 리프레쉬(T_Req)에 따라, 메모리 장치는 데이터가 손실되기 전에 하나 이상의 위크 로우에 대한 리프레쉬를 수행할 수 있다.
예컨대, 이전의 타겟 리프레쉬(T)가 수행되고 난 후 전술한 하나 이상의 구간(A, B) 동안 메모리 콘트롤러로부터 리프레쉬 커맨드가 제공되지 않을 수 있다. 이에 따라, 16 회의 노멀 리프레쉬(R)를 거쳐 다음의 타겟 리프레쉬(T)가 수행되기까지에는 상대적으로 오랜 시간이 소요될 수 있다.
본 발명의 실시예에 따라, 메모리 장치는 메모리 셀 어레이에 구비되는 로우들에 대한 액티브 횟수를 카운팅할 수 있으며, 카운팅 결과를 소정의 설정 값과 비교하는 동작을 수행할 수 있다. 제1 로우가 소정의 한계 값(예컨대, 5,000 회)을 초과하여 액티브되는 경우 제2 로우의 데이터가 손실될 수 있을 때, 카운팅 결과와 비교되는 상기 설정 값은 한계 값(예컨대, 5,000 회)을 고려하여 정해질 수 있다. 예컨대, 요청 신호가 메모리 콘트롤러로 제공되고 이에 따라 리프레쉬 커맨드가 메모리 장치로 제공되는 시간을 고려하여, 소정의 설정 값은 상기 한계 값보다 작은 값(예컨대, 4,000 회)을 가질 수 있다. 일 예로서, 제1 로우가 4,000 회 이상 액티브되는 경우, 이에 인접한 제2 로우가 디스터브된 로우인 것으로 검출될 수 있다.
일 예로서, 상기 제1 로우에 대한 액티브 횟수가 4,000 회를 초과함에 따라 제2 로우가 디스터브된 로우인 것으로 검출되고, 검출 결과에 따라 요청 신호(Req_R)가 생성되어 메모리 콘트롤러로 제공될 수 있다. 메모리 콘트롤러는 요청 신호(Req_R)에 응답하여 리프레쉬 커맨드를 생성하고, 메모리 장치는 상기 리프레쉬 커맨드에 응답하여 상기 제2 로우에 대한 요청 기반의 리프레쉬(T_Req)를 수행할 수 있다. 상기 요청 기반의 리프레쉬(T_Req)에 따라, 상기 제1 로우에 대한 액티브 횟수가 5,000 회를 초과하기 전에 제2 로우에 대해 리프레쉬가 수행될 수 있으며, 이로써 상기 제2 로우의 데이터가 손실되는 것이 방지될 수 있다. 이를 달리 설명하면, 제1 로우가 5,000 회 액티브되는 최단 시간은 200us에 해당할 수 있으며, 본 발명의 실시예에 따라 메모리 장치는 제1 로우가 액티브된 후 200us 시간이 초과하기 전에 요청 신호(Req_R)를 생성함과 함께, 제2 로우에 대한 요청 기반의 리프레쉬(T_Req)를 수행할 수 있다.
이하에서는, 본 발명의 실시예들에 따라 요청 기반의 리프레쉬의 필요성을 판단하는 다양한 예들이 설명된다.
도 11은 본 발명의 실시예들에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다. 도 11에서는 제1 로우가 빈번하게 액티브됨에 따라 이에 인접한 제2 로우가 디스터브되는 예가 설명된다.
도 11을 참조하면, 메모리 동작이 진행됨에 따라 다수의 로우들에 대한 액티브 횟수의 카운팅 동작이 수행될 수 있으며, 예컨대 제1 로우의 액티브 횟수가 카운팅될 수 있다(S21). 카운팅 결과, 제1 로우의 액티브 횟수가 설정 값 이상인 경우에는 이에 인접한 하나 이상의 로우(예컨대, 제2 로우)를 디스터브된 로우로 검출(또는, 판단)할 수 있다(S22).
상기와 같이 제2 로우가 디스터브된 로우로 검출되면, 메모리 장치의 리프레쉬 상태를 판단하고(S23), 상기 판단 결과에 따라 리프레쉬 커맨드의 출력을 요청하는 요청 신호가 생성되어 메모리 콘트롤러로 제공될 수 있다(S24). 메모리 장치는 메모리 콘트롤러로부터 요청 신호에 기반하여 생성된 리프레쉬 커맨드를 수신한다(S25). 또한, 메모리 장치는 상기 리프레쉬 커맨드에 응답하여 요청 기반의 리프레쉬를 수행할 수 있으며, 상기 요청 기반의 리프레쉬는 제2 로우를 리프레쉬하는 타겟 리프레쉬에 해당할 수 있다(S26).
도 12는 두 개 이상의 디스터브된 로우들에 대해 요청 기반의 리프레쉬가 수행되는 예를 나타내는 블록도이다. 도 12에서는 제3 로우(Row3)가 빈번하게 액티브되는 예가 도시된다.
도 12를 참조하면, 어느 하나의 뱅크(예컨대, 제1 뱅크(BANK1))는 다수 개의 로우들을 포함할 수 있다. 상기 다수 개의 로우들 중 제3 로우(Row3)가 빈번하게 액티브되고, 제3 로우(Row3)의 액티브 횟수가 한계 값으로서 5,000 회를 초과하는 경우 디스터브된 제2 및 제4 로우들(Row2, Row4)의 데이터가 손실될 수 있다. 상기 액티브 횟수의 한계 값은 스펙(spec)으로 기 정의될 수 있다. 일 예로서, 특정 로우가 연속하여 5,000 회 액티브될 때 이에 인접한 로우의 데이터가 손실될 수 있으며, 또는 특정 로우가 불연속하게 5,000 회 액티브될 때 이에 인접한 로우의 데이터가 손실될 수도 있다. 또는, 특정 로우가 소정의 시간 구간 동안 집중적으로 5,000 회 액티브될 때 이에 인접한 로우의 데이터가 손실될 수도 있다.
상기 한계 값에 기반하여 소정의 값을 갖는 설정 값(예컨대, 4,000 회)이 제3 로우(Row3)의 액티브 횟수와 비교될 수 있다. 제1 뱅크(BANK1)의 로우들에 대한 액티브 횟수를 카운팅한 결과에 기반하여 하나 이상의 로우를 디스터브된 로우로서 검출할 수 있다. 만약, 제1 뱅크(BANK1)의 제3 로우(Row3)의 액티브 횟수가 소정의 설정 값(예컨대, 4,000 회) 이상으로 증가된 경우, 제3 로우(Row3)에 인접한 제2 및 제4 로우들(Row2, Row4)이 디스터브된 로우로서 검출될 수 있다.
상기 제2 및 제4 로우들(Row2, Row4)에 대해 요청 기반의 리프레쉬를 수행할 지를 판단하기 위해, 메모리 장치 및/또는 상기 제2 및 제4 로우들(Row2, Row4)에 대한 리프레쉬 특성이 판단될 수 있다. 판단 결과에 따라, 요청 신호가 메모리 콘트롤러로 제공되고, 메모리 콘트롤러는 이에 응답하여 리프레쉬 커맨드를 출력할 수 있다. 일 실시예에 따라, 메모리 장치는 상기 리프레쉬 커맨드에 기반하여 상기 제2 및 제4 로우들(Row2, Row4)을 순차적으로 리프레쉬할 수 있다. 또는, 일 실시예에 따라, 메모리 장치는 상기 판단 결과에 기반하여 2 회 이상 요청 신호들을 연속적으로 제공하고, 상기 요청 신호들에 응답하여 제공되는 2 개 이상의 리프레쉬 커맨드들을 이용하여 두 개 이상의 로우들(제2 및 제4 로우들(Row2, Row4))을 리프레쉬할 수 있다.
한편, 일 실시예에 따라, 제1 뱅크(BANK1)에 포함되는 다수의 로우들에 대한 액티브 횟수를 카운팅하고 이를 설정 값과 비교함에 있어서, 각각의 로우 별로 서로 다른 값을 갖는 설정 값과 비교될 수도 있다. 예컨대, 다수의 로우들 각각의 특성에 따라, 이에 인접한 로우의 데이터가 손실될 수 있는 한계 값은 로우 별로 서로 다를 수 있다. 이를 기반으로 하여, 상기 다수의 로우들 각각에 대해 설정된 설정 값의 정보가 메모리 장치 내에 저장될 수 있다.
도 13a,b는 도 11의 동작을 수행하는 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 13a를 참조하면, 메모리 장치(400A)는 비교부(410A), 리프레쉬 타이밍 판단부(420A) 및 요청 신호 생성부(430A)를 포함할 수 있다. 이외에도, 상기 메모리 장치(400A)는 도 4 및 도 5에 도시된 각종 구성들을 더 포함할 수도 있다.
비교부(410A)는 메모리 장치(400A)에 포함되는 다수의 로우들의 액티브 횟수를 카운팅한 결과(Info_CNT)와 소정의 제1 설정 값(Set Value1)을 비교할 수 있다. 전술한 실시예에서와 같이 액티브 횟수의 한계 값은 스펙(spec)으로 기 정의될 수 있으며, 제1 설정 값(Set Value1)은 상기 한계 값 이하의 값을 가질 수 있다. 비교부(410A)는 하나 이상의 로우의 액티브 횟수가 제1 설정 값(Set Value1) 이상일 경우 이를 나타내는 비교 결과(Res_comp)를 발생할 수 있다. 상기 제1 설정 값(Set Value1) 이상 액티브된 로우가 존재하는 경우, 이에 관련된 하나 이상의 로우가 위크 로우(또는, 디스터브된 로우)로서 검출될 수 있다.
한편, 리프레쉬 타이밍 판단부(420A)는 메모리 장치(400A) 내에서의 리프레쉬 상태를 판단할 수 있으며, 일 예로서 상기 디스터브된 로우의 리프레쉬 상태를 판단할 수 있다. 판단 예로서, 상기 디스터브된 로우가 마지막으로 리프레쉬된 시점에 관련된 정보(Info_Time)와 소정의 제2 설정 값(Set Value2)을 이용한 판단 동작이 수행될 수 있다. 만약, 상기 비교 결과(Res_comp)가 발생된 시점을 기준으로 하여, 그 이전의 제2 설정 값(Set Value2)에 해당하는 구간 동안 디스터브된 로우가 적어도 1 회 리프레쉬 되었는지가 판단될 수 있다. 또는, 상기 제2 설정 값(Set Value2)은 소정의 시점에 해당하는 값을 가지고, 디스터브된 로우가 상기 제2 설정 값(Set Value2)이 경과한 이후에 적어도 1 회 리프레쉬 되었는지가 판단될 수 있다. 리프레쉬 타이밍 판단부(420A)는 판단 결과(Res_Det)를 제공할 수 있다.
요청 신호 생성부(430A)는 상기 비교 결과(Res_comp) 및 판단 결과(Res_Det)에 기반하여 요청 신호(Req_R)를 생성할 수 있다. 요청 신호 생성부(430A)는 상기 비교 결과(Res_comp)에 따라 특정 로우가 디스터브되었는지를 확인할 수 있으며, 또한 판단 결과(Res_Det)에 따라 상기 특정 로우의 데이터가 손실될 가능성이 있는 지 여부를 확인할 수 있다.
한편, 도 13b는 리프레쉬 특성을 판단하는 다른 예를 나타내며, 도 13b에 도시된 바와 같이 메모리 장치(400B)는 비교부(410B), 커맨드 수신 판단부(420B) 및 요청 신호 생성부(430B)를 포함할 수 있다. 비교부(410B)는 메모리 장치(400B)에 포함되는 다수의 로우들의 액티브 횟수를 카운팅한 결과(Info_CNT)와 소정의 제1 설정 값(Set Value1)을 비교하여 비교 결과(Res_comp)를 발생할 수 있다.
커맨드 수신 판단부(420B)는 메모리 장치(400B)로 제공되는 리프레쉬 커맨드의 수신 상태를 판단할 수 있다. 예컨대, 상기 비교 결과(Res_comp)가 발생된 시점을 기준으로 하여 그 이전의 소정 구간 동안 메모리 장치(400B)로 수신된 리프레쉬 커맨드의 개수에 관련된 정보(Info_CMD_N)와 소정의 제3 설정 값(Set Value3)이 커맨드 수신 판단부(420B)로 제공될 수 있다. 커맨드 수신 판단부(420B)은 상기 소정의 구간 동안 제3 설정 값(Set Value3) 이상의 개수의 리프레쉬 커맨드가 메모리 장치(400B)로 제공되었는지를 판단할 수 있다.
전술한 실시예에서와 같이, 메모리 장치(400B)는 일정 횟수의 노멀 리프레쉬를 수행한 후 하나 이상의 로우에 대한 타겟 리프레쉬를 수행할 수 있다. 만약, 상기 소정의 구간 동안 상대적으로 많은 개수의 리프레쉬 커맨드들이 수신된 경우에는, 상기 타겟 리프레쉬의 수행 주기를 고려할 때 디스터브된 로우의 데이터가 손실되기 전에 타겟 리프레쉬의 수행 타이밍이 도달할 수 있다. 반면에, 소정의 구간 동안 상대적으로 적은 개수의 리프레쉬 커맨드들만이 수신된 경우에는, 타겟 리프레쉬의 수행 타이밍이 상대적으로 긴 시간 후에 도달하게 되며, 이에 따라 디스터브된 로우의 데이터는 타겟 리프레쉬의 수행 타이밍이 도달하기 전에 손실될 수 있다.
요청 신호 생성부(430A)는 상기 비교 결과(Res_comp) 및 판단 결과(Res_Det)에 기반하여 요청 신호(Req_R)를 생성할 수 있다. 일 예로서, 디스터브된 로우가 검출되고, 상기 검출 시점을 기준으로 하여 그 이전의 소정의 구간 동안 메모리 장치(400B)로 상대적으로 적은 개수의 리프레쉬 커맨드가 수신된 경우에, 요청 신호 생성부(430A)는 요청 신호(Req_R)를 생성하여 메모리 콘트롤러로 제공할 수 있다.
도 14는 도 13a,b의 메모리 장치의 보다 구체적인 동작 예를 나타내는 플로우차트이며, 도 15는 도 13a,b의 메모리 장치에서 수행되는 리프레쉬 동작의 예를 나타내는 도면이다. 도 14 및 도 15의 예에서는 제3 로우가 빈번하게 액티브됨에 따라, 제4 로우가 디스터브되는 예가 도시된다.
도 14를 참조하면, 메모리 장치에 구비되는 로우들의 액티브 횟수(N)가 카운팅되고(S31), 특정 로우(예컨대, 제3 로우)의 액티브 횟수(N)가 소정의 설정 값 이상에 해당하는 지가 판단된다(S32). 만약 설정 값 이상 액티브된 로우가 없는 경우에는 상기와 같은 카운팅 결과를 설정 값과 비교하는 동작이 반복될 수 있다.
상기 제3 로우의 액티브 횟수(N)가 설정 값 이상인 것으로 판단된 경우, 상기 제3 로우에 관련된 하나 이상의 로우가 디스터브된 로우로 검출될 수 있다(S33). 일 예로서, 상기 제3 로우에 인접한 하나 이상의 로우들(예컨대, 제2 로우 및 제4 로우)이 디스터브된 로우로 검출될 수 있다. 일 실시예에 따라, 상기 제2 로우 및 제4 로우 이외에도 다른 로우가 디스터브된 로우로서 검출되어도 무방하며, 또는 제2 로우 및 제4 로우 중 어느 하나의 로우만이 디스터브된 로우로서 검출되어도 무방하다.
이후, 상기 디스터브된 로우로 검출된 로우(예컨대, 제4 로우)의 리프레쉬 상태가 판단될 수 있다(S34). 전술한 실시예에서와 동일 또는 유사하게, 상기 제4 로우가 마지막으로 리프레쉬된 시점에 관련된 정보와 소정의 설정 값을 이용한 판단 동작이 수행될 이 참조될 수 있다. 상기 판단 동작에 기반하여, 제4 로우가 마지막으로 리프레쉬된 시점이 기 설정 값 이전인지가 판단된다(S35). 만약, 제4 로우가 마지막으로 리프레쉬된 시점이 설정 값 이전인 경우에는, 제3 로우가 계속하여 액티브됨에 따라 제4 로우의 데이터가 손실될 가능성이 있는 것으로 판단될 수 있으며, 상기 판단 결과에 따라 메모리 장치는 요청 신호를 생성하고 이를 메모리 콘트롤러로 제공한다(S36). 반면에, 제4 로우가 마지막으로 리프레쉬된 시점이 설정 값 이후인 경우에는 요청 신호가 생성되지 않는다.
이후, 상기 요청 신호를 수신한 메모리 콘트롤러로부터 리프레쉬 커맨드가 생성되고, 메모리 장치는 상기 요청에 기반하여 생성된 리프레쉬 커맨드를 수신한다(S37). 메모리 장치는 요청 기반의 리프레쉬를 수행할 수 있으며, 상기 요청 기반의 리프레쉬에서 디스터브된 로우(예컨대, 제4 로우)에 대한 타겟 리프레쉬가 수행될 수 있다(S38).
도 15는 요청 신호 생성을 위한 각종 판단 예들을 나타내는 도면이다. 예컨대, 제3 로우(Row3)가 빈번하게 액티브됨에 따라 제4 로우(Row4)가 배드 로우로 판단되는 예가 도시된다. 또한, 메모리 콘트롤러가 리프레쉬 커맨드를 특정 구간에서 집중적으로 출력함에 따라, 소정 시간 동안 리프레쉬 커맨드가 제공되지 않는 구간들(A, B)이 존재하는 예가 도시된다. 또한, 도 15의 예에서는 소정 횟수의 노멀 리프레쉬(R) 수행 후에 하나 이상의 위크 로우들에 대한 타겟 리프레쉬(T)가 수행되는 예가 도시되며, 예컨대 16 회의 노멀 리프레쉬(R)가 수행된 후 1 회의 타겟 리프레쉬(T)가 수행될 수 있다.
도 15를 참조하면, 시점 a에서 시점 b 사이에서 제3 로우(Row3)가 빈번하게 액티브됨에 따라 5,000 회 이상 액티브될 수 있다. 상기 제3 로우(Row3)의 액티브 횟수가 카운팅될 수 있으며, 시점 c에서 상기 제3 로우(Row3)의 액티브 횟수가 기 설정 값으로서 4,000 회를 초과할 수 있다. 이에 따라, 시점 c에서 디스터브된 로우(예컨대, 제4 로우)가 판단될 수 있으며, 상기 제4 로우(Row4)에 대해 요청 기반의 리프레쉬가 필요한 지가 판단될 수 있다.
상기 필요성을 판단하는 일 예로서, 제4 로우(Row4)가 마지막으로 리프레쉬된 시점(예컨대, 시점 d)에 관련된 정보가 제공될 수 있으며, 상기 제4 로우(Row4)가 마지막으로 리프레쉬된 시점(시점 d)이 소정의 설정 값과 비교될 수 있다. 예컨대, 시점 d가 상기 설정 값에 따른 시점 이전에 해당하는 경우에는 제4 로우(Row4)가 상대적으로 오랜 시간 전에 리프레쉬 되었음을 나타내며, 이에 따라 제4 로우(Row4)에 대한 요청 기반의 리프레쉬를 위한 요청 신호가 생성될 수 있다. 반면에, 시점 d가 상기 설정 값에 따른 시점 이후에 해당하는 경우에는 제4 로우(Row4)가 상대적으로 짧은 시간 전에 리프레쉬 되었음을 나타내며, 이에 따라 제4 로우(Row4)는 제3 로우(Row3)가 5,000 회 액티브되는 이후에도 데이터를 정상적으로 유지할 수 있다. 이에 따라, 요청 기반의 리프레쉬를 위한 요청 신호가 생성되지 않을 수 있다.
한편, 변형 가능한 예로서, 상기 시점 c로부터 기 설정 값에 따른 시간 차이를 갖는 시점 e가 판단될 수 있다. 예컨대, 상기 시점 c와 시점 e 사이의 구간에 관련된 시간 정보가 제공될 수 있으며, 제4 로우(Row4)가 상기 시점 c와 시점 e 사이에서 적어도 1 회 리프레쉬 되었는지가 판단될 수 있다. 만약, 제4 로우(Row4)가 상기 시점 c와 시점 e 사이에서 리프레쉬된 경우, 제4 로우(Row4)가 상대적으로 짧은 시간 전에 리프레쉬 되었음을 나타내며, 이에 따라, 요청 기반의 리프레쉬를 위한 요청 신호가 생성되지 않을 수 있다. 반면에, 제4 로우(Row4)가 상기 시점 c와 시점 e 사이에서 리프레쉬되지 않은 경우, 제4 로우(Row4)에 대한 요청 기반의 리프레쉬를 위한 요청 신호가 생성될 수 있다.
상기 실시예에서는 시점 e가 시점 a의 이전인 것으로 설명되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 시점 e는 다양하게 조절이 가능하며, 시점 e는 시점 a와 동일하거나 또는 시점 a의 이후여도 무방하다. 또는, 시점 e는 전술한 시점 d의 이전이어도 무방하다.
또한, 변형 가능한 실시예로서, 메모리 콘트롤러에 의해 리프레쉬 커맨드가 제공되지 않는 구간(A, B)이 존재할 수 있으며, 상기 구간(A, B)의 존재 여부에 따라 소정의 구간에서 메모리 장치로 제공되는 리프레쉬 커맨드의 개수에 차이가 발생될 수 있다. 만약, 상기 구간(A, B)이 존재하는 경우에는 이전의 타겟 리프레쉬(T)에서 다음의 타겟 리프레쉬(T)가 수행되기까지에 상대적으로 오랜 시간이 소요되고, 이에 따라 제4 로우(Row4)에 대한 타겟 리프레쉬가 수행되기 전에 제4 로우(Row4)의 데이터가 손실될 수 있다.
요청 기반의 리프레쉬의 필요성을 판단하기 위하여, 시점 c 으로부터 소정의 설정 값 이전의 시점(예컨대, 시점 f)이 판단될 수 있다. 그리고, 상기 시점 c와 시점 f 사이에서 리프레쉬 커맨드의 수신 횟수가 판단될 수 있다. 리프레쉬 커맨드는 소정의 주기에 따른 리프레쉬 간격(예컨대, 7.8us)마다 수신될 수 있으며, 상기 시점 c와 시점 f 사이에서 리프레쉬 커맨드가 상기 간격에 따라 정상적으로 수신되는 경우에서의 리프레쉬 커맨드의 수신 개수가 판단될 수 있다. 또한, 상기 시점 c와 시점 f 사이에서 실제 수신된 리프레쉬 커맨드의 개수가 판단될 수 있다.
상기와 같은 각종 판단 결과에 기반하여 요청 기반의 리프레쉬 수행 필요성이 판단될 수 있다. 일 예로서, 상기 시점 c와 시점 f 사이에서 실제 수신된 리프레쉬 커맨드의 개수가 설정 값 미만인지가 판단되고, 리프레쉬 커맨드의 개수가 설정 값 미만인 경우에는 요청 기반의 리프레쉬를 수행하기 위하여 요청 신호가 생성될 수 있다. 반면에, 리프레쉬 커맨드의 개수가 설정 값 이상인 경우에는, 전술한 바와 같이 소정 횟수의 노멀 리프레쉬(R) 수행 후 제4 로우(Row4)에 대한 타겟 리프레쉬(T)가 수행될 수 있으며, 상기 타겟 리프레쉬(T)가 제3 로우(Row3)가 5,000 회 액티브되기 전에 수행될 수 있다. 이에 따라, 수신된 리프레쉬 커맨드의 개수가 설정 값 이상인 경우에는 요청 신호가 생성되지 않을 수 있다.
본 발명의 실시예는 이외에도 다른 다양한 방식으로 변형이 가능하다. 예컨대, 시점 c와 시점 f 사이에서 리프레쉬 커맨드가 리프레쉬 간격에 따라 정상적으로 수신되는 경우와, 리프레쉬 커맨드가 제공되지 않는 구간(A, B)이 존재함에 따라 메모리 장치로 실제 제공된 리프레쉬 커맨드 개수의 비율이 판단될 수 있다. 상기 비율을 판단한 결과에 기반하여 요청 신호가 선택적으로 생성될 수도 있을 것이다.
또한, 상기 실시예에서는 시점 f가 시점 a의 이후인 것으로 설명되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 시점 f는 다양하게 조절이 가능하며, 시점 e는 시점 a와 동일하거나 또는 시점 a의 이전이어도 무방하다.
도 16은 본 발명의 변형 가능한 실시예들에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다. 도 16에서는 데이터 리텐션 특성이 낮은 다수 개의 로우들(위크 로우들)의 어드레스 정보가 기 저장되고, 이들 중 어느 하나의 로우에 대해 요청 기반의 리프레쉬가 수행되는 예가 설명된다.
도 16을 참조하면, 메모리 장치는 테스트 과정을 거쳐 생성될 수 있는 다수 개의 위크 로우들에 대한 어드레스 정보를 저장할 수 있으며, 리프레쉬 과정에서 상기 기 저장된 위크 로우들의 어드레스 정보가 판단될 수 있다(S41). 예컨대, 메모리 장치에 구비되는 모든 로우들은 하나의 리프레쉬 주기 내에서 모두 노멀 리프레쉬되고, 상기 위크 로우들은 리프레쉬 주기 내에서 적어도 1 회 추가 리프레쉬될 수 있다(S42).
본 발명의 실시예에 따라, 상기 다수 개의 위크 로우들 중에서 하나 이상의 위크 로우에 대해 요청 기반의 리프레쉬가 수행될 수 있다. 이를 위하여, 전술한 실시예에서와 동일 또는 유사하게 메모리 장치의 리프레쉬 상태가 판단되거나, 또는 하나 이상의 위크 로우에 대한 리프레쉬 상태가 판단될 수 있다(S43). 일 예로서, 상기 다수 개의 위크 로우들은 서로 그 데이터 리텐션 특성이 상이할 수 있으며, 상기 다수 개의 위크 로우들 중 특히 데이터 리텐션 특성이 더 나쁜 하나 이상의 로우가 요청 기반의 리프레쉬의 수행 대상으로 설정될 수 있다.
상기 판단 결과에 따라, 하나 이상의 위크 로우들에 대해 요청 기반의 리프레쉬의 필요성이 존재하는 경우에는, 메모리 장치는 전술한 실시예들에 따라 요청 신호를 생성하고 이를 메모리 콘트롤러로 제공할 수 있다(S44). 또한, 메모리 장치는 메모리 콘트롤러로부터 요청 신호에 기반하여 생성된 리프레쉬 커맨드를 수신한다(S45). 이에 따라, 하나 이상의 위크 로우에 대한 요청 기반의 리프레쉬가 수행될 수 있다(S46).
도 17 및 도 18을 참조하여 도 16에 도시된 메모리 장치의 동작의 일 예를 설명하면 다음과 같다. 도 17은 메모리 장치에 저장되는 위크 로우의 어드레스 정보의 일 예를 나타내며, 도 18은 하나 이상의 위크 로우에 대한 요청 기반의 리프레쉬가 수행되는 예가 도시된다.
도 17을 참조하면, 메모리 장치는 다수 개의 로우들을 포함하고, 이들 중 k 개의 로우들은 위크 로우에 해당할 수 있다. 상기 k 개의 위크 로우들의 어드레스 정보(ADD_W1 ~ ADD_Wk)는 메모리 장치에 저장될 수 있다. 상기 k 개의 위크 로우들은 노멀 로우들에 비해 데이터 리텐션 특성이 나쁠 수 있으며, 또한 k 개의 위크 로우들 사이에서도 데이터 리텐션 특성은 서로 다를 수 있다.
일 예로서, k 개의 위크 로우들 중 제3 위크 로우 및 제(k-1) 위크 로우는 다른 위크 로우들에 비해 더 자주 리프레쉬될 필요가 있으며, 이 때 전술한 바에 따라 메모리 콘트롤러로부터 리프레쉬 커맨드가 제공되는 않는 구간이 존재할 때, 상기 제3 위크 로우 및 제(k-1) 위크 로우의 데이터는 손실될 가능성이 있다. 본 발명의 실시예에 따라, 상기 제3 위크 로우 및 제(k-1) 위크 로우에 대한 요청 기반의 리프레쉬의 필요성이 판단되고, 그 판단 결과에 따라 요청 신호가 생성될 수 있다.
도 18을 참조하면, 메모리 장치는 소정 횟수의 노멀 리프레쉬(R)를 수행한 후 타겟 리프레쉬(T)를 수행할 수 있다. 예컨대, 4 회의 노멀 리프레쉬(R)가 수행된 후 1 회의 타겟 리프레쉬(T)가 수행되는 예가 도 18에 도시된다.
타겟 리프레쉬(T)의 수행 타이밍이 도달할 때마다, 도 17에 도시된 어드레스 정보(ADD_W1 ~ ADD_Wk)에 해당하는 위크 로우들이 순차적으로 리프레쉬될 수 있다. 예컨대, 제1 타겟 리프레쉬(T1)에서는 제1 어드레스 정보(ADD_W1)에 대응하는 위크 로우가 리프레쉬되고, 제2 타겟 리프레쉬(T2)에서는 제2 어드레스 정보(ADD_W2)에 대응하는 위크 로우가 리프레쉬되며, 제3 타겟 리프레쉬(T3)에서는 제3 어드레스 정보(ADD_W3)에 대응하는 위크 로우가 리프레쉬될 수 있다.
메모리 시스템에서 리프레쉬 커맨드가 출력되지 않은 구간들(A, B)이 존재할 수 있으며, 이에 따라 다음의 타겟 리프레쉬가 수행되기 까지 오랜 시간이 소요될 수 있다. 메모리 장치는 전술한 실시예와 동일 또는 유사하게 메모리 장치의 리프레쉬 상태(예컨대, 소정 시간 구간동안 리프레쉬 커맨드가 수신되는 횟수 등)를 판단하고, 이에 기반하여 요청 기반의 리프레쉬의 필요성을 판단할 수 있다. 판단 결과에 따라, 요청 신호가 메모리 콘트롤러로 제공되고, 또한 메모리 콘트롤러는 메모리 장치로 리프레쉬 커맨드를 제공할 수 있다.
메모리 장치는 상기 리프레쉬 커맨드에 응답하여 요청 기반의 리프레쉬를 수행할 수 있다. 예컨대, 도 17에 도시된 어드레스 정보(ADD_W1 ~ ADD_Wk)에서 상대적으로 데이터 리텐션 특성이 더 좋지 않은 제(k-1) 어드레스 정보(ADD_W(k-1))에 대응하는 위크 로우에 대해 요청 기반의 리프레쉬(T_Req)가 수행될 수 있다. 또한, 일 예로서, 데이터 리텐션 특성이 좋지 않은 다른 하나의 위크 로우(예컨대, 제3 어드레스 정보(ADD_W3)에 대응하는 위크 로우)의 경우 직전의 타겟 리프레쉬(T3)에 의해 리프레쉬되었으므로, 제3 어드레스 정보(ADD_W3)에 대응하는 위크 로우는 요청 기반의 리프레쉬가 수행되지 않아도 무방하다.
메모리 장치는 이후 메모리 콘트롤러로부터 리프레쉬 커맨드가 수신되면, 전술한 바와 같이 4 회의 노멀 리프레쉬(R)를 수행한 후 1 회의 타겟 리프레쉬를 수행할 수 있다.
도 19는 본 발명의 변형 가능한 실시예들에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다. 도 19에서는 메모리 동작 중에 데이터 손실 가능성이 있는 하나 이상의 로우가 검출되고, 상기 검출된 로우에 대해 요청 기반의 리프레쉬가 수행되는 예가 설명된다.
도 19를 참조하면, 메모리 장치는 메모리 콘트롤러로부터의 기록/독출 커맨드에 따른 메모리 동작을 수행한다(S51). 메모리 장치는 메모리 동작이 진행되거나 또는 노화(aging)됨에 따라 각종 요인들에 기인한 진행성 불량이 발생될 수 있으며, 예컨대 메모리 장치에 구비되는 다수의 로우들 중 일부에 진행성 불량이 발생될 수 있다. 진행성 불량이 발생된 로우들의 경우 그 데이터 리텐션 특성이 저하될 수 있다.
메모리 장치는 다수의 로우들에 대한 상태를 실시간으로 검출하고(S52), 검출 결과에 따라 그 특성이 저하된 하나 이상의 로우를 위크 로우로서 검출하고 저장할 수 있다(S53). 예컨대, 위크 로우로서 검출된 로우의 어드레스 정보가 저장될 수 있다.
상기 검출된 위크 로우에 대한 요청 기반의 리프레쉬의 필요성을 판단하기 위하여, 전술한 실시예에서와 동일 또는 유사한 방식에 따라 위크 로우들에 대한 리프레쉬 상태가 판단될 수 있다(S54). 상기 판단 결과에 따라, 하나 이상의 위크 로우들에 대해 요청 기반의 리프레쉬의 필요성이 존재하는 경우에는, 메모리 장치는 전술한 실시예들에 따라 요청 신호를 생성하고 이를 메모리 콘트롤러로 제공할 수 있다(S55). 또한, 메모리 장치는 메모리 콘트롤러로부터 요청 신호에 기반하여 생성된 리프레쉬 커맨드를 수신한다(S56). 이에 따라, 실시간으로 검출된 하나 이상의 위크 로우에 대한 요청 기반의 리프레쉬가 수행될 수 있다(S57).
일 실시예로서, 상기 실시간으로 검출된 위크 로우의 어드레스 정보는 전술한 실시예에서의 리프레쉬 제어부에 저장될 수 있으며, 이에 따라 상기 실시간으로 검출된 위크 로우에 대해서 소정의 주기에 따른 타겟 리프레쉬가 수행될 수 있다. 또한, 전술한 실시예에서와 같이 메모리 장치에서 리프레쉬 커맨드가 수신되지 않는 구간이 존재할 때, 상기 실시간으로 검출된 위크 로우에 대한 요청 기반의 리프레쉬의 필요성이 판단될 수 있다.
도 20 및 도 21을 참조하여 도 19에 도시된 메모리 장치의 동작의 일 예를 설명하면 다음과 같다. 도 20은 도 19의 동작에 관련되어 메모리 장치에 구비되는 구성들의 일 예를 나타내는 블록도이며, 도 21은 실시간으로 검출된 위크 로우에 대한 요청 기반의 리프레쉬가 수행되는 예가 도시된다.
도 20을 참조하면, 메모리 장치(500)는 위크 로우 검출부(510), 메모리 셀 어레이(520), 리프레쉬 상태 판단부(530) 및 요청 신호 생성부(540)를 포함할 수 있다. 메모리 셀 어레이(520)는 다수 개의 로우들에 연결되는 다수 개의 워드 라인들(WLs)을 포함할 수 있다. 위크 로우 검출부(510)는 다수 개의 워드 라인들(WLs)에 전기적으로 연결되고, 이에 따라 다수 개의 로우들의 상태를 실시간으로 검출할 수 있다. 예컨대, 위크 로우 검출부(510)는 다수 개의 워드 라인들(WLs) 각각에 대한 전기적 누설을 검출함으로써, 다수 개의 로우들 각각의 상태를 검출할 수 있다.
검출 결과에 따라, 하나 이상의 워드 라인의 전기적 누설이 소정의 설정 값을 초과하는 경우, 해당 워드 라인에 연결된 로우가 위크 로우로서 검출될 수 있다. 위크 로우 검출부(510)는 상기 검출된 위크 로우의 어드레스 정보를 저장하는 어드레스 저장부(511)를 포함할 수 있다.
리프레쉬 상태 판단부(530)는 전술한 실시예에들에서와 동일 또는 유사하게 메모리 장치(500) 내의 리프레쉬 상태를 판단하고, 그 판단 결과를 제공할 수 있다. 예컨대, 리프레쉬 상태 판단부(530)는 메모리 장치(200)로 제공된 커맨드에 관련된 정보(Info_CMD) 및/또는 시간에 관련된 정보(Info_Time) 등을 이용하여 판단 동작을 수행할 수 있다. 일 예로서, 커맨드에 관련된 정보(Info_CMD)에 기반하여 소정의 시간 구간 내에서 수신된 리프레쉬 커맨드의 개수가 소정의 설정 값 이하로 판단되거나, 또는 시간에 관련된 정보(Info_Time)에 기반하여 상기 검출된 위크 로우가 마지막으로 리프레쉬된 시점이 소정의 설정 값 이전에 해당하는 지가 판단될 수 있다. 요청 신호 생성부(540)는 상기와 같은 각종 판단 결과에 기반하여 요청 신호(Req_R)를 생성할 수 있다.
한편, 도 21을 참조하면, 위크 로우를 검출하고 전술한 판단 결과에 기반하여 요청 기반의 리프레쉬가 수행되는 예가 도시된다. 도 21의 예에서는, 메모리 장치에 하나 이상의 위크 로우(예컨대, 리텐션 특성이 낮은 로우)의 어드레스 정보가 저장됨에 따라, 소정 횟수의 노멀 리프레쉬(R)가 수행된 후 타겟 리프레쉬(T)가 더 수행되는 예가 도시된다. 일 예로서, 16 회의 노멀 리프레쉬(R)가 수행된 후 1 회의 타겟 리프레쉬(T)가 수행될 수 있다.
메모리 셀 어레이의 다수 개의 워드 라인들(WLs)에 대한 상태를 검출한 결과, 어느 하나의 워드 라인에 연결된 로우가 위크 로우로서 실시간으로 검출될 수 있다. 또한, 검출된 위크 로우에 대해 요청 기반의 리프레쉬의 필요성이 판단될 수 있다.
도 21에 도시된 바와 같이, 메모리 장치로 리프레쉬 커맨드가 제공되지 않는 구간들(A, B)이 존재할 수 있으며, 이에 따라 다음의 타겟 리프레쉬(T)가 수행되기까지 오랜 시간이 소요될 수 있다. 메모리 장치는 전술한 실시예들에서와 동일 또는 유사한 판단 동작을 통해, 상기 실시간으로 검출된 위크 로우에 대한 요청 기반의 리프레쉬의 필요성을 판단할 수 있다. 이에 기반하여 상기 실시간으로 검출된 위크 로우에 대해 요청 기반의 리프레쉬(T_Req)가 수행될 수 있다. 즉, 오랜 시간이 경과된 후 수행될 수 있는 다음의 타겟 리프레쉬(T)를 기다릴 필요 없이, 메모리 장치는 실시간으로 검출된 위크 로우에 대해 필요에 따라 요청 기반의 리프레쉬(T_Req)를 수행할 수 있다.
도 22는 본 발명의 일 실시예에 따른 메모리 콘트롤러의 동작방법을 나타내는 플로우차트이다.
도 22를 참조하면, 메모리 콘트롤러는 호스트로부터의 요청에 따라 데이터를 기록/독출하기 위한 기록/독출 커맨드를 생성한다(S61). 또한, 메모리 콘트롤러는 생성된 기록/독출 커맨드를 그 내부의 커맨드 큐에 저장한다(S62).
메모리 콘트롤러는 커맨드 큐에 저장된 각종 커맨드들을 메모리 장치로 제공함으로써, 메모리 장치가 기록/독출 동작을 수행하도록 제어함과 함께 메모리 장치가 리프레쉬 동작을 수행하도록 제어할 수 있다. 이후, 메모리 장치의 자체적인 판단 결과에 따라 메모리 장치에서 리프레쉬 커맨드의 제공을 요청하는 요청 신호가 생성되고, 메모리 콘트롤러는 메모리 장치로부터 상기 요청 신호를 수신할 수 있다(S63). 메모리 콘트롤러는 상기 요청 신호에 응답하여 리프레쉬 커맨드를 생성하고(S64), 생성된 리프레쉬 커맨드를 커맨드 큐에 저장한다(S65).
메모리 콘트롤러는 상기 커맨드 큐에 저장된 커맨드들에 대한 스케줄링을 수행한다. 상기 스케줄링은 메모리 장치로부터 제공된 요청 신호에 기반하여 수행될 수 있다. 상기 커맨드 큐에는 호스트로부터의 요청에 따른 각종 기록/독출 커맨드와 상기 요청 신호에 응답하여 생성된 리프레쉬 커맨드가 저장될 수 있다. 상기 스케줄링 결과에 따라, 리프레쉬 커맨드가 다른 커맨드들에 대해 우선적으로 출력될 수 있다(S66)
도 23은 본 발명의 실시예에 따른 메모리 콘트롤러 및 메모리 장치를 포함하는 데이터 처리 시스템을 나타내는 도면이다.
도 23에 도시된 바와 같이, 데이터 처리 시스템(600)은 호스트로서 동작하는 어플리케이션 프로세서(Application Processor, 610)와 메모리 장치(620)를 포함할 수 있다. 메모리 장치(620)는 다양한 종류의 메모리가 적용될 수 있으며, 예컨대 전술한 실시예들에 따른 DRAM이 메모리 장치(620)에 적용되거나, 또는 리프레쉬를 요하는 각종 메모리 장치(예컨대, 저항성 메모리 등의 불휘발성 메모리)가 적용될 수도 있다. 또한, 도 23에 도시되지는 않았으나, 본 발명의 실시예에 따른 메모리 장치는 어플리케이션 프로세서(610) 내에 임베디드 메모리로서 구현되어도 무방하다.
어플리케이션 프로세서(610)는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 시스템 온 칩(SoC)은 소정의 표준 버스 규격을 갖는 프로토콜이 적용된 시스템 버스(미도시)를 포함할 수 있으며, 상기 시스템 버스에 연결되는 각종 IP(Intellectual Property)들을 포함할 수 있다. 시스템 버스의 표준 규격으로서, ARM(Advanced RISC Machine) 사의 AMBA(Advanced Microcontroller Bus Architecture) 프로토콜이 적용될 수 있다. AMBA 프로토콜의 버스 타입에는 AHB(Advanced High-Performance Bus), APB(Advanced Peripheral Bus), AXI(Advanced eXtensible Interface), AXI4, ACE(AXI Coherency Extensions) 등이 포함될 수 있다. 이외에도, 소닉사(SONICs Inc.)의 uNetwork 이나 IBM의 CoreConnect, OCP-IP의 오픈 코어 프로토콜(Open Core Protocol) 등 다른 타입의 프로토콜이 적용되어도 무방하다.
어플리케이션 프로세서(610)는 메모리 장치(620)를 제어하기 위한 메모리 콘트롤 모듈(611)을 포함할 수 있으며, 상기 메모리 콘트롤 모듈(611)은 전술한 실시예들에 따른 메모리 콘트롤러의 기능을 수행할 수 있다. 또한, 메모리 장치(620)는 메모리 셀 어레이(621) 및 요청 신호 생성부(622)를 포함할 수 있으며, 요청 신호 생성부(622)는 전술한 실시예들에 따라 하나 이상의 로우에 대해 요청 기반의 리프레쉬의 필요성을 판단한 결과에 기반하여 요청 신호(Req_R)를 생성할 수 있다.
메모리 콘트롤 모듈(611)은 메모리 동작을 제어하기 위해 메모리 장치(620)로 커맨드(CMD) 및 어드레스(ADD)를 제공할 수 있다. 또한, 데이터 억세스 등의 메모리 동작에 따라 데이터(DATA)가 어플리케이션 프로세서(610)와 메모리 장치(620) 사이에서 송수신될 수 있다. 또한, 본 발명의 실시예에 따라, 메모리 콘트롤 모듈(611)은 요청 신호 수신부(611_1)와 스케줄러(611_2)를 포함할 수 있다. 요청 신호 수신부(611_1)를 통해 수신된 요청 신호(Req_R)에 따라, 메모리 콘트롤 모듈(611)은 리프레쉬 커맨드를 생성할 수 있다. 또한, 스케줄러(611_2)는 커맨드 큐(미도시)에 저장된 기록/독출 커맨드 및 리프레쉬 커맨드에 대한 스케줄링을 수행할 수 있다.
도 24는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 도면이다.
도 24를 참조하면, 메모리 모듈(700)은 다수 개의 메모리 칩들(710)과 버퍼 칩(720)을 포함할 수 있다. 메모리 모듈(700)은 각종 형태의 메모리 모듈일 수 있으며, 예컨대 LR-DIMM(Load Reduced Dual In-Line Memory Module) 또는 다른 메모리 모듈일 수 있다. 메모리 모듈(700)은 버퍼 칩(720)을 통해 메모리 콘트롤러와 연결되어 커맨드(ADD), 어드레스(ADD), 데이터(DATA) 등을 수신할 수 있다.
버퍼 칩(720)은 메모리 콘트롤러로부터의 커맨드(ADD) 및 어드레스(ADD)에 따라 메모리 칩들(710)의 리프레쉬 동작을 제어할 수 있다. 또한, 전술한 실시예에 따라 버퍼 칩(720)은 메모리 칩들(710) 각각에 구비되는 로우들에 대한 리프레쉬 동작을 관리할 수 있다. 일 예로서, 버퍼 칩(720)은 요청 신호 수신부(721)를 수신하고, 메모리 칩들(710)로부터 요청 신호(Req_R)가 제공되는 경우, 이를 나타내는 정보를 메모리 콘트롤러로 제공할 수 있다.
한편, 메모리 칩들(710) 각각은 본 발명의 실시예들에 따라 요청 기반의 리프레쉬의 필요성을 판단할 수 있으며, 전술한 실시예들에 따른 요청 신호(Req_R)를 생성하기 위하여 메모리 칩들(710) 각각은 요청 신호 생성부(711)를 포함할 수 있다.
도 25는 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다. 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨팅 시스템(800)에 본 발명의 메모리 장치가 램(820)으로 장착될 수 있다. 램(820)으로 장착되는 메모리 장치는 앞서 설명되었던 실시예들 중 어느 하나가 적용될 수 있다. 또한, 본 발명의 메모리 콘트롤러는 램(820) 내에 구비될 수 있으며, 또는 메모리 콘트롤 모듈로서 중앙처리 장치(810) 내부에 구현되어도 무방하다.
본 발명의 일실시예에 따른 컴퓨팅 시스템(800)은 중앙처리 장치(810), 램(820), 유저 인터페이스(830)와 불휘발성 메모리(840)를 포함하며, 이들 구성요소는 각각 버스(850)에 전기적으로 연결되어 있다. 불휘발성 메모리(840)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.
상기 컴퓨팅 시스템(800)에 본 발명의 실시예에 따른 메모리 장치(또는, 메모리 시스템)가 적용됨에 따라, 램(820)에 구비되는 메모리 콘트롤러 및/또는 중앙처리 장치(710) 내에 구비될 수 있는 메모리 콘트롤 모듈은, 전술한 실시예에 따라 메모리 장치로부터의 요청 신호에 응답하여 리프레쉬 커맨드를 생성할 수 있다. 또한, 램(820)에 구비되는 메모리 장치는 하나 이상의 특정 로우에 대한 요청 기반의 리프레쉬 필요성을 판단하고, 그 판단 결과에 따라 요청 신호를 생성할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (20)

  1. 하나 이상의 로우들에 대한 액티브 횟수를 카운팅하여 위크 로우를 판단하는 단계;
    상기 판단 결과에 따라 상기 위크 로우에 대한 리프레쉬를 요청하는 단계; 및
    상기 요청에 따른 리프레쉬 커맨드를 수신함에 따라 상기 위크 로우에 대한 타겟 리프레쉬를 수행하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작방법.
  2. 제1항에 있어서, 상기 위크 로우를 판단하는 단계는,
    제1 로우에 대한 액티브 횟수를 카운팅하고, 상기 카운팅 결과에 기반하여 상기 제1 로우에 인접한 제2 로우를 위크 로우로 판단하는 것을 특징으로 하는 메모리 장치의 동작방법.
  3. 제2항에 있어서, 상기 위크 로우를 판단하는 단계는,
    상기 제1 로우의 액티브 횟수가 설정 값 이상인 경우에 상기 제2 로우를 위크 로우로서 판단하는 것을 특징으로 하는 메모리 장치의 동작방법.
  4. 제3항에 있어서,
    상기 제2 로우의 데이터가 손실되도록 하는 상기 제1 로우의 액티브 횟수의 한계 값이 스펙으로 기 정의되고,
    상기 제2 로우에 대한 타겟 리프레쉬는 상기 제1 로우에 대한 액티브 횟수가 상기 한계 값을 초과하기 전에 수행되는 것을 특징으로 하는 메모리 장치의 동작방법.
  5. 제1항에 있어서,
    상기 위크 로우의 리프레쉬 상태를 판단한 결과에 기반하여 상기 위크 로우에 대한 리프레쉬 필요성을 판단하는 단계를 더 구비하고,
    상기 리프레쉬 필요성을 판단한 결과에 따라, 상기 리프레쉬를 요청하기 위한 요청 신호가 선택적으로 출력되는 것을 특징으로 하는 메모리 장치의 동작방법.
  6. 제5항에 있어서,
    상기 리프레쉬 필요성을 판단하는 단계는, 상기 위크 로우가 마지막으로 리프레쉬된 시점을 설정 값과 비교하는 것을 특징으로 하는 메모리 장치의 동작방법.
  7. 제1항에 있어서,
    상기 메모리 장치의 리프레쉬 상태를 판단한 결과에 기반하여 상기 위크 로우에 대한 리프레쉬 필요성을 판단하는 단계를 더 구비하고,
    상기 판단 결과에 따라 상기 리프레쉬를 요청하기 위한 요청 신호가 선택적으로 출력되는 것을 특징으로 하는 메모리 장치의 동작방법.
  8. 제7항에 있어서,
    상기 리프레쉬 필요성을 판단하는 단계는, 소정의 구간 동안 상기 메모리 장치로 제공된 리프레쉬 커맨드의 개수를 판단하는 것을 특징으로 하는 메모리 장치의 동작방법.
  9. 제1항에 있어서,
    상기 메모리 장치는 다수 개의 채널들을 통해 메모리 콘트롤러와 통신하고,
    커맨드, 어드레스 및 데이터의 통신과 무관한 사이드 채널(Side Channel)을 통해 상기 리프레쉬를 요청하기 위한 요청 신호가 상기 메모리 콘트롤러로 출력되는 것을 특징으로 하는 메모리 장치의 동작방법.
  10. 제1항에 있어서,
    상기 메모리 장치는 다수 개의 채널들을 통해 메모리 콘트롤러와 통신하고,
    상기 메모리 장치가 비지(busy) 상태에 해당할 때, 커맨드, 어드레스 및 데이터의 통신에 관련된 채널들 중 어느 하나의 채널을 통해 상기 리프레쉬를 요청하기 위한 요청 신호가 출력되는 것을 특징으로 하는 메모리 장치의 동작방법.
  11. M 회의 노멀 리프레쉬 및 N 회의 타겟 리프레쉬를 반복하게 수행하는 단계(단, M 및 N은 각각 1 이상의 정수);
    하나 이상의 로우들에 대해 요청 기반의 리프레쉬의 필요성을 판단하는 단계;
    상기 판단 결과에 따라, 리프레쉬 커맨드의 제공을 요청하는 요청 신호를 출력하는 단계; 및
    상기 요청 신호의 출력에 따라 제공되는 리프레쉬 커맨드의 수신에 응답하여, 상기 하나 이상의 로우들에 대해 요청 기반의 리프레쉬를 수행하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작방법.
  12. 제11항에 있어서, 상기 리프레쉬의 필요성을 판단하는 단계는,
    제1 로우의 액티브 횟수를 카운팅하는 단계; 및
    상기 제1 로우의 액티브 횟수가 제1 설정 값 이상일 때, 상기 제1 로우에 인접한 제2 로우를 위크 로우로 검출하는 단계를 포함하고,
    상기 제2 로우에 대해 상기 요청 기반의 리프레쉬가 수행되는 것을 특징으로 하는 메모리 장치의 동작방법.
  13. 제12항에 있어서,
    상기 리프레쉬의 필요성을 판단하는 단계는, 상기 제2 로우가 마지막으로 리프레쉬된 시점을 제2 설정 값과 비교하는 단계를 더 포함하고,
    상기 제2 설정 값과의 비교 결과에 기반하여 상기 요청 신호가 출력되는 것을 특징으로 하는 메모리 장치의 동작방법.
  14. 제11항에 있어서,
    상기 메모리 장치는 다수 개의 로우들을 포함하는 메모리 셀 어레이를 구비하고, 상기 다수 개의 로우들 중 데이터 리텐션 특성이 낮은 하나 이상의 위크 로우들의 어드레스 정보를 저장하며,
    상기 타겟 리프레쉬는 상기 저장된 어드레스 정보에 따라 상기 하나 이상의 위크 로우들에 대해 순차적으로 수행되고, 상기 요청 기반의 리프레쉬는 상기 하나 이상의 위크 로우들 중 적어도 하나의 로우에 대해 수행되는 것을 특징으로 하는 메모리 장치의 동작방법.
  15. 제11항에 있어서,
    상기 메모리 장치는, 다수 개의 로우들을 포함하는 메모리 셀 어레이를 구비하고, 상기 다수 개의 로우들은 다수 개의 워드 라인들에 연결되며,
    상기 리프레쉬의 필요성을 판단하는 단계는,
    상기 다수 개의 로우들에 대한 전압 및 전류 중 적어도 하나를 측정하는 단계; 및
    상기 측정 결과에 따라, 리키지 특성이 낮은 하나 이상의 로우를 위크 로우로 검출하는 단계를 포함하고,
    상기 검출된 위크 로우에 대해 상기 요청 기반의 리프레쉬가 수행되는 것을 특징으로 하는 메모리 장치의 동작방법.
  16. 메모리 콘트롤러를 포함하는 메모리 시스템의 동작방법에 있어서,
    기록 및 독출에 관련된 제1 커맨드를 생성하는 단계;
    리프레쉬 커맨드의 출력을 요청하는 요청 신호를 수신하는 단계;
    상기 요청 신호에 응답하여, 요청 기반의 리프레쉬에 관련된 제2 커맨드를 생성하는 단계; 및
    상기 제1 및 제2 커맨드들에 대한 스케줄링에 기반하여 상기 제2 커맨드를 출력하는 단계를 구비하는 것을 특징으로 하는 메모리 시스템의 동작방법.
  17. 제16항에 있어서,
    다수 개의 제1 커맨드들이 커맨드 큐에 저장된 후 상기 제2 커맨드가 상기 커맨드 큐에 저장되고,
    상기 스케줄링에 기반하여, 상기 제2 커맨드는 적어도 하나의 제1 커맨드보다 먼저 출력되는 것을 특징으로 하는 메모리 시스템의 동작방법.
  18. 제16항에 있어서,
    상기 메모리 시스템은 메모리 장치를 더 포함하고, 상기 메모리 장치는 다수 개의 로우들을 포함하며,
    하나 이상의 로우들에 대해 요청 기반의 리프레쉬의 필요성을 판단하는 단계; 및
    상기 판단 결과에 따라, 상기 요청 신호를 생성하는 단계를 더 구비하는 것을 특징으로 하는 메모리 시스템의 동작방법.
  19. 제18항에 있어서, 상기 리프레쉬의 필요성을 판단하는 단계는,
    상기 다수 개의 로우들 중 제1 로우에 대한 액티브 횟수를 카운팅하는 단계;
    상기 카운팅 결과에 기반하여, 상기 제1 로우에 인접한 적어도 하나의 제2 로우를 위크 로우로 검출하는 단계; 및
    상기 제2 로우에 대한 리프레쉬 상태를 판단하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작방법.
  20. 제19항에 있어서,
    상기 제2 로우가 마지막으로 리프레쉬된 시점이 소정의 시점을 나타내는 설정 값 이전에 해당하는 경우, 상기 요청 신호가 생성되는 것을 특징으로 하는 메모리 시스템의 동작방법.
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