KR20140043560A - 메모리 특성 정보를 저장하는 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 반도체 메모리 장치의 동작방법 - Google Patents

메모리 특성 정보를 저장하는 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 반도체 메모리 장치의 동작방법 Download PDF

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Abstract

메모리 특성 정보를 저장하는 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 반도체 메모리 장치의 동작방법이 개시된다. 본 발명의 일실시예에 따른 반도체 메모리 장치는, 다수의 영역들을 포함하는 셀 어레이와, 커맨드를 디코딩하여 내부 커맨드를 생성하는 커맨드 디코더와, 상기 다수의 영역들 중 적어도 일부의 영역의 특성 정보를 저장하는 정보 저장부를 구비하고, 제1 커맨드 및 상기 제1 커맨드에 수반하는 제1 로우 어드레스가 수신될 때, 상기 제1 로우 어드레스에 대응하는 영역의 특성 정보가 외부로 제공되는 것을 특징으로 한다.

Description

메모리 특성 정보를 저장하는 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 반도체 메모리 장치의 동작방법{SEMICONDUCTOR MEMORY DEVICE STORING MEMORY CHARACTERISTIC INFORMATION, MEMORY MODULE AND MEMORY SYSTEM HAVING THE SAME AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로서, 자세하게는 메모리 특성 정보를 저장하는 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 반도체 메모리 장치의 동작방법에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 반도체 장치는 그 용량 및 속도가 모두 증가하고 있다. 반도체 장치의 일예로서 DRAM은 휘발성 메모리(volatile-memory)로서, 커패시터에 저장되어 있는 전하(charge)에 의해 데이터를 판정하는 메모리이다. 커패시터에 저장된 전하는 시간이 지나면 다양한 형태로 누설(leakage)될 수 있으므로, DRAM은 유한 데이터 리텐션(Finite Data Retention) 특성을 갖게 된다.
DRAM 공정 스케일링(Scaling)이 지속됨에 따라 셀 커패시터는 지속적으로 작아지고 있으며, 데이터를 보유하는 리텐션(Retention) 시간이 작아지는 등의 이유로 인하여 공정 수율이 하락될 수 있다. 이를 개선하기 위하여 리페어(Repair) 자원을 증가시키는 방법 등 다양한 방안들이 제시되고 있으나, 이러한 방안들에 의하여 공정 수율을 향상시키는 데는 한계가 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 낮은 메모리 특성을 갖는 메모리 셀이나 페이지(위크(weak) 셀, 위크 페이지)에 의한 메모리 성능의 저하를 감소할 수 있는 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 반도체 메모리 장치의 동작방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 다수의 영역들을 포함하는 셀 어레이와, 커맨드를 디코딩하여 내부 커맨드를 생성하는 커맨드 디코더와, 상기 다수의 영역들 중 적어도 일부의 영역의 특성 정보를 저장하는 정보 저장부를 구비하고, 제1 커맨드 및 상기 제1 커맨드에 수반하는 제1 로우 어드레스가 수신될 때, 상기 제1 로우 어드레스에 대응하는 영역의 특성 정보가 외부로 제공되는 것을 특징으로 한다.
바람직하게는, 상기 셀 어레이는 DRAM 셀을 포함하고, 상기 영역들 각각은 로우 어드레스에 의해 지정되는 페이지 단위인 것을 특징으로 한다.
또한 바람직하게는, 상기 특성 정보는, 상기 영역들 중 상대적으로 낮은 메모리 특성을 갖는 영역들을 나타내는 어드레스 정보를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 셀 어레이는 하나 이상의 뱅크를 포함하고, 각각의 뱅크는 다수의 서브 뱅크들을 포함하며, 상기 특성 정보는, 각각의 영역이 속하는 서브 뱅크에 관계된 정보를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 외부로 제공되는 특성 정보는, 상기 제1 로우 어드레스에 대응하는 영역의 위크 영역 여부를 나타내는 제1 정보, 상기 영역의 메모리 특성에 관련된 제2 정보, 상기 제1 로우 어드레스에 대응하는 영역이 속하는 서브 뱅크가 기존 액티브된 서브 뱅크와 동일한지 여부를 나타내는 제3 정보 중 적어도 하나를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 커맨드는 로우 어드레스를 수반하는 액티브 커맨드인 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 커맨드는 적어도 두 개의 메모리 동작을 요청하는 복합 커맨드이며, 상기 복합 커맨드는 로우 어드레스를 수반하는 것을 특징으로 한다.
또한 바람직하게는, 반도체 메모리 장치는 상기 제1 어드레스와 상기 정보 저장부에 저장된 정보를 비교하여 그 비교 결과를 출력하는 비교부 및 상기 내부 커맨드를 수신하고, 상기 비교 결과에 따라 상기 내부 커맨드의 딜레이를 제어하는 딜레이부를 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 외부로 제공된 특성 정보에 따라 입력 타이밍이 조절된 제2 커맨드를 수신하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 다수의 영역들을 포함하는 셀 어레이와, 커맨드를 디코딩하여 내부 커맨드를 생성하는 커맨드 디코더와, 상기 다수의 영역들 중 선택된 일부의 영역의 어드레스 정보를 저장하는 정보 저장부와, 수신된 어드레스와 상기 정보 저장부에 저장된 어드레스 정보를 비교하여 그 비교 결과를 출력하는 비교부 및 상기 비교 결과에 따라, 해당 영역의 특성을 나타내는 플래그를 생성하는 플래그 생성부를 구비하는 것을 특징으로 한다.
한편, 본 발명의 일 실시예에 따른 다수의 영역들을 포함하는 셀 어레이를 구비하는 반도체 메모리 장치의 동작방법은, 외부로부터 제1 커맨드 및 상기 제1 커맨드에 수반하는 제1 로우 어드레스를 수신하는 단계와, 상기 제1 커맨드를 디코딩하여 내부 커맨드를 생성하는 단계와, 상기 제1 로우 어드레스와 상기 반도체 메모리 장치 내부에 저장된 상기 셀 어레이의 적어도 일부의 영역의 특성 정보와 비교하는 단계 및 상기 비교 결과에 따라 상기 제1 로우 어드레스에 대응하는 영역의 특성 정보를 외부로 출력하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 발명의 일 실시예에 따른 메모리 시스템은 메모리 콘트롤러를 포함하고, 상기 메모리 콘트롤러는, 커맨드를 생성하는 커맨드 생성부와, 메모리의 특성 정보에 관련된 플래그를 수신하는 플래그 수신부 및 상기 수신된 플래그에 따라 커맨드의 생성 동작을 관리하기 위한 스케줄러를 구비하고, 로우 어드레스를 수반하는 로우 커맨드를 출력함에 대응하여 상기 플래그가 수신되는 것을 특징으로 한다.
상기와 같은 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 반도체 메모리 장치의 동작방법에 따르면, 셀 어레이의 특성 정보를 저장하고 충분한 시간 마진을 확보하여 특성 정보를 메모리 콘트롤러로 제공하므로, 메모리 동작에 관련된 각종 파라미터들을 조절할 수 있으며, 또한 위크 영역이 메모리 동작에 미치는 영향을 감소할 수 있는 효과가 있다.
또한, 본 발명에 따르면, 반도체 메모리 장치의 위크 영역을 데이터 손실 없이 효율적으로 활용할 수 있으며, DRAM 공정 스케일링이 지속되더라도 반도체 장치의 공정 수율을 향상할 수 있는 효과가 있다.
도 1은 본 발명이 적용되는 반도체 메모리 장치 및 메모리 콘트롤러의 일 구현예를 나타내는 블록도이다.
도 2 및 도 3은 본 발명의 실시예에 따른 각종 메모리 시스템의 구현 예를 나타내는 블록도이다.
도 3은 특성 정보를 메모리 모듈의 SPD에 저장한 일예를 나타내는 메모리 시스템의 블록도이다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 5a,b는 도 4의 반도체 메모리 장치의 구체적인 동작 예를 나타내는 블록도이다.
도 6a,b는 복합 커맨드를 수신하여 동작하는 반도체 메모리 장치의 일 동작 예를 나타내는 도면이다.
도 7은 반도체 메모리 장치의 테스트 장비에 의한 특성 정보를 분석하는 예를 나타내는 블록도이다.
도 8은 특성 정보를 저장하기 위한 반도체 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 9 및 도 10은 반도체 메모리 장치에 저장되는 특성 정보의 일 예를 나타내는 도면이다.
도 11은 본 발명의 실시예에 따른 메모리 콘트롤러의 일 구현예를 나타내는 블록도이다.
도 12a,b는 특성 정보의 전송 및 이에 따른 반도체 메모리 장치의 제어 동작의 일예를 나타내는 도면이다.
도 13은 특성 정보의 전송 및 이에 따른 반도체 메모리 장치의 제어 동작의 다른 예를 나타내는 도면이다.
도 14는 특성 정보의 전송 및 이에 따른 반도체 메모리 장치의 제어 동작의 또 다른 예를 나타내는 도면이다.
도 15a,b는 반도체 메모리 장치에 적용되는 각종 커맨드들 및 파라미터들의 일예를 나타내는 도면이다.
도 16a,b는 특성 정보의 전송 및 이에 따른 반도체 메모리 장치의 제어 동작의 또 다른 예를 나타내는 도면이다.
도 17은 특성 정보의 전송 및 이에 따른 반도체 메모리 장치의 제어 동작의 또 다른 예를 나타내는 도면이다.
도 18a,b는 특성 정보의 전송 및 이에 따른 반도체 메모리 장치의 제어 동작의 또 다른 예를 나타내는 도면이다.
도 19는 본 발명의 일실시예에 따른 반도체 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 20은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 21은 본 발명의 일실시예에 따른 메모리 콘트롤러의 동작방법을 나타내는 플로우차트이다.
도 22는 반도체 메모리 장치의 내부 커맨드의 딜레이가 MRS에 의해 조절되는 예를 나타내는 블록도이다.
도 23은 정보 비트를 출력하는 반도체 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 24 및 도 25는 본 발명의 일 실시예에 따른 메모리 콘트롤러의 일 구현예를 나타내는 블록도이다.
도 26은 본 발명의 실시예가 적용되는 반도체 메모리 장치를 포함하는 메모리 모듈의 일 구현예를 나타내는 블록도이다.
도 27은 본 발명의 일실시예에 따른 메모리 모듈 및 메모리 시스템의 다른 예를 나타내는 블록도이다.
도 28은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 29는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 모듈의 다른 구현예를 나타내는 도면이다.
도 30은 본 발명의 다양한 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 설명하는 도면이다.
도 31은 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
반도체 메모리 장치로서 DRAM(Dynamic Random Access Memory)은 유한 데이터 리텐션(Finite Data Retention) 특성을 가지므로, 정상적인 셀의 경우도 스펙(Spec)에서 정한 시간이 지나면 그 데이터의 유효성이 보장될 수 없다. 데이터를 유지하기 위하여 리프레쉬 정책이 이용되고 있으며, 이에 따라 DRAM은 스펙(Spec) 값으로 설정되는 리프레쉬 주기마다 메모리 셀에 저장된 데이터를 리프레쉬한다.
DRAM의 공정 스케일링이 지속됨에 따라 셀 커패시터의 커패시턴스 값이 작아지고, 이에 따라 데이터를 유지하기 위한 리프레쉬 주기는 더욱 작아진다. 또한, 기록 특성이 좋지 않은 셀들이 발생할 확률이 늘어남에 따라 기록 타임이 증가하여 스펙을 만족시키지 않는 등의 문제가 발생하며, 이는 공정 수율의 하락을 가져오게 된다. 위크 셀(weak cell)을 리던던시 셀(redundancy cell)로 대체하는 방안이 이용되고 있으나, 리던던시 셀 또한 노멀 셀(normal cell)과 동일 또는 유사한 메모리 특성을 가질 수 있으므로, 상기 방안의 효율성은 한계가 존재한다. 이하에서는, 반도체 메모리 장치가 메모리 특성 정보를 저장하고, 특성 정보를 이용하여 메모리 동작을 관리하는 본 발명의 실시예들이 개시된다.
도 1은 본 발명이 적용되는 반도체 메모리 장치 및 메모리 콘트롤러의 일 구현예를 나타내는 블록도이다. 도 1에 도시된 바와 같이, 메모리 콘트롤러(100)와 반도체 메모리 장치(200)는 메모리 시스템을 구성할 수 있으며, 메모리 콘트롤러(100)는 각종 제어신호를 반도체 메모리 장치(200)로 제공하여 메모리 동작을 제어한다. 예컨대, 메모리 콘트롤러(100)는 커맨드(CMD/CMD_CPL) 및 어드레스(ADD)를 반도체 메모리 장치(200)로 제공하여 셀 어레이(미도시)의 데이터를 억세스한다. 커맨드(CMD/CMD_CPL)는 데이터 리드/라이트 등 각종 메모리 동작에 관련된 커맨드를 포함할 수 있으며, 또한 반도체 메모리 장치(200)가 DRAM 셀을 포함하는 경우, DRAM에 고유한 각종 동작들, 예컨대 메모리 셀을 리프레쉬 하기 위한 리프레쉬 커맨드 등을 포함할 수 있다.
반도체 메모리 장치(200)는 메모리 특성 정보를 저장하는 정보 저장부(210)를 포함할 수 있다. 정보 저장부(210)는 정보를 불휘발성하게, 또는 휘발성하게 데이터를 저장하는 저장 수단을 포함할 수 있으며, 예컨대 정보를 불휘발성하게 저장하기 위한 퓨즈 어레이(또는, 안티퓨즈 어레이)를 포함할 수 있다.
정보 저장부(210)는 반도체 메모리 장치(200)의 특성에 관련된 각종 정보들이 저장될 수 있다. 예컨대, 반도체 메모리 장치(200)에 구비되는 셀 어레이는 다수의 영역들을 포함하며, 정보 저장부(210)에 저장되는 정보는 각각의 영역의 메모리 특성일 수 있다. 또한, 셀 어레이의 영역들은 다양한 형태로 정의될 수 있으며, 예컨대 셀 어레이는 로우 어드레스에 응답하여 선택되는 다수의 페이지(page)들을 포함할 수 있으며, 상기 영역은 페이지로 정의될 수 있다. 각각의 영역은 다수의 메모리 셀을 포함할 수 있으며, 각 영역에 대한 특성 정보로서 다수의 메모리 셀들 중 가장 취약한 특성을 갖는 메모리 셀의 특성이 해당 영역에 대한 정보로서 저장될 수 있다.
또는, 정보 저장부(210)는 셀 어레이에 포함되는 영역들 중 상대적으로 취약한 메모리 특성을 갖는 영역들의 어드레스 정보를 저장할 수 있다. 이에 따라, 억세스하려는 영역의 어드레스(ADD)와 정보 저장부(210)에 저장된 어드레스 정보를 매칭하여, 어드레스(ADD)에 대응하는 영역의 위크 영역(예컨대, 위크 셀 또는 위크 페이지)의 여부를 확인할 수 있으며, 반도체 메모리 장치(200)는 억세스하려는 영역이 위크 영역임을 나타내는 정보를 갖는 플래그(FLAG) 신호를 메모리 콘트롤러(100)로 제공할 수 있다.
반도체 메모리 장치(200)는, 메모리 콘트롤러(100)로부터의 소정의 요청에 응답하여 정보 저장부(210)에 저장된 특성 정보를 메모리 콘트롤러(100)로 제공할 수 있다. 메모리 콘트롤러(100)는 각종 신호들(예컨대, /CKE, /CS, /RAS, /CAS, /WE 등)의 조합에 따라 커맨드(CMD/CMD_CPL)를 생성하며, 반도체 메모리 장치(200)는 수신되는 각종 커맨드(CMD/CMD_CPL) 중 적어도 일부의 커맨드에 응답하여 특성 정보를 메모리 콘트롤러(100)로 제공할 수 있다. 커맨드(CMD/CMD_CPL)에 수반하여 어드레스(ADD)가 반도체 메모리 장치(200)로 제공될 수 있으며, 반도체 메모리 장치(200)는 수신된 어드레스(ADD)에 기반하는 특성 정보를 메모리 콘트롤러(100)로 제공할 수 있다.
이하, 본 발명의 실시예에 따른 메모리 콘트롤러(100) 및 반도체 메모리 장치(200)의 구체적인 동작을 설명하면 다음과 같다. 설명의 편의상, 정보 저장부(210)에는 셀 어레이의 영역이 페이지(page)로 정의되고 페이지(page)에 기반하는 특성 정보가 저장되며, 반도체 메모리 장치(200)는 억세스 요청되는 페이지에 관련된 특성 정보를 메모리 콘트롤러(100)로 제공하는 것으로 가정한다. 그러나, 본 발명의 실시예는 이에 국한될 필요는 없으며, 상기 영역은 셀 단위, 또는 블록, 서브 뱅크, 뱅크 등 다른 형태의 단위들로 정의되어도 무방하다.
반도체 메모리 장치(200)는 소정의 커맨드(CMD/CMD_CPL)에 응답하여 특성 정보를 메모리 콘트롤러(100)로 제공한다. 도 1에 도시된 커맨드들 중 커맨드(CMD)를 노멀 커맨드, 그리고 커맨드(CMD_CPL)를 복합 커맨드로 지칭할 때, 반도체 메모리 장치(200)는 다양한 노멀 커맨드(CMD) 중 하나 이상의 특정 커맨드에 응답하여 특성 정보를 제공할 수 있다. 예컨대, 각종 노멀 커맨드들은 각종 메모리 동작을 위해 기 정의되는 커맨드로서, 일부의 노멀 커맨드(CMD)들은 어드레스(ADD)를 수반할 수 있다. 일예로서, 반도체 메모리 장치(200)는 로우 어드레스를 수반하는 노멀 커맨드(CMD)에 응답하여, 억세스하려는 페이지에 관련된 특성 정보를 메모리 콘트롤러(100)로 제공할 수 있다.
또한, 복합 커맨드(CMD_CPL)는 두 개 이상의 메모리 동작을 요청하는 커맨드로서 메모리 콘트롤러(100)와 반도체 메모리 장치(200) 사이의 협의에 의하여 새로 정의될 수 있으며, 반도체 메모리 장치(200)는 복합 커맨드(CMD_CPL)에 응답하여 특성 정보를 메모리 콘트롤러(100)로 제공할 수 있다. 복합 커맨드(CMD_CPL)의 적어도 일부는 어드레스(ADD)를 수반할 수 있으며, 예컨대 반도체 메모리 장치(200)는 수신되는 어드레스(ADD)를 참조하여 억세스하려는 페이지에 관련된 특성 정보를 메모리 콘트롤러(100)로 제공할 수 있다. 전술한 바와 같이, 복합 커맨드(CMD_CPL)가 로우 어드레스를 수반하는 경우, 이에 대응하여 특성 정보를 메모리 콘트롤러(100)로 제공할 수 있다.
메모리 콘트롤러(100)로 제공되는 특성 정보로서, 반도체 메모리 장치(200)는 어드레스의 매칭 결과를 포함하는 플래그(FLAG)나, 억세스하려는 페이지의 특성 값을 나타내는 정보를 갖는 정보 비트(Info Bits)를 메모리 콘트롤러(100)로 제공할 수 있다. 억세스하려는 페이지의 어드레스와 정보 저장부(210)에 저장된 위크 페이지의 어드레스가 비교되고, 그 비교 결과에 따라 플래그(FLAG)가 메모리 콘트롤러(100)로 제공될 수 있다. 또한, 위크 페이지의 메모리 특성을 나타내는 하나 이상의 비트값이 정보 저장부(210)에 저장될 수 있으며, 억세스하려는 페이지가 위크 페이지인 경우 해당 위크 페이지의 정보 비트(Info Bits)가 메모리 콘트롤러(100)로 제공될 수 있다. 상기 정보 비트(Info Bits)는 페이지의 데이터 리텐션 특성, 데이터 라이트 타임 등을 나타내는 정보일 수 있다. 전술한 바와 같이 플래그(FLAG)나 정보 비트(Info Bits)는 억세스하려는 페이지의 특성을 나타내는 정보이며, 메모리 콘트롤러(100)는 특성 정보를 참조하여 해당 페이지의 메모리 동작을 관리할 수 있다.
상기 예에서는, 제공되는 특성 정보가 플래그(FLAG)와 정보 비트(Info Bits)를 포함하는 것으로 설명되었으나 본 발명의 실시예는 반드시 이에 국한될 필요는 없다. 예컨대, 플래그(FLAG)는 다수의 비트를 포함하며, 상기 플래그(FLAG)가 어드레스 사이의 매칭 결과와, 억세스하려는 페이지의 메모리 특성을 나타내는 정보 비트를 포함하는 것으로 설명되어도 무방하다.
다른 예로서, 반도체 메모리 장치(200)의 셀 어레이는 다수의 서브 뱅크(Sub Bank)를 포함할 수 있다. 동일한 서브 뱅크(Sub Bank)에서는 하나의 워드라인(또는, 로우(row))이 선택적으로 활성되는 반면에, 서로 다른 서브 뱅크(Sub Bank)의 로우는 동시에 활성화될 수 있다. 정보 저장부(210)는 각각의 페이지가 어느 서브 뱅크(Sub Bank)에 포함되는지를 나타내는 정보를 저장할 수 있으며, 이전에 억세스된 페이지와 현재 억세스하려는 페이지의 관계를 나타내는 정보를 상기 특성 정보로서 메모리 콘트롤러(100)로 제공할 수 있다. 예컨대, 이전에 억세스된 페이지와 현재 억세스하려는 페이지가 동일한 서브 뱅크(Sub Bank)에 포함되는지를 나타내는 정보를 메모리 콘트롤러(100)로 제공할 수 있다. 즉, 동일한 서브 뱅크(Sub Bank)인지를 나타내는 정보가 플래그(FLAG)나 정보 비트(Info Bits)에 더 포함되어 메모리 콘트롤러(100)로 제공될 수 있다.
또한, 상기 예에서는 서브 뱅크(Sub Bank)에 관련된 정보가 저장되는 것으로 도시되었으나, 반도체 메모리 장치(200)의 설계에 따라 서로 다른 블록에 속하는 로우가 동시에 활성화될 수 있다. 즉, 하나의 뱅크는 다수 개의 블록들을 포함하며, 서로 다른 블록에 속하는 페이지가 동시에 선택될 수 있다. 이 경우, 정보 저장부(210)는 각각의 페이지가 어느 블록에 포함되는지를 나타내는 정보를 저장할 수 있으며, 이전에 억세스된 페이지와 현재 억세스하려는 페이지가 동일한 블록에 포함되는지를 나타내는 정보를 메모리 콘트롤러(100)로 제공할 수 있다.
도 2 및 도 3은 본 발명의 실시예에 따른 각종 메모리 시스템의 구현 예를 나타내는 블록도이다. 도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 메모리 시스템(1000)은 메모리 콘트롤러(100)와 메모리 모듈(220)을 포함한다. 또한, 메모리 모듈(220)은 모듈 보드(Module board) 상에 장착된 하나 이상의 반도체 메모리 장치(200)를 포함하며, 예컨대 상기 반도체 메모리 장치(200)는 DRAM 칩일 수 있다. 반도체 메모리 장치(200)는 전술한 바와 같이 정보 저장부(210)를 포함할 수 있으며, 정보 저장부(210)는 퓨즈 어레이나 안티퓨즈 어레이 등 불휘발성 메모리로 구현될 수 있다.
메모리 콘트롤러(100)는 메모리 모듈(220)에 구비되는 반도체 메모리 장치(200)를 제어하기 위한 각종 신호들, 예컨대 커맨드(CMD/CMD_CPL) 및 어드레스(ADD)를 메모리 모듈(220)로 제공하고, 메모리 모듈(1000)와 통신하여 라이트 데이터를 반도체 메모리 장치(200)로 제공하거나 리드 데이터를 반도체 메모리 장치(200)로부터 수신한다. 어드레스(ADD)는 다수의 DRAM 칩들에 대한 선택 동작을 위하여 칩 아이디(ID)를 포함할 수 있으며, 선택된 DRAM 칩의 로우 및 컬럼을 선택하기 위한 로우 어드레스 및 컬럼 어드레스를 포함할 수 있다. 반도체 메모리 장치(200)는 셀 어레이를 포함하며, 셀 어레이는 다수 개의 영역을 포함할 수 있다. 일예로서, 셀 어레이는 다수의 메모리 뱅크(Bank)를 포함할 수 있으며, 또한 각각의 메모리 뱅크는 다수 개의 페이지(Page)를 포함할 수 있다. 페이지는 한 번의 RAS Active 명령이 인가되었을 때 뱅크로부터 비트라인 센스앰프로 이동되는 데이터를 저장하는 단위로 정의될 수 있다.
전술한 바와 같이, 메모리 콘트롤러(100)는 메모리 모듈(220)로 각종 커맨드(CMD/CMD_CPL)를 제공하며, 각종 커맨드(CMD/CMD_CPL) 중 적어도 하나의 커맨드에 응답하여 셀 어레이의 영역의 특성 정보가 메모리 콘트롤러(100)로 제공된다. 상기 특성 정보는 플래그(FLAG) 및/또는 정보 비트(Info Bits)를 포함할 수 있으며, 정보 저장부(210)는 셀 어레이의 위크 셀(또는 위크 페이지)의 어드레스 정보, 위크 셀(또는 위크 페이지)의 데이터 리텐션, 라이트 타임 등 메모리 특성 정보, 서브 뱅크에 관련된 정보 등을 저장할 수 있다. 한편, 정보 저장부(210)가 위크 셀(또는 위크 페이지)의 데이터 리텐션이나 라이트 타임 등의 특성을 저장하는 것으로 설명되었으나, 셀 어레이의 전체 영역들의 특성 정보가 정보 저장부(210)에 저장될 수 있으며, 위크 여부와 무관하게 현재 억세스하려는 메모리 셀이나 페이지에 대한 정보가 제공되어도 무방하다.
도 3은 특성 정보를 메모리 모듈의 SPD에 저장한 일예를 나타내는 메모리 시스템의 블록도이다. 메모리 모듈(220)이 서버(server)용 모듈인 RDIMM(Registered Dual in-line memory module) 등의 형태를 갖는 경우, 메모리 모듈(220)에는 해당 모듈 정보 및/또는 반도체 메모리 장치(200)의 정보를 불휘발성 형태로 저장하는 SPD(Serial-presence detect, 230)가 장착될 수 있다. SPD(230)는 불휘발성 메모리를 포함할 수 있으며, 반도체 메모리 장치(200)에 대한 각종 정보(예컨대, 로우 및 컬럼 어드레스의 개수, 데이터 폭(width), 랭크의 수, 랭크당 메모리 밀도, DRAM 칩의 개수 및 DRAM 칩 당 메모리 밀도 등)나, 반도체 메모리 장치(200)의 테스트 단계에서 분석된 특성 정보를 저장한다. 메모리 시스템(1000)의 초기 동작시 SPD(230)에 저장된 각종 정보들이 메모리 콘트롤러(100)로 제공되며, 또한, 전술한 실시예에서와 같이 메모리 콘트롤러(100)로부터의 커맨드(CMD/CMD_CPL)에 응답하여 SPD(230)에 저장된 특성 정보가 메모리 콘트롤러(100)로 제공될 수 있다. 도 2 및 도 3에서 정보 저장부(210)나 SPD(230)에 저장되는 셀 어레이의 특성은 반도체 메모리 장치(200)나 메모리 모듈(220) 제조시 테스트 동작에 의해 분석될 수 있으며, 그 분석 결과가 정보 저장부(210)에 불휘발성하게 저장될 수 있다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리 장치의 일 구현예를 나타내는 블록도이다. 도 4에 도시된 바와 같이, 반도체 메모리 장치(2000)는 다수의 메모리 셀을 포함하는 셀 어레이(2100), 로우 어드레스에 응답하여 셀 어레이(2100)의 로우를 선택하는 로우 디코더(2210), 컬럼 어드레스에 응답하여 셀 어레이(2100)의 컬럼을 선택하는 컬럼 디코더(2220)를 포함할 수 있다. 또한, 반도체 메모리 장치(2000)는 커맨드(CMD/CMD_CPL)를 수신하고 디코딩하여 내부 커맨드(Int CMD)를 생성하는 커맨드 디코더(2300), 외부로부터의 어드레스(ADD)를 수신하는 어드레스 버퍼(2410), 데이터를 입출력하기 위한 데이터 버퍼(2420)를 더 포함할 수 있다.
또한, 본 발명의 실시예에 따르면, 반도체 메모리 장치(2000)는 셀 어레이(2100)의 특성 정보를 저장하는 정보 저장부(2900)와, 특성 정보를 제공하기 위한 비교 동작을 수행하는 어드레스 비교부(2500) 및 블록 매치 비교부(2600)를 더 포함할 수 있다. 서로 다른 블록의 워드라인이 동시에 활성화될 수 있는 경우 블록 매칭 동작이 수행될 수 있으나, 전술한 바와 같이 서로 다른 서브 뱅크의 워드라인이 동시에 활성화될 수 있는 경우에는 서브뱅크 매치 비교부로 지칭되어도 무방하다.
또한, 어드레스 비교 결과(COMP_A)나 블록 매치 결과(COMP_B)에 따라 반도체 메모리 장치(2000)의 각종 동작이 제어될 수 있으며, 예컨대 반도체 메모리 장치(2000)는 내부 커맨드(Int CMD)를 딜레이하여 출력하는 딜레이부(2710)와, 내부 커맨드(Int CMD) 및 딜레이된 내부 커맨드(Int CMD)를 선택적으로 출력하는 선택부(2720)를 더 포함할 수 있다. 선택부(2720)는 선택신호(SEL)에 응답하여 동작하는 멀티플렉서로 구현 가능하며, 상기 선택신호(SEL)는 비교 결과(COMP_A)나 블록 매치 결과(COMP_B)에 따라 생성될 수 있다. 또한, 반도체 메모리 장치(2000)는 비교 결과들(COMP_A/B)에 따라 플래그(FLAG)를 생성하는 플래그 생성부(2810) 및 정보 비트(Info Bits)를 외부로 제공하는 정보 비트 출력부(2820)를 더 포함할 수 있다.
전술한 비교 동작과 플래그(FLAG)/정보 비트(Info Bits)의 출력 동작은 소정의 커맨드(CMD/CMD_CPL)에 응답하여 수행될 수 있다. 이에 따라, 커맨드 디코더(2300)로부터의 내부 커맨드(Int CMD)는 어드레스 비교부(2500) 및 블록 매치 비교부(2600)로 제공될 수 있다. 정보 저장부(2900)에 저장된 특성 정보는 어드레스 비교부(2500) 및 블록 매치 비교부(2600)에 각각 로딩되고, 어드레스 비교부(2500) 및 블록 매치 비교부(2600)는 각각 내부 어드레스(Int ADD)에 기반하는 비교 동작을 통해서 비교 결과들(COMP_A/B)을 출력할 수 있다.
특성 정보의 출력 동작은 특정한 커맨드에 응답하여 수행될 수 있다. 예컨대, 기 정의되는 각종 커맨드(CMD) 중 적어도 일부의 커맨드에 응답하여 특성 정보의 출력 동작이 수행될 수 있다. 커맨드(CMD)에 수반하여 다른 정보들이 반도체 메모리 장치(2000)로 제공될 수 있으며, 예컨대 로우 어드레스를 수반하는 커맨드(CMD)에 응답하여 특성 정보의 출력 동작이 수행될 수 있다. 커맨드(CMD)의 일예로서, 로우를 액티브하기 위한 액티브 커맨드(ACT)가 수신되는 경우, 액티브 커맨드(ACT)를 디코딩한 내부 커맨드(Int CMD)와, 액티브 커맨드(ACT)에 수반하는 로우 어드레스를 이용하여 상기 비교 동작 및 특성 정보의 출력 동작이 수행될 수 있다.
또한, 전술한 바와 같이, 반도체 메모리 장치(2000)와 메모리 콘트롤러 사이에 새로운 커맨드가 정의될 수 있으며, 예컨대 두 개 이상의 메모리 동작을 요청하는 복합 커맨드(CMD_CPL)가 정의될 수 있다. 복합 커맨드(CMD_CPL) 또한 로우 어드레스를 수반할 수 있으며, 반도체 메모리 장치(2000)는 복합 커맨드(CMD_CPL)를 디코딩한 내부 커맨드(Int CMD)와, 복합 커맨드(CMD_CPL)에 수반하는 로우 어드레스를 이용하여 상기 비교 동작 및 특성 정보의 출력 동작이 수행될 수 있다. 복합 커맨드(CMD_CPL)는 각종 메모리 동작을 요청하는 커맨드로서, 예컨대 프리차지 동작과 액티브 동작을 잇달아 수행할 것을 요청하는 커맨드일 수 있다.
어드레스 비교부(2500)는 현재 억세스하고자 하는 페이지(page)에 대응하는 내부 어드레스(Int ADD)를 이용하여 비교 동작을 수행한다. 예컨대, 내부 어드레스(Int ADD)를 위크 페이지에 해당하는 정보들과 비교하여, 현재 억세스하고자 하는 페이지(page)가 위크 페이지인지를 나타내는 비교 결과(COMP_A)를 출력한다. 또한, 블록 매치 비교부(2600)는 현재 억세스하고자 하는 페이지(page)가 이전에 억세스된 페이지(page)와 동일한 블록(또는, 동일한 서브 뱅크)에 포함되는지를 비교하고 그 비교 결과(COMP_B)를 출력한다.
한편, 플래그 생성부(2810)는 비교 결과들(COMP_A/B)에 따라 플래그(FLAG)를 생성하여 출력함으로써, 메모리 콘트롤러가 억세스하려는 페이지(page)의 위크 여부, 그리고 이전에 억세스된 페이지(page)와 동일한 블록에 포함되는 지 여부를 판별할 수 있도록 한다. 또한, 정보 비트 출력부(2820)는 비교 결과들(COMP_A/B)에 따라 정보 비트(Info Bits)를 출력함으로써, 메모리 콘트롤러가 억세스하려는 페이지의 메모리 특성(예컨대, 데이터 리텐션 특성, 라이트 타임 특성 등)을 판별할 수 있도록 한다. 도 4에는 어드레스 비교부(2500)와 블록 매치 비교부(2600)가 서로 구분되는 구성인 것으로 도시되었으나, 각종 비교 동작을 수행하는 하나의 비교 블록으로 도시되어도 무방하다.
도 5a,b는 도 4의 반도체 메모리 장치의 구체적인 동작 예를 나타내는 블록도이다. 도 5a에 도시된 바와 같이, 정보 저장부(2900)는 불휘발성 어레이로 구현될 수 있으며, 위크 영역의 어드레스 정보를 저장하는 제1 영역(2910)과 블록(또는, 서브 뱅크)에 관련된 정보를 저장하는 제2 영역(2920)을 포함할 수 있다. 시스템 구동시, 정보 저장부(2900)에 저장된 정보는 각각 어드레스 비교부(2500)에 구비되는 테이블(2510) 및 블록 매치 비교부(2600)에 구비되는 테이블(2610)에 로딩될 수 있다.
로우 어드레스를 수반하는 커맨드에 응답하여 비교 동작이 수행되는 경우, 상기 커맨드에 수반된 로우 어드레스(ADD_Row)가 어드레스 비교부(2500) 및 블록 매치 비교부(2600)로 각각 제공되며, 로우 어드레스(ADD_Row)와 테이블(2510, 2610)에 저장되는 각종 정보들과 비교된다.
한편, 도 5b에 도시된 바와 같이, 어드레스 비교부/블록 매치 비교부(2500/2600)는 특정의 커맨드에 응답하여 동작할 수 있다. 예컨대, 로우 어드레스를 수반하는 커맨드(이하, 로우 커맨드(CMD_Row))에 응답하여 비교 동작이 수행될 수 있으며, 상기 로우 커맨드(CMD_Row)에 수반하는 로우 어드레스(ADD_Row)가 어드레스 비교부/블록 매치 비교부(2500/2600)로 제공된다. 일예로서, 로우 커맨드(CMD_Row)는 프리차지 동작과 액티브 동작을 명령하는 복합 커맨드일 수 있으며, 커맨드 디코더(2300)로부터의 내부 커맨드(PREACT)가 어드레스 비교부/블록 매치 비교부(2500/2600)로 제공될 수 있다. 어드레스 비교부/블록 매치 비교부(2500/2600)의 비교 결과에 따라 플래그(FLAG) 및 정보 비트(Info Bits)가 출력된다.
도 5a에는 전술한 위크 영역의 어드레스 정보나 블록 정보(또는 서브 뱅크 정보) 등이 불휘발성 어레이에 저장되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요는 없다. 예컨대, 위크 영역의 어드레스 정보 생성이나 블록 정보 생성 중 적어도 하나는 다른 방식에 의해 구현될 수 있으며, 일예로서 블록 정보는 스테이트 머신(예컨대 finite state-machine)에 의해 생성되어 블록 매치 비교부(2600)로 제공될 수도 있다.
도 6a,b는 복합 커맨드를 수신하여 동작하는 반도체 메모리 장치의 일 동작 예를 나타내는 도면이다. 도 6a는 복합 커맨드(CMD_CPL)로서 프리차지 동작 및 액티브 동작을 요청하는 커맨드를 나타내며, 도 6b는 복합 커맨드(CMD_CPL)로서 라이트 동작, 프리차지 동작 및 액티브 동작을 요청하는 커맨드를 나타낸다.
도 6a에 도시된 바와 같이, 반도체 메모리 장치는 액티브 커맨드(ACT)와 함께 뱅크 어드레스(BA) 및 로우 어드레스(RA)를 수신할 수 있으며, 액티브 to 프리차지 시간에 해당하는 tRAS 후 복합 커맨드(CMD_CPL)를 수신한다. 복합 커맨드(CMD_CPL)는 프리차지 커맨드(PRE)와 액티브 커맨드(ACT)를 포함하는 커맨드로서, 뱅크 어드레스(BA) 및 로우 어드레스(RA)를 수반할 수 있다. 각각의 커맨드는 각종 신호들(예컨대, /CKE, /CS, /RAS, /CAS, /WE 등)의 조합에 의해 결정될 수 있으며, 상기 복합 커맨드(CMD_CPL)는 기존의 프리차지 커맨드(PRE)나 액티브 커맨드(ACT)와는 서로 다른 신호들의 조합으로서 새로이 정의될 수 있다.
복합 커맨드(CMD_CPL)가 수신됨에 따라 프리차지 동작이 수행되며, 프리차지 동작에 소요되는 시간 tRP 이후에 내부 커맨드(Int CMD)에 의해 액티브 동작이 자동 수행된다. 예컨대, 복합 커맨드(CMD_CPL)에 수반하여 수신된 뱅크 어드레스(BA)에 대응하여 프리차지 동작이 수행되며, 반도체 메모리 장치의 커맨드 디코딩 및 딜레이 동작에 따라 내부 액티브 커맨드(ACT)에 따른 동작이 수행된다. 복합 커맨드(CMD_CPL)에 수반하여 수신된 뱅크 어드레스(BA) 및 로우 어드레스(RA)에 해당하는 영역이 내부 액티브 커맨드(ACT)에 의해 선택된다. 이후, 라스 to 카스 지연(tRCD) 후 컬럼 어드레스를 수반하는 커맨드(이하, 컬럼 커맨드)가 입력될 수 있으며, 예컨대 리드 또는 라이트 커맨드(RD/WR)가 수신될 수 있다.
한편, 도 6b에 도시된 바와 같이, 복합 커맨드(CMD_CPL)는 라이트 후 오토 프리차지 커맨드(WR/P) 및 액티브 커맨드(ACT)를 포함하는 커맨드일 수 있다. 또는 도 6b에는 도시되지 않았으나, 복합 커맨드(CMD_CPL)로서 리드 후 오토 프리차지 커맨드(WR/P) 및 액티브 커맨드(ACT)가 결합된 커맨드가 수신될 수 있다. 상기 복합 커맨드(CMD_CPL)는 뱅크 어드레스(BA) 및 로우/컬럼 어드레스(RA, CA)를 수반할 수 있다. 예컨대, 라이트 후 오토 프리차지를 위한 뱅크 어드레스(BA) 및 컬럼 어드레스(CA)가 수신되며, 액티브 동작을 위한 로우 어드레스(RA)를 수반할 수 있다. 또한, 도 6b에는 반도체 메모리 장치의 어드레스 핀의 개수를 고려하여 컬럼 어드레스(CA)와 로우 어드레스(RA)가 순차적으로 수신되는 예가 도시되었으나, 상기 컬럼 어드레스(CA)와 로우 어드레스(RA)는 동시에 수신되어도 무방하다.
복합 커맨드(CMD_CPL)가 수신됨에 따라 라이트(또는 리드) 동작이 수행되며, 기록 동작에 소요되는 시간 tWR 이후에 내부 커맨드(Int CMD)로서 내부 프리차지 커맨드(PRE)에 의해 프리차지 동작이 수행된다. 또한, 프리차지 동작에 소요되는 시간 tRP 이후에 내부 커맨드(Int CMD)로서 내부 액티브 커맨드(ACT)에 의해 액티브 동작이 자동 수행된다. 전술한 바와 같이, 자동 수행되는 액티브 동작에 의하여 활성화되는 로우는 복합 커맨드(CMD_CPL)에 수반하여 수신된 로우 어드레스(RA)에 대응할 수 있다.
도 6a,b의 실시예에서는 일부의 복합 커맨드(CMD_CPL)만이 도시되었으나, 다른 실시예로서 각종 복합 커맨드(CMD_CPL)가 정의될 수 있다. 예컨대, 로우를 액티브할 액티브 커맨드(ACT)와 다른 메모리 동작을 위한 커맨드가 결합되어 복합 커맨드(CMD_CPL)가 정의될 수 있으며, 복합 커맨드(CMD_CPL) 수신시 액티브 커맨드(ACT)에 대응하는 로우 어드레스(RA)가 동시에, 또는 순차적으로 수신될 수 있다.
도 7은 반도체 메모리 장치의 테스트 장비에 의한 특성 정보를 분석하는 예를 나타내는 블록도이며, 도 8은 특성 정보를 저장하기 위한 반도체 메모리 장치의 일 구현예를 나타내는 블록도이다. 도 7에서는, 그 일예로서 반도체 메모리 장치(3000)가 외부의 테스트 장비(Test Equipment, ATE, 3010)에 의해 테스트되는 예가 도시된다.
반도체 메모리 장치(3000)에 구비되는 셀 어레이의 다수의 영역들(예컨대, 페이지들)에 대한 메모리 특성 정보를 얻기 위하여, 테스트 장비(3010)는 각종 테스트 신호(Test_sig)를 반도체 메모리 장치(3000)로 제공한다. 각종 테스트 신호(Test_sig)는 셀 어레이의 다수의 영역들을 억세스하기 위한 커맨드, 어드레스 및 데이터 신호를 포함할 수 있다. 테스트 장비(3010)는 반도체 메모리 장치(3000)로부터 테스트 결과(Test_res)를 수신한다. 일예로서, 테스트 동작에 의하여 테스트 장비(3010)로부터의 데이터 신호가 셀 어레이에 저장되고, 셀 어레이에 저장된 데이터 신호를 리드한 리드 데이터가 테스트 결과(Test_res)로서 테스트 장비(3010)로 제공될 수 있다.
테스트 장비(3010)는 테스트 결과(Test_res)를 분석하여 셀 어레이의 영역들에 대한 메모리 특성을 판단한다. 메모리 특성으로서, 테스트 장비(3010)는 상대적으로 위크한 영역의 어드레스나, 영역들 각각의 데이터 리텐션 특성을 판단하거나, 데이터의 라이트 타임 등 메모리 동작에 관련된 특성을 판단할 수 있다. 또한, 메모리 특성은 그 값에 따라 다수의 그룹들로 분류될 수 있으며, 각각의 영역의 메모리 특성이 다수의 그룹들 중 어느 그룹에 속하는지가 판단될 수 있다. 테스트 장비(3010)는 테스트 결과에 따른 특성 정보를 반도체 메모리 장치(3000)에 저장하기 위하여, 위크 페이지 어드레스, 리텐션 특성, 라이트 타임 등의 각종 정보들(INFO_REF, INFO_WR, INFO_WP)을 반도체 메모리 장치(3000)로 제공한다.
도 8에 도시된 바와 같이, 반도체 메모리 장치(3000)는 특성 정보를 저장하기 위한 불휘발성 어레이(3100), 데이터 버퍼(3200), 커맨드 디코더(3300), 어드레스 버퍼(3400) 및 디코더(3500)를 포함할 수 있다. 불휘발성 어레이(3100)는 퓨즈 어레이, 안티퓨즈 어레이 및 기타 다른 불휘발성 저장 수단을 이용하여 구현될 수 있으며, 디코더(3500)는 정보를 저장하기 위한 불휘발성 어레이(3100)의 억세스 위치를 선택하기 위해 구비될 수 있다.
테스트 장비로부터의 각종 특성 정보(INFO)는 데이터 버퍼(3200)를 통해 반도체 메모리 장치(3000) 내부로 제공될 수 있다. 노멀 동작시, 데이터 버퍼(3200)를 통해 리드 또는 라이트 데이터가 전달되는 반면, 테스트 동작시 불휘발성 어레이(3100)에 저장될 정보가 데이터 버퍼(3200)를 통해 제공될 수 있다. 또한, 불휘발성 어레이(3100)에 정보 저장을 명령하기 위한 커맨드(CMD)가 커맨드 디코더(3300)로 제공되며, 정보가 저장되는 위치를 지정하기 위한 어드레스(ADD)가 어드레스 버퍼(3400)를 통해 입력될 수 있다.
일 실시예로서, 불휘발성 어레이(3100)에 정보 저장을 위한 어드레스(ADD)는 반도체 메모리 장치(3000)의 각각의 영역을 지정할 수 있으며, 상기 어드레스(ADD)에 대응하는 메모리 특성 정보(INFO)는 해당 영역의 메모리 특성을 나타내는 정보일 수 있다.
도 9 및 도 10은 반도체 메모리 장치에 저장되는 특성 정보의 일 예를 나타내는 도면이다. 이하, 영역은 페이지인 것으로 가정한다.
도 9의 (a)에 도시된 바와 같이, 반도체 메모리 장치의 셀 어레이의 영역들에 대한 메모리 특성이 불휘발성 어레이(3100A)에 저장될 수 있다. 예컨대, 셀 어레이의 페이지들 중 데이터 리텐션 특성이나 라이트 타임 등의 특성이 상대적으로 낮은 페이지들이 판별되고, 특성이 낮은 페이지들의 어드레스(예컨대, 로우 어드레스) 정보들이 불휘발성 어레이(3100A)에 저장될 수 있다. 억세스하려는 페이지의 어드레스가 외부로부터 수신되면, 수신된 어드레스와 불휘발성 어레이(3100A)에 저장된 어드레스 정보들이 비교되며, 그 비교 결과에 따라 해당 페이지가 위크 페이지임을 나타내는 플래그가 생성될 수 있다.
한편, 도 9의 (b)는 위크 페이지들의 어드레스 정보와 함께, 각 위크 페이지의 메모리 특성 정보가 불휘발성 어레이(3100A)에 저장되는 예가 도시된다. 예컨대, 제1, 제3, 제7 페이지(P1, P3, P7)이 위크 페이지인 경우, 각 위크 페이지에 대한 데이터 리텐션 특성이나 라이트 타임 등의 정보가 저장될 수 있다. 또한, 데이터 리텐션 특성이나 라이트 타임 등 각각의 정보는 하나 이상의 비트 값을 가질 수 있으며, 어느 하나의 비트(예컨대, MSB)는 해당 정보가 어떠한 메모리 특성인지를 나타낼 수 있다. 또한, 나머지 비트들은 해당 위크 영역의 메모리 특성을 나타내며, 예컨대 메모리 특성은 소정의 범위마다 그룹화되고 상기 나머지 비트들은 그룹을 지정하는 값을 가질 수 있다.
도 9의 (c)는 데이터 리텐션 특성이 그룹화된 예가 도시되며, 예컨대 데이터 리텐션 특성이 1 이상 8 미만 ms를 갖는 페이지의 그룹 정보는 비트 값 11에 해당하고, 리텐션 특성이 8 이상 32 미만 ms를 갖는 페이지의 그룹 정보는 비트 값 10에 해당하고, 리텐션 특성이 32 이상 64 미만 ms를 갖는 페이지의 그룹 정보는 비트 값 01에 해당하고, 리텐션 특성이 64 이상인 페이지의 그룹 정보는 비트 값 00에 해당하는 예가 도시된다. 이에 따라, 도 9의 (b)의 정보를 통해 해당 페이지의 메모리 특성 정보가 판단될 수 있다.
한편, 도 10은 서브 뱅크 정보가 불휘발성 어레이(3100B)에 저장되는 예가 도시된다. 도 10의 (a)에 도시된 바와 같이, 반도체 메모리 장치의 셀 어레이는 다수의 뱅크들을 포함할 수 있으며, 또한 각각의 뱅크는 다수 개의 서브 뱅크들을 포함할 수 있다. 도 10의 (a)에서는 하나의 뱅크(BANK)이 4 개의 서브 뱅크들(SUB BANK1~SUB BANK4)을 포함하고, 각각의 서브 뱅크를 나타내는 비트 값이 00, 01, 10, 11을 가지는 예가 도시된다. 또한, 도 10의 (a)에 도시된 바와 같이, 각각의 서브 뱅크(SUB BANK)는 다수의 블록들을 포함할 수 있으며, 서로 다른 블록의 로우가 동시에 활성화될 수 있는 경우 블록에 관련된 정보가 불휘발성 어레이(3100B)에 저장되어도 무방하다.
도 10의 (b)는 각각의 페이지들에 대응하는 서브 뱅크 정보(SUB BANK INFO)가 불휘발성 어레이(3100B)에 저장되는 예로서, 로우 어드레스의 일정 범위에 해당하는 영역들은 그 서브 블록 정보로서 00 값이 저장되고, 다른 일정 범위에 해당하는 영역들은 01, 10, 또는 11 값이 저장될 수 있다.
전술한 도 9 및 도 10의 실시예에서는 위크 페이지의 어드레스 및 메모리 특성 정보와 서브 뱅크 정보를 구분하여 설명하였으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 일예로서, 본 발명의 실시예에 따르면 어느 하나의 정보가 선택적으로 불휘발성 어레이에 저장될 수 있으며, 또는 메모리 특성 정보와 서브 블록 정보가 함께 불휘발성 어레이에 저장되어도 무방하다.
도 11은 본 발명의 실시예에 따른 메모리 콘트롤러의 일 구현예를 나타내는 블록도이다.
도 11에 도시된 바와 같이, 상기 메모리 콘트롤러(4000)는 반도체 메모리 장치로 제공되는 각종 신호를 관리하는 스케줄러(4100), 반도체 메모리 장치로부터 특성 정보를 수신 및 저장하는 플래그 수신부(4200)/정보 테이블(4300), 반도체 메모리 장치로 제공되는 커맨드 및 어드레스를 생성하는 커맨드 생성부(4400), 어드레스 생성부(4500)를 포함할 수 있다. 또한, 메모리 콘트롤러(4000)는 반도체 메모리 장치와의 데이터 입출력을 위한 데이터 입출력부(4600)를 포함할 수 있다.
스케줄러(4100)는 반도체 메모리 장치의 셀 어레이의 상태, 그리고 반도체 메모리 장치와 메모리 콘트롤러 사이의 버스의 상태 등을 고려하여, 반도체 메모리 장치로의 커맨드/어드레스 등의 각종 신호의 제공을 관리할 수 있다. 예컨대, 스케줄러(4100)는 메모리 콘트롤러(4000) 내부에서 생성되는 커맨드의 출력을 관리하고, 커맨드 생성부(4400)는 상기 커맨드에 대응하는 각종 신호들(/RAS, /CAS, /CS, /WE)의 조합을 생성하여 이를 커맨드로서 반도체 메모리 장치로 제공한다. 또한, 어드레스 생성부(4500)는 반도체 메모리 장치의 억세스되는 영역을 지정하기 위한 어드레스(ADD)를 생성하여 출력한다.
스케줄러(4100)는 반도체 메모리 장치로부터 수신되는 플래그(FLAG)나 정보 비트(Info Bits)에 근거하여 커맨드/어드레스의 생성 동작을 관리할 수 있다. 메모리 콘트롤러(4000)가 소정의 커맨드를 제공한 경우 반도체 메모리 장치로부터 특성 정보가 수신되며, 현재 억세스하려는 영역이 위크 영역에 해당하는 지, 또는 이전에 억세스한 영역과 현재 억세스하려는 영역이 동일한 서브 뱅크에 속하는지의 정보를 갖는 플래그(FLAG)가 수신된다. 또한, 현재 억세스하려는 영역에 대응하는 메모리 특성에 대한 정보를 갖는 정보 비트(Info Bits)가 수신된다.
메모리 콘트롤러(4000)는 수신된 플래그(FLAG), 정보 비트(Info Bits)에 근거하여 반도체 메모리 장치의 동작 파라미터들을 조절할 수 있다. 또한, 액티브 커맨드(ACT), 또는 복합 커맨드 등의 로우 어드레스를 수반하는 로우 커맨드를 제공하는 경우, 이에 응답하여 반도체 메모리 장치로부터 특성 정보가 수신되므로, 컬럼 커맨드를 제공함에 의해 실제 라이트 또는 리드 등의 메모리 동작이 수행되기 전에 해당 영역의 특성을 미리 파악할 수 있다. 이에 따라, 메모리 콘트롤러(4000)는 해당 영역의 특성에 따라 라스 to 카스 지연(tRCD), 라이트 타임(tWR), 프리차지 타임(tRP) 등의 파라미터를 조절할 수 있으며, 예컨대 커맨드, 어드레스 등의 출력 타이밍을 제어하여 파라미터를 조절할 수 있다.
도 12a,b는 메모리 특성 정보의 전송 및 이에 따른 반도체 메모리 장치의 제어 동작의 일예를 나타내는 도면이다. 반도체 메모리 장치의 일예로서, DRAM 이 적용되고, 메모리 특성 정보가 페이지에 기반하여 저장된 예가 도시된다. 이하, 전술한 영역은 페이지인 것으로 가정한다.
도 12a,b를 참조하면, 반도체 메모리 장치는 위크 페이지에 관련된 어드레스 정보를 테이블화하여 저장할 수 있으며, 메모리 콘트롤러로부터의 특정 커맨드(CMD)에 응답하여 외부로부터의 어드레스(ADD)를 위크 페이지의 어드레스 정보와 비교하고, 그 비교 결과에 따른 플래그(FLAG)를 메모리 콘트롤러로 전송한다. 예컨대, 억세스하려는 페이지의 어드레스(ADD)와 동일한 어드레스가 위크 페이지의 어드레스로서 테이블에 저장된 경우, 히트(hit)를 나타내는 플래그(FLAG)를 메모리 콘트롤러로 출력하며, 반면에 억세스하려는 페이지의 어드레스(ADD)와 동일한 어드레스가 저장되지 않은 미스(miss)를 나타내는 플래그(FLAG)를 메모리 콘트롤러로 출력할 수 있다.
도 12b를 참조하면, 복합 커맨드로서 프리차지 동작 및 액티브 동작을 포함하는 커맨드가 반도체 메모리 장치로 제공될 수 있으며, 상기 복합 커맨드에 수반하여 뱅크 어드레스(BA) 및 로우 어드레스(RA)가 반도체 메모리 장치로 제공된다. 상기 복합 커맨드에 응답하여, 프리차지 동작을 수행함과 함께 다음에 액티브할 로우 어드레스(RA)를 테이블 내의 어드레스 정보와 비교한다. 비교 결과에 따른 플래그(FLAG)가 생성되고 메모리 콘트롤러로 제공된다.
메모리 콘트롤러는 플래그(FLAG)를 수신하고, 이에 기반하여 반도체 메모리 장치의 메모리 동작을 제어한다. 예컨대, 메모리 콘트롤러는 플래그(FLAG) 값에 따라 커맨드의 출력 타이밍을 제어함으로써, 반도체 메모리 장치의 동작 파라미터들을 조절할 수 있다. 비교 결과, 상기 로우 어드레스(RA)가 위크 페이지를 지시하는 경우, 리드/라이트 커맨드(RD/WR) 등의 컬럼 커맨드가 입력되기까지 큰 라스 to 카스 지연(tRCD)이 적용될 수 있으며, 또는 리드/라이트 후 프리차지 커맨드가 입력되기까지 큰 라이트 타임(tWR)을 적용할 수 있다. 이에 따라, 위크 페이지에 대해 각종 파라미터들의 충분한 시간을 확보함으로써 메모리 특성이 저하되는 것을 방지할 수 있다.
한편, 상기 로우 어드레스(RA)가 노멀 페이지를 지시하는 경우, 메모리 콘트롤러는 해당 페이지를 억세스함에 있어서 상대적으로 짧은 타이밍으로 억세스를 진행할 수 있다. 예컨대, 상대적으로 짧은 라스 to 카스 지연(tRCD)이나 라이트 타임(tWR)을 적용하여 해당 페이지를 억세스한다.
도 13은 특성 정보의 전송 및 이에 따른 반도체 메모리 장치의 제어 동작의 다른 예를 나타내는 도면이다. 도 13의 예에서는, 복합 커맨드로서 라이트(또는, 리드), 오토 프리차지 동작 및 액티브 동작을 요청하는 커맨드가 반도체 메모리 장치로 제공되며, 상기 복합 커맨드에 수반하여 뱅크 어드레스(BA), 컬럼 어드레스(CA) 및 로우 어드레스(RA)가 반도체 메모리 장치로 제공된다. 라이트/리드 및 오토 프리차지 동작시 다음에 액티브할 로우 어드레스(RA)가 테이블 내의 어드레스 정보와 비교된다. 비교 결과에 따른 플래그(FLAG)가 생성되고 메모리 콘트롤러로 제공된다.
메모리 콘트롤러는 플래그(FLAG)를 수신하고, 이에 기반하여 반도체 메모리 장치의 메모리 동작을 제어한다. 전술한 동작과 동일 또는 유사하게, 플래그(FLAG)에 기반하여 라스 to 카스 지연(tRCD), 라이트 타임(tWR) 등 각종 파라미터가 조절될 수 있으며, 예컨대 상기 로우 어드레스(RA)가 위크 페이지를 지시하는 경우, 상대적으로 큰 라스 to 카스 지연(tRCD)이나 라이트 타임(tWR)이 적용될 수 있다. 반면에, 상기 로우 어드레스(RA)가 노멀 페이지를 지시하는 경우, 메모리 콘트롤러는 상대적으로 짧은 라스 to 카스 지연(tRCD)이나 라이트 타임(tWR)을 적용하여 해당 페이지를 억세스할 수 있다.
도 14는 특성 정보의 전송 및 이에 따른 반도체 메모리 장치의 제어 동작의 또 다른 예를 나타내는 도면이다. 도 14의 예에서는, 별도로 정의되는 복합 커맨드가 아니라 기 정의되는 커맨드들 중 적어도 일부에 응답하여 특성 정보가 메모리 콘트롤러로 제공되는 예가 도시된다.
로우 커맨드는 로우 어드레스를 수반할 수 있으며, 예컨대 로우 커맨드로서 액티브 커맨드(ACT)는 뱅크 어드레스(BA) 및 로우 어드레스(RA)를 수반할 수 있다. 액티브 수행시에 로우 어드레스(RA)가 테이블 내의 어드레스 정보와 비교되며, 비교 결과에 따른 플래그(FLAG)가 생성되고 메모리 콘트롤러로 제공된다. 또한, 전술한 바와 동일 또는 유사하게, 플래그(FLAG)에 따라 메모리 동작에 관련된 각종 파라미터들이 조절될 수 있다.
한편, 메모리 콘트롤러는 플래그(FLAG)가 수신될 때마다 동작 파라미터들을 조절할 필요는 없다. 예컨대, 액티브 커맨드(ACT) 및 로우 어드레스(RA)가 반도체 메모리 장치로 제공될 수 있으며, 로우 어드레스(RA)와 테이블 내의 어드레스 정보와의 비교 동작에 의해 플래그(FLAG)가 생성될 수 있다. 메모리 콘트롤러는 다음에 액티브할 로우가 노멀 페이지에 해당하는 경우 일정 파라미터(tRAS)에 따라 프리차지 커맨드(PRE)를 출력하거나, 또는 수신된 플래그(FLAG)와는 무관하게 일정 파라미터(tRAS)에 따라 프리차지 커맨드(PRE)를 출력할 수 있다. 즉, 다양한 동작 파라미터들 중 메모리 특성에 영향을 주는 적어도 일부의 동작 파라미터들이 선택되고, 억세스하려는 페이지의 위크 여부에 따라 상기 동작 파라미터들을 조절할 수 있다.
도 15a,b는 반도체 메모리 장치에 적용되는 각종 커맨드들 및 파라미터들의 일예를 나타내는 도면이다. 도 15a는 뱅크 인터리빙 방식이 적용된 예, 그리고 도 15b는 서브 뱅크 인터리빙 방식이 적용된 예를 나타낸다. 반도체 메모리 장치의 셀 어레이가 다수의 뱅크들을 구비하고, 각각의 뱅크는 다수의 서브 뱅크들을 구비하는 것으로 가정한다.
도 15a를 참조하면, 뱅크 인터리빙 방식에 따라 다수의 뱅크들을 인터리브(interleave)하게 동작시킬 수 있다. 뱅크 인터리빙 방식은, 예컨대 제1 뱅크 동작 후 나머지 뱅크들 중 어느 하나의 뱅크(예컨대, 제2 뱅크)의 동작으로 이루어질 수 있다. 제1 액티브 커맨드(ACT0)는 제1 뱅크에 대한 액티브 커맨드이고, 제2 액티브 커맨드(ACT1)는 제2 뱅크에 대한 액티브 커맨드라고 가정할 때, 제1 액티브 커맨드(ACT0)에 대응하여 선택된 제1 뱅크의 페이지에 대한 라이트 동작이 tWR시간 동안 수행되며, 제1 프리차지 커맨드(PRE0)에 의해 제1 뱅크 내의 메모리 셀들의 비트라인들에 대한 프리차지 동작이 수행된다. 이후, 제1 뱅크에 대한 제1 액티브 커맨드(ACT0)가 다시 인가되고, 이에 따라 제1 뱅크의 메모리 셀에 대한 라이트 동작 및 프리차지 동작이 수행된다.
한편, 제2 뱅크에 대한 제2 액티브 커맨드(ACT1)가 인가되고, 제2 액티브 커맨드(ACT1)에 대응하여 선택된 제2 뱅크의 페이지에 대한 라이트 동작이 tWR시간 동안 수행되며, 제2 프리차아지 커맨드(PRE1)에 의해 제2 뱅크 내의 메모리 셀들의 비트라인들에 대한 프리차지 동작이 수행된다. 이후, 제2 뱅크에 대한 제2 액티브 커맨드(ACT1)가 다시 인가되고, 이에 따라 제2 뱅크의 메모리 셀에 대한 라이트 동작 및 프리차지 동작이 수행된다.
뱅크 인터리빙 방식에서, 제1 뱅크에 대한 제1 액티브 커맨드(ACT0)와 제2 뱅크에 대한 제2 액티브 커맨드(ACT1)는 서로 다른 뱅크들 사이의 로우 액티브 to 로우 액티브 시간인 tRRD 시간 간격으로 인가될 수 있다. 예컨대, 서로 다른 뱅크들의 워드라인은 동시에 선택되어 데이터가 억세스될 수 있는 구조를 가지며, 이에 따라 제1 액티브 커맨드(ACT0)와 제2 액티브 커맨드(ACT1) 사이의 간격인 tRRD 시간은 상대적으로 짧게 설정될 수 있다.
도 15b는 하나의 뱅크가 다수의 서브 뱅크들을 포함하고, 어느 하나의 뱅크 내의 서브 뱅크들을 인터리브하게 동작시키는 예를 나타낸다. 예컨대, 동일한 뱅크에 속하는 제1 및 제2 서브 뱅크의 제1 로우(row)를 액티브하기 위한 커맨드를 제1 액티브 커맨드(ACT0), 제2 로우(row)를 액티브하기 위한 커맨드를 제2 액티브 커맨드(ACT1)로 가정한다.
동일한 서브 뱅크(예컨대, 제1 서브 뱅크)의 로우를 액티브하기 위하여 제1 로우(row)의 액티브 후 라이트 동작 및 프리차지 동작이 순차적으로 수행된 후 제2 로우(row)가 액티브된다. 한편, 다른 서브 뱅크(예컨대, 제2 서브 뱅크)의 제1 로우를 액티브하기 위한 제1 액티브 커맨드(ACT0)는 이보다 짧은 간격으로 제공될 수 있으며, 제2 서브 뱅크의 tRCD 구간중 적어도 일부는 제1 서브 뱅크에 대한 액티브, 기록 및 프리차지 구간에 오버랩될 수 있다. 예컨대, 도 15b의 예에서는 제2 서브 뱅크에 대한 tRCD 구간이 제1 서브 뱅크에 대한 프리차지 구간에 오버랩되는 예가 도시된다.
도 16a,b는 특성 정보의 전송 및 이에 따른 반도체 메모리 장치의 제어 동작의 또 다른 예를 나타내는 도면이다. 반도체 메모리 장치의 일예로서, DRAM이 적용되고, 메모리 특성 정보로서 블록(또는, 서브 뱅크)에 관련된 정보가 저장된 예가 도시된다.
도 16a를 참조하면, 반도체 메모리 장치는 각 어드레스에 대응하는 페이지가 속하는 블록의 정보를 테이블화하여 저장할 수 있다. 메모리 콘트롤러로부터의 특정 커맨드(CMD)에 응답하여 외부로부터의 어드레스(ADD)를 저장된 정보와 비교하여 다음에 억세스하려는 블록과 기존에 액티브된 블록이 동일한지를 판별한다. 비교 결과에 따라, 억세스하려는 블록과 기존 액티브된 블록이 동일한 경우 히트(hit)를 나타내는 플래그(FLAG)를 메모리 콘트롤러로 출력하며, 반면에 서로 동일하지 않은 경우에는 미스(miss)를 나타내는 플래그(FLAG)를 메모리 콘트롤러로 출력할 수 있다.
한편, 도 16b를 참조하면, 프리차지 커맨드 및 액티브 커맨드를 포함하는 복합 커맨드가 반도체 메모리 장치로 제공되며, 상기 복합 커맨드에 수반하여 뱅크 어드레스(BA) 및 로우 어드레스(RA)가 반도체 메모리 장치로 제공된다. 상기 복합 커맨드에 응답하여, 프리차지 동작시에 다음에 액티브할 로우 어드레스(RA)를 테이블 내의 블록 정보와 비교하고, 비교 결과에 따른 플래그(FLAG)를 메모리 콘트롤러로 제공한다.
메모리 콘트롤러는 수신된 플래그(FLAG)에 따라 반도체 메모리 장치의 메모리 동작을 제어할 수 있다. 예컨대, 다음에 억세스하려는 블록과 기존 액티브된 블록이 동일한 경우, 리드/라이트 커맨드(RD/WR) 등의 컬럼 커맨드가 입력되기까지 상대적으로 큰 tRCD를 적용할 수 있으며, 또는 프리차지 동작에 소요되는 시간 tRP를 증가시킬 수 있다. 즉, 동일한 블록에 포함된 로우가 활성화되므로, 상대적으로 큰 tRP 후에 내부 액티브 커맨드를 활성화할 필요가 있으며, 또한 메모리 콘트롤러는 상대적으로 큰 tRP, tRCD 후에 컬럼 커맨드(RD/WR)를 출력할 수 있다. 이에 따라, 상대적으로 큰 tRP 및 tRCD가 확보되며, 확보된 시간을 반도체 메모리 장치 내부에서 라이트 타임(tWR)로 전용이 가능하도록 함으로써, 상대적으로 긴 라이트 타임을 확보할 수 있다.
반면에, 다음에 억세스하려는 블록과 기존 액티브된 블록이 동일하지 않은 경우, 메모리 콘트롤러는 반도체 메모리 장치를 제어함에 있어서 상대적으로 작은 tRP 및 tRCD를 적용할 수 있다. 예컨대, 서로 다른 블록의 경우 동시에 로우 액티브가 가능하므로, 프리차지 동작 후 다음 블록의 억세스를 위한 내부 액티브 커맨드(ACT)를 짧은 tRP후(또는 프리차지 동작과 동시에) 활성화시킬 수 있다. 즉, 반도체 메모리 장치 내부에서 내부 액티브 커맨드(ACT)의 활성화 타이밍을 조절할 수 있으므로, 다음의 블록의 메모리 동작을 위한 각종 파라미터들(예컨대, tWR, tRP 및 tRCD 등)에 시간을 할당할 수 있다.
도 17은 특성 정보의 전송 및 이에 따른 반도체 메모리 장치의 제어 동작의 또 다른 예를 나타내는 도면이다. 도 17의 예에서는, 복합 커맨드 대신에 기 정의되는 액티브 커맨드(ACT)에 응답하여 특성 정보가 출력되는 예가 도시된다.
액티브 커맨드(ACT) 및 이에 수반하여 뱅크 어드레스(BA) 및 로우 어드레스(RA)가 반도체 메모리 장치로 제공된다. 수신된 로우 어드레스(RA)를 이용하여 비교 동작을 수행함으로써, 다음에 억세스하려는 블록과 기존 액티브된 블록이 동일한지를 판단한다. 비교 결과, 히트(hit)를 나타내는 플래그(FLAG)나 미스(miss)를 나타내는 플래그(FLAG)를 메모리 콘트롤러로 출력한다.
반도체 메모리 장치는 비교 결과에 따라 내부 메모리 동작을 제어할 수 있으며, 예컨대 블록 동일 여부에 따라 내부 액티브 커맨드(ACT)의 활성화 타이밍을 제어할 수 있다. 또한, 메모리 콘트롤러는 플래그(FLAG)에 응답하여 반도체 메모리 장치의 동작을 제어할 수 있다. 예컨대, 블록이 동일한 경우 반도체 메모리 장치는 내부 액티브 커맨드(ACT)의 활성화 타이밍의 지연량을 증가시킬 수 있으며, 반면에 블록이 다른 경우에는 내부 액티브 커맨드(ACT)의 활성화 타이밍의 지연량을 감소시킬 수 있다. 또한, 메모리 콘트롤러는 블록이 동일한 경우 상대적으로 큰 tRCD를 적용하여 컬럼 커맨드(RD/WR)를 출력할 수 있으며, 반면에 블록이 다른 경우에는 상대적으로 작은 tRCD를 적용하여 컬럼 커맨드(RD/WR)를 출력할 수 있다.
도 18a,b는 특성 정보의 전송 및 이에 따른 반도체 메모리 장치의 제어 동작의 또 다른 예를 나타내는 도면이다. 반도체 메모리 장치의 일예로서, DRAM 이 적용되고, 메모리 특성 정보로서 위크 페이지에 관련된 어드레스 정보 및 블록에 관련된 정보가 저장된 예가 도시된다.
도 18a를 참조하면, 반도체 메모리 장치에 구비되는 테이블에는 위크 페이지에 관련된 어드레스 정보와 각 어드레스에 대응하는 페이지가 속하는 블록의 정보를 테이블화하여 저장할 수 있으며, 메모리 콘트롤러로부터의 어드레스(ADD)를 이용하여 해당 페이지가 위크 페이지인지의 여부, 그리고 다음에 억세스하려는 블록과 기존 액티브된 블록이 동일한지를 비교한다. 비교 결과에 따른 플래그(FLAG)는 두 개 이상의 비트 값을 포함할 수 있으며, 이에 따라 플래그(FLAG)는 적어도 두 개의 비교 결과에 관련된 정보를 포함할 수 있다.
한편, 도 18b를 참조하면, 상기 비교 결과에 따라 반도체 메모리 장치의 각종 파라미터들이 조절될 수 있다. 일예로서, 프리차지 동작 및 액티브 동작을 요청하는 복합 커맨드(PRE/ACT)에 응답하여 어드레스 비교 동작이 수행되고, 비교 결과에 따른 플래그(FLAG)가 메모리 콘트롤러로 제공될 수 있다. 전술한 실시예에서와 동일 또는 유사하게, 해당 페이지의 위크 페이지 여부에 따라 파라미터들이 조절 가능하며, 또한 동일한 블록에 속하는지의 여부에 따라 파라미터들이 조절 가능하다.
예컨대, 동일한 블록인지의 여부에 따라 내부 액티브 커맨드(ACT)의 활성화 타이밍을 조절함으로써 tRP 및 tRCD 등의 파라미터들의 크기를 조절할 수 있으며, 또한 해당 페이지의 위크 여부에 따라 tRCD 및 tWR 등의 파라미터들의 크기를 조절할 수 있다.
도 19는 본 발명의 일실시예에 따른 반도체 메모리 장치의 동작방법을 나타내는 플로우차트이다. 도 19에 도시된 바와 같이, 반도체 메모리 장치는 위크 영역에 관련된 어드레스 정보와 각 어드레스에 대응하는 영역이 속하는 블록(또는, 서브 뱅크)의 정보를 저장할 수 있으며, 외부로부터의 특정 커맨드에 응답하여 상기 저장된 정보를 이용한 비교 동작을 수행할 수 있다. 다수의 커맨드들 중 적어도 일부의 커맨드에 응답하여 비교 동작이 수행될 수 있으며, 예컨대 로우 어드레스를 수반하는 로우 커맨드에 응답하여 비교 동작이 수행되는 것으로 가정한다.
먼저, 외부로부터 로우 커맨드가 수신됨과 함께(S11), 상기 로우 커맨드에 수반하는 로우 어드레스를 수신한다(S12). 반도체 메모리 장치는 다수의 영역들을 포함하는 셀 어레이를 구비하며, 로우 어드레스에 의하여 억세스할 영역이 선택된다. 상기 영역은 동일한 워드라인에 연결되는 메모리 셀들을 포함하는 페이지 단위일 수 있다.
로우 커맨드 및 로우 어드레스를 수신함에 따라, 상기 로우 어드레스(또는, 내부 버퍼를 거친 내부 로우 어드레스)를 테이블에 저장된 정보와 비교한다(S13). 비교 결과에 따라, 현재 억세스하려는 영역이 위크 영역에 해당하는지 여부 및/또는 다음에 억세스하려는 영역이 속하는 블록이 이전에 액티브된 블록과 동일한지 여부를 나타내는 플래그가 출력되며, 또한 억세스하려는 영역의 메모리 특성(예컨대, 데이터 리텐션 특성, 라이트 타임 특성 등)을 나타내는 정보 비트가 출력된다(S14).
메모리 콘트롤러는 상기 플래그 및/또는 정보 비트를 수신하고 반도체 메모리 장치의 메모리 동작과 관련된 각종 파라미터들을 제어한다. 예컨대, 상기 파라미터의 제어는 메모리 콘트롤러로부터의 커맨드 출력 타이밍을 제어함에 의해 수행될 수 있으며, 이에 따라 반도체 메모리 장치는 타이밍 조절된 커맨드를 수신하고(S15), 이에 대응하는 메모리 동작을 수행한다.
도 20은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작방법을 나타내는 플로우차트이다. 도 20의 실시예에서는 어드레스 비교 동작을 수행하는 커맨드로서, 메모리 콘트롤러와 반도체 메모리 장치 사이에 새로이 정의되는 복합 커맨드에 응답하여 비교 동작이 수행되는 예가 도시된다.
복합 커맨드는 두 개 이상의 동작을 수행할 것을 요청하는 커맨드일 수 있으며, 일예로서 복합 커맨드는 프리차지 동작 및 액티브 동작을 요청하는 커맨드이거나, 리드/라이트 후 오토 프리차지 동작 및 액티브 동작을 포함하는 커맨드일 수 있으며, 또는 기타 다른 동작들을 포함하는 커맨드일 수 있다. 복합 커맨드의 경우, 적어도 하나의 동작을 수행하기 위하여 로우 어드레스를 수반할 수 있으며, 반도체 메모리 장치는 복합 커맨드를 디코딩하여 각종 메모리 동작을 수행하기 위한 하나 이상의 내부 커맨드를 생성할 수 있다.
반도체 메모리 장치는 복합 커맨드를 수신하고(S21), 상기 복합 커맨드에 수반하는 로우 어드레스를 수신한다(S22). 복합 커맨드 및 로우 어드레스를 수신함에 따라, 상기 로우 어드레스(또는, 내부 버퍼를 거친 내부 로우 어드레스)를 테이블에 저장된 정보와 비교한다(S33).
위크 영역의 해당 여부, 그리고 동일한 블록에 해당하는 지 여부를 나타내는 플래그와 다음에 억세스하려는 영역의 메모리 특성을 나타내는 정보 비트가 출력되며(S24), 상기 비교 결과에 따라 반도체 메모리 장치의 내부 커맨드 생성이 조절되고, 또한 내부 커맨드의 딜레이가 조절된다. 예컨대, 복합 커맨드의 디코딩에 따라 두 개 이상의 내부 커맨드가 생성될 수 있으며, 상기 비교 결과에 따라 내부 커맨드의 생성 타이밍이나 내부 커맨드의 딜레이 양이 조절될 수 있다(S25).
또한, 메모리 콘트롤러는 상기 플래그 및/또는 정보 비트를 수신하고 반도체 메모리 장치의 메모리 동작과 관련된 각종 파라미터들을 제어한다. 예컨대, 반도체 메모리 장치는 메모리 콘트롤러로부터 타이밍 조절된 커맨드를 수신하고(S26), 이에 대응하는 메모리 동작을 수행한다.
도 21은 본 발명의 일실시예에 따른 메모리 콘트롤러의 동작방법을 나타내는 플로우차트이다. 도 21은 메모리 시스템에서 메모리 콘트롤러의 관점에서의 동작의 일예를 나타낸다.
메모리 콘트롤러는 기 정의되는 커맨드 및 새로이 정의되는 복합 커맨드들을 반도체 메모리 장치로 출력할 수 있다. 출력되는 커맨드 및 복합 커맨드들 중 적어도 일부는 로우 어드레스를 수반하는 로우 커맨드이며, 상기 커맨드 및 복합 커맨드들 중 적어도 일부를 출력하는 경우 반도체 메모리 장치로부터 플래그/비트 정보가 수신될 수 있다. 일예로서, 로우 커맨드 출력시 반도체 메모리 장치로부터 플래그/비트 정보가 수신되는 것으로 가정한다.
메모리 콘트롤러는 로우 커맨드와 함께 로우 어드레스를 반도체 메모리 장치로 출력한다(S31). 반도체 메모리 장치 내부에서 로우 어드레스 및 테이블에 저장된 정보가 비교되고, 메모리 콘트롤러는 그 비교 결과에 따른 플래그 및/또는 비트 정보를 수신한다(S32). 메모리 콘트롤러는 플래그의 값에 따라 메모리 콘트롤러 내부의 커맨드 생성을 조절할 수 있으며, 예컨대 커맨드의 생성 타이밍 및 반도체 메모리 장치로의 출력 타이밍을 조절할 수 있다. 또한, 비트 정보는 반도체 메모리 장치의 셀 어레이의 영역들의 메모리 특성을 나타낼 수 있으며, 또는 셀 어레이의 영역들 중 위크 영역의 메모리 특성을 나타낼 수 있다. 메모리 콘트롤러는 내부에 구비되는 저장 수단을 통해 상기 비트 정보를 저장할 수 있다(S33).
전술한 바와 같이 메모리 콘트롤러는 플래그에 따른 제어 동작을 수행할 수 있으며, 또한 비트 정보를 참조하여 억세스하려는 영역의 메모리 특성을 판단할 수 있다. 이에 따라, 메모리 콘트롤러는 반도체 메모리 장치의 영역 별 메모리 동작을 관리할 수 있다(S34).
도 22는 반도체 메모리 장치의 내부 커맨드의 딜레이가 MRS에 의해 조절되는 예를 나타내는 블록도이다.
도 22에 도시된 바와 같이, 반도체 메모리 장치(5000)는 커맨드 디코더(5100), 딜레이부(5200) 및 모드 레지스터 세트(MRS, 5300)를 포함할 수 있다. 커맨드 디코더(5100)는 전술한 실시예에서와 동일 또는 유사하게 커맨드 디코딩 동작을 수행할 수 있으며, 예컨대 외부로부터의 복합 커맨드(CMD_CPL)를 수신하고 이를 디코딩하여 내부 커맨드(Int CMD)를 생성할 수 있다.
전술한 실시예에서와 같이 외부의 어드레스(예컨대, 로우 어드레스)와 테이블(미도시) 내부에 저장된 정보의 비교 결과(COMP_A/B)에 근거하여 내부 커맨드(Int CMD)가 딜레이될 수 있다. 딜레이부(5200)에 의해 딜레이 조절된 내부 커맨드(Int CMD)는 실제 메모리 동작을 수행할 커맨드(예컨대, ACT, PRE 등)로서 반도체 메모리 장치(5000) 내부의 다른 기능 블록들로 전달될 수 있다.
딜레이부(5200)는 딜레이 조절 가능한 회로 소자들(미도시)을 포함할 수 있으며, 딜레이부(5200)에 의해 조절되는 딜레이 양은 모드 레지스터 세트(5300)에 의해 설정될 수 있다. 반도체 메모리 장치(5000)의 초기 동작시, 딜레이 조절에 관련된 MRS 코드가 딜레이부(5200)로 제공되어 딜레이 양이 세팅될 수 있으며, 딜레이부(5200)는 비교 결과(COMP_A/B)에 따라 내부 커맨드(Int CMD)의 딜레이 동작을 제어할 수 있다. 다른 실시예로서, 다수의 단계의 딜레이 양이 MRS 코드에 의해 설정될 수 있으며, 비교 결과(COMP_A/B)에 따라 내부 커맨드(Int CMD)가 딜레이되는 양을 선택할 수 있도록 구현이 가능할 것이다.
도 23은 정보 비트를 출력하는 반도체 메모리 장치의 일 구현 예를 나타내는 블록도이다. 설명의 편의상, 반도체 메모리 장치(5000) 외에 메모리 콘트롤러(5010)가 함께 도시된다.
메모리 콘트롤러(5010)는 반도체 메모리 장치(5000)로부터의 정보 비트(Info Bits)를 수신하고 이를 저장하는 정보 테이블(5011)을 포함할 수 있으며, 정보 테이블(5011)에 저장된 정보를 참조하여 반도체 메모리 장치(5000)의 동작을 관리하기 위한 스케줄러(5012)를 포함할 수 있다. 또한, 도 23에는 반도체 메모리 장치(5000)로서 DRAM이 예시되며, 셀 어레이의 영역들의 위크 어드레스나 메모리 특성 정보, 블록 정보 등을 저장하는 정보 저장부(5500)와, 메모리 콘트롤러(5010)로부터의 어드레스(예컨대, 로우 어드레스)와 정보 저장부(5500)에 저장된 정보를 비교하는 비교부(5400)를 포함할 수 있다.
비교 결과에 따른 플래그나 정보 비트는 반도체 메모리 장치(5000)에 구비된 소정의 핀(pin)을 통해 출력될 수 있다. 예컨대, 반도체 메모리 장치(5000)는 플래그나 정보 비트를 출력하기 위한 별도의 정보 핀(Info[0:m])을 포함할 수 있으며, 비교 결과에 따른 플래그나 정보 비트가 상기 정보 핀(Info[0:m])을 통해 메모리 콘트롤러(5010)로 제공될 수 있다. 한편, 정보 비트의 전송 타이밍을 메모리 콘트롤러(5010)로 제공하기 위하여, 플래그나 정보 비트의 전송 시작과 전송 종료를 나타내는 신호(Start/End)가 별도의 핀(S/E)을 통해 출력될 수 있다.
도 24 및 도 25는 본 발명의 일 실시예에 따른 메모리 콘트롤러의 일 구현예를 나타내는 블록도이다. 도 24 및 도 25의 메모리 콘트롤러(6000A, 6000B)는 반도체 메모리 장치로부터의 플래그나 정보 비트에 근거하여 메모리 동작을 제어하는 일예를 나타낸다.
도 24에 도시된 바와 같이, 메모리 콘트롤러(6000A)는 정보 테이블(6100A)을 포함할 수 있으며, 정보 테이블(6100A)에는 반도체 메모리 장치로부터 제공된 페이지들의 메모리 특성 정보가 저장될 수 있으며, 예컨대 위크 페이지의 특성 정보가 저장될 수 있다. 또한, 상기 특성 정보는 소정의 범위의 특성으로 그룹화될 수 있으며 그룹화된 정보가 저장될 수 있다.
메모리 콘트롤러(6000A)는 반도체 메모리 장치에 대한 리프레쉬 동작을 제어하기 위한 구성들을 포함할 수 있다. 일예로서, 메모리 콘트롤러(6000A)는 오토 리프레쉬의 타이밍을 제어하기 위한 리프레쉬 타이머(6200A) 및 어드레스 지정 리프레쉬의 타이밍을 제어하기 위한 리프레쉬 타이머(예컨대, ROR(RAS Only Refresh) 리프레쉬 타이머, 6300A)를 포함할 수 있다. 또한, 메모리 콘트롤러(6000A)는, 리프레쉬 타이머(6200A)의 제어에 따라 오토 리프레쉬 커맨드를 생성하는 커맨드 생성부(6400A) 및 ROR 리프레쉬 타이머(6300A)의 제어에 따라 어드레스 지정 리프레쉬 커맨드를 생성하는 ROR 리프레쉬 커맨드 생성부(6500A) 및 커맨드/어드레스, 데이터를 입출력하는 입출력 버퍼(6600A)를 포함할 수 있다.
커맨드 생성부(6400A)는 소정의 주기에 따라 오토 리프레쉬 커맨드를 생성하여 출력한다. 또한, ROR 리프레쉬 커맨드 생성부(6500A)는 리프레쉬될 영역을 지정하여 리프레쉬를 수행하기 위한 리프레쉬 커맨드를 생성하여 출력한다. ROR 리프레쉬가 수행될 셀 어레이의 영역은 정보 테이블(6100A)을 참조하여 선택될 수 있다. 예컨대, 상대적으로 데이터 리텐션 특성이 낮은 영역에 대해서는, 어드레스를 지정하는 ROR 리프레쉬를 수행함으로써 리프레쉬 빈도수가 증가되도록 한다. 데이터 리텐션 특성은 다수의 그룹으로 분류될 수 있으며, 예컨대 제1 그룹(Group 11)에 속하는 영역에 대해서는 리프레쉬 주기(예컨대, 64ms) 당 4 회의 리프레쉬가 수행되도록 하며, 제2 그룹(Group 10)에 속하는 영역에 대해서는 리프레쉬 주기 당 3 회, 그리고 제3 그룹(Group 01)에 속하는 영역에 대해서는 리프레쉬 주기 당 2 회 의 리프레쉬가 수행되도록 할 수 있다. 도시되지는 않았으나, 노멀 영역(예컨대, 노멀 페이지)에 대해서는 제4 그룹(Group 00)에 속할 수 있으며, 상기 노멀 영역에 대해서는 ROR 리프레쉬를 수행하지 않고 오토 리프레쉬만 수행되도록 할 수 있다.
도 25는 메모리 콘트롤러의 라이트 타임 제어 동작의 일예를 나타내며, 메모리 콘트롤러(6000B)는 정보 테이블(6100B)을 포함할 수 있으며, 정보 테이블(6100B)에는 셀 어레이의 영역들의 메모리 특성 정보로서 라이트 타임에 관련된 정보가 저장될 수 있다. 또한, 셀 어레이의 영역들 중 위크 영역의 라이트 타임에 관련된 정보가 저장될 수 있으며, 상기 특성 정보는 소정의 범위의 특성으로 그룹화될 수 있다.
메모리 콘트롤러(6000B)는 라이트 타이밍 제어부(6200B), 라이트 커맨드 생성부(6300B) 및 입출력부(6400B)를 포함할 수 있다. 라이트 타이밍 제어부(6200B)는 정보 테이블(6100B)에 저장된 영역들(예컨대, 위크 영역들)의 특성에 따라 라이트 타이밍을 제어하고, 라이트 커맨드 생성부(6300B)는 억세스하려는 영역의 특성에 기반하여 타이밍이 제어된 라이트 커맨드를 생성한다. 예컨대, 라이트 타임에 관련된 그룹 정보에 따라, 노멀 영역에 대해서는 10ns 이하의 라이트 타임 동안 라이트 동작이 수행되도록 하며, 이외 위크 영역들에 대해서는 더 긴 시간(예컨대, 10 초과 30 이하의 ns) 동안 라이트 동작이 수행되도록 제어한다.
도 26은 본 발명의 실시예가 적용되는 반도체 메모리 장치를 포함하는 메모리 모듈의 일 구현예를 나타내는 블록도이다. 전술한 실시예에서는 메모리 특성 정보가 반도체 메모리 장치 내부에 저장되는 예가 설명되었으나, 메모리 모듈 상에 메모리 관리를 위한 별도의 칩이 배치되고, 상기 메모리 특성 정보는 별도의 칩에 저장될 수도 있다. 즉, 메모리 모듈 상에 장착된 반도체 메모리 장치의 특성을 테스트한 결과가 메모리 모듈 상의 별도의 관리 칩에 저장될 수 있으며, 외부의 콘트롤러 또는 메모리 모듈 상의 관리 칩에 의하여 메모리 특성에 따른 메모리 동작 제어가 수행될 수 있다. 본 발명의 실시예는 각종 형태의 메모리 모듈에 적용될 수 있으며, 일예로서 SIMM(Single in-line memory module), DIMM(Dual in-line memory module), SO-DIMM(Small-outline DIMM), UDIMM(Unbuffered DIMM), FBDIMM(Fully-buffered DIMM), RBDIMM(Rank-buffered DIMM), LRDIMM(Load-reduced DIMM), mini-DIMM 및 micro-DIMM 등의 메모리 모듈에 적용될 수 있다.
도 26은 본 발명의 일실시예에 따른 메모리 모듈 및 메모리 시스템의 일예를 나타내는 블록도이다. 도 26은 본 발명의 실시예가 LRDIMM 형태의 메모리 모듈에 적용되는 예를 나타낸다.
도 26에 도시된 바와 같이, 메모리 시스템(7000A)은 메모리 모듈(7100A) 및 메모리 콘트롤러(7200A)를 포함하며, 메모리 모듈(7100A)은 모듈 보드(Module Board) 상에 장착된 하나 이상의 반도체 메모리 장치(7110A) 및 메모리 관리 칩(7120A)을 포함할 수 있다. 상기 반도체 메모리 장치(7110A)로서 DRAM 셀을 구비하는 DRAM 칩(DRAM1~DRAMn)이 적용될 수 있으며, 메모리 관리 칩(7120A)은 반도체 메모리 장치(7110A)의 셀 어레이(미도시)의 특성에 관련된 정보를 저장하기 위한 불휘발성 어레이(7121A)를 포함한다. LRDIMM 형태의 메모리 모듈의 경우, 메모리 동작을 위한 하나 이상의 랭크(Rank)가 정의되며, 일예로서 DRAM 칩(DRAM1~DRAMn) 각각이 서로 다른 랭크(Rank)로 정의될 수 있다.
테스트 장비에 의한 테스트 결과로서, 각 반도체 메모리 장치의 셀 어레이의 위크 페이지 어드레스나 메모리 특성, 그리고 서브 블록에 관계된 정보들이 불휘발성 어레이(7121A)에 저장된다. 그리고, 메모리 콘트롤러(7200A)는 커맨드(CMD/CMD_CPL) 및 어드레스(ADD)를 메모리 모듈(7100A)로 제공하고, 커맨드(CMD/CMD_CPL)가 특정 커맨드, 예컨대 로우 어드레스를 수반하는 로우 커맨드인 경우 메모리 관리 칩(7120A)은 로우 커맨드와 함께 수신된 로우 어드레스를 불휘발성 어레이(7121A)에 저장된 정보와 비교하고 그 비교 결과를 발생한다. 전술한 바와 같이, 비교 결과는 플래그(FLAG)나 정보 비트(Info Bits)를 포함할 수 있다.
또한, 메모리 콘트롤러(7200A)는 플래그(FLAG)나 정보 비트(Info Bits)에 대응하여 메모리 동작을 관리할 수 있으며, 예컨대 커맨드(CMD/CMD_CPL)의 출력 타이밍을 조절하여 메모리 동작에 관련된 각종 파라미터들을 조절할 수 있다. 또한, 커맨드(CMD/CMD_CPL)의 디코딩 동작 및 딜레이 동작은 메모리 관리 칩(7120A)에서 수행될 수 있으며, 이에 따라 딜레이 처리된 내부 커맨드가 메모리 관리 칩(7120A)으로부터 반도체 메모리 장치(7110A)로 제공될 수 있다.
도 27은 본 발명의 일실시예에 따른 메모리 모듈 및 메모리 시스템의 다른 예를 나타내는 블록도이다. 도 27은 본 발명의 실시예가 FBDIMM(Fully-Buffered DIMM) 형태의 메모리 모듈에 적용되는 예를 나타낸다.
도 27에 도시된 바와 같이, 메모리 시스템(7000B)은 메모리 모듈(7100B) 및 메모리 콘트롤러(7200B)을 구비하며, 메모리 모듈(7100B)은 하나 이상의 반도체 메모리 장치(7110B) 및 AMB(Advanced Memory Buffer) 칩(7120B)을 포함한다. FBDIMM 형태의 메모리 모듈(7100B)은, 메모리 콘트롤러(7200B)와 메모리 모듈(7100B) 내의 AMB 칩(7120B)이 포인트 투 포인트(point-to-point) 방식으로 서로 접속되어 직렬 통신한다. AMB 칩(7120B)은 반도체 메모리 장치(7110B)의 셀 어레이(미도시)의 특성에 관련된 정보를 저장하기 위한 불휘발성 어레이(7121B)를 포함한다. 도 27에서는 설명의 편의상 하나의 메모리 모듈(7100B)만이 도시되었으나, FBDIMM 형태의 모듈에 따르면 메모리 시스템(7000B)에 접속되는 메모리 모듈(7100B) 수를 증가시킬 수 있으므로 대용량화가 가능하며, 또한 FBDIMM은 패킷 프로토콜(packet protocol)을 이용하기 때문에 고속 동작이 가능하다.
테스트 장비에 의한 테스트 결과로서, 각 반도체 메모리 장치의 셀 어레이의 위크 페이지 어드레스나 메모리 특성, 그리고 서브 블록에 관계된 정보들이 AMB 칩(7120B)의 불휘발성 어레이(7121B)에 저장된다. 메모리 콘트롤러(7200B)로부터 수신되는 커맨드(CMD/CMD_CPL)가 특정 커맨드, 예컨대 로우 어드레스를 수반하는 로우 커맨드인 경우, AMB 칩(7120B)은 로우 어드레스를 불휘발성 어레이(7121B)에 저장된 정보와 비교하고, 비교 결과에 따른 플래그(FLAG)나 정보 비트(Info Bits)를 메모리 콘트롤러(7200B)로 출력한다.
비교 결과에 따른 반도체 메모리 장치(7110B)의 메모리 동작에 관련된 각종 파라미터들이 조절될 수 있다. 전술한 바와 같이 메모리 콘트롤러(7200B)는 커맨드(CMD/CMD_CPL)의 출력 타이밍을 조절하거나, AMB 칩(7120B)은 커맨드(CMD/CMD_CPL)의 디코딩 동작 및 딜레이 동작을 수행하고, 디코딩 및 딜레이 처리된 내부 커맨드를 반도체 메모리 장치(7110B)로 제공할 수 있다.
도 28은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다. 도 28은 반도체 메모리 장치가 다수의 반도체 레이어들을 적층하여 구현되는 예를 나타낸다.
도 28에 도시된 바와 같이, 반도체 메모리 장치(8100)는 다수의 반도체 레이어들(LA1~LAn)을 구비할 수 있다. 반도체 레이어들(LA1~LAn) 각각은 DRAM 셀을 포함하는 메모리 칩일 수 있으며, 또는 반도체 레이어들(LA1~LAn) 중 일부는 외부의 콘트롤러와 인터페이싱을 수행하는 마스터 칩이고 나머지는 데이터를 저장하는 슬레이브 칩일 수 있다. 도 28의 예에서는, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2~LAn)은 슬레이브 칩인 것으로 가정한다.
다수의 반도체 레이어들(LA1 내지 LAn)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 콘트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(8110)와 슬레이브 칩으로서 제n 반도체 레이어(8120)를 중심으로 하여 반도체 메모리 장치(8100)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(8110)는 슬레이브 칩들에 구비되는 셀 어레이(8121)을 구동하기 위한 각종 회로들을 구비한다. 예컨대, 제1 반도체 레이어(8110)는 셀 어레이(8121)의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 8111)와, 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 8112)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(8113), 외부로부터 커맨드(CMD)를 디코딩하는 커맨드 디코더(8114)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(8115) 등을 구비할 수 있다.
또한 제1 반도체 레이어(8110)는 슬레이브 칩의 메모리 동작을 관리하기 위한 DRAM 관리부(8116)를 더 구비할 수 있다. DRAM 관리부(8116)는 전술한 바와 같이, 셀 어레이(8121)의 영역들의 위크 페이지 어드레스나 메모리 특성, 그리고 서브 블록에 관계된 정보들을 저장하는 불휘발성 어레이(8117)를 포함할 수 있다. 외부의 콘트롤러로부터 수신되는 커맨드들 중 특정 커맨드, 예컨대 로우 어드레스를 수반하는 로우 커맨드가 수신되는 경우, DRAM 관리부(8116)는 로우 어드레스를 불휘발성 어레이(8117)에 저장된 정보와 비교하고, 비교 결과에 따른 플래그(FLAG)나 정보 비트(Info Bits)를 외부의 콘트롤러로 제공할 수 있다.
한편, 제n 반도체 레이어(8120)는, 셀 어레이(8121)와, 셀 어레이를 구동하기 위한 기타 주변 회로들, 예컨대 셀 어레이(8121)의 로우 및 칼럼을 선택하기 위한 로우/칼럼 선택부, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역(8122)을 구비할 수 있다.
도 28에 도시된 실시예에 따르면, 비교 결과에 따라 플래그(FLAG)나 정보 비트(Info Bits)가 외부의 콘트롤러로 제공됨에 따라, 콘트롤러가 셀 어레이(8121)의 메모리 특성에 따라 메모리 동작에 관련된 각종 파라미터들을 제어할 수 있으며, DRAM 관리부(8116)의 제어 하에서 커맨드의 디코딩 동작 및 딜레이 동작이 제어될 수 있다.
도 29는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 모듈의 다른 구현예를 나타내는 도면이다. 설명의 편의상 메모리 모듈 외에 메모리 콘트롤러가 함께 도시된다.
도 29에 도시된 바와 같이, 메모리 모듈(8200)은 모듈 보드(Module Board) 상에 장착된 하나 이상의 반도체 메모리 장치(8210)를 구비한다. 반도체 메모리 장치(8210)는 DRAM 칩으로 구현될 수 있으며, 각각의 반도체 메모리 장치(8210)는 다수 개의 반도체 레이어들을 포함한다. 반도체 레이어들은 하나 이상의 마스터 칩(8211)과 하나 이상의 슬레이브 칩(8212)을 포함한다. 또한, 전술한 바와 같이 마스터 칩(8211)은 본 발명의 실시예에 따라 생성된 메모리 특성 정보를 저장하기 위한 불휘발성 어레이를 갖는 DRAM 관리부를 포함할 수 있다. 반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통해 수행될 수 있다. 메모리 모듈(8200)은 시스템 버스를 통해 메모리 콘트롤러(8300)와 통신하며, 이에 따라 커맨드(CMD/CMD_CPL), 어드레스(ADD), 플래그(FLAG) 및 정보 비트(Info Bits) 등이 메모리 모듈(8200)과 메모리 콘트롤러(8300) 사이에서 송수신된다.
도 29에 도시된 메모리 모듈(8200)에 따르면, 모듈 보드(Module Board) 상에 메모리 동작의 관리를 위한 별도의 칩이 장착될 필요가 없다. 즉, 각각의 반도체 장치(8210)의 일부의 반도체 레이어가 마스터 칩으로서 동작하고, 메모리 관리를 위한 관리부가 마스터 칩에 배치되도록 한다. 이에 따르면, 메모리 모듈(8200)의 관점에서 집적도를 향상할 수 있다.
도 30은 본 발명의 다양한 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 설명하는 도면이다. 도 30을 참조하면, 메모리 시스템(8400)은 광 연결 장치들(8431, 8432)과 메모리 콘트롤러(8420) 그리고 반도체 메모리 장치(8410)을 포함한다. 반도체 메모리 장치(8410)로서 DRAM이 예시된다.
광 연결 장치들(8431, 8432)은 메모리 콘트롤러(8420)와 반도체 메모리 장치(8410)를 상호 연결한다(interconnect). 메모리 콘트롤러(8420)는 컨트롤 유닛(8421), 제1 송신부(8422) 및 제1 수신부(8423)를 포함한다. 컨트롤 유닛(8421)은 제1 전기 신호(SN1)를 제1 송신부(8422)로 전송한다. 제1 전기 신호(SN1)는 반도체 메모리 장치(8410)로 전송되는 커맨드, 클록 신호, 어드레스 및 데이터 등을 포함할 수 있다.
제1 송신부(8422)는 광 변조기(E/O)를 포함하고, 광 변조기(E/O)는 제1 전기 신호(SN1)를 제1 광 송신 신호(OTP1EC)로 변환하여 광 연결 장치(8431)로 전송한다. 제1 광 송신 신호(OTP1EC)는 광 연결 장치(8431)를 통하여 시리얼 통신으로 전송된다. 제1 수신부(8423)는 광 복조기(O/E)를 포함하고, 광 복조기(O/E)는 광 연결 장치(8430)로부터 수신된 제2 광 수신 신호(OPT2OC)를 제2 전기 신호(SN2)로 변환하여 컨트롤 유닛(8420)으로 전송한다.
반도체 메모리 장치(8410)는 제2 수신부(8411), 셀 어레이(8412) 및 제2 송신부(8413)를 포함한다. 제2 수신부(8411)은 광 복조기(O/E)를 포함하고, 광 복조기(O/E)는 광 연결 장치(8430)로부터 제1 광 수신 신호(OPT1OC)를 제1 전기 신호(SN1)로 변환하여 셀 어레이(8412)로 전송한다.
셀 어레이(8412)에서는 제1 전기 신호(SN1)에 응답하여 라이트 데이터를 메모리 셀에 기입하거나 셀 어레이(8412)로부터 리드된 데이터를 제2 전기 신호(SN2)로서 제2 송신부(8413)로 전송한다. 제2 전기 신호(SN2)는 메모리 콘트롤러(8420)로 전송되는 클록 신호, 리드 데이터 등을 포함할 수 있다. 제2 송신부(8413)는 광 변조기(E/O)를 포함하고, 광 변조기(E/O)는 제2 전기 신호(SN2)를 제2 광 송신 신호(OPT2EC)로 변환하여 광 연결 장치(8432)로 전송한다. 제2 광 송신 신호(OTP2EC)는 광 연결 장치(8432)를 통하여 시리얼 통신으로 전송된다.
도 30에는 도시되지 않았으나, 반도체 메모리 장치(8410)는 광 송신 신호에 포함되는 커맨드에 응답하여 본 실시예에서 설명된 각종 비교 동작을 수행할 수 있으며, 또한 비교 결과에 따른 플래그(FLAG)나 정보 비트(Info Bits)를 광 송신 신호에 포함시켜 메모리 콘트롤러(8420)로 제공할 수 있다.
도 31은 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다. 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨팅 시스템(9000)에 본 발명의 반도체 메모리 장치가 램(9200)으로 장착될 수 있다. 램(9200)으로 장착되는 반도체 메모리 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나가 적용될 수 있다. 예컨대, 램(9200)은 앞선 실시예들 중 반도체 메모리 장치가 적용될 수 있으며, 또는 메모리 모듈 형태로 적용될 수도 있다. 또한, 도 31의 램(9200)은 반도체 메모리 장치와 메모리 콘트롤러를 포함하는 개념일 수 있다.
본 발명의 일실시예에 따른 컴퓨팅 시스템(9000)은 중앙처리 장치(9100), 램(9200), 유저 인터페이스(9300)와 불휘발성 메모리(9400)를 포함하며, 이들 구성요소는 각각 버스(9500)에 전기적으로 연결되어 있다. 불휘발성 메모리(7400)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.
상기 컴퓨팅 시스템(9000)에서, 앞선 실시예들에서와 같이 램(9200)은, 데이터를 저장하기 위한 셀 어레이를 포함하는 반도체 메모리 장치를 포함할 수 있으며, 반도체 메모리 장치에는 전술한 메모리 특성 정보를 저장하는 불휘발성 어레이가 구비될 수 있다. 또한, 램(9200)이 메모리 모듈로 구현되는 경우, 별도의 관리 칩이 메모리 모듈에 구비될 수 있으며, 전술한 불휘발성 어레이는 별도의 관리 칩에 배치될 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (20)

  1. 다수의 영역들을 포함하는 셀 어레이;
    커맨드를 디코딩하여 내부 커맨드를 생성하는 커맨드 디코더;
    상기 다수의 영역들 중 적어도 일부의 영역의 특성 정보를 저장하는 정보 저장부를 구비하고,
    제1 커맨드 및 상기 제1 커맨드에 수반하는 제1 로우 어드레스가 수신될 때, 상기 제1 로우 어드레스에 대응하는 영역의 특성 정보가 외부로 제공되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 셀 어레이는 DRAM 셀을 포함하고, 상기 영역들 각각은 로우 어드레스에 의해 지정되는 페이지 단위인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 특성 정보는, 상기 영역들 중 상대적으로 낮은 메모리 특성을 갖는 영역들을 나타내는 어드레스 정보를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 특성 정보는, 상기 어드레스 정보에 대응하는 영역의 데이터 리텐션 특성 및 라이트 타임 특성 중 적어도 하나의 정보를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 셀 어레이는 하나 이상의 뱅크를 포함하고, 각각의 뱅크는 다수의 서브 뱅크들을 포함하며,
    상기 특성 정보는, 각각의 영역이 속하는 서브 뱅크에 관계된 정보를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 외부로 제공되는 특성 정보는, 상기 제1 로우 어드레스에 대응하는 영역의 위크 영역 여부를 나타내는 제1 정보, 상기 영역의 메모리 특성에 관련된 제2 정보, 상기 제1 로우 어드레스에 대응하는 영역이 속하는 서브 뱅크가 기존 액티브된 서브 뱅크와 동일한지 여부를 나타내는 제3 정보 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 제1 커맨드는 로우 어드레스를 수반하는 액티브 커맨드인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 제1 커맨드는 적어도 두 개의 메모리 동작을 요청하는 복합 커맨드이며, 상기 복합 커맨드는 로우 어드레스를 수반하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 복합 커맨드는, 라이트 동작, 리드 동작, 프리차지 동작 중 적어도 하나의 동작과 액티브 동작을 일련하게 수행할 것을 지시하는 커맨드인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 제1 로우 어드레스는 현재 액티브되는 영역 이후 다음에 액티브될 영역을 지정하는 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제1항에 있어서,
    상기 제1 어드레스와 상기 정보 저장부에 저장된 정보를 비교하여 그 비교 결과를 출력하는 비교부; 및
    상기 내부 커맨드를 수신하고, 상기 비교 결과에 따라 상기 내부 커맨드의 딜레이를 제어하는 딜레이부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 딜레이부에 의한 딜레이 양을 설정하기 위한 모드 레지스터 세트를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제1항에 있어서,
    상기 외부로 제공된 특성 정보에 따라 입력 타이밍이 조절된 제2 커맨드를 수신하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 다수의 영역들을 포함하는 셀 어레이;
    커맨드를 디코딩하여 내부 커맨드를 생성하는 커맨드 디코더;
    상기 다수의 영역들 중 선택된 일부의 영역의 어드레스 정보를 저장하는 정보 저장부; 및
    수신된 어드레스와 상기 정보 저장부에 저장된 어드레스 정보를 비교하여 그 비교 결과를 출력하는 비교부; 및
    상기 비교 결과에 따라, 해당 영역의 특성을 나타내는 플래그를 생성하는 플래그 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 정보 저장부는, 상기 다수의 영역들 중 상대적으로 위크 특성을 갖는 영역들의 어드레스 정보를 저장하고, 상기 다수의 영역들 각각이 속하는 서브 뱅크 또는 블록에 관련된 정보를 더 저장하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 비교부는,
    상기 수신된 어드레스와 위크 특성을 갖는 영역들의 어드레스 정보와 비교하여 그 비교 결과를 출력하는 제1 비교부; 및
    이전의 억세스된 영역과 상기 수신된 어드레스에 의해 억세스되는 영역이 동일 서브 뱅크 또는 동일 블록에 속하는지를 비교하는 제2 비교부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 다수의 영역들을 포함하는 셀 어레이를 구비하는 반도체 메모리 장치의 동작방법에 있어서,
    외부로부터 제1 커맨드 및 상기 제1 커맨드에 수반하는 제1 로우 어드레스를 수신하는 단계;
    상기 제1 커맨드를 디코딩하여 내부 커맨드를 생성하는 단계;
    상기 제1 로우 어드레스와 상기 반도체 메모리 장치 내부에 저장된 상기 셀 어레이의 적어도 일부의 영역의 특성 정보와 비교하는 단계; 및
    상기 비교 결과에 따라 상기 제1 로우 어드레스에 대응하는 영역의 특성 정보를 외부로 출력하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  18. 제17항에 있어서,
    상기 제1 커맨드는 제1 메모리 동작을 요청하는 커맨드와 상기 제1 로우 어드레스에 대응하는 영역을 활성화하기 위한 액티브 커맨드를 포함하는 복합 커맨드이며,
    상기 비교하는 단계는, 상기 제1 메모리 동작과 함께 수행되는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  19. 제17항에 있어서,
    상기 비교 결과에 따라 상기 액티브 커맨드를 디코딩한 내부 액티브 커맨드의 딜레이를 제어하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  20. 메모리 콘트롤러를 포함하는 메모리 시스템에 있어서,
    상기 메모리 콘트롤러는,
    커맨드를 생성하는 커맨드 생성부;
    메모리의 특성 정보에 관련된 플래그를 수신하는 플래그 수신부; 및
    상기 수신된 플래그에 따라 커맨드의 생성 동작을 관리하기 위한 스케줄러를 구비하고,
    로우 어드레스를 수반하는 로우 커맨드를 출력함에 대응하여 상기 플래그가 수신되는 것을 특징으로 하는 메모리 시스템.
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