KR20170000684A - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예는 반도체 장치에 관한 것으로, 액티브 명령을 구분하여 반도체 메모리의 동작을 제어하여 동작 효율성을 향상시킬 수 있도록 하는 기술이다. 이러한 본 발명은 클록, 칩 선택신호 및 커맨드 어드레스를 디코딩하여 액티브 동작 이후에 라이트 또는 리드 동작이 수행됨을 나타내는 액티브 라이트 신호, 액티브 리드 신호와, 프리차지신호를 출력하는 명령 디코더, 액티브 라이트 신호, 액티브 리드 신호 및 프리차지신호에 대응하여 뱅크의 액티브 동작을 제어하기 위한 뱅크 액티브신호와, 라이트 또는 리드 동작을 수행하기 위한 액티브 라이트 플래그신호, 액티브 리드 플래그신호를 출력하는 로오 제어부 및 액티브 라이트 플래그신호, 상기 액티브 리드 플래그신호, 라이트 명령신호, 리드 명령신호 및 프리차지신호에 대응하여 컬럼 액티브 동작을 제어하기 위한 제어신호를 뱅크에 출력하는 컬럼 제어부를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명의 실시예는 반도체 장치에 관한 것으로, 액티브 명령을 구분하여 반도체 메모리의 동작을 제어하여 동작 효율성을 향상시킬 수 있도록 하는 기술이다.
일반적으로, 반도체 메모리 장치는 메모리 셀 어레이와 셀 어레이에 속한 셀을 선택하여 필요한 정보를 쓰거나 읽어내기 위한 수단으로 이루어진다.
구체적으로, 반도체 메모리 장치는 라이트 동작시, 액티브(Active) 신호에 의해 워드 라인(Wordline)을 인에이블시킨다. 그리고, 라이트 드라이버(Write Driver)를 통해 로컬 데이터 라인(Local Data Line)에 실린 데이터를 컬럼 선택 신호에 의해 선택된 비트 라인 감지 증폭기(Bit Line Sense Amplifier)로 전달한다. 그리고, 해당 셀(Cell)에 데이터를 저장함으로써 라이트 동작을 수행한다.
그리고, 반도체 메모리 장치는 리드 동작시, 액티브 신호에 의해 워드 라인을 인에이블시킨다. 그리고, 셀에 있는 데이터를 비트 라인을 통해 비트 라인 감지 증폭기에서 증폭시킨다.
그리고, 증폭된 데이터는 컬럼 선택 신호에 의해 로컬 데이터 라인으로 전달된다. 이후에, 로컬 입출력 감지 증폭기(Local Input/Output Sense Amplifier)에서 데이터가 증폭되어 글로벌 데이터 라인(Global Data Line)으로 전송됨으로써 리드 동작이 수행된다.
반도체 장치의 동작시 액티브 커맨드 이후에 라이트 동작이 수행되거나 리드 동작이 수행되거 프리차지 동작이 수행될 수 있다. 그런데, 액티브 커맨드가 활성화된 이후에 라이트 동작이 수행되든 리드 동작이 수행되는 것과 상관없이 동일한 액티브 명령이 사용된다.
이에 따라, 반도체 메모리 장치는 액티브 커맨드 이후에 어떠한 명령신호가 인가되는지를 모르는 상태에서 항상 라이트 동작과 리드 동작을 모두 준비하는 상태가 되어 불필요한 동작 전류가 소모될 수 있다.
본 발명의 실시예는 반도체 장치에 관한 것으로, 액티브 커맨드 이후에 수행되는 동작 명령이 어떤 명령인지에 대한 정보가 액티브 커맨드에 포함되도록 하여 메모리의 동작 효율성을 향상시킬 수 있도록 하는데 그 특징이 있다.
본 발명의 실시예에 따른 반도체 장치는, 클록, 칩 선택신호 및 커맨드 어드레스를 디코딩하여 액티브 동작 이후에 라이트 또는 리드 동작이 수행됨을 나타내는 액티브 라이트 신호, 액티브 리드 신호와, 프리차지신호를 출력하는 명령 디코더; 액티브 라이트 신호, 액티브 리드 신호 및 프리차지신호에 대응하여 뱅크의 액티브 동작을 제어하기 위한 뱅크 액티브신호와, 라이트 또는 리드 동작을 수행하기 위한 액티브 라이트 플래그신호, 액티브 리드 플래그신호를 출력하는 로오 제어부; 및 액티브 라이트 플래그신호, 액티브 리드 플래그신호, 라이트 명령신호, 리드 명령신호 및 프리차지신호에 대응하여 컬럼 액티브 동작을 제어하기 위한 제어신호를 뱅크에 출력하는 컬럼 제어부를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 액티브 커맨드 이후에 수행되는 동작 명령이 어떤 명령인지에 대한 정보가 액티브 커맨드에 포함되도록 하여 메모리의 동작 효율성을 향상시키고 불필요한 전류 소모를 줄일 수 있도록 하는 효과를 제공한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 본 발명의 실시예에 따른 반도체 장치에서 액티브 동작 이후의 라이트 동작을 설명하기 위한 동작 타이밍도.
도 3은 본 발명의 실시예에 따른 반도체 장치에서 액티브 동작 이후의 리드 동작을 설명하기 위한 동작 타이밍도.
도 4는 본 발명의 실시예에 따른 반도체 장치에서 액티브 동작 이후의 프리차지 동작을 설명하기 위한 동작 타이밍도.
도 5는 본 발명의 실시예에 따른 반도체 장치에서 액티브 동작 이후의 리드, 라이트 동작을 설명하기 위한 동작 타이밍도.
이하, 본 발명의 실시예가 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 실시예의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명의 실시예를 설명함에 있어서, 본 발명에 따른 실시예의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는, 명령 디코더(100), 로오 제어부(200), 컬럼 제어부(300) 및 뱅크(400)를 포함한다.
여기서, 명령 디코더(100)는 클록 CLK, 칩 선택신호 CSB, 커맨드 어드레스 CA<0:3> 및 테스트신호 TM를 디코딩하여 내부 커맨드 신호들인 라이트 명령신호 WT, 리드 명령신호 RD, 액티브 라이트 신호 ACTW, 액티브 리드 신호 ACTR 및 프라치지신호 PCG를 출력한다.
여기서, 명령 디코더(100)는 테스트신호 TM의 활성화시 커맨드 어드레스 CA<0:3>에 상관없이 라이트 명령신호 WT, 리드 명령신호 RD를 모두 활성화시킨다.
본 발명의 실시예에서는 커맨드 어드레스 CA<0:3>가 4개 입력되는 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 커맨드 어드레스의 개수는 변경될 수 있다.
그리고, 액티브 라이트 신호 ACTW는 액티브 동작 이후에 라이트 동작 명령이 인가되는 정보를 나타내는 명령 신호이다. 즉, 액티브 라이트 신호 ACTW는 액티브 동작 이후에 라이트 액세스 타이밍 정보를 포함할 수 있다. 또한, 액티브 리드 신호 ACTR는 액티브 동작 이후에 리드 동작 명령이 인가되는 정보를 나타내는 명령 신호이다. 즉, 액티브 리드 신호 ACTR는 액티브 동작 이후에 리드 액세스 타이밍 정보를 포함할 수 있다.
또한, 본 발명의 실시예에서는 테스트신호 TM에 대응하여 액티브 라이트 신호 ACTW, 액티브 리드 신호 ACTR를 제어하는 방식을 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라, 테스트신호 TM가 설정 기록 명령 신호(MRW)에 의해 제어될 수도 있다. 여기서, 설정 기록 명령 신호(MRW)는 명령 디코더(100)에 설정 값을 기록하기 위한 신호이다.
그리고, 로오 제어부(200)는 액티브 라이트 신호 ACTW, 액티브 리드 신호 ACTR 및 프라치지신호 PCG에 따라 로오 액티브 동작을 제어한다.
이러한 로오 제어부(200)는 뱅크(400)의 액티브 동작 여부를 제어하기 위한 뱅크 액티브신호 BANKACT<0:7>를 출력한다. 그리고, 로오 제어부(200)는 액티브 라이트 플래그신호 ACTW_FLAG, 액티브 리드 플래그신호 ACTR_FLAG를 컬럼 제어부(300)에 출력한다.
여기서, 액티브 라이트 플래그신호 ACTW_FLAG는 액티브 동작 이후에 라이트 동작이 이루어지는 경우를 나타내는 플래그신호이다. 그리고, 액티브 리드 플래그신호 ACTR_FLAG는 액티브 동작 이후에 리드 동작이 이루어지는 경우를 나타내는 플래그신호이다.
본 발명의 실시에에서는 뱅크 액티브신호 BANKACT<0:7>가 8개인 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며 뱅크 액티브신호의 개수는 변경이 가능하다.
또한, 컬럼 제어부(300)는 액티브 라이트 플래그신호 ACTW_FLAG, 액티브 리드 플래그신호 ACTR_FLAG, 라이트 명령신호 WT, 리드 명령신호 RD 및 프리차지신호 PCG를 입력받는다. 그리고, 컬럼 제어부(300)는 컬럼 액티브 동작을 제어하기 위한 제어신호 CON를 뱅크(400)에 출력한다.
여기서, 컬럼 제어부(300)는 라이트 동작 회로부(310), 리드 동작 회로부(320) 및 전원 제어부(330)를 포함한다.
컬럼 제어부(300)는 액티브 라이트 플래그신호 ACTW_FLAG가 활성화된 경우 라이트 명령신호 WT에 대응하여 라이트 동작을 수행하기 위한 라이트 동작 회로부(310)만 동작하게 된다.
그리고, 컬럼 제어부(300)는 액티브 리드 플래그신호 ACTR_FLAG가 활성화된 경우 리드 명령신호 RD에 대응하여 리드 동작을 수행하기 위한 리드 동작 회로부(320)만 동작하게 된다.
이러한 컬럼 제어부(300)는 라이트 동작시 라이트 클록에 동기하여 동작하는 라이트 동작 회로부(310)와, 리드 동작시 리드 클록에 동기하여 동작하는 리드 동작 회로부(320)가 구분된다.
그리고, 컬럼 제어부(300)는 라이트 동작시 동작하는 회로들과 리드 동작시 동작하는 회로들에 대해 전원을 따로 구분하여 사용할 수 있도록 한다.
이를 위해, 컬럼 제어부(300)는 라이트 동작 회로부(310)와 리드 동작 회로부(320)에 공급되는 전원을 별도로 제어하기 위한 전원 제어부(330)를 포함한다.
이러한 전원 제어부(330)는 액티브 라이트 플래그신호 ACTW_FLAG와 액티브 리드 플래그신호 ACTR_FLAG를 입력받아 라이트 동작 전원 WP, 리드 동작 전원 LP을 독립적으로 제어한다.
전원 제어부(330)는 액티브 라이트 플래그신호 ACTW_FLAG의 활성화시 라이트 동작 전원 WP을 활성화시킨다. 이에 따라, 라이트 동작시 라이트 동작 회로부(310)는 라이트 동작 전원 WP에 의해 그 동작이 제어된다.
그리고, 액티브 라이트 플래그신호 ACTW_FLAG의 활성화시 액티브 리드 플래그신호 ACTR_FLAG가 비활성화되어 리드 동작 회로부(320)에 리드 동작 전원 LP이 공급되지 않는다. 이에 따라, 라이트 동작 모드시 리드 동작 회로부(320)가 턴 오프 상태가 되어 동작 전류를 줄일 수 있도록 한다.
그리고, 전원 제어부(330)는 액티브 리드 플래그신호 ACTR_FLAG의 활성화시 리드 동작 전원 LP을 활성화시킨다. 이에 따라, 리드 동작시 리드 동작 회로부(320)는 리드 동작 전원 LP에 의해 그 동작이 제어된다.
그리고, 액티브 리드 플래그신호 ACTR_FLAG의 활성화시 액티브 라이트 플래그신호 ACTW_FLAG가 비활성화되어 라이트 동작 회로부(310)에 라이트 동작 전원 WP이 공급되지 않는다. 이에 따라, 리드 동작 모드시 라이트 동작 회로부(310)가 턴 오프 상태가 되어 동작 전류를 줄일 수 있도록 한다.
어드레스 경로에는 로오 어드레스에 의해 워드라인을 선택한 후 메모리 셀에 저장된 데이터를 센스앰프에 의해 증폭시키는 경로인 로오 어드레스 경로와, 컬럼어드레스에 의해 다수의 출력인에이블 신호 중 하나를 선택하는 경로인 컬럼 어드레스 경로 및 입출력라인 센스앰프 및 데이터 출력 버퍼를 통해 외부로 데이터를 전송하는 경로인 데이터 경로가 있다.
이 중 컬럼 어드레스 경로에 관한 동작은 컬럼디코더로 구성된 컬럼 제어부(300)에 의해 제어된다. 이러한 컬럼 제어부(300)는 컬럼 어드레스를 디코딩하여 다수의 출력인에이블신호 중 하나를 선택적으로 인에이블시킨다. 그리고, 컬럼 제어부(300)는 인에이블된 출력인에이블신호에 의해 선택된 비트라인에 실린 데이터를 입출력라인으로 전송하는 동작을 수행한다.
디램 등의 반도체 메모리 장치는 동일 어드레스가 할당된 메모리 셀 들로 구성된 다수의 뱅크(400)를 포함한다. 이와 같은 구성의 반도체 메모리 장치는 각각의 뱅크(400)에 포함된 동일 어드레스의 메모리 셀들 의 데이터를 동시에 출력한다. 이를 위해 컬럼 제어부(300)는 컬럼 어드레스를 디코딩하여 다수의 출력인에이블신호 중 하나를 선택적으로 인에이블시키고, 선택된 출력인에이블신호에 의해 각각의 뱅크(400)에서 선택된 비트라인에 실린 데이터를 동시에 입출력라인으로 전송하는 컬럼 동작을 수행한다.
뱅크(400)는 뱅크 액티브신호 BANKACT<0:7>에 의해 활성화되며 제어신호 CON에 의해 컬럼 라인이 액티브 되어 데이터의 리드, 라이트 또는 프리차지 동작이 제어된다.
이러한 뱅크(400)는 복수의 메모리 어레이를 포함하여 제어신호 CON에 의해 데이터의 리드, 라이트 또는 프리차지 동작이 이루어진다. 라이트 동작시에는 뱅크(400)의 외부로부터 입력된 데이터가 메모리 어레이에 저장되고, 리드 동작시에는 메모리 어레이에 저장되어 있던 데이터가 데이터 출력부를 통해 뱅크(400)의 외부로 출력된다.
뱅크(400)는 로오 제어부(200)로부터 인가되는 뱅크 액티브신호 BANKACT<0:7>에 의해 활성화 상태가 제어되며 로오 어드레스에 의해 워드라인이 선택될 수 있다.
그리고, 뱅크(400)는 컬럼 제어부(300)로부터 인가되는 제어신호 CON에 의해 제어되며 컬럼 어드레스에 의해 컬럼 라인(비트라인)이 선택될 수 있다. 즉, 컬럼 제어부(300)는 제어신호 CON에 의해 제어되는 컬럼 어드레스에 의해 선택된 비트라인의 데이터를 액세스한다.
뱅크(400)는 반도체 장치에서 다수의 뱅크로 구분되는 셀 어레이들이 내부에 위치한다. 뱅크(400)로 구분된 셀 어레이들은 뱅크어드레스에 의해 액세스 되어 데이터의 리드 또는 라이트 동작이 이루어진다.
이와 같이, 본 발명의 실시예는 액티브 동작 이후에 인가되는 명령을 미리 알 수 있으므로 디램 내부의 동작 효율성을 향상시키고 동작 전류를 감소시킬 수 있도록 한다.
도 2 내지 도 5는 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 동작 타이밍도이다.
먼저, 도 2는 액티브 동작 이후에 라이트 동작이 이루어지는 경우를 나타낸다.
명령 디코더(100)는 클록 CLK, 칩 선택신호 CSB, 커맨드 어드레스 CA<0:3>에 대응하여 명령신호 CMD를 생성한다. 명령 디코더(100)가 명령신호 CMD로 액티브 라이트 신호 ACTW를 활성화시키는 경우 로오 제어부(200)는 뱅크 액티브신호 BANKACT<0:7>와 액티브 라이트 플래그신호 ACTW_FLAG를 활성화시킨다. 뱅크 액티브신호 BANKACT<0:7>가 활성화되면 해당하는 뱅크(400)가 액티브 상태가 된다.
여기서, 액티브 라이트 신호 ACTW는 클록 CLK의 한 주기 동안 하이 레벨 펄스로 활성화될 수 있다.
그러면, 컬럼 제어부(300)는 라이트 명령신호 WT에 대응하여 컬럼 액티브 동작을 제어하고 제어신호 CON를 뱅크(400)에 출력하도록 한다. 이때, 컬럼 제어부(300)는 액티브 라이트 플래그신호 ACTW_FLAG에 대응하여 라이트 명령신호 WT를 입력받게 되므로 라이트 동작에 관련된 회로만 동작시키도록 한다. 여기서, 라이트 명령신호 WT는 클록 CLK의 한 주기 동안 하이 레벨 펄스로 활성화될 수 있다.
이에 따라, 리드 동작에 필요한 회로는 동작하지 않게 되어 불필요한 동작 전류가 소모되는 것을 방지할 수 있다.
이후에, 명령 디코더(100)가 프리차지신호 PCG를 활성화시킨다. 여기서, 프리차지신호 PCG는 클록 CLK의 한 주기 동안 하이 레벨 펄스로 활성화될 수 있다.
그러면, 로오 제어부(200)는 액티브 라이트 플래그신호 ACTW_FLAG, 액티브 리드 플래그신호 ACTR_FLAG를 모두 비활성화시킨다. 그리고, 컬럼 제어부(300)는 라이트 명령신호 WT과 리드 명령신호 RD를 모두 입력받지 않고 프리차지신호 PCG에 대응하여 프리차지 동작을 위한 제어신호 CON를 뱅크(400)에 출력한다.
도 3은 액티브 동작 이후에 리드 동작이 이루어지는 경우를 나타낸다.
명령 디코더(100)는 클록 CLK, 칩 선택신호 CSB, 커맨드 어드레스 CA<0:3>에 대응하여 명령신호 CMD를 생성한다. 명령 디코더(100)가 명령신호 CMD로 액티브 리드 신호 ACTR를 활성화시키는 경우 로오 제어부(200)는 뱅크 액티브신호 BANKACT<0:7>와 액티브 리드 플래그신호 ACTR_FLAG를 활성화시킨다. 뱅크 액티브신호 BANKACT<0:7>가 활성화되면 해당하는 뱅크(400)가 액티브 상태가 된다.
여기서, 액티브 리드 신호 ACTR는 클록 CLK의 한 주기 동안 하이 레벨 펄스로 활성화될 수 있다.
그러면, 컬럼 제어부(300)는 리드 명령신호 RD에 대응하여 컬럼 액티브 동작을 제어하고 제어신호 CON를 뱅크(400)에 출력하도록 한다. 이때, 컬럼 제어부(300)는 액티브 리드 플래그신호 ACTR_FLAG에 대응하여 리드 명령신호 RD를 입력받게 되므로 리드 동작에 관련된 회로만 동작시키도록 한다. 여기서, 리드 명령신호 RD는 클록 CLK의 한 주기 동안 하이 레벨 펄스로 활성화될 수 있다.
이에 따라, 라이트 동작에 필요한 회로는 동작하지 않게 되어 불필요한 동작 전류가 소모되는 것을 방지할 수 있다.
이후에, 명령 디코더(100)가 프리차지신호 PCG를 활성화시킨다. 여기서, 프리차지신호 PCG는 클록 CLK의 한 주기 동안 하이 레벨 펄스로 활성화될 수 있다.
그러면, 로오 제어부(200)는 액티브 라이트 플래그신호 ACTW_FLAG, 액티브 리드 플래그신호 ACTR_FLAG를 모두 비활성화시킨다. 그리고, 컬럼 제어부(300)는 라이트 명령신호 WT과 리드 명령신호 RD를 모두 입력받지 않고 프리차지신호 PCG에 대응하여 프리차지 동작을 위한 제어신호 CON를 뱅크(400)에 출력한다.
도 4는 액티브 동작 이후에 리드 또는 라이트의 동작 없이 바로 프리차지 동작이 이루어지는 경우를 나타낸다.
명령 디코더(100)는 클록 CLK, 칩 선택신호 CSB, 커맨드 어드레스 CA<0:3>에 대응하여 명령신호 CMD를 생성한다. 테스트신호 TM가 활성화되는 경우 명령 디코더(100)는 액티브 라이트 신호 ACTW, 액티브 리드 신호 ACTR를 모두 비활성화시킨다.
도 4의 실시예에서는 테스트신호 TM가 액티브 라이트 신호 ACTW, 액티브 리드 신호 ACTR를 모두 비활성화시키기 위해 사용된다. 여기서, 테스트신호 TM는 클록 CLK의 한 주기 동안 하이 레벨 펄스로 활성화될 수 있다.
그러면, 로오 제어부(200)는 뱅크 액티브신호 BANKACT<0:7>, 액티브 라이트 플래그신호 ACTW_FLAG 및 액티브 리드 플래그신호 ACTR_FLAG를 비활성화시킨다. 뱅크 액티브신호 BANKACT<0:7>가 비활성화되면 해당하는 뱅크(400)가 비활성화 상가 된다.
그러면, 컬럼 제어부(300)는 프리차지신호 PCG에 대응하여 컬럼 라인의 동작을 제어하고 제어신호 CON를 뱅크(400)에 출력하도록 한다. 여기서, 프리차지신호 PCG는 클록 CLK의 한 주기 동안 하이 레벨 펄스로 활성화될 수 있다.
이때, 컬럼 제어부(300)는 액티브 라이트 플래그신호 ACTW_FLAG, 액티브 리드 플래그신호 ACTR_FLAG가 모두 비활성화된 상태이므로 라이트 명령신호 WT, 리드 명령신호 RD를 입력받지 않고 프리차지신호 PCG에 관련된 회로들을 동작시킨다.
그리고, 컬럼 제어부(300)는 라이트 명령신호 WT과 리드 명령신호 RD를 모두 입력받지 않고 프리차지신호 PCG에 대응하여 프리차지 동작을 위한 제어신호 CON를 뱅크(400)에 출력한다.
도 5는 액티브 동작 이후에 리드 동작, 라이트 동작이 모두 이루어지는 경우를 나타낸다.
도 5의 실시예는 테스트 모드시 뱅크(400)의 셀에 저장된 데이터를 리드하고 다시 셀에 데이터를 라이트하여 데이터가 바뀌는지의 여부를 테스트하기 위해 사용될 수 있다.
먼저, 명령 디코더(100)는 클록 CLK, 칩 선택신호 CSB, 커맨드 어드레스 CA<0:3>에 대응하여 명령신호 CMD를 생성한다. 그리고, 명령 디코더(100)는 테스트 모드시 테스트신호 TM가 활성화된 경우 액티브 라이트 신호 ACRW, 액티브 리드 신호 ACTR를 모두 활성화시킨다. 여기서, 테스트신호 TM는 클록 CLK의 한 주기 동안 하이 레벨 펄스로 활성화될 수 있다.
도 5의 실시예에서는 테스트신호 TM가 액티브 라이트 신호 ACTW, 액티브 리드 신호 ACTR를 모두 활성화시키기 위해 사용된다.
이에 따라, 명령 디코더(100)가 명령신호 CMD로 액티브 라이트 신호 ACRW, 액티브 리드 신호 ACTR를 활성화시키는 경우 로오 제어부(200)는 뱅크 액티브신호 BANKACT<0:7>와 액티브 라이트 플래그신호 ACTW_FLAG와, 액티브 리드 플래그신호 ACTR_FLAG를 모두 활성화시킨다. 뱅크 액티브신호 BANKACT<0:7>가 활성화되면 해당하는 뱅크(400)가 액티브 상태가 된다.
이때, 로오 제어부(200)는 액티브 리드 플래그신호 ACTR_FLAG를 먼저 활성화시키고 일정시간 이후에 액티브 라이트 플래그신호 ACTW_FLAG를 활성화시킨다.
그러면, 컬럼 제어부(300)는 리드 명령신호 RD에 대응하여 컬럼 액티브 동작을 제어하고 제어신호 CON를 뱅크(400)에 출력하도록 한다. 이때, 컬럼 제어부(300)는 액티브 리드 플래그신호 ACTR_FLAG에 대응하여 리드 명령신호 RD를 입력받게 되므로 리드 동작에 관련된 회로만 동작시키도록 한다. 이에 따라, 라이트 동작에 필요한 회로는 동작하지 않게 되어 불필요한 동작 전류가 소모되는 것을 방지할 수 있다.
이후에, 컬럼 제어부(300)는 라이트 명령신호 WT에 대응하여 컬럼 액티브 동작을 제어하고 제어신호 CON를 뱅크(400)에 출력하도록 한다. 이때, 컬럼 제어부(300)는 액티브 라이트 플래그신호 ACTW_FLAG에 대응하여 라이트 명령신호 WT를 입력받게 되므로 라이트 동작에 관련된 회로만 동작시키도록 한다. 이에 따라, 리드 동작에 필요한 회로는 동작하지 않게 되어 불필요한 동작 전류가 소모되는 것을 방지할 수 있다.
이후에, 명령 디코더(100)가 프리차지신호 PCG를 활성화시킨다. 여기서, 프리차지신호 PCG는 클록 CLK의 한 주기 동안 하이 레벨 펄스로 활성화될 수 있다.
그러면, 로오 제어부(200)는 액티브 라이트 플래그신호 ACTW_FLAG, 액티브 리드 플래그신호 ACTR_FLAG를 모두 비활성화시킨다. 그리고, 컬럼 제어부(300)는 라이트 명령신호 WT과 리드 명령신호 RD를 모두 입력받지 않고 프리차지신호 PCG에 대응하여 프리차지 동작을 위한 제어신호 CON를 뱅크(400)에 출력한다.
이와 같이, 도 5의 실시예에서는 액티브 동작 이후에 리드 동작이 수행되고 추가적인 액티브 동작 없이 라이트 동작이 수행되도록 한다. 이러한 도 5의 실시예는 테스트 시간을 단축하기 위해 사용할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 실시예에에 따른 기술분야의 전문가라면 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (20)

  1. 클록, 칩 선택신호 및 커맨드 어드레스를 디코딩하여 액티브 동작 이후에 라이트 또는 리드 동작이 수행됨을 나타내는 액티브 라이트 신호, 액티브 리드 신호와, 프리차지신호를 출력하는 명령 디코더;
    상기 액티브 라이트 신호, 상기 액티브 리드 신호 및 상기 프리차지신호에 대응하여 뱅크의 액티브 동작을 제어하기 위한 뱅크 액티브신호와, 상기 라이트 또는 상기 리드 동작을 수행하기 위한 액티브 라이트 플래그신호, 액티브 리드 플래그신호를 출력하는 로오 제어부; 및
    상기 액티브 라이트 플래그신호, 상기 액티브 리드 플래그신호, 라이트 명령신호, 리드 명령신호 및 상기 프리차지신호에 대응하여 컬럼 액티브 동작을 제어하기 위한 제어신호를 상기 뱅크에 출력하는 컬럼 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 액티브 라이트 신호는 액티브 동작 이후에 라이트 동작 명령이 인가되는 정보를 나타내는 명령 신호이고, 상기 액티브 리드 신호는 상기 액티브 동작 이후에 리드 동작 명령이 인가되는 정보를 나타내는 명령 신호인 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 액티브 라이트 플래그신호는 액티브 동작 이후에 라이트 동작이 이루어지는 경우를 나타내는 플래그신호이고, 상기 액티브 리드 플래그신호는 액티브 동작 이후에 리드 동작이 이루어지는 경우를 나타내는 플래그신호인 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서, 상기 컬럼 제어부는
    상기 라이트 동작시 라이트 클록에 동기하여 동작하는 라이트 동작 회로부; 및
    상기 리드 동작시 리드 클록에 동기하여 동작하는 리드 동작 회로부를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서, 상기 컬럼 제어부는
    상기 액티브 라이트 플래그신호가 활성화된 경우 상기 라이트 명령신호에 대응하여 상기 라이트 동작 회로부만 동작하고,
    상기 액티브 리드 플래그신호가 활성화된 경우 상기 리드 명령신호에 대응하여 상기 리드 동작 회로부만 동작하는 것을 특징으로 하는 반도체 장치.
  6. 제 4항에 있어서, 상기 컬럼 제어부는
    상기 라이트 동작 회로부에 라이트 동작 전원을 공급하고, 상기 리드 동작 회로부에 리드 동작 전원을 공급하는 전원 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서, 상기 전원 제어부는
    상기 액티브 라이트 플래그신호의 활성화시 상기 라이트 동작 전원을 공급하고 상기 리드 동작 전원을 차단하며,
    상기 액티브 리드 플래그신호의 활성화시 상기 리드 동작 전원을 공급하고 상기 라이트 동작 전원을 차단하는 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서, 상기 로오 제어부는
    상기 액티브 라이트 신호의 활성화시 상기 뱅크 액티브신호와 상기 액티브 라이트 플래그신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서, 상기 컬럼 제어부는
    상기 액티브 라이트 플래그신호의 활성화시 상기 라이트 명령신호에 대응하여 상기 제어신호를 제어하는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서, 상기 로오 제어부는
    상기 액티브 리드 신호의 활성화시 상기 뱅크 액티브신호와 상기 액티브 리드 플래그신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  11. 제 1항에 있어서, 상기 컬럼 제어부는
    상기 액티브 리드 플래그신호의 활성화시 상기 리드 명령신호에 대응하여 상기 제어신호를 제어하는 것을 특징으로 하는 반도체 장치.
  12. 제 1항에 있어서, 상기 로오 제어부는
    상기 프리차지신호의 활성화시 상기 액티브 라이트 플래그신호, 상기 액티브 리드 플래그신호를 모두 비활성화시키는 특징으로 하는 반도체 장치.
  13. 제 1항에 있어서, 상기 컬럼 제어부는
    상기 프리차지신호의 활성화시 상기 라이트 명령신호와 상기 리드 명령신호를 입력받지 않고 상기 프리차지신호에 대응하여 상기 제어신호를 제어하는 것을 특징으로 하는 반도체 장치.
  14. 제 1항에 있어서, 상기 명령 디코더는
    테스트신호의 활성화시 상기 커맨드 어드레스에 상관없이 상기 라이트 명령신호, 상기 리드 명령신호를 모두 비활성화시키는 것을 특징으로 하는 반도체 장치.
  15. 제 14항에 있어서, 상기 테스트신호는
    설정 기록 명령 신호(MRW)에 의해 제어되는 것을 특징으로 하는 반도체 장치.
  16. 제 14항에 있어서, 상기 명령 디코더는
    상기 테스트신호의 활성화시 상기 액티브 라이트 신호, 상기 액티브 리드 신호를 모두 비활성화시키는 것을 특징으로 하는 반도체 장치.
  17. 제 14항에 있어서, 상기 로오 제어부는
    상기 테스트신호의 활성화시 상기 뱅크 액티브신호, 상기 액티브 라이트 플래그신호 및 상기 액티브 리드 플래그신호를 비활성화시키는 것을 특징으로 하는 반도체 장치.
  18. 제 1항에 있어서, 상기 명령 디코더는
    상기 테스트신호의 활성화시 상기 커맨드 어드레스에 상관없이 상기 라이트 명령신호, 상기 리드 명령신호를 모두 활성화시키는 것을 특징으로 하는 반도체 장치.
  19. 제 18항에 있어서, 상기 로오 제어부는
    상기 테스트신호의 활성화시 상기 뱅크 액티브신호, 상기 액티브 라이트 플래그신호 및 상기 액티브 리드 플래그신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  20. 제 19항에 있어서, 상기 로오 제어부는
    상기 액티브 리드 플래그 신호가 활성화되고 일정시간 이후에 상기 액티브 라이트 플래그신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4203384B2 (ja) * 2003-09-11 2008-12-24 パナソニック株式会社 半導体装置
WO2008099861A1 (ja) * 2007-02-16 2008-08-21 Advantest Corporation 試験装置および試験方法
JP2011170942A (ja) * 2010-02-22 2011-09-01 Elpida Memory Inc 半導体装置
JP5742508B2 (ja) * 2011-06-27 2015-07-01 富士通セミコンダクター株式会社 半導体メモリ、システムおよび半導体メモリの動作方法
KR20150046245A (ko) * 2012-08-22 2015-04-29 피에스5 뤽스코 에스.에이.알.엘. 멀티워드 상태를 방지하는 반도체 장치
KR20140043560A (ko) 2012-09-24 2014-04-10 삼성전자주식회사 메모리 특성 정보를 저장하는 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 반도체 메모리 장치의 동작방법
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