KR20030075579A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치를 공개한다. 그 장치는 어레이용 전원전압에 의해서 구동되고 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이, 어레이용 전원전압에 의해서 구동되고 리플레쉬 동작 수행시에 복수개의 워드 라인들의 디스에이블 타이밍을 제어하는 워드 라인 디스에이블 타이밍 제어회로, 어레이용 전원전압에 의해서 구동되고 복수개의 워드 라인들의 인에이블 타이밍을 제어하는 워드 라인 인에이블 타이밍 제어신호를 발생하는 워드 라인 인에이블 타이밍 제어회로, 어레이용 전원전압에 의해서 구동되고 복수개의 비트 라인쌍들사이에 연결되어 비트 라인쌍의 데이터를 증폭하는 센스 증폭기, 어레이용 전원전압에 의해서 구동되고 워드 라인 인에이블 타이밍 제어신호를 입력하여 센스 증폭기를 인에이블하는 센스 증폭기 인에이블 타이밍 제어신호를 발생하는 센스 증폭기 인에이블 타이밍 제어회로, 어레이용 전원전압에 의해서 구동되고 라이트 동작 수행시에 라이트 타이밍을 제어하는 라이트 타이밍 제어수단, 및 어레이용 전원전압에 의해서 구동되고 라이트/리드 동작 수행시에 복수개의 비트 라인쌍들로/로부터 데이터의 전송 타이밍을 제어하는 컬럼 인에이블 타이밍 제어회로로 구성되어, 안정된 동작을 수행할 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 주변회로부에 주변 회로용 전원전압과 어레이용 전원전압을 효과적으로 인가함으로써 제품 동작을 안정화할 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 메모리 셀 어레이와 주변회로로 구성되고, 주변회로에는 주변회로용 전원전압이 인가되고, 메모리 셀 어레이에는 어레이용 전원전압이 인가된다.
도1a는 일반적인 반도체 메모리 장치의 외부 전원전압(VEXT)에 대한 내부 전원전압(VINT)의 관계를 나타내는 일예의 그래프로서, Va는 어레이용 전원전압을, Vp는 주변회로용 전원전압을 나타낸다.
도1a로부터 알 수 있듯이, 주변회로용 전원전압(Vp)은 외부 전원전압(VEXT)이 증가함에 따라 증가한다. 그러나, 어레이용 전원전압(Va)은 외부 전원전압(VEXT)이 0V에서 전압(VE1)으로 변화하는 동안은 외부 전원전압(VEXT)의 증가에 따라 증가하고, 전압(VE1)에서 전압(VE2)으로 변화하는 동안은 일정한 전압 레벨을 유지하고, 전압(VE2)이상이 되면 외부 전원전압(VEXT)의 증가에 따라 증가한다.
도1b는 일반적인 반도체 메모리 장치의 외부 전원전압(VEXT)에 대한 내부 전원전압(VINT)의 관계를 나타내는 다른 예의 그래프로서, Va는 어레이용 전원전압을, Vp는 주변회로용 전원전압을 나타낸다.
도1b로부터 알 수 있듯이, 주변회로용 전원전압(Vp)과 어레이용 전원전압(Va)이 외부 전원전압(VEXT)이 각각 전압(VE3, VE4)이 될 때까지는 동일하게 증가하고, 전압(VE5, VE6)이 될 때까지는 각각 서로 다른 일정 레벨을 유지하고, 각각 전압(VE5, VE6)이상이 되면 각각 동일하게 증가한다.
그런데, 도1a에 나타낸 바와 같은 전원전압을 적용하는 반도체 메모리 장치는 어레이용 전원전압(Va)이 일정한 경우에도 주변회로용 전원전압(Vp)의 변화가 심하며, 도1b에 나타낸 바와 같은 전원전압을 적용하는 반도체 메모리 장치는 어레이용 전원전압(Va)이 일정한 경우에 외부 전원전압(VEXT)이 전압(VE4)과 전압(VE5)사이의 범위에서는 주변회로용 전원전압(Vp)도 일정하나, 외부 전원전압(VEXT)이 전압(VE3)과 전압(VE4)사이의 범위에서는 주변회로용 전원전압(Vp)이 증가한다.
그런데, 종래의 반도체 메모리 장치는 메모리 셀 어레이를 구동하기 위한 신호를 발생하는 주변회로로 주변회로용 전원전압(Vp)이 인가되도록 구성되어 있었기 때문에 메모리 셀 어레이 내부의 회로의 구동 능력에 무관하게 구동 신호의 펄스 폭이나 구동 시점이 주변회로용 전원전압(Vp)에 의해서 결정되기 때문에 반도체 메모리 장치의 동작이 불안정하다는 문제점이 있다.
본 발명의 목적은 주변회로중 메모리 셀 어레이의 구동과 관련되는 신호를 발생하는 주변회로 블록들로 어레이용 전원전압을 인가함으로써 동작을 안정화할 수 있는 반도체 메모리 장치를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 어레이용 전원전압에 의해서 구동되고 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이, 상기 어레이용 전원전압에 의해서 구동되고 리플레쉬 동작 수행시에 상기 복수개의 워드 라인들의 디스에이블 타이밍을 제어하는 워드 라인 디스에이블 타이밍 제어신호를 발생하는 워드 라인 디스에이블 타이밍 제어수단, 상기 어레이용 전원전압에 의해서 구동되고 상기 복수개의 워드 라인들의 인에이블 타이밍을 제어하는 워드 라인 인에이블 타이밍 제어신호를 발생하는 워드 라인 인에이블 타이밍 제어수단, 상기 어레이용 전원전압에 의해서 구동되고 상기 복수개의 비트 라인쌍들사이에 연결되어 상기 비트 라인쌍의 데이터를 증폭하는 센스 증폭수단, 상기 어레이용 전원전압에 의해서 구동되고 상기 워드 라인 인에이블 타이밍 제어신호를 입력하여 상기 센스 증폭수단을 인에이블하기 위한 센스 증폭기 인에이블 타이밍 제어신호를 발생하는 센스 증폭기 인에이블 타이밍 제어수단, 상기 어레이용 전원전압에 의해서 구동되고 라이트 동작 수행시에 라이트 타이밍을 제어하기 위한 라이트 타이밍 제어신호를 발생하는 라이트 타이밍 제어수단, 및 상기 어레이용 전원전압에 의해서 구동되고 라이트/리드 동작 수행시에 상기 복수개의 비트 라인쌍들로/로부터 데이터의 전송 타이밍을 제어하기 위한 컬럼 인에이블 타이밍 제어신호를 발생하는 컬럼 인에이블 타이밍 제어수단을 구비하는 것을 특징으로 한다.
도1a는 일반적인 반도체 메모리 장치의 외부 전원전압(VEXT)에 대한 내부 전원전압(VINT)의 관계를 나타내는 일예의 그래프이다.
도1b는 일반적인 반도체 메모리 장치의 외부 전원전압(VEXT)에 대한 내부 전원전압(VINT)의 관계를 나타내는 다른 예의 그래프이다.
도2는 종래의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도3은 본 발명의 반도체 메모리 장치의 구성을 나타내는 실시예의 블록도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하기 전에 종래의 반도체 메모리 장치를 설명하면 다음과 같다.
도2는 종래의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 메모리 셀 어레이(10), 명령어 디코더(12), 셀프 리플레쉬 신호 발생회로(14), 오토 리플레쉬 신호 발생회로(16), 워드 라인 디스에이블 타이밍 제어회로(18), 로우 어드레스 발생회로(20), 로우 어드레스 디코더(22), 워드 라인 인에이블 타이밍 제어회로(24), 워드 라인 드라이버(26), 데이터 입력회로(28), 컬럼 어드레스 발생회로(30), 라이트 타이밍 제어회로(32), 센스 증폭기 인에이블 타이밍 제어회로(34), 센스 증폭기(36), 컬럼 선택회로(38), 컬럼 인에이블 타이밍 제어회로(40), 및 컬럼 어드레스 디코더(42)로 구성되어 있다.
그리고, 메모리 셀 어레이(10) 및 센스 증폭기(36)로 어레이용 전원전압(Va)이 인가되고, 워드 라인 드라이버(26)로는 고전압(Vpp)이 인가되고, 메모리 셀 어레이(10), 센스 증폭기(36), 및 워드 라인 드라이버(26)를 제외한 주변회로 블록들로는 주변회로용 전원전압(Vp)이 인가되어 구성되어 있다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(10)는 복수개의 워드 라인들(WL)과 복수개의 비트 라인쌍(BL)사이에 연결된 복수개의 메모리 셀들(MC)을 구비하고, 라이트 데이터를 저장하고, 리드 데이터를 출력한다. 명령어 디코더(12)는 명령어(CMD)를 디코딩하여 셀프 리플레쉬 명령(SREF), 오토 리플레쉬 명령(AREF), 액티브 명령(ACT), 및 라이트/리드 명령(WE/RE)을 발생한다. 셀프 리플레쉬 신호 발생회로(14)는 셀프 리플레쉬 명령(SREF)에 응답하여 셀프 리플레쉬 펄스 신호를 발생한다. 오토 리플레쉬 신호 발생회로(16)는 오토 리플레쉬 명령(AREF)에 응답하여 오토 리플레쉬 펄스 신호를 발생한다. 워드 라인 디스에이블 타이밍 제어회로(18)는 셀프 또는 오토 리플레쉬 펄스 신호에 응답하여 워드 라인을 디스에이블하기 위한 워드 라인 디스에이블 타이밍 제어신호를 발생한다. 로우 어드레스 발생회로(20)는 액티브 명령(ACT)에 응답하여 외부로부터 인가되는 어드레스(ADD)를 입력하여 로우 어드레스를 발생하고, 셀프 리플레쉬 신호(SREF), 또는 오토 리플레쉬 신호(AREF)에 응답하여 내부적으로 로우 어드레스를 발생한다. 로우 어드레스 디코더(22)는 로우 어드레스를 디코딩하여 복수개의 워드 라인들(WL)을 선택하기 위한 복수개의 워드 라인 선택신호들을 발생한다. 워드 라인 인에이블 타이밍 제어회로(24)는 로우 어드레스 디코더(22)의 출력신호를 입력하여 워드 라인 인에이블 타이밍 제어신호를 발생한다. 워드 라인 드라이버(26)는 워드 라인 선택신호들을 입력하고 워드 라인 인에이블 타이밍 제어신호에 의해서 워드 라인들의 인에이블 타이밍이 제어되고, 워드 라인 디스에이블 타이밍 제어신호에 의해서 워드 라인들의 디스에이블 타이밍이 제어된다. 데이터 입력회로(28)는 라이트 타이밍 제어신호에 응답하여 외부로부터 인가되는 데이터(DIN)를 입력한다. 컬럼 어드레스 발생회로(30)는 라이트/리드 명령(WE/RE)에 응답하여 외부로부터 인가되는 컬럼 어드레스를 발생한다. 라이트 타이밍 제어회로(32)는 라이트 명령(WE)에 응답하여 라이트 타이밍 제어신호를 발생한다. 센스 증폭기 인에이블 타이밍 제어회로(34)는 워드 라인 인에이블 타이밍 제어신호를 입력하여 센스 증폭기 인에이블 타이밍 제어신호를 발생한다. 컬럼 어드레스 디코더(42)는 컬럼 어드레스를 디코딩하여 컬럼 선택신호들을 발생한다. 컬럼 인에이블 타이밍 제어회로(40)는 컬럼 선택신호들의 인에이블 타임을 제어한다. 컬럼 선택회로(38)는 컬럼 선택신호들에 응답하여 데이터 입력회로(28)로부터 출력되는 라이트 데이터를 전송한다. 센스 증폭기(36)는 센스 증폭기 인에이블 타이밍 제어신호에 응답하여 인에이블되어 비트 라인쌍의 데이터를 증폭한다.
그런데, 상술한 바와 같은 종래의 반도체 메모리 장치는 메모리 셀 어레이(10)의 구동과 관련되는 타이밍 제어신호들을 발생하는 회로 블록들로 주변회로용 전원전압이 인가되도록 구성되어 있었기 때문에 장치의 동작에 좋지 않은 영향을 끼치게 된다는 문제점이 있었다.
즉, 메모리 셀 어레이(10)의 구동과 관련되는 타이밍 제어신호들의 발생 시점이나 펄스 폭이 메모리 셀 어레이(10)의 동작에 있어서 중요한데, 이들 제어신호들을 발생하는 회로 블록들로 인가되는 전원전압과 메모리 셀 어레이(10)로 인가되는 전원전압이 서로 달라 메모리 셀 어레이(10)의 구동 능력에 무관하게 이들 제어신호들이 발생되게 됨으로써 장치의 오동작을 유발하게 된다는 문제점이 있었다.
도3은 본 발명의 반도체 메모리 장치의 구성을 나타내는 실시예의 블록도로서, 도2에 나타낸 블록도와 동일하게 구성되어 있으며, 단지 워드 라인 디스에이블 타이밍 제어회로(18), 워드 라인 인에이블 타이밍 제어회로(24), 라이트 타이밍 제어회로(32), 센스 증폭기 인에이블 타이밍 제어회로(34), 및 컬럼 인에이블 타이밍 제어회로(40)로 주변회로용 전원전압(Vp)이 아니라 어레이용 전원전압(Va)이 인가되어 구성되어 있다.
즉, 본 발명의 반도체 메모리 장치는 메모리 셀 어레이(10)의 구동과 관련되는 제어신호들을 발생하는 회로 블록들로 주변회로용 전원전압(Vp)이 아니라 어레이용 전원전압(Va)이 인가되어 구성되어 있다.
워드 라인 디스에이블 타이밍 제어회로(18)는 메모리 셀 어레이(10)의 워드 라인들(미도시)을 디스에이블하는 시점을 결정하는 것으로, 셀프 리플레쉬 동작 및 오토 리플레쉬 동작 수행시에 액티브 리스토어 타임을 결정한다.
워드 라인 인에이블 타이밍 제어회로(24)는 메모리 셀 어레이(10)의 워드 라인들(미도시)을 인에이블하는 시점을 결정하는 것으로, 이 회로(24)에 의해서 전하 공유 시점이 결정된다.
라이트 타이밍 제어회로(32)는 메모리 셀 어레이(10)에 데이터를 라이트하는시간을 결정한다.
센스 증폭기 인에이블 타이밍 제어회로(34)는 메모리 셀 어레이(10)의 비트 라인쌍에 연결된 센스 증폭기를 인에이블하기 위한 타이밍을 결정하는 것으로, 메모리 셀 어레이(10)내의 메모리 셀들(MC)의 데이터가 비트 라인쌍으로 충분히 전달된 후 비트 라인 센스 증폭기(36)가 인에이블되어야 한다.
컬럼 인에이블 타이밍 제어회로(40)는 메모리 셀 어레이(10)의 비트 라인쌍과 데이터 입출력 라인쌍을 연결하는 타이밍을 결정하는 것으로, 비트 라인쌍의 데이터가 비트 라인 센스 증폭기에 의해서 충분하게 증폭된 후 비트 라인쌍과 데이터 입출력 라인쌍이 연결되어야 한다.
상술한 바와 같이 워드 라인 디스에이블 타이밍 제어회로(18), 워드 라인 인에이블 타이밍 제어회로(24), 라이트 타이밍 제어회로(32), 센스 증폭기 인에이블 신호 발생회로(34), 및 컬럼 인에이블 타이밍 제어회로(40)는 메모리 셀 어레이(10)의 구동과 관련되는 제어신호를 발생하는 부분으로, 이들 회로들로부터 출력되는 제어신호의 시점 및 기간이 메모리 셀 어레이(10)의 동작에 중요한 파라메타들이다.
본 발명의 반도체 메모리 장치는 전하 공유 시점, 비트 라인 센스 증폭기 인에이블 시점, 컬럼 선택회로의 온 시점, 리플레쉬 동작시의 액티브 리스토어 타이밍, 및 라이트 타이밍을 제어하는 신호들을 발생하는 주변회로 블록들로 어레이용 전원전압이 인가되도록 구성함으로써 안정된 동작을 수행할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치는 주변 회로중 메모리 셀 어레이의 구동과 관련되는 회로 블록들로 어레이용 전원전압을 인가함으로써 안정된 동작을 수행할 수 있다.

Claims (1)

  1. 어레이용 전원전압에 의해서 구동되고 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이;
    상기 어레이용 전원전압에 의해서 구동되고 리플레쉬 동작 수행시에 상기 복수개의 워드 라인들의 디스에이블 타이밍을 제어하는 워드 라인 디스에이블 타이밍 제어신호를 발생하는 워드 라인 디스에이블 타이밍 제어수단;
    상기 어레이용 전원전압에 의해서 구동되고 상기 복수개의 워드 라인들의 인에이블 타이밍을 제어하는 워드 라인 인에이블 타이밍 제어신호를 발생하는 워드 라인 인에이블 타이밍 제어수단;
    상기 어레이용 전원전압에 의해서 구동되고 상기 복수개의 비트 라인쌍들사이에 연결되어 상기 비트 라인쌍의 데이터를 증폭하는 센스 증폭수단;
    상기 어레이용 전원전압에 의해서 구동되고 상기 워드 라인 인에이블 타이밍 제어신호를 입력하여 상기 센스 증폭수단을 인에이블하기 위한 센스 증폭기 인에이블 타이밍 제어신호를 발생하는 센스 증폭기 인에이블 타이밍 제어수단;
    상기 어레이용 전원전압에 의해서 구동되고 라이트 동작 수행시에 라이트 타이밍을 제어하기 위한 라이트 타이밍 제어신호를 발생하는 라이트 타이밍 제어수단; 및
    상기 어레이용 전원전압에 의해서 구동되고 라이트/리드 동작 수행시에 상기 복수개의 비트 라인쌍들로/로부터 데이터의 전송 타이밍을 제어하는 컬럼 인에이블타이밍 제어수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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KR20150135031A (ko) * 2014-05-22 2015-12-02 삼성전자주식회사 휘발성 메모리 장치 및 이를 포함하는 시스템 온 칩
CN115083471A (zh) * 2021-03-10 2022-09-20 华邦电子股份有限公司 半导体存储装置

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