JP4703010B2 - 半導体メモリディバイス - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリディバイス及びそのビットライン接続方法に関し、特に、ビットラインセンス増幅器とビットラインセンス増幅器を接続するための制御信号を高電圧Vppレベルに駆動した後、電源電圧VDDレベル又は接地電圧レベルに下げる制御を行い、データのリード、ライト及びリフレッシュ動作時に消費される電力を節減した半導体メモリディバイス及びそのビットライン接続方法に関する。
【０００２】
【従来の技術】
ノートブックコンピュータや携帯用ゲーム機器等のように制限された電力を供給する電池によって駆動される携帯用電子機器等は、使用されない場合に不要な電力が消費されないように開発され、多様な改良がなされている。特に、これら電子機器等に必須の半導体メモリディバイスに関しても、不要な電力消費を減らすための開発がなされており、その一例として、米国特許登録6,061,276号に“半導体メモリ装置及び半導体集積回路”が開示されている。
【０００３】
一般に、半導体メモリディバイスには複数個のメモリセルアレイが装備され、隣接したメモリセルアレイはこれらの間に構成されるビットラインセンス増幅器アレイを共有するように構成される。ビットラインセンス増幅器アレイとメモリセルアレイとの間にはスイッチアレイが構成され、これらスイッチアレイにはスイッチングのための制御信号が印加される。
【０００４】
このような構成において、メモリセルアレイにデータをリード／ライト又はリフレッシュするために、ビットラインセンス増幅器アレイは隣接したメモリセルアレイの活性化状態に従い、いずれか１つのメモリセルアレイに接続され、隣接した他のメモリセルアレイには接続されない。このような制御は、スイッチングアレイのスイッチング状態に依存することになる。
【０００５】
メモリセルアレイのワードラインにアクセスし、データを読取るか書込むため又はリフレッシュのためにプリチャージ（precharge）とアクティベーション（activation）が周期的に繰り返されることによって、スイッチングアレイが駆動され、制御信号の状態即ち印加電圧が変動する。
【０００６】
具体的には、初期にスイッチングアレイの各ゲートの電圧が電源電圧VDDレベルに維持され、この後アクセスが選択されるメモリセルアレイ及びそれに隣接したビットラインセンス増幅器を確実に接続するために、スイッチングアレイのゲートに印加される電圧は高電圧Vppレベルに上昇し、アクセスされないメモリセルアレイ及びそれに隣接したビットラインセンス増幅器の接続状態を解除するために、スイッチングアレイのゲートに印加される電圧は接地電圧レベルに下降する。その後、プリチャージのために制御信号は電源電圧VDDレベルに設定される。
【０００７】
これとは別に、プリチャージ状態において制御信号が高電圧Vppに設定され、アクティベーション状態で選択されないメモリセルアレイ側のスイッチングアレイの接続状態を解除するために、制御信号を接地電圧レベルに設定される例もある。
【０００８】
上記した従来の動作は、アクティベーションとプリチャージを含むリフレッシュサイクルごとに行われなければならない。そのため、スイッチングアレイのオン／オフ回数が多くなるほど電力消耗が多くなる。特に、低電力消費モードにおいて供給されるセルフリフレッシュモードにおいては、スイッチングアレイのオン／オフによって消費される電力が非常に大きくなる。
【０００９】
さらに、スイッチングアレイでは負荷容量の大きさが大きく、スイッチングのための電圧は動作電圧VDDよりも高いレベルの高電圧Vppが利用されることから、高電圧Vppを供給するための回路にも電流が供給されなければならない。このため相当量の電流消費が発生する。従って、上記したように従来の半導体メモリディバイスは大きな電力を消費する要因を有しており、消費電力を減少させるには限界がある。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、ビットラインセンス増幅器とメモリセルの接続状態を制御するために印加される制御信号の電圧変換状態を制御することによって、半導体メモリディバイスの消費電力を減少させることにある。
【００１１】
【課題を解決するための手段】
本発明にかかる第１の半導体メモリディバイスは、順次配置された第１、第２及び第３のメモリセルアレイを含む複数のメモリセルアレイと、前記第１及び第２メモリセルアレイに共有される第１のビットラインセンス増幅器と、前記第２及び第３のメモリセルアレイに共有される第２のビットラインセンス増幅器と、第１の制御信号に応じて前記第１のメモリセルアレイと前記第１のビットラインセンス増幅器を選択的に連結させる第１のスイッチングアレイと、第２の制御信号に応じて前記第１のビットラインセンス増幅器と前記第２のメモリセルアレイを選択的に連結させる第２のスイッチングアレイと、第３の制御信号に応じて前記第２のメモリセルアレイと前記第２のビットラインセンス増幅器を選択的に連結させる第３のスイッチングアレイと、第４の制御信号に応じて前記第２のビットラインセンス増幅器と前記第３のメモリセルアレイを選択的に連結させる第４のスイッチングアレイと、各メモリセルアレイの活性化及び各メモリセルアレイの活性化に伴う前記第１〜第４の制御信号の電圧レベルを制御するビットライン選択制御部とを備え、前記ビットライン選択制御部は、前記第２のメモリセルアレイが活性化される場合、前記第２及び第３の制御信号が電源電圧より高い高電圧レベルになるようにし、引き続き前記第１のメモリセルアレイが活性化され前記第２のメモリセルアレイが非活性化される場合、前記第１の制御信号が前記高電圧レベルになるようにし、前記第２の制御信号が接地電圧レベルになるようにし、且つ、前記第３の制御信号が前記高電圧レベルをそのまま維持するようにすることを特徴とする。
【００１２】
本発明にかかる第２の半導体メモリディバイスは、順次配置された第１、第２及び第３のメモリセルアレイを含む複数のメモリセルアレイと、前記第１及び第２のメモリセルアレイに共有される第１のビットラインセンス増幅器と、前記第２及び第３のメモリセルアレイに共有される第２のビットラインセンス増幅器と、第１の制御信号に応じて前記第１のメモリセルアレイと前記第１のビットラインセンス増幅器を選択的に連結させる第１のスイッチングアレイと、第２の制御信号に応じて前記第１のビットラインセンス増幅器と前記第２のメモリセルアレイを選択的に連結させる第２のスイッチングアレイと、第３の制御信号に応じて前記第２のメモリセルアレイと前記第２のビットラインセンス増幅器を選択的に連結させる第３のスイッチングアレイと、第４の制御信号に応じて前記第２のビットラインセンス増幅器と前記第３のメモリセルアレイを選択的に連結させる第４のスイッチングアレイと、各メモリセルアレイの活性化及び各メモリセルアレイの活性化に伴う前記第１〜第４の制御信号の電圧レベルを制御するビットライン選択制御部とを備え、前記ビットライン選択制御部は、前記第２のメモリセルアレイが活性化される場合、前記第２及び第３の制御信号が電源電圧より高い高電圧レベルになるようにし、引き続き前記第３のメモリセルアレイが活性化され前記第２のメモリセルアレイが非活性化される場合、前記第４の制御信号が前記高電圧レベルになるようにし、前記第３の制御信号が接地電圧レベルになるようにし、且つ、前記第２の制御信号が前記高電圧レベルをそのまま維持するようにすることを特徴とする。
【００１３】
本発明にかかる第３の半導体メモリディバイスは、順次配置された第１、第２及び第３のメモリセルアレイを含む複数のメモリセルアレイと、前記第１及び第２のメモリセルアレイに共有される第１のビットラインセンス増幅器と、前記第２及び第３のメモリセルアレイに共有される第２のビットラインセンス増幅器と、第１の制御信号に応じて前記第１のメモリセルアレイと前記第１のビットラインセンス増幅器を選択的に連結させる第１のスイッチングアレイと、第２の制御信号に応じて前記第１のビットラインセンス増幅器と前記第２のメモリセルアレイを選択的に連結させる第２のスイッチングアレイと、第３の制御信号に応じて前記第２のメモリセルアレイと前記第２のビットラインセンス増幅器を選択的に連結させる第３のスイッチングアレイと、第４の制御信号に応じて前記第２のビットラインセンス増幅器と前記第３のメモリセルアレイを選択的に連結させる第４のスイッチングアレイと、各メモリセルアレイの活性化及び各メモリセルアレイの活性化に伴う前記第１〜第４の制御信号の電圧レベルを制御するビットライン選択制御部とを備え、前記ビットライン選択制御部は、前記第２のメモリセルアレイが活性化される場合、前記第２及び第３の制御信号が電源電圧より高い高電圧レベルになるようにし、プリチャージ区間に引き続き前記第２のメモリセルアレイが再度活性化される場合、連続する前記第２のメモリセルアレイの活性化区間の間のプリチャージ区間でも、前記第２及び第３の制御信号を前記高電圧レベルにそのまま維持することを特徴とする。
【００１４】
【発明の実施の形態】
以下において、本発明の半導体メモリディバイス及びそのビットライン接続方法にかかる好ましい実施の形態について、添付の図面を参照して詳しく説明する。
【００１５】
図１は、本発明の実施の形態に係る半導体メモリディバイスの概略構成を示すブロック図であり、アドレスバッファ（１０）と命令デコーダ（１２）がロー制御部（１４）にアドレス信号とローアクティブやプリチャージのような状態を制御するための複数のコマンド信号をそれぞれ供給するように構成され、ロー制御部（１４）はローアクティブ制御信号ACTとプリチャージ制御信号PCG、及びローアドレス信号ROW ADDRをビットライン選択（Bit line selection：以下「bls」と記す）／ビットライン増幅器（Bit line sense amplifier：以下「blsa」と記す）制御部（１６）（以下「bls/blsa制御部」と記す）と、ワードライン（word line：以下「WL」と記す）制御部（１８）にそれぞれ印加するよう構成されている。
【００１６】
各bls/blsa制御部（１６）は、図２に示したbls制御部（１６ａ、１６ｂ）とblsa制御部（図示を省略）が組合わされて構成され、WL制御部（１８）は該当メモリセルアレイ（Memory cell array：以下「MCA」と記す）を制御するように構成されている。ここでblsa制御部がビットライン増幅器blsaを制御する構成と、WL制御部（１８）がメモリセルアレイMCAを制御する構成は、公知の構成に係るものであることから、本明細書の明瞭化のため図面への記載及びそれに関する具体的な説明は省略し、以下においてはbls制御部（１６ａ、１６ｂ）の構成と動作に関する説明を行う。
【００１７】
bls制御部（１６ａ、１６ｂ）は、各blsaアレイ（２０）に一対一に対応するよう構成されている。そして、各blsaアレイ（２０）は一対のビットライン毎に一対一に対応するようビットラインセンス増幅器blsa等を備え、ビットラインセンス増幅器blsaはビットライン毎に隣接した２つのメモリセルアレイに、モストランジスタで構成されるスイッチを介して接続されるよう構成されている。このスイッチ等がスイッチングアレイ（２０ａ〜２０ｄ）を形成する。
【００１８】
より具体的に説明すれば、ｉ番目のメモリセルアレイ（ｉは任意の自然数）をMCA(ｉ)と記すこととし、MCA(ｉ)にメモリセルアレイMCA(ｉ−１)とメモリセルアレイMCA(ｉ＋１)がそれぞれ隣接し、相互に隣接したメモリセルアレイMCA(ｉ)とMCA(ｉ−１)、又はMCA(ｉ)とMCA(ｉ＋１)は両者の間に配置されたビットラインセンス増幅器blsaを共有するように構成されている。
【００１９】
また、ビットラインセンス増幅器blsaは、一対（(bl(0)，/bl(0))，(bl(1)，/bl(1))・・・（bl(n)，/bl(n)）：ｎは任意の自然数）のビットラインを介し、両側に隣接した各メモリセルアレイMCA(ｉ)とメモリセルアレイMCA(ｉ−１）、又はメモリセルアレイMCA(ｉ)とメモリセルアレイMCA(ｉ＋１)と接続され、このような接続状態は各ビットライン毎にスイッチングアレイ（２０ａ〜２０ｄ）に備えられている各スイッチのオン／オフ状態に従い決定されるように構成されている。
【００２０】
また、メモリセルアレイMCA(ｉ−１）とメモリセルアレイMCA(ｉ）との間に位置したビットラインセンス増幅器blsa等に接続されるスイッチングアレイ（２０ａ、２０ｂ）のうち、スイッチングアレイ（２０ａ）に備えられたスイッチ等のオン／オフ状態を制御するために、bls制御部（１６ａ）からスイッチ等のゲートに印加される制御信号はBls＿down（ｉ−１）として、また、スイッチングアレイ（２０ｂ）に備えられたスイッチのオン／オフ状態を制御するために、bls制御部（１６ａ）からスイッチ等のゲートに印加される制御信号はBls＿up（ｉ）として構成されている。
【００２１】
さらに、メモリセルアレイMCA(ｉ）とメモリセルアレイMCA(ｉ＋１）との間に位置したビットラインセンス増幅器blsaに接続されるスイッチングアレイ（２０ｃ、２０ｄ）のうち、スイッチングアレイ（２０ｃ）に含まれたスイッチ等のオン／オフ状態を制御するために、bls制御部（１６ｂ）からスイッチ等のゲートに印加される制御信号はBls＿down（ｉ）として、また、スイッチングアレイ（２０ｄ）に含まれたスイッチ等のオン／オフ状態を制御するため、bls制御部（１６ｂ）からスイッチ等のゲートに印加される制御信号はBls＿up（ｉ＋１）として構成されている。
【００２２】
すなわち、図１に示したblsaアレイ（２０）は、一対のスイッチングアレイと各対のビットライン毎に対応する複数のビットラインセンス増幅器blsaで構成され、blsaアレイ（２０）に対応するbls/blsa制御部（１６）に含まれるbls制御部は、該当するblsaアレイ（２０）で構成される一対のスイッチングアレイ等を制御するための一対の制御信号を出力するように構成されている。
【００２３】
上記のように構成されることにより、本発明に係る実施の形態は、スイッチングアレイ（２０ａ）を動作させるために出力される制御信号等の変化を制限して電力消費を減少させる。
【００２４】
図３は本発明の実施の形態に係る状態遷移図を示しており、丸の中に記載されているのは設定された電圧レベルである。図３に示したように、半導体メモリディバイスがターンオンされると、bls制御部（１６ａ、１６ｂ）は全ての制御信号Bls＿down（ｉ−１）、Bls＿up（ｉ）、Bls＿down（ｉ）、Bls＿up（ｉ+１）を電源電圧VDDレベルに設定する（図３の経路Ａ）。
【００２５】
特定のメモリセルアレイMCA（ｉ）が活性化されるべきものとして選択されると、bls制御（１６ａ）から出力する制御信号Bls＿up（ｉ）とBls制御部（１６ｂ）から出力される制御信号Bls＿down（ｉ）が高電圧Vppレベルに上昇することにより、該当スイッチングアレイ（２０ｂ、２０ｃ）がターンオンされる（図３の経路Ｂ）。これに従い、メモリセルアレイMCA（ｉ）は、両側に隣接したビットラインセンス増幅器blsaと接続される。
【００２６】
これと共に、bls制御部（１６ａ、１６ｂ）は活性化されるように選択されないメモリセルアレイMCA（ｉ−１）、MCA（ｉ＋１）に接続するスイッチングアレイ（２０ａ、２０ｄ）を制御するための制御信号Bls＿down（ｉ−１）、及びBls＿down（ｉ＋１）を接地電圧レベルに降下させる（図３の経路Ｃ）。 次いで、メモリセルアレイMCA（ｉ）が非活性化され、隣接された他のメモリセルアレイMCA（ｉ−１）が活性化されるように選択されると、bls制御部（１６ａ）はプリチャージ制御信号PCGが入力されても制御信号Bls＿up（ｉ）を現在の高電圧Vppレベルに維持させ（図３の経路Ｄ）、その後、ローアクティブ制御信号ACTにより活性化のための制御が成されると制御信号Bls＿up（ｉ）を接地電圧レベルに降下させる（図３の経路Ｅ）。
【００２７】
また、前述したメモリセルアレイMCA（ｉ）を非活性化する過程と併行し、活性化するメモリセルアレイMCA（ｉ−１）に隣接したスイッチングアレイ（２０ａ）を制御するためにbls制御部（１６ａ）は、現在接地電圧レベルの制御信号をプリチャージするとき、電源電圧レベルVDDに上昇させ（図３の経路Ｆ）、その後活性化のために高電圧レベルVppに上昇させる（図３の経路Ｂ）。
【００２８】
図４は上記した本発明の実施の形態に係る１つのメモリセルアレイが連続して活性化される場合におけるBls＿up（ｉ）、Bls＿down（ｉ）、Bls＿up（ｉ＋１）、Bls＿up（ｉ−１）の各状態を示したタイミングチャートである。同様に、図５は活性化されるメモリセルアレイが異なるものに変更する場合におけるBls＿up（ｉ）、Bls＿down（ｉ）、Bls＿up（ｉ＋１）、Bls＿up（ｉ−１）の各状態を示したタイミングチャートである。以下に詳しく説明する。
【００２９】
図４に示すように、半導体メモリディバイスがターンオンされると、bls制御部（１６ａ、１６ｂ）は電源電圧VDDレベルに制御信号を出力するように設定される。
【００３０】
任意のアクティブ制御信号ACTによって活性化されるメモリセルアレイとしてMCA（ｉ）が選択される場合、メモリセルアレイMCA（ｉ）に隣接したビットラインセンス増幅器blsaを接続させるために、スイッチングアレイ（２０ｂ、２０ｃ）に供給される制御信号Bls＿up（ｉ）、Bls＿down（ｉ）は高電圧レベルVppに設定され、メモリセルアレイMCA（ｉ）が活性化される。
【００３１】
この場合に、メモリセルアレイMCA（ｉ）に隣接した活性化されないメモリセルアレイMCA（ｉ−１）、MCA（ｉ＋１）に隣接したスイッチングアレイ（２０ａ、２０ｄ）にそれぞれ供給される制御信号Bls＿down（ｉ−１）、Bls＿up（ｉ＋１）は、電源電圧VDDレベルから接地電圧レベルに設定される。従って、メモリセルアレイMCA（ｉ−１）とメモリセルアレイMCA（ｉ＋１）は、隣接したビットラインセンス増幅器blsaと接続されない。
【００３２】
次に、連続的に活性化されるメモリセルアレイとしてMCA（ｉ）が選択される場合、MCA（ｉ）が活性化状態であり高電圧レベルVppに設定されているスイッチングアレイ（２０ｂ、２０ｃ）の制御信号Bls＿up（ｉ）、Bls＿down（ｉ）は、プリチャージ区間と次の活性化区間において引続き高電圧レベルVppを維持する。
【００３３】
これとは別に、メモリセルアレイMCA（ｉ−１）、MCA（ｉ＋１）に隣接したスイッチングアレイ（２０ａ、２０ｄ）の制御信号Bls＿up（ｉ＋１）、Bls＿down（ｉ−１）は、プリチャージ区間において接地電圧レベルからVDDにレベルが上昇した後、次の活性化区間において接地電圧レベルに降下する。
【００３４】
このようなプリチャージ区間と活性化区間は、ロー制御部（１４）から各bls/blsa制御部（１６）に出力されるアクティブ制御信号ACTとプリチャージ制御信号PCGにより決定される。
【００３５】
従って、同一のメモリセルアレイが繰り返し活性化されるように選択されると、図４に示すようなタイミングチャートで電圧レベルが変化するように各bls制御部の制御信号レベルが調節され、それに従いスイッチングアレイがそれぞれスイッチングされる。
【００３６】
一方、活性化されるメモリセルアレイとして他のメモリセルアレイが選択される場合における各bls制御部の制御信号レベルの変化を、図５を用いて説明する。図５は、活性化するメモリセルアレイがMCA（ｉ）、メモリセルアレイMCA（ｉ＋１）、メモリセルアレイMCA（ｉ−１）、メモリセルアレイMCA（ｉ）の順に選択される場合におけるタイミングチャートである。
【００３７】
先ず、半導体メモリディバイスがターンオンされると、bls制御部（１６ａ、１６ｂ）は電源電圧VDDレベルに制御信号を設定する。
【００３８】
次に、メモリセルアレイMCA（ｉ）が選択されると、メモリセルアレイMCA（ｉ）に隣接したビットラインセンス増幅器blsaを接続するために、スイッチングアレイ（２０ｂ、２０ｃ）に供給される制御信号Bls＿up（ｉ）、Bls＿down（ｉ）は高電圧レベルVppに設定され、メモリセルアレイMCA（ｉ）が活性化される。
【００３９】
このとき、メモリセルアレイMCA（ｉ）に隣接した活性化されないメモリセルアレイMCA（ｉ−１）、MCA（ｉ＋１）に隣接したスイッチングアレイ（２０ａ、２０ｄ）に供給される制御信号Bls＿down（ｉ−１）、Bls＿up（ｉ＋１）は電源電圧VDDレベルから接地電圧レベルに設定される。
【００４０】
次に、非活性するメモリセルアレイとしてMCA（ｉ＋１）が選択されると、スイッチングアレイ（２０ｄ）に印加される制御信号Bls＿up（ｉ＋１）のレベルがプリチャージ時に接地電圧レベルから電源電圧VDDレベルに上昇し、非活性化した時点で高電圧Vppレベルに上昇してメモリセルアレイMCA（ｉ＋１）と、これに隣接したビットラインセンス増幅器blsaを接続する。
【００４１】
そして、これと同時にスイッチングアレイ（２０ｃ）に印加される制御信号Bls＿down（ｉ）は、プリチャージ時に、メモリセルアレイMCA（ｉ）が活性化した時の高電圧のレベルVppを維持しながら、メモリセルアレイMCA（ｉ＋１）が活性化するときに接地電圧レベルに降下する。
【００４２】
尚、スイチッングアレイ（２０ｂ）に印加される制御信号Bls＿up（ｉ）は、メモリセルアレイMCA（ｉ）が活性化する時の高電圧Vppレベルを、プリチャージとMCA（ｉ＋１）の活性化とに関りなく維持する。さらに、これと同時にスイッチングアレイ（２０ａ）に印加される制御信号Bls＿down（ｉ−１）は、プリチャージ時において、メモリセルアレイMCA（ｉ）が活性化する時の接地電圧レベルから電源電圧VDDレベルに上昇して、メモリセルアレイMCA（ｉ＋１）が活性化する時にもそのレベルが維持される。
【００４３】
次いで、活性化するメモリセルアレイとしてMCA（ｉ−１）が選択されると、スイッチングアレイ（２０ａ）に印加される制御信号Bls＿down（ｉ−１）は、プリチャージ時に、メモリセルアレイMCA（ｉ＋１）が活性化した時の電源電圧VDDレベルを維持した後、活性化時点で高電圧Vppに上昇し、これによってメモリセルアレイMCA（ｉ−１）とこれに隣接するビットラインセンス増幅器blsaが接続される。
【００４４】
そして、これと同時にスイッチングアレイ（２０ｂ）に印加される制御信号Bls＿up（ｉ）は、プリチャージ時に、メモリセルアレイMCA（ｉ＋１）が活性化した時の高電圧レベルVppを維持しながら、メモリセルアレイMCA（ｉ−１）が活性化する時に接地電圧レベルに降下する。
【００４５】
尚、スイッチングアレイ（２０ｃ）に印加される制御信号Bls＿down（ｉ）は、プリチャージ時に、メモリセルアレイMCA（ｉ＋１）が活性化した時の接地電圧レベルから電源電圧VDDレベルに上昇し、その後、メモリセルアレイMCA（ｉ−１）が活性化する時もそのレベルを維持する。
【００４６】
さらに、これと同時にスイッチングアレイ（２０ｄ）に印加される制御信号Bls＿up（ｉ＋１）は、メモリセルアレイMCA（ｉ＋１）が活性化するときの高電圧VppレベルをメモリセルアレイMCA（ｉ−１）の活性化と関りなく維持する。
【００４７】
次に、活性化するメモリセルアレイとしてMCA（ｉ）が選択されると、スイッチングアレイ（２０ａ）に印加される制御信号Bls＿down（ｉ−１）は、プリチャージ時に、メモリセルアレイMCA（ｉ−１）が活性化した時の高電圧Vppレベルを維持した後、メモリセルアレイMCA（ｉ）の活性化時点で接地電圧レベルに降下する。
【００４８】
そして、これと同時にスイッチングアレイ（２０ｂ）に印加される制御信号Bls＿up（ｉ）は、プリチャージ時に、メモリセルアレイMCA（ｉ−１）が活性化した時の接地電圧レベルから電源電圧VDDレベルに上昇し、その後、メモリセルアレイMCA（ｉ）が活性化する時に高電圧Vppレベルに上昇する。
【００４９】
尚、スイッチングアレイ（２０ｃ）に印加される制御信号Bls＿down（ｉ）は、プリチャージ時に、メモリセルアレイMCA（ｉ−１）が活性化した時の電源電圧VDDレベルを維持し、その後、メモリセルアレイMCA（ｉ）が活性化する時に高電圧Vppレベルに上昇する。
【００５０】
これによって、メモリセルアレイMCA（ｉ）及びこれに隣接するビットラインセンス増幅器blsa等が接続される。
【００５１】
さらに、これと同時にスイッチングアレイ（２０ｄ）に印加される制御信号Bls＿up（ｉ＋１）は、プリチャージ時に、メモリセルアレイMCA（ｉ−１）が活性化した時の高電圧Vppレベルを維持した後、メモリセルアレイMCA（ｉ）が活性化する時に接地電圧レベルに下降させる。
【００５２】
さらに、本発明にかかる実施の形態においては、図６に示したように初期状態において各スイッチングアレイに印加される制御信号を高電圧Vppレベルに設定して開始することができる。この初期設定の後における活性化とプリチャージに伴う電圧変化は図３と同様であることから、これに関する説明は重複を避けるために省略する。
【００５３】
本発明は、スイッチングアレイに印加される制御信号が高電圧Vppに設定された状態で隣接する他のメモリセルアレイが活性化しないため、該当スイッチングアレイをオフさせる必要性がなければそのレベルをそのまま維持させる。さらに、高電圧Vppレベルに制御信号が設定された状態で隣接する他のメモリセルアレイが活性化する場合、制御信号はプリチャージまでそのレベルを維持した後、設置電圧レベルに下降する。
【００５４】
すなわち、ビットライン選択制御部は、活性化区間において制御信号が高電圧レベルであれば、プリチャージ区間及び連続する活性化区間にわたって高電圧レベルを維持させる第１モードと、プリチャージ区間において高電圧レベルを維持した後に連続する活性化区間において接地電圧レベルへ降下させる第２モードと、活性区間において制御信号が電源電圧レベルであれば、プリチャージ区間において電源電圧レベルを維持した後に連続する活性化区間において高電圧レベルへ上昇させる第３モードと、プリチャージ区間の間において前記電源電圧レベルを維持した後に連続する活性化区間において接地電圧レベルへ降下させる第４モードと、プリチャージ区間と連続する活性化区間にわたって電源電圧レベルを維持させる第５モードと、活性化区間において制御信号が接地電圧レベルであれば、プリチャージ区間において電源電圧レベルへ上昇させた後に連続する活性化区間において高電圧レベルへ上昇させる第６モードと、プリチャージ区間において電源電圧レベルへ上昇させた後に連続する活性化区間において電源電圧レベルを維持させる第７モードと、プリチャージ区間において電源電圧レベルへ上昇させた後に連続する活性化区間で接地電圧レベルへ下降させる第８モードとに区分して、スイッチングアレイに印加する制御信号を制御する。
【００５５】
本発明は上記した実施の形態にのみ限定されるものではなく、本発明の技術的思想を越えない範囲内において種々の修正及び変形が可能である。
【００５６】
【発明の効果】
本発明によれば、高電圧Vppレベルを変動させる場合が制限されることよって、スイッチングアレイがオン／オフする回数が減少して電流消費量が節減される。特にリフレッシュモード、例えば、セルフリフレッシュモード、オートリフレッシュモードにおいてメモリセルアレイとその内部のワードラインの活性化順序をチップ内部で定めることができる場合には、ビットラインを選択するためにスイッチングアレイに印加される制御信号の状態変化が最小化され得るために、それに対応して電流消費量が減少する効果を奏する。
【００５７】
また、半導体メモリディバイスが消費する電力を節減できることから、半導体メモリディバイスを使用した電子製品の電力消費も改善される効果を奏する。
【図面の簡単な説明】
【図１】本発明の好ましい実施の形態にかかる半導体メモリディバイスを示すブロック図である。
【図２】図１に示したメモリセルアレイとビットラインセンス増幅器アレイの接続関係を説明する回路図である。
【図３】本発明の実施の形態に係る半導体メモリディバイスビットライン接続方法における状態遷移図である。
【図４】図３の方法において特定のメモリセルアレイを連続して選択する場合におけるタイミングチャートである。
【図５】図３の方法において選択するメモリセルアレイを変更する場合におけるタイミングチャートである。
【図６】本発明に係る半導体メモリディバイスのビットライン接続方法の他の実施の形態を示す状態遷移図である。
【符号の説明】
１０ アドレスバッファ
１２ 命令デコーダ
１４ ロー制御部
１６ bls／blsa制御部
１６ａ、１６ｂ bls制御部
１８ WL制御部
２０ blsaアレイ
２０ａ〜２０ｄ スイッチング部
２２ MCA
【発明の属する技術分野】
本発明は、半導体メモリディバイス及びそのビットライン接続方法に関し、特に、ビットラインセンス増幅器とビットラインセンス増幅器を接続するための制御信号を高電圧Vppレベルに駆動した後、電源電圧VDDレベル又は接地電圧レベルに下げる制御を行い、データのリード、ライト及びリフレッシュ動作時に消費される電力を節減した半導体メモリディバイス及びそのビットライン接続方法に関する。
【０００２】
【従来の技術】
ノートブックコンピュータや携帯用ゲーム機器等のように制限された電力を供給する電池によって駆動される携帯用電子機器等は、使用されない場合に不要な電力が消費されないように開発され、多様な改良がなされている。特に、これら電子機器等に必須の半導体メモリディバイスに関しても、不要な電力消費を減らすための開発がなされており、その一例として、米国特許登録6,061,276号に“半導体メモリ装置及び半導体集積回路”が開示されている。
【０００３】
一般に、半導体メモリディバイスには複数個のメモリセルアレイが装備され、隣接したメモリセルアレイはこれらの間に構成されるビットラインセンス増幅器アレイを共有するように構成される。ビットラインセンス増幅器アレイとメモリセルアレイとの間にはスイッチアレイが構成され、これらスイッチアレイにはスイッチングのための制御信号が印加される。
【０００４】
このような構成において、メモリセルアレイにデータをリード／ライト又はリフレッシュするために、ビットラインセンス増幅器アレイは隣接したメモリセルアレイの活性化状態に従い、いずれか１つのメモリセルアレイに接続され、隣接した他のメモリセルアレイには接続されない。このような制御は、スイッチングアレイのスイッチング状態に依存することになる。
【０００５】
メモリセルアレイのワードラインにアクセスし、データを読取るか書込むため又はリフレッシュのためにプリチャージ（precharge）とアクティベーション（activation）が周期的に繰り返されることによって、スイッチングアレイが駆動され、制御信号の状態即ち印加電圧が変動する。
【０００６】
具体的には、初期にスイッチングアレイの各ゲートの電圧が電源電圧VDDレベルに維持され、この後アクセスが選択されるメモリセルアレイ及びそれに隣接したビットラインセンス増幅器を確実に接続するために、スイッチングアレイのゲートに印加される電圧は高電圧Vppレベルに上昇し、アクセスされないメモリセルアレイ及びそれに隣接したビットラインセンス増幅器の接続状態を解除するために、スイッチングアレイのゲートに印加される電圧は接地電圧レベルに下降する。その後、プリチャージのために制御信号は電源電圧VDDレベルに設定される。
【０００７】
これとは別に、プリチャージ状態において制御信号が高電圧Vppに設定され、アクティベーション状態で選択されないメモリセルアレイ側のスイッチングアレイの接続状態を解除するために、制御信号を接地電圧レベルに設定される例もある。
【０００８】
上記した従来の動作は、アクティベーションとプリチャージを含むリフレッシュサイクルごとに行われなければならない。そのため、スイッチングアレイのオン／オフ回数が多くなるほど電力消耗が多くなる。特に、低電力消費モードにおいて供給されるセルフリフレッシュモードにおいては、スイッチングアレイのオン／オフによって消費される電力が非常に大きくなる。
【０００９】
さらに、スイッチングアレイでは負荷容量の大きさが大きく、スイッチングのための電圧は動作電圧VDDよりも高いレベルの高電圧Vppが利用されることから、高電圧Vppを供給するための回路にも電流が供給されなければならない。このため相当量の電流消費が発生する。従って、上記したように従来の半導体メモリディバイスは大きな電力を消費する要因を有しており、消費電力を減少させるには限界がある。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、ビットラインセンス増幅器とメモリセルの接続状態を制御するために印加される制御信号の電圧変換状態を制御することによって、半導体メモリディバイスの消費電力を減少させることにある。
【００１１】
【課題を解決するための手段】
本発明にかかる第１の半導体メモリディバイスは、順次配置された第１、第２及び第３のメモリセルアレイを含む複数のメモリセルアレイと、前記第１及び第２メモリセルアレイに共有される第１のビットラインセンス増幅器と、前記第２及び第３のメモリセルアレイに共有される第２のビットラインセンス増幅器と、第１の制御信号に応じて前記第１のメモリセルアレイと前記第１のビットラインセンス増幅器を選択的に連結させる第１のスイッチングアレイと、第２の制御信号に応じて前記第１のビットラインセンス増幅器と前記第２のメモリセルアレイを選択的に連結させる第２のスイッチングアレイと、第３の制御信号に応じて前記第２のメモリセルアレイと前記第２のビットラインセンス増幅器を選択的に連結させる第３のスイッチングアレイと、第４の制御信号に応じて前記第２のビットラインセンス増幅器と前記第３のメモリセルアレイを選択的に連結させる第４のスイッチングアレイと、各メモリセルアレイの活性化及び各メモリセルアレイの活性化に伴う前記第１〜第４の制御信号の電圧レベルを制御するビットライン選択制御部とを備え、前記ビットライン選択制御部は、前記第２のメモリセルアレイが活性化される場合、前記第２及び第３の制御信号が電源電圧より高い高電圧レベルになるようにし、引き続き前記第１のメモリセルアレイが活性化され前記第２のメモリセルアレイが非活性化される場合、前記第１の制御信号が前記高電圧レベルになるようにし、前記第２の制御信号が接地電圧レベルになるようにし、且つ、前記第３の制御信号が前記高電圧レベルをそのまま維持するようにすることを特徴とする。
【００１２】
本発明にかかる第２の半導体メモリディバイスは、順次配置された第１、第２及び第３のメモリセルアレイを含む複数のメモリセルアレイと、前記第１及び第２のメモリセルアレイに共有される第１のビットラインセンス増幅器と、前記第２及び第３のメモリセルアレイに共有される第２のビットラインセンス増幅器と、第１の制御信号に応じて前記第１のメモリセルアレイと前記第１のビットラインセンス増幅器を選択的に連結させる第１のスイッチングアレイと、第２の制御信号に応じて前記第１のビットラインセンス増幅器と前記第２のメモリセルアレイを選択的に連結させる第２のスイッチングアレイと、第３の制御信号に応じて前記第２のメモリセルアレイと前記第２のビットラインセンス増幅器を選択的に連結させる第３のスイッチングアレイと、第４の制御信号に応じて前記第２のビットラインセンス増幅器と前記第３のメモリセルアレイを選択的に連結させる第４のスイッチングアレイと、各メモリセルアレイの活性化及び各メモリセルアレイの活性化に伴う前記第１〜第４の制御信号の電圧レベルを制御するビットライン選択制御部とを備え、前記ビットライン選択制御部は、前記第２のメモリセルアレイが活性化される場合、前記第２及び第３の制御信号が電源電圧より高い高電圧レベルになるようにし、引き続き前記第３のメモリセルアレイが活性化され前記第２のメモリセルアレイが非活性化される場合、前記第４の制御信号が前記高電圧レベルになるようにし、前記第３の制御信号が接地電圧レベルになるようにし、且つ、前記第２の制御信号が前記高電圧レベルをそのまま維持するようにすることを特徴とする。
【００１３】
本発明にかかる第３の半導体メモリディバイスは、順次配置された第１、第２及び第３のメモリセルアレイを含む複数のメモリセルアレイと、前記第１及び第２のメモリセルアレイに共有される第１のビットラインセンス増幅器と、前記第２及び第３のメモリセルアレイに共有される第２のビットラインセンス増幅器と、第１の制御信号に応じて前記第１のメモリセルアレイと前記第１のビットラインセンス増幅器を選択的に連結させる第１のスイッチングアレイと、第２の制御信号に応じて前記第１のビットラインセンス増幅器と前記第２のメモリセルアレイを選択的に連結させる第２のスイッチングアレイと、第３の制御信号に応じて前記第２のメモリセルアレイと前記第２のビットラインセンス増幅器を選択的に連結させる第３のスイッチングアレイと、第４の制御信号に応じて前記第２のビットラインセンス増幅器と前記第３のメモリセルアレイを選択的に連結させる第４のスイッチングアレイと、各メモリセルアレイの活性化及び各メモリセルアレイの活性化に伴う前記第１〜第４の制御信号の電圧レベルを制御するビットライン選択制御部とを備え、前記ビットライン選択制御部は、前記第２のメモリセルアレイが活性化される場合、前記第２及び第３の制御信号が電源電圧より高い高電圧レベルになるようにし、プリチャージ区間に引き続き前記第２のメモリセルアレイが再度活性化される場合、連続する前記第２のメモリセルアレイの活性化区間の間のプリチャージ区間でも、前記第２及び第３の制御信号を前記高電圧レベルにそのまま維持することを特徴とする。
【００１４】
【発明の実施の形態】
以下において、本発明の半導体メモリディバイス及びそのビットライン接続方法にかかる好ましい実施の形態について、添付の図面を参照して詳しく説明する。
【００１５】
図１は、本発明の実施の形態に係る半導体メモリディバイスの概略構成を示すブロック図であり、アドレスバッファ（１０）と命令デコーダ（１２）がロー制御部（１４）にアドレス信号とローアクティブやプリチャージのような状態を制御するための複数のコマンド信号をそれぞれ供給するように構成され、ロー制御部（１４）はローアクティブ制御信号ACTとプリチャージ制御信号PCG、及びローアドレス信号ROW ADDRをビットライン選択（Bit line selection：以下「bls」と記す）／ビットライン増幅器（Bit line sense amplifier：以下「blsa」と記す）制御部（１６）（以下「bls/blsa制御部」と記す）と、ワードライン（word line：以下「WL」と記す）制御部（１８）にそれぞれ印加するよう構成されている。
【００１６】
各bls/blsa制御部（１６）は、図２に示したbls制御部（１６ａ、１６ｂ）とblsa制御部（図示を省略）が組合わされて構成され、WL制御部（１８）は該当メモリセルアレイ（Memory cell array：以下「MCA」と記す）を制御するように構成されている。ここでblsa制御部がビットライン増幅器blsaを制御する構成と、WL制御部（１８）がメモリセルアレイMCAを制御する構成は、公知の構成に係るものであることから、本明細書の明瞭化のため図面への記載及びそれに関する具体的な説明は省略し、以下においてはbls制御部（１６ａ、１６ｂ）の構成と動作に関する説明を行う。
【００１７】
bls制御部（１６ａ、１６ｂ）は、各blsaアレイ（２０）に一対一に対応するよう構成されている。そして、各blsaアレイ（２０）は一対のビットライン毎に一対一に対応するようビットラインセンス増幅器blsa等を備え、ビットラインセンス増幅器blsaはビットライン毎に隣接した２つのメモリセルアレイに、モストランジスタで構成されるスイッチを介して接続されるよう構成されている。このスイッチ等がスイッチングアレイ（２０ａ〜２０ｄ）を形成する。
【００１８】
より具体的に説明すれば、ｉ番目のメモリセルアレイ（ｉは任意の自然数）をMCA(ｉ)と記すこととし、MCA(ｉ)にメモリセルアレイMCA(ｉ−１)とメモリセルアレイMCA(ｉ＋１)がそれぞれ隣接し、相互に隣接したメモリセルアレイMCA(ｉ)とMCA(ｉ−１)、又はMCA(ｉ)とMCA(ｉ＋１)は両者の間に配置されたビットラインセンス増幅器blsaを共有するように構成されている。
【００１９】
また、ビットラインセンス増幅器blsaは、一対（(bl(0)，/bl(0))，(bl(1)，/bl(1))・・・（bl(n)，/bl(n)）：ｎは任意の自然数）のビットラインを介し、両側に隣接した各メモリセルアレイMCA(ｉ)とメモリセルアレイMCA(ｉ−１）、又はメモリセルアレイMCA(ｉ)とメモリセルアレイMCA(ｉ＋１)と接続され、このような接続状態は各ビットライン毎にスイッチングアレイ（２０ａ〜２０ｄ）に備えられている各スイッチのオン／オフ状態に従い決定されるように構成されている。
【００２０】
また、メモリセルアレイMCA(ｉ−１）とメモリセルアレイMCA(ｉ）との間に位置したビットラインセンス増幅器blsa等に接続されるスイッチングアレイ（２０ａ、２０ｂ）のうち、スイッチングアレイ（２０ａ）に備えられたスイッチ等のオン／オフ状態を制御するために、bls制御部（１６ａ）からスイッチ等のゲートに印加される制御信号はBls＿down（ｉ−１）として、また、スイッチングアレイ（２０ｂ）に備えられたスイッチのオン／オフ状態を制御するために、bls制御部（１６ａ）からスイッチ等のゲートに印加される制御信号はBls＿up（ｉ）として構成されている。
【００２１】
さらに、メモリセルアレイMCA(ｉ）とメモリセルアレイMCA(ｉ＋１）との間に位置したビットラインセンス増幅器blsaに接続されるスイッチングアレイ（２０ｃ、２０ｄ）のうち、スイッチングアレイ（２０ｃ）に含まれたスイッチ等のオン／オフ状態を制御するために、bls制御部（１６ｂ）からスイッチ等のゲートに印加される制御信号はBls＿down（ｉ）として、また、スイッチングアレイ（２０ｄ）に含まれたスイッチ等のオン／オフ状態を制御するため、bls制御部（１６ｂ）からスイッチ等のゲートに印加される制御信号はBls＿up（ｉ＋１）として構成されている。
【００２２】
すなわち、図１に示したblsaアレイ（２０）は、一対のスイッチングアレイと各対のビットライン毎に対応する複数のビットラインセンス増幅器blsaで構成され、blsaアレイ（２０）に対応するbls/blsa制御部（１６）に含まれるbls制御部は、該当するblsaアレイ（２０）で構成される一対のスイッチングアレイ等を制御するための一対の制御信号を出力するように構成されている。
【００２３】
上記のように構成されることにより、本発明に係る実施の形態は、スイッチングアレイ（２０ａ）を動作させるために出力される制御信号等の変化を制限して電力消費を減少させる。
【００２４】
図３は本発明の実施の形態に係る状態遷移図を示しており、丸の中に記載されているのは設定された電圧レベルである。図３に示したように、半導体メモリディバイスがターンオンされると、bls制御部（１６ａ、１６ｂ）は全ての制御信号Bls＿down（ｉ−１）、Bls＿up（ｉ）、Bls＿down（ｉ）、Bls＿up（ｉ+１）を電源電圧VDDレベルに設定する（図３の経路Ａ）。
【００２５】
特定のメモリセルアレイMCA（ｉ）が活性化されるべきものとして選択されると、bls制御（１６ａ）から出力する制御信号Bls＿up（ｉ）とBls制御部（１６ｂ）から出力される制御信号Bls＿down（ｉ）が高電圧Vppレベルに上昇することにより、該当スイッチングアレイ（２０ｂ、２０ｃ）がターンオンされる（図３の経路Ｂ）。これに従い、メモリセルアレイMCA（ｉ）は、両側に隣接したビットラインセンス増幅器blsaと接続される。
【００２６】
これと共に、bls制御部（１６ａ、１６ｂ）は活性化されるように選択されないメモリセルアレイMCA（ｉ−１）、MCA（ｉ＋１）に接続するスイッチングアレイ（２０ａ、２０ｄ）を制御するための制御信号Bls＿down（ｉ−１）、及びBls＿down（ｉ＋１）を接地電圧レベルに降下させる（図３の経路Ｃ）。 次いで、メモリセルアレイMCA（ｉ）が非活性化され、隣接された他のメモリセルアレイMCA（ｉ−１）が活性化されるように選択されると、bls制御部（１６ａ）はプリチャージ制御信号PCGが入力されても制御信号Bls＿up（ｉ）を現在の高電圧Vppレベルに維持させ（図３の経路Ｄ）、その後、ローアクティブ制御信号ACTにより活性化のための制御が成されると制御信号Bls＿up（ｉ）を接地電圧レベルに降下させる（図３の経路Ｅ）。
【００２７】
また、前述したメモリセルアレイMCA（ｉ）を非活性化する過程と併行し、活性化するメモリセルアレイMCA（ｉ−１）に隣接したスイッチングアレイ（２０ａ）を制御するためにbls制御部（１６ａ）は、現在接地電圧レベルの制御信号をプリチャージするとき、電源電圧レベルVDDに上昇させ（図３の経路Ｆ）、その後活性化のために高電圧レベルVppに上昇させる（図３の経路Ｂ）。
【００２８】
図４は上記した本発明の実施の形態に係る１つのメモリセルアレイが連続して活性化される場合におけるBls＿up（ｉ）、Bls＿down（ｉ）、Bls＿up（ｉ＋１）、Bls＿up（ｉ−１）の各状態を示したタイミングチャートである。同様に、図５は活性化されるメモリセルアレイが異なるものに変更する場合におけるBls＿up（ｉ）、Bls＿down（ｉ）、Bls＿up（ｉ＋１）、Bls＿up（ｉ−１）の各状態を示したタイミングチャートである。以下に詳しく説明する。
【００２９】
図４に示すように、半導体メモリディバイスがターンオンされると、bls制御部（１６ａ、１６ｂ）は電源電圧VDDレベルに制御信号を出力するように設定される。
【００３０】
任意のアクティブ制御信号ACTによって活性化されるメモリセルアレイとしてMCA（ｉ）が選択される場合、メモリセルアレイMCA（ｉ）に隣接したビットラインセンス増幅器blsaを接続させるために、スイッチングアレイ（２０ｂ、２０ｃ）に供給される制御信号Bls＿up（ｉ）、Bls＿down（ｉ）は高電圧レベルVppに設定され、メモリセルアレイMCA（ｉ）が活性化される。
【００３１】
この場合に、メモリセルアレイMCA（ｉ）に隣接した活性化されないメモリセルアレイMCA（ｉ−１）、MCA（ｉ＋１）に隣接したスイッチングアレイ（２０ａ、２０ｄ）にそれぞれ供給される制御信号Bls＿down（ｉ−１）、Bls＿up（ｉ＋１）は、電源電圧VDDレベルから接地電圧レベルに設定される。従って、メモリセルアレイMCA（ｉ−１）とメモリセルアレイMCA（ｉ＋１）は、隣接したビットラインセンス増幅器blsaと接続されない。
【００３２】
次に、連続的に活性化されるメモリセルアレイとしてMCA（ｉ）が選択される場合、MCA（ｉ）が活性化状態であり高電圧レベルVppに設定されているスイッチングアレイ（２０ｂ、２０ｃ）の制御信号Bls＿up（ｉ）、Bls＿down（ｉ）は、プリチャージ区間と次の活性化区間において引続き高電圧レベルVppを維持する。
【００３３】
これとは別に、メモリセルアレイMCA（ｉ−１）、MCA（ｉ＋１）に隣接したスイッチングアレイ（２０ａ、２０ｄ）の制御信号Bls＿up（ｉ＋１）、Bls＿down（ｉ−１）は、プリチャージ区間において接地電圧レベルからVDDにレベルが上昇した後、次の活性化区間において接地電圧レベルに降下する。
【００３４】
このようなプリチャージ区間と活性化区間は、ロー制御部（１４）から各bls/blsa制御部（１６）に出力されるアクティブ制御信号ACTとプリチャージ制御信号PCGにより決定される。
【００３５】
従って、同一のメモリセルアレイが繰り返し活性化されるように選択されると、図４に示すようなタイミングチャートで電圧レベルが変化するように各bls制御部の制御信号レベルが調節され、それに従いスイッチングアレイがそれぞれスイッチングされる。
【００３６】
一方、活性化されるメモリセルアレイとして他のメモリセルアレイが選択される場合における各bls制御部の制御信号レベルの変化を、図５を用いて説明する。図５は、活性化するメモリセルアレイがMCA（ｉ）、メモリセルアレイMCA（ｉ＋１）、メモリセルアレイMCA（ｉ−１）、メモリセルアレイMCA（ｉ）の順に選択される場合におけるタイミングチャートである。
【００３７】
先ず、半導体メモリディバイスがターンオンされると、bls制御部（１６ａ、１６ｂ）は電源電圧VDDレベルに制御信号を設定する。
【００３８】
次に、メモリセルアレイMCA（ｉ）が選択されると、メモリセルアレイMCA（ｉ）に隣接したビットラインセンス増幅器blsaを接続するために、スイッチングアレイ（２０ｂ、２０ｃ）に供給される制御信号Bls＿up（ｉ）、Bls＿down（ｉ）は高電圧レベルVppに設定され、メモリセルアレイMCA（ｉ）が活性化される。
【００３９】
このとき、メモリセルアレイMCA（ｉ）に隣接した活性化されないメモリセルアレイMCA（ｉ−１）、MCA（ｉ＋１）に隣接したスイッチングアレイ（２０ａ、２０ｄ）に供給される制御信号Bls＿down（ｉ−１）、Bls＿up（ｉ＋１）は電源電圧VDDレベルから接地電圧レベルに設定される。
【００４０】
次に、非活性するメモリセルアレイとしてMCA（ｉ＋１）が選択されると、スイッチングアレイ（２０ｄ）に印加される制御信号Bls＿up（ｉ＋１）のレベルがプリチャージ時に接地電圧レベルから電源電圧VDDレベルに上昇し、非活性化した時点で高電圧Vppレベルに上昇してメモリセルアレイMCA（ｉ＋１）と、これに隣接したビットラインセンス増幅器blsaを接続する。
【００４１】
そして、これと同時にスイッチングアレイ（２０ｃ）に印加される制御信号Bls＿down（ｉ）は、プリチャージ時に、メモリセルアレイMCA（ｉ）が活性化した時の高電圧のレベルVppを維持しながら、メモリセルアレイMCA（ｉ＋１）が活性化するときに接地電圧レベルに降下する。
【００４２】
尚、スイチッングアレイ（２０ｂ）に印加される制御信号Bls＿up（ｉ）は、メモリセルアレイMCA（ｉ）が活性化する時の高電圧Vppレベルを、プリチャージとMCA（ｉ＋１）の活性化とに関りなく維持する。さらに、これと同時にスイッチングアレイ（２０ａ）に印加される制御信号Bls＿down（ｉ−１）は、プリチャージ時において、メモリセルアレイMCA（ｉ）が活性化する時の接地電圧レベルから電源電圧VDDレベルに上昇して、メモリセルアレイMCA（ｉ＋１）が活性化する時にもそのレベルが維持される。
【００４３】
次いで、活性化するメモリセルアレイとしてMCA（ｉ−１）が選択されると、スイッチングアレイ（２０ａ）に印加される制御信号Bls＿down（ｉ−１）は、プリチャージ時に、メモリセルアレイMCA（ｉ＋１）が活性化した時の電源電圧VDDレベルを維持した後、活性化時点で高電圧Vppに上昇し、これによってメモリセルアレイMCA（ｉ−１）とこれに隣接するビットラインセンス増幅器blsaが接続される。
【００４４】
そして、これと同時にスイッチングアレイ（２０ｂ）に印加される制御信号Bls＿up（ｉ）は、プリチャージ時に、メモリセルアレイMCA（ｉ＋１）が活性化した時の高電圧レベルVppを維持しながら、メモリセルアレイMCA（ｉ−１）が活性化する時に接地電圧レベルに降下する。
【００４５】
尚、スイッチングアレイ（２０ｃ）に印加される制御信号Bls＿down（ｉ）は、プリチャージ時に、メモリセルアレイMCA（ｉ＋１）が活性化した時の接地電圧レベルから電源電圧VDDレベルに上昇し、その後、メモリセルアレイMCA（ｉ−１）が活性化する時もそのレベルを維持する。
【００４６】
さらに、これと同時にスイッチングアレイ（２０ｄ）に印加される制御信号Bls＿up（ｉ＋１）は、メモリセルアレイMCA（ｉ＋１）が活性化するときの高電圧VppレベルをメモリセルアレイMCA（ｉ−１）の活性化と関りなく維持する。
【００４７】
次に、活性化するメモリセルアレイとしてMCA（ｉ）が選択されると、スイッチングアレイ（２０ａ）に印加される制御信号Bls＿down（ｉ−１）は、プリチャージ時に、メモリセルアレイMCA（ｉ−１）が活性化した時の高電圧Vppレベルを維持した後、メモリセルアレイMCA（ｉ）の活性化時点で接地電圧レベルに降下する。
【００４８】
そして、これと同時にスイッチングアレイ（２０ｂ）に印加される制御信号Bls＿up（ｉ）は、プリチャージ時に、メモリセルアレイMCA（ｉ−１）が活性化した時の接地電圧レベルから電源電圧VDDレベルに上昇し、その後、メモリセルアレイMCA（ｉ）が活性化する時に高電圧Vppレベルに上昇する。
【００４９】
尚、スイッチングアレイ（２０ｃ）に印加される制御信号Bls＿down（ｉ）は、プリチャージ時に、メモリセルアレイMCA（ｉ−１）が活性化した時の電源電圧VDDレベルを維持し、その後、メモリセルアレイMCA（ｉ）が活性化する時に高電圧Vppレベルに上昇する。
【００５０】
これによって、メモリセルアレイMCA（ｉ）及びこれに隣接するビットラインセンス増幅器blsa等が接続される。
【００５１】
さらに、これと同時にスイッチングアレイ（２０ｄ）に印加される制御信号Bls＿up（ｉ＋１）は、プリチャージ時に、メモリセルアレイMCA（ｉ−１）が活性化した時の高電圧Vppレベルを維持した後、メモリセルアレイMCA（ｉ）が活性化する時に接地電圧レベルに下降させる。
【００５２】
さらに、本発明にかかる実施の形態においては、図６に示したように初期状態において各スイッチングアレイに印加される制御信号を高電圧Vppレベルに設定して開始することができる。この初期設定の後における活性化とプリチャージに伴う電圧変化は図３と同様であることから、これに関する説明は重複を避けるために省略する。
【００５３】
本発明は、スイッチングアレイに印加される制御信号が高電圧Vppに設定された状態で隣接する他のメモリセルアレイが活性化しないため、該当スイッチングアレイをオフさせる必要性がなければそのレベルをそのまま維持させる。さらに、高電圧Vppレベルに制御信号が設定された状態で隣接する他のメモリセルアレイが活性化する場合、制御信号はプリチャージまでそのレベルを維持した後、設置電圧レベルに下降する。
【００５４】
すなわち、ビットライン選択制御部は、活性化区間において制御信号が高電圧レベルであれば、プリチャージ区間及び連続する活性化区間にわたって高電圧レベルを維持させる第１モードと、プリチャージ区間において高電圧レベルを維持した後に連続する活性化区間において接地電圧レベルへ降下させる第２モードと、活性区間において制御信号が電源電圧レベルであれば、プリチャージ区間において電源電圧レベルを維持した後に連続する活性化区間において高電圧レベルへ上昇させる第３モードと、プリチャージ区間の間において前記電源電圧レベルを維持した後に連続する活性化区間において接地電圧レベルへ降下させる第４モードと、プリチャージ区間と連続する活性化区間にわたって電源電圧レベルを維持させる第５モードと、活性化区間において制御信号が接地電圧レベルであれば、プリチャージ区間において電源電圧レベルへ上昇させた後に連続する活性化区間において高電圧レベルへ上昇させる第６モードと、プリチャージ区間において電源電圧レベルへ上昇させた後に連続する活性化区間において電源電圧レベルを維持させる第７モードと、プリチャージ区間において電源電圧レベルへ上昇させた後に連続する活性化区間で接地電圧レベルへ下降させる第８モードとに区分して、スイッチングアレイに印加する制御信号を制御する。
【００５５】
本発明は上記した実施の形態にのみ限定されるものではなく、本発明の技術的思想を越えない範囲内において種々の修正及び変形が可能である。
【００５６】
【発明の効果】
本発明によれば、高電圧Vppレベルを変動させる場合が制限されることよって、スイッチングアレイがオン／オフする回数が減少して電流消費量が節減される。特にリフレッシュモード、例えば、セルフリフレッシュモード、オートリフレッシュモードにおいてメモリセルアレイとその内部のワードラインの活性化順序をチップ内部で定めることができる場合には、ビットラインを選択するためにスイッチングアレイに印加される制御信号の状態変化が最小化され得るために、それに対応して電流消費量が減少する効果を奏する。
【００５７】
また、半導体メモリディバイスが消費する電力を節減できることから、半導体メモリディバイスを使用した電子製品の電力消費も改善される効果を奏する。
【図面の簡単な説明】
【図１】本発明の好ましい実施の形態にかかる半導体メモリディバイスを示すブロック図である。
【図２】図１に示したメモリセルアレイとビットラインセンス増幅器アレイの接続関係を説明する回路図である。
【図３】本発明の実施の形態に係る半導体メモリディバイスビットライン接続方法における状態遷移図である。
【図４】図３の方法において特定のメモリセルアレイを連続して選択する場合におけるタイミングチャートである。
【図５】図３の方法において選択するメモリセルアレイを変更する場合におけるタイミングチャートである。
【図６】本発明に係る半導体メモリディバイスのビットライン接続方法の他の実施の形態を示す状態遷移図である。
【符号の説明】
１０ アドレスバッファ
１２ 命令デコーダ
１４ ロー制御部
１６ bls／blsa制御部
１６ａ、１６ｂ bls制御部
１８ WL制御部
２０ blsaアレイ
２０ａ〜２０ｄ スイッチング部
２２ MCA
Claims (8)
- 順次配置された第１、第２及び第３のメモリセルアレイを含む複数のメモリセルアレイと、
前記第１及び第２のメモリセルアレイに共有される第１のビットラインセンス増幅器と、
前記第２及び第３のメモリセルアレイに共有される第２のビットラインセンス増幅器と、
第１の制御信号に応じて前記第１のメモリセルアレイと前記第１のビットラインセンス増幅器を選択的に連結させる第１のスイッチングアレイと、
第２の制御信号に応じて前記第１のビットラインセンス増幅器と前記第２のメモリセルアレイを選択的に連結させる第２のスイッチングアレイと、
第３の制御信号に応じて前記第２のメモリセルアレイと前記第２のビットラインセンス増幅器を選択的に連結させる第３のスイッチングアレイと、
第４の制御信号に応じて前記第２のビットラインセンス増幅器と前記第３のメモリセルアレイを選択的に連結させる第４のスイッチングアレイと、
各メモリセルアレイの活性化及び各メモリセルアレイの活性化に伴う前記第１〜第４の制御信号の電圧レベルを制御するビットライン選択制御部とを備え、
前記ビットライン選択制御部は、
前記第２のメモリセルアレイが活性化される場合、前記第２及び第３の制御信号が電源電圧より高い高電圧レベルになるようにし、
引き続き前記第１のメモリセルアレイが活性化され前記第２のメモリセルアレイが非活性化される場合、前記第１の制御信号が前記高電圧レベルになるようにし、前記第２の制御信号が接地電圧レベルになるようにし、且つ、前記第３の制御信号が前記高電圧レベルをそのまま維持するようにすることを特徴とする半導体メモリディバイス。 - 前記ビットライン選択制御部は、前記第３のメモリセルアレイが活性化されるまで、前記第３の制御信号が前記高電圧レベルを維持するようにすることを特徴とする請求項１記載の半導体メモリディバイス。
- 前記ビットライン選択制御部は、前記第１のメモリセルアレイが活性化された後に引き続き前記第３のメモリセルアレイが活性化される場合、前記第３の制御信号が前記接地電圧レベルになるようにし、前記第４の制御信号が前記高電圧レベルになるようにし、且つ前記第１の制御信号が前記高電圧レベルをそのまま維持するようにすることを特徴とする請求項１または２記載の半導体メモリディバイス。
- 順次配置された第１、第２及び第３のメモリセルアレイを含む複数のメモリセルアレイと、
前記第１及び第２のメモリセルアレイに共有される第１のビットラインセンス増幅器と、
前記第２及び第３のメモリセルアレイに共有される第２のビットラインセンス増幅器と、
第１の制御信号に応じて前記第１のメモリセルアレイと前記第１のビットラインセンス増幅器を選択的に連結させる第１のスイッチングアレイと、
第２の制御信号に応じて前記第１のビットラインセンス増幅器と前記第２のメモリセルアレイを選択的に連結させる第２のスイッチングアレイと、
第３の制御信号に応じて前記第２のメモリセルアレイと前記第２のビットラインセンス増幅器を選択的に連結させる第３のスイッチングアレイと、
第４の制御信号に応じて前記第２のビットラインセンス増幅器と前記第３のメモリセルアレイを選択的に連結させる第４のスイッチングアレイと、
各メモリセルアレイの活性化及び各メモリセルアレイの活性化に伴う前記第１〜第４の制御信号の電圧レベルを制御するビットライン選択制御部とを備え、
前記ビットライン選択制御部は、
前記第２のメモリセルアレイが活性化される場合、前記第２及び第３の制御信号が電源電圧より高い高電圧レベルになるようにし、
引き続き前記第３のメモリセルアレイが活性化され前記第２のメモリセルアレイが非活性化される場合、前記第４の制御信号が前記高電圧レベルになるようにし、前記第３の制御信号が接地電圧レベルになるようにし、且つ、前記第２の制御信号が前記高電圧レベルをそのまま維持するようにすることを特徴とする半導体メモリディバイス。 - 前記ビットライン選択制御部は、前記第１のメモリセルアレイが活性化されるまで前記第２の制御信号が前記高電圧レベルを維持するようにすることを特徴とする請求項４記載の半導体メモリディバイス。
- 前記ビットライン選択制御部は、前記第３のメモリセルアレイが活性化された後に引き続き前記第１のメモリセルアレイが活性化される場合、前記第１の制御信号が前記高電圧レベルになるようにし、前記第２の制御信号が前記接地電圧レベルになるようにし、且つ、前記第４の制御信号が前記高電圧レベルをそのまま維持するようにすることを特徴とする請求項４または５記載の半導体メモリディバイス。
- 順次配置された第１、第２及び第３のメモリセルアレイを含む複数のメモリセルアレイと、
前記第１及び第２のメモリセルアレイに共有される第１のビットラインセンス増幅器と、
前記第２及び第３のメモリセルアレイに共有される第２のビットラインセンス増幅器と、
第１の制御信号に応じて前記第１のメモリセルアレイと前記第１のビットラインセンス増幅器を選択的に連結させる第１のスイッチングアレイと、
第２の制御信号に応じて前記第１のビットラインセンス増幅器と前記第２のメモリセルアレイを選択的に連結させる第２のスイッチングアレイと、
第３の制御信号に応じて前記第２のメモリセルアレイと前記第２のビットラインセンス増幅器を選択的に連結させる第３のスイッチングアレイと、
第４の制御信号に応じて前記第２のビットラインセンス増幅器と前記第３のメモリセルアレイを選択的に連結させる第４のスイッチングアレイと、
各メモリセルアレイの活性化及び各メモリセルアレイの活性化に伴う前記第１〜第４の制御信号の電圧レベルを制御するビットライン選択制御部とを備え、
前記ビットライン選択制御部は、
前記第２のメモリセルアレイが活性化される場合、前記第２及び第３の制御信号が電源電圧より高い高電圧レベルになるようにし、
プリチャージ区間に引き続き前記第２のメモリセルアレイが再度活性化される場合、連続する前記第２のメモリセルアレイの活性化区間の間のプリチャージ区間でも、前記第２及び第３の制御信号を前記高電圧レベルにそのまま維持することを特徴とする半導体メモリディバイス。 - 前記ビットライン選択制御部は、前記第１及び第４の制御信号が、前記活性化区間では接地電圧レベルになるようにし、前記プリチャージ区間では前記電源電圧のレベルになるようにすることを特徴とする請求項７記載の半導体メモリディバイス。
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Citations (1)
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|---|---|---|---|---|
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Patent Citations (1)
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