JP2000030435A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2000030435A JP2000030435A JP10195802A JP19580298A JP2000030435A JP 2000030435 A JP2000030435 A JP 2000030435A JP 10195802 A JP10195802 A JP 10195802A JP 19580298 A JP19580298 A JP 19580298A JP 2000030435 A JP2000030435 A JP 2000030435A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- signal
- dram
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
Abstract
(57)【要約】
【課題】 ＤＲＡＭとロジックとを1チップに集積する
半導体集積回路でデータを転送する際の消費電流及びピ
ーク電流を低減する。 【解決手段】 ＤＲＡＭアレイ部1からロジック部3にデ
ータを転送する際に、メモリセル5から読み出した微小
信号のデータを、寄生容量が大きな重い負荷のＤＲＡＭ
アレイ部1側で、ロジック部3のレジスタ9で増幅可能な
低い信号レベルに増幅し、トランスファゲート２によっ
てＤＲＡＭアレイ部１からロジック部3のレジスタ9に信
号を転送した後に、レジスタ9によって電源レベルまで
増幅する。メモリセル5への書き戻しは、ＤＲＡＭアレ
イ部1からロジック部にデータを転送した後に、任意の
タイミングで行う。
半導体集積回路でデータを転送する際の消費電流及びピ
ーク電流を低減する。 【解決手段】 ＤＲＡＭアレイ部1からロジック部3にデ
ータを転送する際に、メモリセル5から読み出した微小
信号のデータを、寄生容量が大きな重い負荷のＤＲＡＭ
アレイ部1側で、ロジック部3のレジスタ9で増幅可能な
低い信号レベルに増幅し、トランスファゲート２によっ
てＤＲＡＭアレイ部１からロジック部3のレジスタ9に信
号を転送した後に、レジスタ9によって電源レベルまで
増幅する。メモリセル5への書き戻しは、ＤＲＡＭアレ
イ部1からロジック部にデータを転送した後に、任意の
タイミングで行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にＤＲＡＭ部とロジック部とを1チップに集積
した半導体集積回路に関する。
関し、特にＤＲＡＭ部とロジック部とを1チップに集積
した半導体集積回路に関する。
【０００２】
【従来の技術】近年、ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）とロジックとを1チップに集積する半
導体集積回路の開発が盛んに行われている。ＤＲＡＭと
ロジックとを1チップに集積する半導体集積回路の1つの
目的は、ＤＲＡＭの数Kバイト以上の多数のセンスアン
プを一度に活性化してロジック部にデータ転送すること
で、広いメモリバスバンド幅を得ることである。
モリ（ＤＲＡＭ）とロジックとを1チップに集積する半
導体集積回路の開発が盛んに行われている。ＤＲＡＭと
ロジックとを1チップに集積する半導体集積回路の1つの
目的は、ＤＲＡＭの数Kバイト以上の多数のセンスアン
プを一度に活性化してロジック部にデータ転送すること
で、広いメモリバスバンド幅を得ることである。
【０００３】図7は、従来のＤＲＡＭとロジックとを1チ
ップに集積した半導体集積回路の一例を示すブロック図
である。この半導体集積回路は、ＤＲＡＭアレイ部1、
トランスファゲート部2、ロジック部3、及び、制御部4
から構成される。
ップに集積した半導体集積回路の一例を示すブロック図
である。この半導体集積回路は、ＤＲＡＭアレイ部1、
トランスファゲート部2、ロジック部3、及び、制御部4
から構成される。
【０００４】ＤＲＡＭアレイ部1は、情報を格納するメ
モリセル5、メモリセル5への書込みデータ又はメモリセ
ル5からの読出しデータを転送するビット線対BLT0〜BLT
m、BLN0〜BLNm、プリチャージ・イコライズ制御信号PDL
によってビット線対BLT0〜BLTm、BLN0〜BLNmのプリチャ
ージ・イコライズを行うプリチャージ・イコライズ回路
6、リード/ライト制御信号RS/WSによってメモリセルに
対する外部からの書込み及び外部への読出しを制御する
リード／ライト（READ/WRITE）スイッチ、及び、メモリ
セルからビット線対に読み出された微小信号をセンスア
ンプ電源SAP、SANのレベルまで増幅するセンスアンプを
有している。
モリセル5、メモリセル5への書込みデータ又はメモリセ
ル5からの読出しデータを転送するビット線対BLT0〜BLT
m、BLN0〜BLNm、プリチャージ・イコライズ制御信号PDL
によってビット線対BLT0〜BLTm、BLN0〜BLNmのプリチャ
ージ・イコライズを行うプリチャージ・イコライズ回路
6、リード/ライト制御信号RS/WSによってメモリセルに
対する外部からの書込み及び外部への読出しを制御する
リード／ライト（READ/WRITE）スイッチ、及び、メモリ
セルからビット線対に読み出された微小信号をセンスア
ンプ電源SAP、SANのレベルまで増幅するセンスアンプを
有している。
【０００５】ロジック部3は、ＤＲＡＭ部1から転送され
るデータを格納するレジスタ9、及び、ＤＲＡＭ部1から
転送されるデータによって任意の論理回路をチップ内に
構成することが可能なロジック10を有している。トラン
スファゲート部2は、トランスファゲート制御信号（T
G）によってＤＲＡＭ部1とロジック部3の接続を制御す
る。制御部4は、アドレス入力によってワード線WL0〜WL
nを選択するXデコーダ11、アドレス入力によって外部か
らの書込みまたは外部への読出しを行うビット線対を選
択する制御信号を生成するYデコーダ12、ビット線に読
み出された微小信号を電源レベルにまで増幅するセンス
アンプ8のセンスアンプ電源SAP、SANをセンスアンプ活
性化信号（SE2）の入力によって生成するセンスアンプ
ドライバ15、及び、ロジック部3のレジスタの制御信号
をレジスタ制御信号（SE3）によって生成するレジスタ
制御回路16を有している。
るデータを格納するレジスタ9、及び、ＤＲＡＭ部1から
転送されるデータによって任意の論理回路をチップ内に
構成することが可能なロジック10を有している。トラン
スファゲート部2は、トランスファゲート制御信号（T
G）によってＤＲＡＭ部1とロジック部3の接続を制御す
る。制御部4は、アドレス入力によってワード線WL0〜WL
nを選択するXデコーダ11、アドレス入力によって外部か
らの書込みまたは外部への読出しを行うビット線対を選
択する制御信号を生成するYデコーダ12、ビット線に読
み出された微小信号を電源レベルにまで増幅するセンス
アンプ8のセンスアンプ電源SAP、SANをセンスアンプ活
性化信号（SE2）の入力によって生成するセンスアンプ
ドライバ15、及び、ロジック部3のレジスタの制御信号
をレジスタ制御信号（SE3）によって生成するレジスタ
制御回路16を有している。
【０００６】次に、図8の信号タイミングチャート参照
して上記半導体集積回路の動作を説明する。まず、任意
のワード線が選択されると、選択されたメモリセルか
ら、電源電圧の１/2の電圧にプリチャージされたビット
線に微小信号が読み出される。この微小信号は、センス
アンプ8によって、センスアンプドライバ15で生成され
たセンスアンプ電源SAP（電源電圧）、SAN（GND）のレ
ベルまで増幅される。このとき、数Kバイト以上のセン
スアンプが一度に活性化される。増幅されたデータは、
レジスタ9を非選択としてからトランスファゲート2を導
通させることで、ロジック部3のレジスタ9に転送する。
次いで、トランスファゲート2を非導通とし、レジスタ9
を活性化することでデータを保持し、ロジック部3でこ
のデータを使用する。メモリセルへの書き戻しは、トラ
ンスファゲート2を非導通とした後に行われる。
して上記半導体集積回路の動作を説明する。まず、任意
のワード線が選択されると、選択されたメモリセルか
ら、電源電圧の１/2の電圧にプリチャージされたビット
線に微小信号が読み出される。この微小信号は、センス
アンプ8によって、センスアンプドライバ15で生成され
たセンスアンプ電源SAP（電源電圧）、SAN（GND）のレ
ベルまで増幅される。このとき、数Kバイト以上のセン
スアンプが一度に活性化される。増幅されたデータは、
レジスタ9を非選択としてからトランスファゲート2を導
通させることで、ロジック部3のレジスタ9に転送する。
次いで、トランスファゲート2を非導通とし、レジスタ9
を活性化することでデータを保持し、ロジック部3でこ
のデータを使用する。メモリセルへの書き戻しは、トラ
ンスファゲート2を非導通とした後に行われる。
【０００７】
【発明が解決しようとする課題】上記従来の半導体集積
回路では、数Kバイト以上のセンスアンプ8を一度に活性
化し、センスアンプ8で増幅したデータを一括してロジ
ック部3に書き込むことで広いメモリバスバンド幅を達
成している。しかし、このように多数のセンスアンプを
活性化すると、ロジック部にデータ転送する際の消費電
流及びそのピーク電流が大きいという欠点がある。
回路では、数Kバイト以上のセンスアンプ8を一度に活性
化し、センスアンプ8で増幅したデータを一括してロジ
ック部3に書き込むことで広いメモリバスバンド幅を達
成している。しかし、このように多数のセンスアンプを
活性化すると、ロジック部にデータ転送する際の消費電
流及びそのピーク電流が大きいという欠点がある。
【０００８】上記欠点を克服する半導体集積回路が、特
開平６−２７５０６３号公報に記載されている。該公報
に記載の半導体集積回路では、副ビット線を備え、セン
スアンプの活性化を順次に行うことで副ビット線の充放
電電流を低く抑え、これによってメモセルからのデータ
読出しの際のピーク電流の増大を抑えている。
開平６−２７５０６３号公報に記載されている。該公報
に記載の半導体集積回路では、副ビット線を備え、セン
スアンプの活性化を順次に行うことで副ビット線の充放
電電流を低く抑え、これによってメモセルからのデータ
読出しの際のピーク電流の増大を抑えている。
【０００９】上記公報に記載の半導体集積回路では、セ
ンスアンプの活性化を順次に行うことでピーク電流の増
大を抑えることができるものの、全体の消費電流の削減
は十分とは言い難い。
ンスアンプの活性化を順次に行うことでピーク電流の増
大を抑えることができるものの、全体の消費電流の削減
は十分とは言い難い。
【００１０】本発明の目的は、上記に鑑み、ＤＲＡＭと
ロジックとを１つのチップ上に搭載した半導体集積回路
において、ＤＲＡＭ部からロジック部ににデータを伝達
する際の消費電流及びピーク電流を共に小さくできる半
導体集積回路を提供することにある。
ロジックとを１つのチップ上に搭載した半導体集積回路
において、ＤＲＡＭ部からロジック部ににデータを伝達
する際の消費電流及びピーク電流を共に小さくできる半
導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第1発明の半導体集積回路は、複数のダイ
ナミック・メモリセルを有するＤＲＡＭ部とロジック部
とを１チップに集積した半導体集積回路において、前記
ダイナミック・メモリセルから読み出された微小信号を
電源電圧よりも低い第１の振幅レベルに増幅する第１の
増幅手段と、前記第１の振幅レベルの信号を前記ロジッ
ク部に伝達するトランスファゲートと、前記トランスフ
ァゲートによって伝達された前記第１の振幅レベルの信
号を前記電源電圧の振幅レベルに増幅して前ロジック部
に伝達する第２の増幅手段と、前記第１の振幅レベルの
信号を前記電源電圧レベルの信号に増幅して前記ダイナ
ミック・メモリセルに書き戻す第３の増幅手段とを備え
ることを特徴とする。
に、本発明の第1発明の半導体集積回路は、複数のダイ
ナミック・メモリセルを有するＤＲＡＭ部とロジック部
とを１チップに集積した半導体集積回路において、前記
ダイナミック・メモリセルから読み出された微小信号を
電源電圧よりも低い第１の振幅レベルに増幅する第１の
増幅手段と、前記第１の振幅レベルの信号を前記ロジッ
ク部に伝達するトランスファゲートと、前記トランスフ
ァゲートによって伝達された前記第１の振幅レベルの信
号を前記電源電圧の振幅レベルに増幅して前ロジック部
に伝達する第２の増幅手段と、前記第１の振幅レベルの
信号を前記電源電圧レベルの信号に増幅して前記ダイナ
ミック・メモリセルに書き戻す第３の増幅手段とを備え
ることを特徴とする。
【００１２】本発明の半導体集積回路では、メモリセル
から読み出した微小信号のデータを、寄生容量が大きく
重い負荷のＤＲＡＭ側では電源電圧よりも低い振幅レベ
ルの信号に増幅し、トランスファゲートでロジック側に
転送した後に第２の増幅手段で電源電圧の振幅レベルに
まで増幅し、更に、ダイナミック・メモリセルへのデー
タの書き戻しは、第１の増幅手段で増幅された信号を電
源電圧のレベルに増幅する第３の増幅手段によって行
う。これによって、メモリセルからの信号の読出しに際
して必要な消費電流及びピーク電流を低減する。
から読み出した微小信号のデータを、寄生容量が大きく
重い負荷のＤＲＡＭ側では電源電圧よりも低い振幅レベ
ルの信号に増幅し、トランスファゲートでロジック側に
転送した後に第２の増幅手段で電源電圧の振幅レベルに
まで増幅し、更に、ダイナミック・メモリセルへのデー
タの書き戻しは、第１の増幅手段で増幅された信号を電
源電圧のレベルに増幅する第３の増幅手段によって行
う。これによって、メモリセルからの信号の読出しに際
して必要な消費電流及びピーク電流を低減する。
【００１３】ここで、好ましくは、メモリセルへのデー
タの書き戻しは、ＤＲＡＭからロジック部にデータを転
送した後に任意のタイミングで且つ順次に行う。
タの書き戻しは、ＤＲＡＭからロジック部にデータを転
送した後に任意のタイミングで且つ順次に行う。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態例に基づいて本発明を更に詳細に説明する。図1
は、本発明の第1の実施形態例の半導体集積回路の構成
を示すブロック図である。半導体集積回路は、ＤＲＡＭ
アレイ部1、トランスファゲート部2、ロジック部3、及
び、制御部4から構成される。
施形態例に基づいて本発明を更に詳細に説明する。図1
は、本発明の第1の実施形態例の半導体集積回路の構成
を示すブロック図である。半導体集積回路は、ＤＲＡＭ
アレイ部1、トランスファゲート部2、ロジック部3、及
び、制御部4から構成される。
【００１５】ＤＲＡＭアレイ部1は、情報を格納するメ
モリセル5、メモリセル5への書込みデータ又はメモリセ
ル5からの読出しデータを転送するビット線対BLT0〜BLT
m、BLN0〜BLNm、プリチャージ・イコライズ制御信号PDL
によってビット線対BLT0〜BLTm、BLN0〜BLNmのプリチャ
ージ・イコライズを行うプリチャージ・イコライズ回路
6、リード/ライト制御信号RS/WSによってメモリセルに
対する外部からの書込み及び外部への読出しを制御する
READ/WRITEスイッチ７、及び、メモリセルからビット線
対に読み出された微小信号をセンスアンプ電源SAP、SAN
の振幅レベルまで増幅するセンスアンプ８を有してい
る。
モリセル5、メモリセル5への書込みデータ又はメモリセ
ル5からの読出しデータを転送するビット線対BLT0〜BLT
m、BLN0〜BLNm、プリチャージ・イコライズ制御信号PDL
によってビット線対BLT0〜BLTm、BLN0〜BLNmのプリチャ
ージ・イコライズを行うプリチャージ・イコライズ回路
6、リード/ライト制御信号RS/WSによってメモリセルに
対する外部からの書込み及び外部への読出しを制御する
READ/WRITEスイッチ７、及び、メモリセルからビット線
対に読み出された微小信号をセンスアンプ電源SAP、SAN
の振幅レベルまで増幅するセンスアンプ８を有してい
る。
【００１６】ロジック部3は、ＤＲＡＭ部1から転送され
るデータを格納するレジスタ9、及び、ＤＲＡＭ部1から
転送されるデータによって任意の論理回路をチップ内に
構成することが可能なロジック10を有している。トラン
スファゲート部2は、トランスファゲート制御信号（T
G）によってＤＲＡＭ部1とロジック部3の接続を制御す
る。制御部4は、アドレス入力によってメモリセルを選
択するためのワード線WL0〜WLnを選択するXデコーダ1
1、アドレス入力によって外部からの書込みまたは外部
への読出しを行うビット線対を選択する制御信号を生成
するYデコーダ12、メモリセル5からビット線に読み出さ
れた微小信号をロジック部3のレジスタ9で増幅可能な振
幅レベルにまで増幅するためのセンスアンプ電源SAP、S
ANをセンスアンプ活性化信号（SE1）の入力によって生
成するセンスアンプドライバ14、メモリセルへのデータ
書き戻しを行う際に電源電圧レベルにまでデータを増幅
するセンスアンプ電源SAP、SANをセンスアンプ活性化信
号（SE2）の入力によって生成するセンスアンプドライ
バ15、センスアンプ8に接続されるセンスアンプドライ
バを選択するセレクタ13、及び、ロジック部3のレジス
タの制御信号をレジスタ制御信号（SE3）によって生成
するレジスタ制御回路16を有している。
るデータを格納するレジスタ9、及び、ＤＲＡＭ部1から
転送されるデータによって任意の論理回路をチップ内に
構成することが可能なロジック10を有している。トラン
スファゲート部2は、トランスファゲート制御信号（T
G）によってＤＲＡＭ部1とロジック部3の接続を制御す
る。制御部4は、アドレス入力によってメモリセルを選
択するためのワード線WL0〜WLnを選択するXデコーダ1
1、アドレス入力によって外部からの書込みまたは外部
への読出しを行うビット線対を選択する制御信号を生成
するYデコーダ12、メモリセル5からビット線に読み出さ
れた微小信号をロジック部3のレジスタ9で増幅可能な振
幅レベルにまで増幅するためのセンスアンプ電源SAP、S
ANをセンスアンプ活性化信号（SE1）の入力によって生
成するセンスアンプドライバ14、メモリセルへのデータ
書き戻しを行う際に電源電圧レベルにまでデータを増幅
するセンスアンプ電源SAP、SANをセンスアンプ活性化信
号（SE2）の入力によって生成するセンスアンプドライ
バ15、センスアンプ8に接続されるセンスアンプドライ
バを選択するセレクタ13、及び、ロジック部3のレジス
タの制御信号をレジスタ制御信号（SE3）によって生成
するレジスタ制御回路16を有している。
【００１７】次に、図2の信号タイミングチャートを参
照して本実施形態例の半導体集積回路の動作を説明す
る。まず、任意のワード線が選択されると、選択された
メモリセルから電源電圧の１/2の電圧にプリチャージさ
れたビット線に微小信号が読み出される。この微小信号
は、センスアンプドライバ１４によって制御されるセン
スアンプ8によって、センスアンプ電源SAP（電源電圧）
とSAN（GND）との間の電圧よりも低い所定の振幅レベル
に増幅される。このとき、数Kバイト以上のセンスアン
プが一度に活性化されるが、増幅後の振幅レベルを低く
抑えたことで、大きな寄生容量を有するビット線の充放
電に必要な電流が少なくて足りることから、電源のピー
ク電流及び半導体集積回路の全体の消費電流が低く抑え
られる。
照して本実施形態例の半導体集積回路の動作を説明す
る。まず、任意のワード線が選択されると、選択された
メモリセルから電源電圧の１/2の電圧にプリチャージさ
れたビット線に微小信号が読み出される。この微小信号
は、センスアンプドライバ１４によって制御されるセン
スアンプ8によって、センスアンプ電源SAP（電源電圧）
とSAN（GND）との間の電圧よりも低い所定の振幅レベル
に増幅される。このとき、数Kバイト以上のセンスアン
プが一度に活性化されるが、増幅後の振幅レベルを低く
抑えたことで、大きな寄生容量を有するビット線の充放
電に必要な電流が少なくて足りることから、電源のピー
ク電流及び半導体集積回路の全体の消費電流が低く抑え
られる。
【００１８】増幅されたデータは、トランスファゲート
2を導通させることでロジック部3のレジスタ9に転送さ
れる。トランスファゲート2を非導通とした後に、増幅
後の電圧レベルよりも低いスレッシュホールドで作動す
るレジスタを活性化させて、信号を取りこむ。つまり、
振幅レベルの低い信号を電源電圧レベルにまで増幅す
る。読出しのために電荷を失ったメモリセルへのデータ
書き戻し動作は、ロジック部3にデータが書き込まれた
後に、センスアンプドライバ１５によって制御されるセ
ンスアンプ８によって行なわれ、この書き戻し動作は所
定のタイミングで行なわれる。
2を導通させることでロジック部3のレジスタ9に転送さ
れる。トランスファゲート2を非導通とした後に、増幅
後の電圧レベルよりも低いスレッシュホールドで作動す
るレジスタを活性化させて、信号を取りこむ。つまり、
振幅レベルの低い信号を電源電圧レベルにまで増幅す
る。読出しのために電荷を失ったメモリセルへのデータ
書き戻し動作は、ロジック部3にデータが書き込まれた
後に、センスアンプドライバ１５によって制御されるセ
ンスアンプ８によって行なわれ、この書き戻し動作は所
定のタイミングで行なわれる。
【００１９】次に、本発明の第2の実施形態例について
図面を参照して詳細に説明する。図3を参照すると、本
実施形態例の半導体集積回路では、ＤＲＡＭアレイ部1
を複数に分割し、分割された各ＤＲＡＭアレイ部20毎に
センスアンプドライバ15を設けている。その他の構成は
第１の実施形態例と同様である。このような構成とする
ことで、センスアンプの活性化を、分割されたＤＲＡＭ
アレイ部毎に行うことができる。
図面を参照して詳細に説明する。図3を参照すると、本
実施形態例の半導体集積回路では、ＤＲＡＭアレイ部1
を複数に分割し、分割された各ＤＲＡＭアレイ部20毎に
センスアンプドライバ15を設けている。その他の構成は
第１の実施形態例と同様である。このような構成とする
ことで、センスアンプの活性化を、分割されたＤＲＡＭ
アレイ部毎に行うことができる。
【００２０】図4の信号タイミングチャートを参照して
本実施形態例の半導体集積回路の動作を説明する。ＤＲ
ＡＭアレイ部1からロジック部3へのデータ転送動作は第
1の実施形態例と同様であり、メモリセル5への書き戻し
動作が異なる。書き戻し動作は、センスアンプ活性化信
号SE21〜SE2nの活性化タイミングを各センスアンプドラ
イバごとにずらすことにより、分割されたＤＲＡＭアレ
イ部10毎に順次に行なう。
本実施形態例の半導体集積回路の動作を説明する。ＤＲ
ＡＭアレイ部1からロジック部3へのデータ転送動作は第
1の実施形態例と同様であり、メモリセル5への書き戻し
動作が異なる。書き戻し動作は、センスアンプ活性化信
号SE21〜SE2nの活性化タイミングを各センスアンプドラ
イバごとにずらすことにより、分割されたＤＲＡＭアレ
イ部10毎に順次に行なう。
【００２１】本発明の第２の実施形態例では、第1の実
施形態例の効果に加え、メモリセルへの書き戻しのピー
ク電流を低減できるという効果を有する。
施形態例の効果に加え、メモリセルへの書き戻しのピー
ク電流を低減できるという効果を有する。
【００２２】図５は、本発明の第３の実施形態例の半導
体集積回路の構成を示すブロック図である。本実施形態
例の半導体集積回路では、第１の実施形態例のＤＲＡＭ
部１、トランスファゲート部２及びロジック部３を含む
回路ブロック４０を多数併設し、第１の実施形態例に示
したような１つの制御部４によって、これらを制御する
ものである。
体集積回路の構成を示すブロック図である。本実施形態
例の半導体集積回路では、第１の実施形態例のＤＲＡＭ
部１、トランスファゲート部２及びロジック部３を含む
回路ブロック４０を多数併設し、第１の実施形態例に示
したような１つの制御部４によって、これらを制御する
ものである。
【００２３】図６は、本発明の第４の実施形態例の半導
体集積回路の構成を示すブロック図である。本実施形態
例の半導体集積回路では、第２の実施形態例のＤＲＡＭ
部１、トランスファゲート部２及びロジック部３を含む
回路ブロック３０を多数併設し、第１の実施形態例に示
したような１つの制御部４によって、これらを制御する
ものである。
体集積回路の構成を示すブロック図である。本実施形態
例の半導体集積回路では、第２の実施形態例のＤＲＡＭ
部１、トランスファゲート部２及びロジック部３を含む
回路ブロック３０を多数併設し、第１の実施形態例に示
したような１つの制御部４によって、これらを制御する
ものである。
【００２４】上記第３及び第４の実施形態例では、各回
路ブロック４０、３０を一括して制御する一括モード
と、各回路ブロックを単独で作動させる単独モードの何
れでも作動させることができる。これによって、回路動
作の自由度が向上する。
路ブロック４０、３０を一括して制御する一括モード
と、各回路ブロックを単独で作動させる単独モードの何
れでも作動させることができる。これによって、回路動
作の自由度が向上する。
【００２５】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体集積回路は、上記実
施形態例の構成にのみ限定されるものではなく、上記実
施形態例の構成から種々の修正及び変更を施した半導体
集積回路も、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体集積回路は、上記実
施形態例の構成にのみ限定されるものではなく、上記実
施形態例の構成から種々の修正及び変更を施した半導体
集積回路も、本発明の範囲に含まれる。
【００２６】
【発明の効果】以上、説明したように、本発明の半導体
集積回路では、ＤＲＡＭ部からロジック部にデータを転
送する際の消費電流及びピーク電流を低減できる効果が
ある。
集積回路では、ＤＲＡＭ部からロジック部にデータを転
送する際の消費電流及びピーク電流を低減できる効果が
ある。
【００２７】タイミングを、分割された各ＤＲＡＭアレ
イ部毎に任意にできる構成とすれば、メモリセルへの書
き戻しの際のセンスアンプの活性化を時分割で行うこと
ができ、書き戻しの際のピーク電流を小さくできる。
イ部毎に任意にできる構成とすれば、メモリセルへの書
き戻しの際のセンスアンプの活性化を時分割で行うこと
ができ、書き戻しの際のピーク電流を小さくできる。
【図１】本発明の第1の実施形態例の半導体集積回路の
構成を示すブロック図。
構成を示すブロック図。
【図２】図１の半導体集積回路の信号タイミングチャー
ト。
ト。
【図３】本発明の第2の実施形態例の半導体集積回路の
構成を示すブロック図。
構成を示すブロック図。
【図４】図３の半導体集積回路の信号タイミングチャー
ト。
ト。
【図５】本発明の第3の実施形態例の半導体集積回路の
構成を示すブロック図。
構成を示すブロック図。
【図６】本発明の第4の実施形態例の半導体集積回路の
構成を示すブロック図。
構成を示すブロック図。
【図７】従来の半導体集積回路の構成を示すブロック
図。
図。
【図８】図７の半導体集積回路の信号タイミングチャー
ト。
ト。
1 ＤＲＡＭアレイ部 2 トランスファゲート部 3 ロジック部 4 制御部 5 メモリセル 6 プリチャージ・イコライズ回路 7 READ/WRITEスイッチ 8 センスアンプ 9 レジスタ 10 ロジック 11 Xデコーダ 12 Yデコーダ 13 セレクタ 14 センスアンプドライバ 15 センスアンプドライバ 16 レジスタ制御回路 20 ＤＲＡＭアレイ部
Claims (7)
- 【請求項１】 複数のダイナミック・メモリセルを有す
るＤＲＡＭ部とロジック部とを１チップに集積した半導
体集積回路において、 前記ダイナミック・メモリセルから読み出された微小信
号を電源電圧よりも低い第１の振幅レベルに増幅する第
１の増幅手段と、前記第１の振幅レベルの信号を前記ロ
ジック部に伝達するトランスファゲートと、前記トラン
スファゲートによって伝達された前記第１の振幅レベル
の信号を前記電源電圧の振幅レベルに増幅する第２の増
幅手段と、前記第１の振幅レベルの信号を前記電源電圧
レベルの信号に増幅して前記ダイナミック・メモリセル
に書き戻す第３の増幅手段とを備えることを特徴とする
半導体集積回路。 - 【請求項２】 前記第２の増幅手段は、前記第１の振幅
レベルよりも低いスレッシュホールド電圧で作動するレ
ジスタであることを特徴とする、請求項1に記載の半導
体集積回路。 - 【請求項３】 前記第３の増幅手段は、前記ロジック部
の動作とは独立のタイミングで活性化されることを特徴
とする、請求項1又は２に記載の半導体集積回路。 - 【請求項４】 前記ＤＲＡＭ部を複数のアレイ部に分割
し、該分割されたアレイ毎に前記第３の増幅手段を備え
ることを特徴とする、請求項１乃至３の何れか１に記載
の半導体集積回路。 - 【請求項５】 前記第３の増幅手段を時分割で制御する
ことを特徴とする、請求項４に記載の半導体集積回路。 - 【請求項６】 前記ＤＲＡＭ部及びロジック部の組合せ
を複数備える、請求項1乃至５の何れか一に記載の半導
体集積回路。 - 【請求項７】 前記第１の増幅手段と前記第２の増幅手
段とを同じセンスアンプで構成したことを特徴とする、
請求項１乃至６の何れか一に記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10195802A JP2000030435A (ja) | 1998-07-10 | 1998-07-10 | 半導体集積回路 |
| TW88111656A TW434544B (en) | 1998-07-10 | 1999-07-09 | Semiconductor integrated circuit |
| PCT/JP1999/003747 WO2000003397A1 (en) | 1998-07-10 | 1999-07-12 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10195802A JP2000030435A (ja) | 1998-07-10 | 1998-07-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000030435A true JP2000030435A (ja) | 2000-01-28 |
Family
ID=16347231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10195802A Pending JP2000030435A (ja) | 1998-07-10 | 1998-07-10 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2000030435A (ja) |
| TW (1) | TW434544B (ja) |
| WO (1) | WO2000003397A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422490B1 (ko) * | 2000-09-29 | 2004-03-11 | 미쓰비시덴키 가부시키가이샤 | 반도체 집적 회로 장치 |
| KR100442216B1 (ko) * | 2000-09-29 | 2004-07-30 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029998A (ja) * | 1983-07-28 | 1985-02-15 | Nec Corp | ダイナミツクメモリ |
| JPS62146489A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | ダイナミツクメモリ |
| JPH02244817A (ja) * | 1989-03-17 | 1990-09-28 | Hitachi Ltd | 半導体集積回路 |
| JP3225524B2 (ja) * | 1990-03-28 | 2001-11-05 | 株式会社日立製作所 | 半導体装置 |
| JPH05128871A (ja) * | 1991-10-31 | 1993-05-25 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPH06259958A (ja) * | 1993-03-03 | 1994-09-16 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置のデータ転送回路 |
| US5694143A (en) * | 1994-06-02 | 1997-12-02 | Accelerix Limited | Single chip frame buffer and graphics accelerator |
| JP3601883B2 (ja) * | 1994-11-22 | 2004-12-15 | 株式会社ルネサステクノロジ | 半導体装置 |
| JPH11185467A (ja) * | 1997-12-22 | 1999-07-09 | Fujitsu Ltd | 半導体集積回路装置 |
-
1998
- 1998-07-10 JP JP10195802A patent/JP2000030435A/ja active Pending
-
1999
- 1999-07-09 TW TW88111656A patent/TW434544B/zh active
- 1999-07-12 WO PCT/JP1999/003747 patent/WO2000003397A1/ja active Search and Examination
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422490B1 (ko) * | 2000-09-29 | 2004-03-11 | 미쓰비시덴키 가부시키가이샤 | 반도체 집적 회로 장치 |
| KR100442216B1 (ko) * | 2000-09-29 | 2004-07-30 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2000003397A1 (en) | 2000-01-20 |
| TW434544B (en) | 2001-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4413293B2 (ja) | リセット動作を高速化したメモリデバイス | |
| US6717879B2 (en) | Semiconductor memory device requiring refresh operation | |
| JP3521979B2 (ja) | 半導体記憶装置 | |
| KR20150063740A (ko) | 반도체 메모리 장치의 비트라인 센싱 방법 | |
| EP0640975B1 (en) | Memory in which improvement is made as regards a precharge operation of data readout routes | |
| KR100200889B1 (ko) | 캐쉬메모리로서 센스앰프를 사용하는 다이내믹형 반도체기억장치 | |
| JP4027577B2 (ja) | 入出力ライン対等化回路及びこれを備えたメモリ装置 | |
| US8451680B2 (en) | Method of driving a semiconductor memory device with a sense amplifier controller for maintaining the connection of a previously selected memory cell array | |
| US6359825B1 (en) | Dynamic memory with increased access speed and reduced chip area | |
| JPH0636556A (ja) | ダイナミックｒａｍ | |
| JP2003022671A (ja) | 半導体メモリ | |
| US7215595B2 (en) | Memory device and method using a sense amplifier as a cache | |
| JP4703010B2 (ja) | 半導体メモリディバイス | |
| KR20230053320A (ko) | 비트라인 감지 증폭기 및 이를 포함하는 메모리 장치 | |
| JP2000030435A (ja) | 半導体集積回路 | |
| US6434079B2 (en) | Semiconductor memory device for distributing load of input and output lines | |
| US6859411B2 (en) | Circuit and method for writing and reading data from a dynamic memory circuit | |
| JP2740486B2 (ja) | 半導体記憶装置 | |
| US8194486B2 (en) | Semiconductor memory devices having bit lines | |
| JP3067060B2 (ja) | 半導体記憶装置 | |
| KR100576483B1 (ko) | 불휘발성 강유전체 메모리 장치 | |
| JP2003196983A (ja) | 半導体記憶装置 | |
| KR100694774B1 (ko) | 반도체 기억 장치 | |
| US7359267B2 (en) | Method of transferring data | |
| JP2002260383A (ja) | 半導体記憶装置 |