JPH05128871A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH05128871A JPH05128871A JP3285784A JP28578491A JPH05128871A JP H05128871 A JPH05128871 A JP H05128871A JP 3285784 A JP3285784 A JP 3285784A JP 28578491 A JP28578491 A JP 28578491A JP H05128871 A JPH05128871 A JP H05128871A
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- JP
- Japan
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- data
- data register
- semiconductor memory
- line
- transistors
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- Pending
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Abstract
(57)【要約】
【目的】データ転送する際、ビット線の負荷容量とデー
タレジスタ３の入力線の負荷容量によってセンスアンプ
にて消費していた電流をなくすこと。 【構成】転送用トランジスタ部２が、ビット線ＢＬ，Ｂ
Ｌ（反転値）をゲートに接続し、ソース側と接地又は電
源線に接続したトランジスタＱ１１，Ｑ１２のドレイン
側を、データ転送制御信号φ１が入力され、一方をデー
タレジスタ３に接続されたトランジスタＱ１３，Ｑ１４
に接続することで構成されている。 【効果】データ転送する際、ビット線の負荷容量とデー
タレジスタ３の入力線の負荷容量にかかわらず、センス
アンプ１にて消費していた電流をなくすことができる。
タレジスタ３の入力線の負荷容量によってセンスアンプ
にて消費していた電流をなくすこと。 【構成】転送用トランジスタ部２が、ビット線ＢＬ，Ｂ
Ｌ（反転値）をゲートに接続し、ソース側と接地又は電
源線に接続したトランジスタＱ１１，Ｑ１２のドレイン
側を、データ転送制御信号φ１が入力され、一方をデー
タレジスタ３に接続されたトランジスタＱ１３，Ｑ１４
に接続することで構成されている。 【効果】データ転送する際、ビット線の負荷容量とデー
タレジスタ３の入力線の負荷容量にかかわらず、センス
アンプ１にて消費していた電流をなくすことができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にデュアルポートメモリ等のメモリセルからデータレジ
スタへのデータ転送機能を有する半導体メモリに関す
る。
にデュアルポートメモリ等のメモリセルからデータレジ
スタへのデータ転送機能を有する半導体メモリに関す
る。
【０００２】
【従来の技術】従来、デュアルポートメモリの様に、メ
モリセルからデータレジスタへのデータ転送機能を必要
とする半導体メモリは、図５に示す構成を有していた。
モリセルからデータレジスタへのデータ転送機能を必要
とする半導体メモリは、図５に示す構成を有していた。
【０００３】図５において、メモリセルの情報を増幅す
るセンスアンプ１に接続された一対のビット線ＢＬ，Ｂ
Ｌ（反転値）と、転送したデータをＰチャネル型トラン
ジスタ（以下ＰＭＯＳＴと称する）Ｑ２１，Ｑ２２とＮ
チャネル型トランジスタ（以下ＮＭＯＳＴと称する）Ｑ
２３，Ｑ２４からなるデータレジスタ３の一対の入力線
ＤＬ，ＤＬ（反転値）との間に、ＮＭＯＳＴＱ１５，Ｑ
１６からなるデータ転送用トランジスタ部２を設け、こ
の転送用トランジスタ部２の導通制御によってデータの
転送動作を行うようにしている。
るセンスアンプ１に接続された一対のビット線ＢＬ，Ｂ
Ｌ（反転値）と、転送したデータをＰチャネル型トラン
ジスタ（以下ＰＭＯＳＴと称する）Ｑ２１，Ｑ２２とＮ
チャネル型トランジスタ（以下ＮＭＯＳＴと称する）Ｑ
２３，Ｑ２４からなるデータレジスタ３の一対の入力線
ＤＬ，ＤＬ（反転値）との間に、ＮＭＯＳＴＱ１５，Ｑ
１６からなるデータ転送用トランジスタ部２を設け、こ
の転送用トランジスタ部２の導通制御によってデータの
転送動作を行うようにしている。
【０００４】また、データレジスタ３の入力線ＤＬ，Ｄ
Ｌ（反転値）の間に、ＮＭＯＳＴＱ３１があり、バラン
ス信号φ２がゲートに入力されている。データ転送用ト
ランジスタ部２のゲートには、制御信号φ１が入力され
る。活性化信号ＤＰ，ＤＮの線間に、プリチャージ制御
部４があり、バランス信号φ２も入力されている。
Ｌ（反転値）の間に、ＮＭＯＳＴＱ３１があり、バラン
ス信号φ２がゲートに入力されている。データ転送用ト
ランジスタ部２のゲートには、制御信号φ１が入力され
る。活性化信号ＤＰ，ＤＮの線間に、プリチャージ制御
部４があり、バランス信号φ２も入力されている。
【０００５】活性化信号ＤＰは、ＰＭＯＳＴＱ２１，Ｑ
２２に接続され、活性化信号ＤＮは、ＮＭＯＳＴＱ２
３，Ｑ２４に接続されている。
２２に接続され、活性化信号ＤＮは、ＮＭＯＳＴＱ２
３，Ｑ２４に接続されている。
【０００６】以下、図５の動作について、図６の波形図
により説明する。図６において、データ転送開始前ビッ
ト線ＢＬ及び入力線ＤＬ（反転値）が電源電位であり、
ビット線ＢＬ（反転値）及び入力線ＤＬが接地電位であ
るとする。１／２Ｖｃｃプリチャージ方式の場合、まず
バランス信号φ２がワンショットで電源電位になること
によって、ＮＭＯＳＴＱ３１を介し、１／２Ｖｃｃにバ
ランスされる。
により説明する。図６において、データ転送開始前ビッ
ト線ＢＬ及び入力線ＤＬ（反転値）が電源電位であり、
ビット線ＢＬ（反転値）及び入力線ＤＬが接地電位であ
るとする。１／２Ｖｃｃプリチャージ方式の場合、まず
バランス信号φ２がワンショットで電源電位になること
によって、ＮＭＯＳＴＱ３１を介し、１／２Ｖｃｃにバ
ランスされる。
【０００７】またこの時、データレジスタ３の活性化信
号ＤＰ，ＤＮもプリチャージ制御部４によって１／２Ｖ
ｃｃにプリチャージされる。そして、データ転送制御信
号φ１がワンショットで電源電位になることによって、
ＮＭＯＳＴＱ１５，Ｑ１６が導通状態となり、センスア
ンプ１によりデータレジスタ３の入力線ＤＬに電荷供給
が行われ、入力線ＤＬ（反転値）からセンスアンプ１へ
は電荷の排出が行われる。
号ＤＰ，ＤＮもプリチャージ制御部４によって１／２Ｖ
ｃｃにプリチャージされる。そして、データ転送制御信
号φ１がワンショットで電源電位になることによって、
ＮＭＯＳＴＱ１５，Ｑ１６が導通状態となり、センスア
ンプ１によりデータレジスタ３の入力線ＤＬに電荷供給
が行われ、入力線ＤＬ（反転値）からセンスアンプ１へ
は電荷の排出が行われる。
【０００８】その後、データ転送制御信号φ１が接地電
位になると、データレジスタ３の活性化信号ＤＰ，ＤＮ
も活性化され、入力線ＤＬ，ＤＬ（反転値）のデータ保
持動作が行われる。
位になると、データレジスタ３の活性化信号ＤＰ，ＤＮ
も活性化され、入力線ＤＬ，ＤＬ（反転値）のデータ保
持動作が行われる。
【０００９】
【発明が解決しようとする課題】前述した従来の半導体
メモリでは、データ転送する際ビット線ＢＬ，ＢＬ（反
転値）とデータレジスタ３の入力線ＤＬ，ＤＬ（反転
値）との容量分割によって決まるレベルに電位変動する
為、データレジスタ３の入力線の負荷容量がビット線の
負荷容量よりも大きければ大きいほど、ビット線のレベ
ル変動も大きくなり、それを回復する時にセンスアンプ
１が多大の電流を消費するという問題点があった。
メモリでは、データ転送する際ビット線ＢＬ，ＢＬ（反
転値）とデータレジスタ３の入力線ＤＬ，ＤＬ（反転
値）との容量分割によって決まるレベルに電位変動する
為、データレジスタ３の入力線の負荷容量がビット線の
負荷容量よりも大きければ大きいほど、ビット線のレベ
ル変動も大きくなり、それを回復する時にセンスアンプ
１が多大の電流を消費するという問題点があった。
【００１０】本発明の目的は、前記問題点が解決され、
センスアンプに多大の電流が流れないようにした半導体
メモリを提供することにある。
センスアンプに多大の電流が流れないようにした半導体
メモリを提供することにある。
【００１１】
【課題を解決するための手段】本発明の構成は、一対の
ビット線とデータレジスタとの間に、一対の転送用トラ
ンジスタを配置した半導体メモリにおいて、前記ビット
線をそれぞれゲートに接続しかつソース又はドレインを
接地又は電源線に接続した一対のトランジスタを備え、
前記トランジスタのドレイン又はソースを前記転送用ト
ランジスタに接続し、前記ビット線のデータを前記デー
タレジスタへ転送するように制御することを特徴とす
る。
ビット線とデータレジスタとの間に、一対の転送用トラ
ンジスタを配置した半導体メモリにおいて、前記ビット
線をそれぞれゲートに接続しかつソース又はドレインを
接地又は電源線に接続した一対のトランジスタを備え、
前記トランジスタのドレイン又はソースを前記転送用ト
ランジスタに接続し、前記ビット線のデータを前記デー
タレジスタへ転送するように制御することを特徴とす
る。
【００１２】
【実施例】図１は本発明の第１の実施例の半導体メモリ
を示す回路図である。
を示す回路図である。
【００１３】図１において、本実施例の回路が、従来の
図５の回路と異なる点は、転送用トランジスタ部２の構
成である。その他は、図５と同様である。
図５の回路と異なる点は、転送用トランジスタ部２の構
成である。その他は、図５と同様である。
【００１４】即ち、転送用トランジスタ部２は、ビット
線ＢＬ，ＢＬ（反転値）をゲートに接続し、ソース側を
接地に接続したＮＭＯＳＴＱ１１，Ｑ１２を設け、これ
らのドレイン側をそれぞれデータ転送制御信号φ１がゲ
ート入力され、一方をデータレジスタ３に接続されたＮ
ＭＯＳＴＱ１３，Ｑ１４の他方に接続することで構成さ
れている。
線ＢＬ，ＢＬ（反転値）をゲートに接続し、ソース側を
接地に接続したＮＭＯＳＴＱ１１，Ｑ１２を設け、これ
らのドレイン側をそれぞれデータ転送制御信号φ１がゲ
ート入力され、一方をデータレジスタ３に接続されたＮ
ＭＯＳＴＱ１３，Ｑ１４の他方に接続することで構成さ
れている。
【００１５】図２は図１の各部の動作説明をするための
波形図である。図２において、データ転送については従
来例と同様なので、ここでの説明は省略する。
波形図である。図２において、データ転送については従
来例と同様なので、ここでの説明は省略する。
【００１６】ここで、転送開始前ビット線ＢＬ及び入力
線ＤＬ（反転値）が電源電位であり、ビット線ＢＬ（反
転値）及び入力線ＤＬが接地電位であるとする。
線ＤＬ（反転値）が電源電位であり、ビット線ＢＬ（反
転値）及び入力線ＤＬが接地電位であるとする。
【００１７】１／２Ｖｃｃプリチャージ方式の場合、ま
ずバランス信号φ２がワンショットで電源電位になるこ
とによって、ＮＭＯＳＴＱ３１を介し、１／２Ｖｃｃに
バランスされる。またこの時、データレジスタ３の活性
化信号ＤＰ，ＤＮもプリチャージ制御部４によって１／
２Ｖｃｃにプリチャージされる。そして、データ転送制
御信号φ１がワンショットで電源電位になることによっ
て、ＮＭＯＳＴＱ１１，Ｑ１２は導通状態となる。
ずバランス信号φ２がワンショットで電源電位になるこ
とによって、ＮＭＯＳＴＱ３１を介し、１／２Ｖｃｃに
バランスされる。またこの時、データレジスタ３の活性
化信号ＤＰ，ＤＮもプリチャージ制御部４によって１／
２Ｖｃｃにプリチャージされる。そして、データ転送制
御信号φ１がワンショットで電源電位になることによっ
て、ＮＭＯＳＴＱ１１，Ｑ１２は導通状態となる。
【００１８】この時、ビット線ＢＬが電源電位，ビット
線ＢＬ（反転値）が接地電位であるので、ＮＭＯＳＴＱ
１３は導通状態、ＮＭＯＳＴＱ１４は非導通状態となっ
ており、入力線ＤＬ（反転値）からＮＭＯＳＴＱ１１，
Ｑ１３を介して、電荷の排出が行われる。入力線ＤＬは
ＮＭＯＳＴＱ１４が非導通状態であるため、レベル変動
しない。
線ＢＬ（反転値）が接地電位であるので、ＮＭＯＳＴＱ
１３は導通状態、ＮＭＯＳＴＱ１４は非導通状態となっ
ており、入力線ＤＬ（反転値）からＮＭＯＳＴＱ１１，
Ｑ１３を介して、電荷の排出が行われる。入力線ＤＬは
ＮＭＯＳＴＱ１４が非導通状態であるため、レベル変動
しない。
【００１９】その後、データ転送制御信号φ１が接地電
位になると、データレジスタ３の活性化信号ＤＰ，ＤＮ
も活性化され、入力線ＤＬ，ＤＬ（反転値）のデータを
増幅し、データ保持動作が行われる。
位になると、データレジスタ３の活性化信号ＤＰ，ＤＮ
も活性化され、入力線ＤＬ，ＤＬ（反転値）のデータを
増幅し、データ保持動作が行われる。
【００２０】図３は本発明の第２の実施例の半導体メモ
リを示す回路図である。図３において、本実施例が、前
記第１の実施例と異なる点は、ビット線ＢＬ，ＢＬ（反
転値）をゲートに接続したトランジスタＱ１３，Ｑ１４
とソース側を電源線に接続した点である。その他は図１
と同様である。図４は図３の動作説明をするための波形
図である。
リを示す回路図である。図３において、本実施例が、前
記第１の実施例と異なる点は、ビット線ＢＬ，ＢＬ（反
転値）をゲートに接続したトランジスタＱ１３，Ｑ１４
とソース側を電源線に接続した点である。その他は図１
と同様である。図４は図３の動作説明をするための波形
図である。
【００２１】本実施例では、データ転送時入力線ＤＬ
（反転値）がＮＭＯＳＴＱ１１，Ｑ１３を介して、電源
線から電荷の供給が行われるようになっている。
（反転値）がＮＭＯＳＴＱ１１，Ｑ１３を介して、電源
線から電荷の供給が行われるようになっている。
【００２２】
【発明の効果】以上説明したように、本発明は、ビット
線とデータレジスタの入力線をつなぐ転送用トランジス
タ部において、データレジスタの入力線の負荷容量とビ
ット線の負荷容量にかかわらず、データ転送する際のビ
ット線のレベル変動がなくなり、センスアンプで消費し
ていた電流をなくすことができるという効果がある。
線とデータレジスタの入力線をつなぐ転送用トランジス
タ部において、データレジスタの入力線の負荷容量とビ
ット線の負荷容量にかかわらず、データ転送する際のビ
ット線のレベル変動がなくなり、センスアンプで消費し
ていた電流をなくすことができるという効果がある。
【図１】本発明の第１の実施例に係る半導体メモリの回
路図である。
路図である。
【図２】図１の各部の動作を示す波形図である。
【図３】本発明の第２の実施例の半導体メモリの回路図
である。
である。
【図４】図３の各部の動作を示す波形図である。
【図５】従来例に係る半導体メモリの回路図である。
【図６】図５の各部の動作を示す波形図である。
１ センスアンプ ２ 転送用トランジスタ部 ３ データレジスタ ４ プリチャージ制御部 ＢＬ，ＢＬ（反転値） ビット線 ＤＬ，ＤＬ（反転値） データレジスタの入力線 Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６，Ｑ
２３，Ｑ２４，Ｑ３１Ｎチャネル型ＭＯＳトランジスタ Ｑ２１，Ｑ２２ Ｐチャネル型ＭＯＳトランジスタ
２３，Ｑ２４，Ｑ３１Ｎチャネル型ＭＯＳトランジスタ Ｑ２１，Ｑ２２ Ｐチャネル型ＭＯＳトランジスタ
Claims (2)
- 【請求項１】 一対のビット線とデータレジスタとの間
に、一対の転送用トランジスタを配置した半導体メモリ
において、前記ビット線をそれぞれゲートに接続しかつ
ソース又はドレインを接地又は電源線に接続した一対の
トランジスタを備え、前記トランジスタのドレイン又は
ソースを前記転送用トランジスタに接続し、前記ビット
線のデータを前記データレジスタへ転送するように制御
することを特徴とする半導体メモリ。 - 【請求項２】 一対のトランジスタが、Ｎチャネル型で
ある請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285784A JPH05128871A (ja) | 1991-10-31 | 1991-10-31 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285784A JPH05128871A (ja) | 1991-10-31 | 1991-10-31 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128871A true JPH05128871A (ja) | 1993-05-25 |
Family
ID=17696027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285784A Pending JPH05128871A (ja) | 1991-10-31 | 1991-10-31 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128871A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000003397A1 (en) * | 1998-07-10 | 2000-01-20 | Nec Corporation | Integrated circuit |
| JP2005252787A (ja) * | 2004-03-05 | 2005-09-15 | Renesas Technology Corp | フリップフロップ回路 |
-
1991
- 1991-10-31 JP JP3285784A patent/JPH05128871A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000003397A1 (en) * | 1998-07-10 | 2000-01-20 | Nec Corporation | Integrated circuit |
| JP2005252787A (ja) * | 2004-03-05 | 2005-09-15 | Renesas Technology Corp | フリップフロップ回路 |
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