KR100295632B1 - 메모리소자의컬럼선택회로 - Google Patents

메모리소자의컬럼선택회로 Download PDF

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KR100295632B1
KR100295632B1 KR1019970050446A KR19970050446A KR100295632B1 KR 100295632 B1 KR100295632 B1 KR 100295632B1 KR 1019970050446 A KR1019970050446 A KR 1019970050446A KR 19970050446 A KR19970050446 A KR 19970050446A KR 100295632 B1 KR100295632 B1 KR 100295632B1
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Abstract

본 발명은 메모리 소자의 컬럼 선택 회로에 관한 것으로 특히, 리드,라이트 버스를 하나로 구성하고 라이트용 컬럼 선택부를 제거함으로써 트랜지스터 소자수를 줄임으로써 칩의 레이아웃 면적을 감소시키고 동시에 비트라인의 센싱 속도를 향상시킬 수 있도록 창안한 것이다. 이러한 본 발명은 메모리 셀(204)과, 등화신호(EQ)가 인에이블되면 비트라인 등화전압(VBL)으로 비트라인(BL,/BL)을 등화시키는 비트라인 등화부(203)와, 리드 동작시 워드라인 신호(WL)에 의해 상기 메모리 셀(204)로부터 비트라인(BL,/BL)에 실린 데이터를 증폭하는 비트라인 센스앰프(205)와, 리드 동작시 제어신호(SO,/SO)에 의해 상기 비트라인 센스앰프(205)를 동작시키는 센스앰프 제어부(206)와, 데이터 라인(DBi)(/DBi)을 프리챠지시키는 프리챠지부(201)와, 라이트 동작시 상기 비트라인(BL,/BL)이 등화된 후 컬럼선택신호(Y)가 인에이블되면 상기 데이터라인(DBi)(/DBi)에 실려 있는 데이터를 상기 비트라인(BL,/BL)으로 전송하며 리드 동작시 비트라인(BL,/BL)에 실린 데이터가 상기 비트라인 센스앰프(205)에 의해 증폭된 후 컬럼선택신호(Y)가 인에이블되면 비트라인(BL)(/BL)의 데이터를 상기 데이터 라인(DBi)(/DBi)으로 전송하는 컬럼 선택부(202)로 구성한다.

Description

메모리 소자의 컬럼 선택 회로{COLLUMN SELECTION CIRCUIT FOR MEMORY DEVICE}
본 발명은 메모리 소자에 관한 것으로 특히, 메모리 소자의 컬럼 선택 회로에 관한 것이다.
도1 은 종래의 컬럼 선택 회로도로서 이에 도시된 바와 같이, 데이터를 저장하는 메모리 셀(104)과, 등화신호(EQ)가 인에이블되면 비트라인 등화전압(VBL)으로 비트라인(BL,/BL)을 등화시키는 비트라인 등화부(103)와, 상기 메모리 셀(104)의 데이터를 감지하여 증폭하는 비트라인 센스앰프(105)와, 제어신호(SO,/SO)에 따라 상기 비트라인 센스앰프(105)의 동작을 제어하는 센스앰프 제어부(106)와, 라이트 동작시 라이트신호(W)와 컬럼선택신호(Y)가 인에이블되면 라이트 버스(WI,/WI)에 실린 데이터를 비트라인(BL,/BL)으로 전송하는 라이트용 컬럼 선택부(107)와, 리드 라인(RI,/RI)을 프리챠지시키는 프리챠지부(101)와, 리드 동작시 컬럼선택신호(Y)가 인에이블되면 비트라인(BL,/BL)의 데이터를 리드 버스(RI,/RI)에 실어주는 리드용 컬럼 선택부(102)로 구성된다.
상기 프리챠지부(101)는 소스에 전압(Vcc)이 인가된 피모스트랜지스터(Q1)의 드레인을 리드 버스(/RI)에 접속하고 소스에 전압(Vcc)이 인가된 피모스트랜지스터(Q2)의 드레인을 리드 버스(RI)에 접속하며 상기 피모스트랜지스터(Q1)(Q2)의 게이트를 상기 리드 버스(RI)에 공통 접속하여 구성한다.
상기 리드용 컬럼 선택부(102)는 소스가 접지된 엔모스트랜지스터(Q5)(Q6)의 게이트에 컬럼선택신호(Y)를 인가하고 게이트가 비트라인(BL)(/BL)에 각기 접속된 엔모스트랜지스터(Q3)(Q4)의 소스를 상기 엔모스트랜지스터(Q5)(Q6)의 드레인에 각기 접속하며 상기 엔모스트랜지스터(Q3)(Q4)의 드레인을 리드 버스(RI)(/RI)에 각기 접속하여 구성한다.
상기 비트라인 등화부(103)는 비트라인 등화전압(VBL)이 드레인에 인가된 엔모스트랜지스터(Q7)(Q8)의 게이트에 등화신호(EQ)를 인가하고 상기 엔모스트랜지스터(Q7)(Q8)의 소스를 비트라인(BL)(/BL)에 각기 접속하여 그 접속점사이에 등화신호(EQ)가 게이트에 인가된 엔모스트랜지스터(Q19)를 접속하여 구성한다.
상기 비트라인 센스앰프(105)는 게이트가 비트라인(/BL)에 접속된 엔모스트랜지스터(Q9)와 피모스트랜지스터(Q11)의 드레인을 비트라인(BL)에 접속하고 게이트가 비트라인(BL)에 접속된 엔모스트랜지스터(Q10)와 피모스트랜지스터(Q12)의 드레인을 비트라인(/BL)에 접속하며 상기 엔모스트랜지스터(Q9)(Q10)의 공통 소스를 센스앰프 제어부(106)의 엔모스트랜지스터(Q13)의 드레인에 접속하고 상기 피모스트랜지스터(Q11)(Q12)의 공통 소스를 상기 센스앰프 제어부(106)의 피모스트랜지스터(Q14)의 드레인에 접속하여 구성한다.
상기 센스앰프 제어부(106)는 드레인이 비트라인 센스앰프(105)에 접속되고 소스가 접지된 엔모스트랜지스터(Q13)의 게이트에 제어신호(SO)를 인가하고 드레인이 비트라인 센스앰프(105)에 접속되고 소스에 전압(Vcc)이 인가된 피모스트랜지스터(Q14)의 게이트에 제어신호(/SO)를 인가하여 구성한다.
상기 라이트용 컬럼 선택부(107)는 컬럼선택신호(Y)를 엔모스트랜지스터(Q15)(16)의 게이트에 인가하고 라이트신호(W)를 엔모스트랜지스터(Q17)(Q18)의 게이트에 인가하며 상기 엔모스트랜지스터(Q15)(Q17)를 라이트 버스(WI)와 비트라인(BL)사이에 직렬 접속하고 상기 엔모스트랜지스터(Q16)(Q18)를 라이트 버스(/WI)와 비트라인(/BL)사이에 직렬 접속하여 구성한다.
이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.
메모리 셀(104)의 데이터가 리드 버스(RI)(/RI)에 실리는 과정을 설명하면, 먼저, 도2 (a)와 같이 등화신호(EQ)를 하이에서 로우로 천이시켜 비트라인 등화부(103)의 트랜지스터(Q7)(Q8)(Q19)를 턴오프시킴에 의해 비트라인(BL)(/BL)을 등화상태에서 해제시키고 도2 (b)와 같이 워드라인신호(WL)를 로우에서 하이로 천이시켜 메모리 셀(104)에 저장된 데이터를 상기 비트라인(BL)(/BL)에 싣게 된다.
이때, 도2 (d)에서 시점(T2∼T4)에 도시된 바와 같이 비트라인(BL)(/BL)은 약간의 전압차를 가지게 된다.
이 후, 도2 (c)에 도시된 바와 같이 제어신호(SO)(/SO)가 각기 하이,로우가 되어 센스앰프 제어부(106)의 엔모스트랜지스터(Q13)와 피모스트랜지스터(Q14)가 턴온되면 센스앰프(105)는 엔모스트랜지스터(Q9)(Q10) 및 피모스트랜지스터(Q11)(Q12)가 모두 턴온되어진다.
이에 따라, 도2 (d)에서 시점(T4∼TT8)에 도시된 바와 같이 비트라인(BL)(/BL)의 레벨은 각기 하이,로우가 된다.
상기에서 컬럼선택신호(Y)와 리드버스(RI)(/RI)의 전압 변화를 보면 먼저, 컬럼선택신호(Y)의 전압이 하이로 되고 만일, 비트라인(BL)이 하이, 비트라인(/BL)이 로우인 상태라고 가정하면 리드용 컬럼 선택부(102)는 상기 비트라인(BL)의 하이전압에 의해 엔모스트랜지스터(Q3)가 턴온되어 리드버스(RI)를 로우로 천이시키게 된다.
이때, 리드 버스(RI)의 레벨이 로우가 되어 프리챠지부(101)는 피모스트랜지스터(Q1)(Q2)가 턴온되어 전압(Vcc)을 상기 리드 버스(RI)(/RI)에 인가하지만 리드용 컬럼 선택부(102)에서 엔모스트랜지스터(Q3)가 턴온 상태이고 엔모스트랜지스터(Q4)는 비트라인(/BL)의 로우전압에 의해 턴오프 상태이므로 상기 리드 버스(/RI)만이 프리챠지 전압 상태를 유지하게 된다.
따라서, 비트라인(BL)(/BL)의 데이터가 리드 버스(RI)(/RI)에 각기 실리게 된다.
상기에서 비트라인(BL)(/BL)이 완전히 하이,로우로 되지 않은 상태에서 컬럼선택신호(Y)가 하이가 되면 리드용 컬럼선택부(102)의 트랜지스터(Q3∼Q6)가 모두 턴온되어 리드 버스(RI)(/RI)를 모두 로우로 만들게 됨으로 컬럼선택신호(Y)의 인에이블 시점을 정확히 맞추어야 한다.
상기의 동작은 도2 에 도시된 타이밍도와 동일하게 수행되어진다.
한편, 라이트 버스(WI)(/WI)의 데이터 전송을 설명하면, 먼저, 비트라인 등화전압(VBL)이 하이에서 로우로 천이되어 비트라인(BL)(/BL)을 등화상태에서 해제시키게 된다.
이 후, 라이트신호(W)가 하이로 되고 컬럼선택신호(Y)가 하이로 되면 라이트용 컬럼 선택부(107)는 비트라인(BL)(/BL)과 라이트 버스(WI)(/WI)에 접속되어있는 엔모스트랜지스터(Q15∼Q18)가 모두 턴온되어 상기 라이트 버스(WI)(/WI)에 실린 데이터가 상기 비트라인(BL)(/BL)으로 전송되어진다.
이에 따라, 워드라인신호(WL)가 하이로 되면 비트라인(BL)(/BL)에 실린 데이터가 메모리 셀(104)에 저장되어진다.
그러나, 이러한 종래의 기술은 리드 버스와 라이트 버스가 분리되어 있어 칩의 레이아웃 면적이 증가하며 라이트 버스(WI)(/WI)와 비트라인(BL)(/BL)사이에 각기 2개의 트랜지스터가 직렬 접속되어 있어 구동능력이 저하되는 문제점이 있다.
또한, 종래 기술은 라이트동작시 컬럼선택신호(Y)가 하이가 되어 라이트 버스(WI) (/WI)의 데이터가 비트라인(BL)(/BL)에 실리면 상기 비트라인(BL)(/BL)중 하이인 비트라인 예로, 비트라인(BL)이 하이라고 가정하면 그 비트라인(BL)의 하이전압에 의해 리드용 컬럼 선택부(102)의 트랜지스터(Q3)가 턴온되어 리드 버스(RI)에서 접지로 불필요한 전류 경로가 생기게 됨으로 소모 전류가 증가하게 되는 문제점이 있다.
따라서, 본 발명은 종래의 문제점을 개선하기 위하여 리드,라이트 버스를 하나로 구성하고 라이트용 컬럼 선택부를 제거함으로써 트랜지스터 소자수를 줄임으로써 칩의 레이아웃 면적을 감소시키고 동시에 비트라인의 센싱 속도를 향상시킬 수 있도록 창안한 메모리 소자의 컬럼 선택 회로를 제공함에 목적이 있다.
도 1은 종래의 컬럼 선택 회로도.
도 2는 도 1에서의 타이밍도.
도 3은 본 발명의 컬럼 선택 회로도.
도 4는 본 발명을 위한 타이밍도.
도 5는 도 3에서 컬럼 선택부의 다른 실시예를 보인 회로도.
도 6은 도 3에서의 타이밍도.
도 7은 도 3에서 프리챠지부의 다른 실시예를 보인 회로도.
도 8은 도 7은 적용한 본 발명의 타이밍도.
* 도면의 주요부분에 대한 부호 설명 *
201 : 프리챠지부 202 : 컬럼 선택부
203 : 비트라인 등화부 204 : 메모리 셀
205 : 비트라인 센스앰프 206 : 센스앰프 제어부
본 발명은 상기의 목적을 달성하기 위하여 메모리 셀, 비트라인 등화부, 비트라인 센스앰프 및 센스앰프 제어부를 구비한 메모리 소자에 있어서, 컬럼선택신호가 인에이블되기 전에 데이터 라인을 프리챠지시키는 프리챠지부와, 리드/라이트시 컬럼선택신호가 인에이블되면 데이터 라인과 비트라인간의 데이터 전송을 수행하는 컬럼 선택부를 포함하여 구성한다.
상기 컬럼 선택부는 리드시 비트라인에서 데이터 라인으로 데이터 전송을 위한 2개의 경로와 라이트시 데이터 라인에서 비트라인으로 데이터 전송을 위한 1개의 경로를 구비하여 센싱 속도를 향상시키도록 구성한다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
도3 은 본 발명의 실시예를 보인 블록도로서 이에 도시한 바와 같이, 라이트 동작시 비트라인(BL,/BL)에 실린 데이터를 워드라인 신호(WL)에 의해 저장하고 리드 동작시 저장 데이터를 워드라인 신호(WL)에 의해 상기 비트라인(BL,/BL)으로 전송하는 메모리 셀(204)과, 리드 또는 라이트 동작 초기에 등화신호(EQ)가 인에이블되면 비트라인 등화전압(VBL)으로 비트라인(BL,/BL)을 등화시키는 비트라인 등화부(203)와, 리드 동작시 워드라인 신호(WL)에 의해 상기 메모리 셀(204)로부터 비트라인(BL,/BL)에 실린 데이터를 증폭하는 비트라인 센스앰프(205)와, 리드 동작시 제어신호(SO,/SO)에 의해상기 비트라인 센스앰프(205)를 동작시키는 센스앰프 제어부(206)와, 외부로부터의 전송 데이터 또는 비트라인(BL)(/BL)으로부터의 전송 데이터에 의해 데이터 라인(DBi)(/DBi)을 프리챠지시키는 프리챠지부(201)와, 라이트 동작시 상기 비트라인(BL,/BL)이 등화된 후 컬럼선택신호(Y)가 인에이블되면 상기 데이터라인(DBi)(/DBi)에 실려 있는 데이터를 상기 비트라인(BL,/BL)으로 전송하며 리드 동작시 비트라인(BL,/BL)에 실린 데이터가 상기 비트라인 센스앰프(205)에 의해 증폭된 후 컬럼선택신호(Y)가 인에이블되면 비트라인(BL)(/BL)의 데이터를 상기 데이터 라인(DBi)(/DBi)으로 전송하는 컬럼 선택부(202)로 구성한다.
상기 비트라인 등화부(203), 비트라인 센스앰프(205) 및 센스앰프 제어부(206)는 도1 의 종래 회로와 동일하게 구성한다.
상기 프리챠지부(201)는 소스에 전압(Vcc)이 인가된 피모스트랜지스터(Q21)(Q22)의 드레인을 각기 데이터 라인(DBi)(/DBi)에 접속하고 상기 피모스트랜지스터(Q21) (Q22)의 게이트를 서로 상대측의 드레인에 접속하여 구성한다.
상기 컬럼 선택부(202)는 소스가 접지된 엔모스트랜지스터(Q27)(Q28)의 게이트와 드레인이 데이터 라인(DBi)(/DBi)에 각기 접속된 엔모스트랜지스터(Q23)(Q24)의 게이트에 컬럼선택신호(Y)를 인가하고 게이트가 비트라인(BL)(/BL)에 각기 접속된 엔모스트랜지스터(Q25)(Q26)의 소스를 상기 엔모스트랜지스터(Q27)(Q28)의 드레인에 각기 접속하며 상기 엔모스트랜지스터(Q25)(Q26)의 드레인을 데이터 버스(DBi)(/DBi)에 각기 접속하고 상기 엔모스트랜지스터(Q23)(Q24)의 소스를 비트라인(/BL)(BL)에 각기 접속하여 구성한다.
이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
메모리 셀(204)의 데이터가 비트라인(BL)(/BL)에 실리는 과정을 설명하면, 먼저 도4 (a)에 도시한 바와 같이 등화신호(EQ)가 하이에서 로우로 천이되면 비트라인 등화부(203)의 트랜지스터(Q7)(Q8)(Q19)가 턴오프되어 비트라인(BL)(/BL)을 등화상태에서 해제시키고 도4 (b)와 같이 워드라인신호(WL)가 로우에서 하이로 천이되면 메모리 셀(204)에 저장된 데이터가 상기 비트라인(BL)(/BL)에 실리게 된다.
이때, 도4 (d)에서 시점(T2∼T4)에 도시한 바와 같이 비트라인(BL)(/BL)은 약간의 전압차를 가지게 된다.
이 후, 도4 (c)에 도시한 바와 같이 제어신호(SO)(/SO)가 각기 하이,로우가 되어 센스앰프 제어부(206)의 엔모스트랜지스터(Q13)와 피모스트랜지스터(Q14)가 턴온되면 센스앰프(205)는 엔모스트랜지스터(Q9)(Q10) 및 피모스트랜지스터(Q11)(Q12)가 모두 턴온되어진다.
이에 따라, 도4 (d)에서 시점(T4∼TT8)에 도시한 바와 같이 비트라인(BL)(/BL)의 레벨은 각기 하이,로우가 된다.
상기에서 컬럼선택신호(Y)와 리드버스(RI)(/RI)의 전압 변화를 보면 먼저, 도4 (e)에 도시한 바와 같이 컬럼선택신호(Y)의 전압이 하이로 되고 만일, 비트라인(BL)이 하이, 비트라인(/BL)이 로우인 상태라고 가정하면 리드용컬럼 선택부(202)는 상기 비트라인(BL)의 하이전압에 의해 엔모스트랜지스터(Q25)가 턴온되어 데이터 라인(/DBi)를 로우로 천이시키게 된다.
이때, 비트라인(/BL)의 로우전압에 의해 컬럼 선택부(202)의 엔모스트랜지스터(Q26)가 턴오프되며 데이터 라인(/DBi)의 로우 전압에 의해 프리챠지부(201)는 피모스트랜지스터(Q21)가 턴온되어 전압(Vcc)을 데이터 라인(DBi)에 인가하게 됨으로
데이터 라인(DBi)은 프리챠지 상태를 유지하고 데이터 라인(/DBi)은 로우 상태가 된다.
그러나, 컬럼 선택부(202)는 컬럼선택신호(Y)에 의해 엔모스트랜지스터(Q23)(Q24)가 턴온됨으로 상기 엔모스트랜지스터(Q24)에 의해 데이터 라인(DBi)의 전압 레벨이 '
Figure pat00001
'으로 끌어 올려지게 되며 상기 엔모스트랜지스터(Q23)에 의해 데이터 라인(/DBi)이 접지 전압으로 끌어 내려지게 되어 상기 데이터 라인(DBi)(/DBi)간의 전압차가 종래보다 크게 된다.
이에 따라, 데이터 라인(DBi)(/DBi)간의 전압차가 크므로 비트라인(BL)(/BL)의 데이터가 데이터 라인(DBi)(/DBi)에 실리는 속도가 향상되어진다.
즉, 상기와 같은 동작에서 데이터 라인(DBi)(/DBi)에 비트라인(BL)(/BL)의 데이터가 실릴 때 고전위로 되는 값이 도6 (f)에 도시한 바와 같이 'Vcc'까지 데이터 센싱 속도가 더 향상되는 것이다.
또한, 데이터 라인(DBi)(/DBi)의 데이터가 비트라인(BL)(/BL)에 실리는 라이트 동작을 설명하면, 먼저, 비트라인 등화전압(VBL)이 하이에서 로우로 천이되어 비트라인(BL)(/BL)을 등화상태에서 해제시키게 된다.
이 후, 컬럼선택신호(Y)가 하이로 되면 엔모스트랜지스터(Q23)(Q24)가 턴온되어 데이터 라인(DBi)(/DBi)의 데이터가 비트라인(BL)(/BL)로 각기 전송되어진다.
이때, 데이터 라인(DBi)(/DBi)에 하이,로우인 데이터가 실려 있다고 가정하면 비트라인(BL)(/BL)이 각기 하이,로우가 되어 비트라인(BL)(/BL)의 전압을 각기 게이트에 인가받는 엔모스트랜지스터(Q25)(Q26)가 모두 턴오프되어 종래와 같은 불필요한 전류 경로를 만들지 않는다.
이에 따라, 워드라인신호(WL)가 하이로 되면 비트라인(BL)(/BL)에 실린 데이터가 메모리 셀(204)에 저장되어진다.
한편, 본 발명의 다른 실시예로서 도3 의 블럭도에서 프리챠지부(201)를 도7 의 회로도에 도시한 바와 같이 구성한다.
즉, 프리챠지부(201)는 비트라인 등화전압(VBL)이 드레인에 인가된 엔모스트랜지스터(Q31)(Q32)의 소스를 데이터 라인(DBi)(/DBi)에 각기 접속하여 그 접속점사이에 엔모스트랜지스터(Q33)을 접속하고 상기 엔모스트랜지스터(Q31∼Q33)의 게이트에 데이터 등화신호(DBEQ)를 인가하여 구성한다.
이와같이 구성한 본 발명의 다른 실시예의 동작 및 작용 효과를 설명하면 다음과 같다.
먼저, 등화신호(EQ)가 로우가 되어 비트라인(BL)(/BL)을 프리챠지 상태에서 해제시키고 워드라인신호(WL)가 하이로 천이되면 메모리 셀(204)에 저장된 데이터가 상기 비트라인(BL)(/BL)에 실리게 된다.
이 후, 제어신호(SO)(/SO)가 각기 하이,로우가 되어 센스앰프 제어부(206)에 의해 센스앰프(205)는 엔모스트랜지스터(Q9)(Q10) 및 피모스트랜지스터(Q11)(Q12)가 모두 턴온되어 비트라인(BL)(/BL)에 데이터가 실리게 되는데, 상기 비트라인(BL) (/BL)의 레벨은 각기 하이,로우가 된다고 가정한다.
이 후, 컬럼선택신호(Y)가 인에이블되지 않은 상태에서 데이터 등화신호(DBEQ)는 도8 (f)에 도시한 바와 같이 하이 상태이므로 프리챠지부(201)는 엔모스트랜지스터(Q31∼Q33)가 턴온되어 데이터 라인(DBi)(/DBi)을 비트라인 등화전압(VBL)으로 프리챠지시키게 된다.
이 후, 컬럼선택신호(Y)가 인에이블되기 바로 전에 데이터 등화신호(DBEQ)를 저전위로 천이시킴으로써 프리차지부(201)는 엔모스트랜지스터(Q31∼Q33)가 턴오프된다.
이에 따라, 컬럼선택신호(Y)가 하이로 인에이블되면 비트라인(BL)(/BL)의 데이터가 데이터 라인(DBi)(/DBi)에 실리게 되며 상기 데이터 라인(DBi)(/DBi)의 초기 레벨이 비트라인 등화전압(VBL)과 같으므로 상기 데이터 라인(DBi)(/DBi)의 레벨은 도8 (g)에 도시한 바와 같다.
즉, 데이터 라인(DBi)(/DBi)이 비트라인 등화전압(VBL)에 의해 프리챠지된 상태에서 데이터가 전송되어 상기 데이터 라인(DBi)(/DBi)가 'Vcc','Vss'로 빠르게 천이되므로 센싱 속도가 향상되어진다.
한편, 본 발명의 또 다른 실시예로서 도3 의 회로도에서 컬럼 선택부(202)를 도5 의 회로도와 같이 구성한다.
즉, 상기 컬럼 선택부(202)는 데이터 라인(DBi)에 드레인이 접속된 엔모스트랜지스터(Q41)(Q42)의 게이트와 데이터 라인(/DBi)에 드레인이 접속된 엔모스트랜지스터(Q43)(Q44)의 게이트에 컬럼선택신호(Y)를 인가하고 상기 엔모스트랜지스터(Q41)(Q44)의 소스에 드레인이 각기 접속된 엔모스트랜지스터(Q45)(Q46)의 소스를 접지하여 상기 엔모스트랜지스터(Q42)(Q43)의 소스를 상기 엔모스트랜지스터(Q46)(Q45)의 게이트에 각기 접속하여 그 접속점을 각기 비트라인(BL)(/BL)에 접속하여 구성한다.
이와같은 구성한 본 발명의 다른 실시예의 동작 및 작용 효과를 설명하면 다음과 같다.
먼저, 비트라인(BL)(/BL)의 데이터를 데이터 라인(DBi)(/DBi)에 싣는 과정을 설명하면, 등화신호(EQ)가 로우가 되어 비트라인(BL)(/BL)이 프리챠지 상태에서 해제된 후 워드라인신호(WL)에 의해 메모리 셀(204)의 데이터가 상기 비트라인(BL)(/BL)에 전송되고 제어신호(SO)(/SO)에 의해 센스앰프(205)의 모스트랜지스터(Q9∼Q12)가 모두 턴온되면 상기 비트라인(BL)(/BL)은 'Vcc','Vss'중 하나의 레벨이 되는데, 여기서, 비트라인(BL)이 하이, 비트라인(/BL)이 로우가 된다고 가정한다.
이때, 비트라인(BL)의 하이레벨에 의해 컬럼선택부(202)의 엔모스트랜지스터(Q46)가 턴온된 상태에서 컬럼선택신호(Y)가 하이가 되면 컬럼선택부(202)는 엔모스트랜지스터(Q41∼Q44)가 턴온되어 상기 엔모스트랜지스터(Q42)에 의해 데이터라인(DBi)의 전압 레벨이 'Vcc'로 끌어 올려지게 되며 상기 엔모스트랜지스터(Q43)(Q44)(Q46)에 의해 데이터 라인(/DBi)이 접지 전압으로 끌어 내려지게 된다.
이에 따라, 데이터 라인(DBi)(/DBi)간의 전압차가 빠르게 크게 되므로 비트라인(BL)(/BL)의 데이터가 상기 데이터 라인(DBi)(/DBi)에 실리는 속도가 향상되어진다.
또한, 데이터 라인(DBi)(/DBi)의 데이터를 비트라인(BL)(/BL)에 싣는 과정을 설명하면, 먼저, 비트라인 등화전압(VBL)이 하이에서 로우로 천이되어 비트라인(BL)(/BL)을 등화상태에서 해제시키게 된다.
이 후, 컬럼선택신호(Y)가 하이로 되면 엔모스트랜지스터(Q42)(Q43)가 턴온되어 데이터 라인(DBi)(/DBi)의 데이터가 비트라인(BL)(/BL)으로 각기 전송되어진다.
이에 따라, 워드라인신호(WL)가 하이로 되면 비트라인(BL)(/BL)에 실린 데이터가 메모리 셀(204)에 저장되어진다.
상기에서 상세히 설명한 바와 같이 본 발명은 리드,라이트 데이터 라인을 공유하여 트랜지스터의 수를 감소시킴으로써 칩의 레이아웃 면적을 줄일 수 있는 효과가 있다.
또한, 본 발명은 데이터 라인과 비트라인을 하나의 트랜지스터로 연결함으로 라이트 속도가 빠를 뿐만 아니라 라이트시에 불필요한 전류 경로가 생성되지 않으므로 소모 전류의 증가를 방지할 수 있고 리드시 비트라인의 데이터를 데이터라인에 싣는 경로가 2개로서 센싱 속도를 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 라이트 동작시 비트라인(BL,/BL)에 실린 데이터를 워드라인 신호(WL)에 의해 저장하고 리드 동작시 저장 데이터를 워드라인 신호(WL)에 의해 상기 비트라인(BL,/BL)으로 전송하는 메모리 셀(204)과, 리드 또는 라이트 동작 초기에 등화신호(EQ)가 인에이블되면 비트라인 등화전압(VBL)으로 비트라인(BL,/BL)을 등화시키는 비트라인 등화부(203)와, 리드 동작시 워드라인 신호(WL)에 의해 상기 메모리 셀(204)로부터 비트라인(BL,/BL)에 실린 데이터를 증폭하는 비트라인 센스앰프(205)와, 리드 동작시 제어신호(SO,/SO)에 의해 상기 비트라인 센스앰프(205)를 동작시키는 센스앰프 제어부(206)와, 외부로부터의 전송 데이터 또는 비트라인(BL)(/BL)으로부터의 전송 데이터에 의해 데이터 라인(DBi)(/DBi)을 프리챠지시키는 프리챠지부(201)와, 라이트 동작시 상기 비트라인(BL,/BL)이 등화된 후 컬럼선택신호(Y)가 인에이블되면 상기 데이터라인(DBi)(/DBi)에 실려 있는 데이터를 상기 비트라인(BL,/BL)으로 전송하며 리드 동작시 비트라인(BL,/BL)에 실린 데이터가 상기 비트라인 센스앰프(205)에 의해 증폭된 후 컬럼선택신호(Y)가 인에이블되면 비트라인(BL)(/BL)의 데이터를 상기 데이터 라인(DBi)(/DBi)으로 전송하는 컬럼 선택부(202)로 구성한 것을 특징으로 하는 메모리 소자의 컬럼 선택 회로.
  2. 제1항에 있어서, 프리챠지부(201)는 소스에 전압(Vcc)이 인가된 피모스트랜지스터(Q21)(Q22)의 드레인을 각기 데이터 라인(DBi)(/DBi)에 접속하고 상기 피모스트랜지스터(Q21)(Q22)의 게이트를 서로 상대측의 드레인에 접속하여 구성한 것을 특징으로 하는 메모리 소자의 컬럼 선택 회로.
  3. 제1항에 있어서, 컬럼 선택부(202)는 소스가 접지된 엔모스트랜지스터(Q27)(Q28)의 게이트와 드레인이 데이터 라인(DBi)(/DBi)에 각기 접속된 엔모스트랜지스터(Q23)(Q24)의 게이트에 컬럼선택신호(Y)를 인가하고 게이트가 비트라인(BL)(/BL)에 각기 접속된 엔모스트랜지스터(Q25)(Q26)의 소스를 상기 엔모스트랜지스터(Q27) (Q28)의 드레인에 각기 접속하며 상기 엔모스트랜지스터(Q25)(Q26)의 드레인을 데이터 버스(DBi)(/DBi)에 각기 접속하고 상기 엔모스트랜지스터(Q23)(Q24)의 소스를 비트라인(/BL)(BL)에 각기 접속하여 리드, 라이트 동작시 데이터 라인(DBi,/DBi)와 비트라인(BL,/BL)간의 데이터 전송은 물론 리드 동작시 상기 엔모스트랜지스터(Q23)(Q24)에 의해 상기 데이터 라인(DBi,/DBi)간의 전압차를 크게 하여 데이터가 실리는 속도를 향상시키도록 구성한 것을 특징으로 하는 메모리 소자의 컬럼 선택 회로.
  4. 제1항에 있어서, 컬럼 선택부(202)는 드레인이 데이터 라인(DBi)에 접속된 엔모스트랜지스터(Q41)(Q42)의 게이트와 드레인이 데이터 라인(/DBi)에 접속된 엔모스트랜지스터(Q43)(Q44)의 게이트에 컬럼선택신호(Y)를 인가하고 상기 엔모스트랜지스터(Q41)(Q44)의 소스에 드레인이 각기 접속된 엔모스트랜지스터(Q45)(Q46)의 소스를 접지하여 상기 엔모스트랜지스터(Q42)(Q43)의 소스를 상기 엔모스트랜지스터(Q46)(Q45)의 게이트에 각기 접속하여 그 접속점을 각기 비트라인(BL)(/BL)에 접속하여 리드, 라이트 동작시 데이터 라인(DBi,/DBi)와 비트라인(BL,/BL)간의 데이터 전송은 물론 리드 동작시 상기 엔모스트랜지스터(Q42)(Q43,Q44,Q46)에 의해 데이터 라인(DBi,/DBi)간의 전압차를 크게 하여 데이터가 실리는 속도를 향상시키도록 구성한 것을 특징으로 하는 메모리 소자의 컬럼 선택 회로.
  5. 라이트 동작시 비트라인(BL,/BL)에 실린 데이터를 워드라인 신호(WL)에 의해 저장하고 리드 동작시 저장 데이터를 워드라인 신호(WL)에 의해 상기 비트라인(BL,/BL)으로 전송하는 메모리 셀(204)과, 리드 또는 라이트 동작 초기에 등화신호(EQ)가 인에이블되면 비트라인 등화전압(VBL)으로 비트라인(BL,/BL)을 등화시키는 비트라인 등화부(203)와, 리드 동작시 워드라인 신호(WL)에 의해 상기 메모리 셀(204)로부터 비트라인(BL,/BL)에 실린 데이터를 증폭하는 비트라인 센스앰프(205)와, 리드 동작시 제어신호(SO,/SO)에 의해 상기 비트라인 센스앰프(205)를 동작시키는 센스앰프 제어부(206)와, 컬럼선택신호(Y)가 인에이블되기 이전에 데이터 등화신호(DBEQ)에 의해 데이터 라인(DBi)(/DBi)을 비트라인 등화전압(VBL)으로 프리챠지시키는 프리챠지부(201)와, 라이트 동작시 상기 비트라인(BL,/BL)이 등화된 후 컬럼선택신호(Y)가 인에이블되면 상기 데이터라인(DBi)(/DBi)에 실려 있는 데이터를 상기 비트라인(BL,/BL)으로 전송하며 리드 동작시 비트라인(BL,/BL)에 실린 데이터가 상기 비트라인 센스앰프(205)에 의해 증폭된 후 컬럼선택신호(Y)가 인에이블되면 비트라인(BL)(/BL)의 데이터를 상기 데이터 라인(DBi)(/DBi)으로 전송하는 컬럼 선택부(202)로 구성한 것을 특징으로 하는 메모리 소자의 컬럼 선택 회로.
  6. 제5항에 있어서, 프리챠지부(201)는 비트라인 등화전압(VBL)이 드레인에 인가된 엔모스트랜지스터(Q31)(Q32)의 소스를 데이터 라인(DBi)(/DBi)에 각기 접속하여 그 접속점사이에 엔모스트랜지스터(Q33)을 접속하고 상기 엔모스트랜지스터(Q31∼Q33)의 게이트에 데이터 등화신호(DBEQ)를 인가하여 구성한 것을 특징으로 하는 메모리 소자의 컬럼 선택 회로.
  7. 제5항에 있어서, 컬럼 선택부(202)는 소스가 접지된 엔모스트랜지스터(Q27)(Q28)의 게이트와 드레인이 데이터 라인(DBi)(/DBi)에 각기 접속된 엔모스트랜지스터(Q23)(Q24)의 게이트에 컬럼선택신호(Y)를 인가하고 게이트가 비트라인(BL)(/BL)에 각기 접속된 엔모스트랜지스터(Q25)(Q26)의 소스를 상기 엔모스트랜지스터(Q27) (Q28)의 드레인에 각기 접속하며 상기 엔모스트랜지스터(Q25)(Q26)의 드레인을 데이터 버스(DBi)(/DBi)에 각기 접속하고 상기 엔모스트랜지스터(Q23)(Q24)의 소스를 비트라인(/BL)(BL)에 각기 접속하여 리드, 라이트 동작시 데이터 라인(DBi,/DBi)와 비트라인(BL,/BL)간의 데이터 전송은 물론 리드 동작시 상기 엔모스트랜지스터(Q23)(Q24)에 의해 상기 데이터 라인(DBi,/DBi)간의 전압차를 크게 하여 데이터가 실리는 속도를 향상시키도록 구성한 것을 특징으로 하는 메모리 소자의 컬럼 선택 회로.
  8. 제5항에 있어서, 컬럼 선택부(202)는 드레인이 데이터 라인(DBi)에 접속된 엔모스트랜지스터(Q41)(Q42)의 게이트와 드레인이 데이터 라인(/DBi)에 접속된 엔모스트랜지스터(Q43)(Q44)의 게이트에 컬럼선택신호(Y)를 인가하고 상기 엔모스트랜지스터(Q41)(Q44)의 소스에 드레인이 각기 접속된 엔모스트랜지스터(Q45)(Q46)의 소스를 접지하여 상기 엔모스트랜지스터(Q42)(Q43)의 소스를 상기 엔모스트랜지스터(Q46)(Q45)의 게이트에 각기 접속하여 그 접속점을 각기 비트라인(BL)(/BL)에 접속하여 리드, 라이트 동작시 데이터 라인(DBi,/DBi)와 비트라인(BL,/BL)간의 데이터 전송은 물론 리드 동작시 상기 엔모스트랜지스터(Q42)(Q43,Q44,Q46)에 의해 데이터 라인(DBi,/DBi)간의 전압차를 크게 하여 데이터가 실리는 속도를 향상시키도록 구성한 것을 특징으로 하는 메모리 소자의 컬럼 선택 회로.
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