TW434544B - Semiconductor integrated circuit - Google Patents

Description

434544* 五、發明說明（1) , 【技術領域】 本發明是有關半導體積體電路，尤其是有關將DRA Μ部與邏輯部積集於1個晶片中之半導體積體電路。 【技術背景】

近年來盛行開發一種將動態隨機存取記憶體（D R A Μ)與邏輯部積集於1個晶片的半導體積體電路。其目的 在於能夠一次使D R A Μ之數κ位元以上的多數感測放大 器活化，而於邏輯部中進行資料傳送時取得較寬的記憶匯 流排頻帶寬。 u 弟7圖是表示將習知dram與邏輯部櫝案於i個晶 片之半導體積體電路的一例之方塊圖。該半導體積體電路 是由D R A Μ陣列部1 ，傳輪閘極部2，邏輯部3及控制 部4所構成。 舊己惲70仵 D R A Μ陣列部1具有.au '丨,& ~ .丨丁 υ '川从做仔頁 訊；位元線對BLT0〜BLTm ’ BLN0~BLNm，用以傳送寫入記憶 =件5的資料或來自記憶元件5的讀出資料；預充電•補 償電路6，根據預充電·補償控制訊號p D L來進行位元 =對BLT0〜BLTra ’ BLN0〜BLNm的預充電·補償；讀出/寫入

夾二WmE)開關’藉由讀出/寫入控制訊號R S / W S :己二元：：ί ΐ Γ的寫入及讀出；以及感測放大器，將由 $ ·儲存自DRAM1部傳送來的資 器電源S A Ρ ，S A ”鮮的微小訊號予以放大成感測放大 ° “、 ， Α Ν的位準。 又，邏輯部3具右.

第4頁 434544» 五、發明說明（2) 料之暫存器9 ，以及可根據自1)尺入“1部傳送來的資料 而將任意的邏輯電路構成於晶片内之邏輯部丄〇。又，傳 輸問極部2是根據傳輸閘極控制訊號（T G )纟控制D R 二,1與邏輯部3的連接。又’控制部m X解碼 ’藉由位址輸入來選擇字元線WL〇~WLn ; Y解 碼器1 2，用以產生選擇位元線對，且該位元線對是藉由 位2 ί入來進行自外部的寫入及至外部的讀出；《測放大 驅益1 5，根據感測放大活化訊號（s Ε 2 )的輸入來 產r t用=將讀出至位元線的微小訊號放大成電源位準之感 Ά'大器8的感測放大電源S A Ρ，. $ A Ν ;以及暫存器 f制電路16 ’根據暫存器控制訊號（SE3)來產生邏 輯部3之暫存器的控制訊號。 其次，參照第8圖的訊號時序圖來說明上述半導體積 體電路的動作。首先，一但任意的位元線被選擇的話，則 將會從被選擇的記憶元件來將微小訊號讀出至被預充電成 電源電壓的1 /2的電壓的位元線。該微小訊號是藉由感 測放大器8來放大成於感測放大驅動器丄5所產生的感測 放大電源SAP (電源電壓）及saN (GND)的位 準。此刻，數；K位元以上的感測放大器將一度被活化。並 放大的資料是在非選擇暫存器9的情況下使傳 ^導通下傳送至邏輯部3的暫存器9。其次’在傳 2處於非導通下使暫存器9活化， ’《極 輯部3使用該資料。並i，對記憶元在邏 傳輸閘極2形成非導通後進行。、回疋在使

4S4544*_ 五、發明說明（3) 由於上述習知之半導體積體電路可一次將數K位元 上的感測放大器予以活化，且能一次將在感測放大器8 大後的資料予以寫入邏輯部3 ，因此可達成寬廣的記憶 流排頻帶寬度。但是若如此地對多數的感測放大器進行 化的話，則會有增大資料傳送至邏輯部時的消耗電流及 '峰值電流等之缺點。 就克服上述缺點的半導體積體電路而言，例如，有記 於日本特開平6 — 2 7 5 0 6 3號公報者。在該公報所 載的半導體積體電路中具備一副位元線，藉由依次地進 感測放大器的活化來降低副位元線的充放電電流，而藉 來抑制由記憶元件讀出資料時的峰值電流的增大。 雖然上述公報所記載之半導體積體電路可藉由依次 行感測放大器的活化來抑止峰值電流的增大，但卻難以 分地削減全體的消費電流。 有鑑於上述習知者所存在的問題點，本發明之目的 於提供一種將DRAM與邏輯部搭載於1個晶片上之半 體積體電路，其特徵是能夠同時減低從D R A Μ部將資 傳送至邏輯部時的消耗電流及峄值電流。 【發明之概要】 為了達成上述目的，本發明之一種半導體積體電路 將具有複數的動態•記憶元件的D R A Μ部與邏輯部積 於一晶片中；其特徵在於包括：第1放大裝置，將自上 動態·記憶元件讀出的微小訊號予以放大成比電源電壓 以 放 匯 活 其 載 記 行 此 進 充 在 導 料 係 集 述 還

434544^ 五、發明說明¢4) 要低的第1振 訊號傳送至上 閘極而傳送之 壓的振幅位準 的訊號予以放 動態·記憶元 又，本發 的D R A Μ側 以放大成比電 由傳輸閘極來 至電源位準為 3放大裝置（ 成電源電壓的 訊號時，可減 在此，對 D R A Μ來將 地進行。 路是 讀出 幅位 利用 記憶 置而 此， 及峰 回寫 之後 上述第1振幅位準的 置，將藉由上述傳輸 以放大成上述電源電 將上述第1振幅位準 的訊號後回寫至上述 幅位準；傳 述邏輯部； 第1振幅位 ;以及第3 大成上述電 件。 明之半導體 ，將自記憶 源電壓還要 傳送至邏輯 止，並且往 將藉由第1 位準）來進 低必要的消 記憶元件所 資料傳送至 輸閘極，將 第2放大裝 準的訊號予 放大裝置， 源電壓位準 積體電 元件所 低的振 部後， 動態* 放大裝 行。藉 耗電流 進行的 邏輯部 在寄生電容 之微小訊號 準之訊號， 第2放大裝 元件的回寫 放大的訊號 讀出來自記 值電流。 ，較理想是 ，於任意的 較大負荷 的責料予 接著在藉 置來放大 是藉由第 予以放大 憶元件的 能夠在從 時序依次 【圖式簡單的說明】 第1圖為本發明第1實施例之半導體積體電路的構成 之方塊圖。 第2圖為第1圖之半導體積體電路的訊號時序圖。 第3圖為本發明第2實施例之半導體積體電路的構成 之方塊圊。

第7頁 434544 ti 五、發明說明（5) ----- 第4圖為第3圖之半導體積艘電路的訊號時序圖。 第5圖為本發明第3實施例之半導體積體電路的構 之方塊圖。 项1 第6圖為本發明第4實施例之半導體積體電路的構成 之方塊圖。 χ 第7圖為習知之半導體積體電路的構成之方塊圖。 弟8圖為第7圖之半導體積體電路的訊號時序圖。 【用以實施發明之最佳形態】 以下’參照圖面及根據本發明的實施形態例來詳細說 明本發明。第1圖為本發明第1實施例之半導體積體電路 的構成之方塊圖。該半導體積體電路是由D R A Μ陣列部 1 ’傳輪閘極部2，邏輯部3及控制部4所構成。 ° D R A Μ陣列部1具有：記憶元件5 ，用以儲存資 訊，位元線對BLTO〜BLTm，BLNO〜BLNm ,用以傳送寫入記 =件5的資料或來自記憶元件5的讀出資料；預充電·、^ 偵電路6，根據預充電·補償控制訊號p 〇 l來進行位1 線對BLTOJLTm，BLNO〜BLNm的預充電·補償；讀出/ 70 (READ/WRITE)開關7，藉由讀出/寫入控制訊號R s s來控制對記憶元件的寫入及讀出；以及感測放大器8 ， 將由記憶元件讀出至位元線對的微小訊號予以放大成感測 放大器電源S A P，S A N的振幅位準。 又，邏輯部3具有：儲存自DRAM1部傳送來的資 料之暫存器9 ，以及可根據自傳送來的資料

第8頁 434544骧

輯電路 根據傳 輯部3 位址輸 ;Y解 是藉由 測放大 輸入來 憶元件 位準的 5，根 在進行 為止的 選擇連 器控制 邏輯部 照第2 電路的 從被選 電壓的 大器8 行控制 與S A

構成於晶片 輸閘極控制 的連接。又 入來選擇用 碼器1 2 ， 位址輸入來 驅動器1 4 產生用以在 5讀出至位 感測放大電 據感測放大 資料回寫至 感測放大電 接於感測放 電路1 6， 3的暫存器 圖的訊號時 動作。首先 擇的記憶元 1 / 2的電 (該感測放 )來放大成 N ( G N D 五、發明說明（6) 而將任意的邏 輪閘極部2是 A Μ部1與邏 器1 1 ’藉由 W L 〇〜W Ln 且該位元線對 部的讀出；感 (S E 1 )的 小訊號（從記 可放大的震幅 放大驅動器1 入來產生用以 電源電壓位準 器1 3 ,用以 器，以及暫存 E 3 )來產生 其次，參 的半導體積體 擇的話，則會 預充電成電源 是藉由感測放 動器1 4而進 (電源電壓） 内之邏輯部1 Q 訊號（丁 G )來 ’控制部4具有 以選擇記憶元件 用以產生選擇位 進行自外部的寫 ’根據感測放大 邏輯部3的暫存 元線的微小訊號 源 S A P g a 活化訊號（S E 記憶元件時將資

源 S A P，s A 大器8的感測放 根據暫存器控制 的控制訊號。 序圖來說明本實 ’ 一但任意的位 件來將微小訊號 壓的位元線。該 大器8是根據感 比感測放大電源 )之間的電壓還 。又，傳 控制D R :X解石馬 的字元線 元線對， 入及至外 活化訊號 器9爿|微 )放大成 N ;感測 2 )的輸 料放大成 N ;選擇 大驅動 訊號（S 施形態例 元線被選 讀出至被 微小訊號 測放大驅 SAP 要低的預 定振幅位準。此刻’雖數κ位元以上的感測放大器是一度

第9頁 4 4 鬱 五、發明說明（7) 被活化，但由 寄生電容的位 可，藉此將可 體消費電流。 並且被放 送至邏輯部3 後，使暫存器 準還要低的臨 振幅位準較低 讀出資料而對 在資料被寫入 感測放大器8 且該回寫動作 其次，參 例。在本實施 列部1予以分 部2 0中設置 實施形態例相 Μ陣列部中進 其次，參 之半導體積體 邏輯部3的資 記憶元件5的 放大驅動器中 於放大後的 7G線在進行 降低電源的 大的資料是 的暫存器9 9活化（該 界值進行作 的訊號放大 失去電荷的 邏輯部3後 是利用感測 是在預定的 照圖面來詳 形態例的半 割成複數個 一感測放大 同。在如此 行感測放大 照第4圖的 t路的動作 料傳送動作 回寫動作有 錯開感測放 振幅位準可被壓低，因此具有 充放電時所須的電流只要少β大 峰值電流及半導體積體電 在使傳 。而且 暫存器 動）， 至電源 記憶元 ，藉由 放大驅 時序下 細說明 導體積 ，且'在 驅動器 構成下 器的活 訊號時 。在此 是與第 所不同 大活化 輸閘極2 在傳輸閘 9是以比 而來取入 電壓位準 件進行資 感測放大 動器1 5 進行。 本發明之 體電路中 被分割的 1 5。其 可在每個 化。 序圖來說 ，由D R 1實施形 。該回寫 訊號SE21 導通的狀態下傳 極2形成非導通 放大後的電壓位 fffl號。亦即，將 為止。又，為了 料回寫的動作是 器8來進行（該 來予以控制）， 第2實施形態 是將D R A Μ陣 各D R A Μ陣列 他構成則與第1 被分割的D R A 明本實施形態例 A Μ陣列部I1往 態例相同，而往 動作是在各感測 、S Ε 2 η的活化時

第10頁 434544^ 五、發明說明（8) 序下來依次 就本發 態例的效果 的峰值電流 第5圖 之方塊圖。 設電路區塊 傳輸閘極部 示那樣的1 第6圖 之方塊圖。 設電路區塊 傳輸閘極部 示那樣的1 就上述 模式（集體 獨使各電路 路動作的自 以上， 明的半導體 成，由上述 半導體積體 於每個 明之第 ，而使 之效果 為本發 在本實 4 0 ( 2及邏 個控制 為本發 在本實 3 0 ( 2及邏 個控制第3及 控制各 區塊動 由度。 雖是根 積體電 實施形 電路亦 被分割 2實施 得具有 〇 明第3 施形態 包含第 輯部3 部4來 明第4 施形態 包含第 輯部3 部4來 第4實 電路區 作）皆 據適宜 路並非 態例的 屬於本 的D R A Μ陣列部1 0中進行。 形態例而言，是加諸第1實施形 能夠減低對記憶元件進行回寫時 實施例 例之半 1實施 )，並 進行控 實施例 例之半 2實施 )，並 進行控 施形態 塊4 0 可使其 之半 導體 形態 且藉 制。 之半 導體 形態 且藉 制。 例而，3 作動 導體積體電路的構成 積體電路中，多數並 例的D R A Μ部1 ， 由第1實施形態例所 導體積體電路的構成 積體電路中，多數並 例的D R A Μ部1 ’ 由第1實施形態例所 言，無論是針對集體 0 )或單獨模式（單 。藉此，將可提高電 : 的實施例來說明本發明，但本發 只限定於上述實施形態例的構 構成來施以種種的修正及變更的 發明之範圍内。 產業上之利用可能性

第11頁 43_4產_· 五、發明說明¢9) 如以上所述，本發明之半導體積體電路具有減低從D R A Μ部將資料傳送至邏輯部時的消耗電流及峰值電流之 效果。並且能夠在時間分割下進行對記憶元件回寫時之感 測放大器的活化，而且可以縮小回寫時之峰值電流。

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Claims (1)

1. 4 34544¾

   ι· 一種半導體積體電路，將呈有 件的D R A Μ部與邏輯部積集於三曰是數的動態.記憶元 其特徵在於包括： 中； 弟1放大裝置 "" ’卜— ^ 訊號予以放大成比電源電壓還要低的° 、元件讀出的微小 傳輸閘極，將上述第i振幅1振幅位準； 辑部； 的吼婕傳送至上述邏 第2放大裝置，將藉由上述傳輪 幅位準的訊號予以放大成上述電源電5而傳送之第1振 第3放大裝置’將上述第χ振幅位2振幅位準’’以及 成上述電源電壓位準的訊號後回寫至率的訊號予以放大 件\ 上逑動態.記憶元 迷第UUmr1項之半導體積體電路，其中上 位準：，該暫存器是以比上述第1振幅 旱遥要低的臨界值電壓來執行動作。 述第範圍第1項之半導體積體電路，其中上 與上述邏輯部的動作形成獨立的時序

   上述範圍第1項之半導體積體電路，其中 = = 成複數的陣列部，且於該被分割的 個暉列中具備上述第3放大裝置。 5.如申请專利範圍第4塌之车後 以時間分割來控制上述第3放大裝：體積體電路’其中 化如申請專利範圍第1項之半導體積體電路，其中

   第13頁 434544^ 六、申請專利範圍 備複數個上述D R A Μ部及邏輯部的組合。 7.如申請專利範圍第1項之半導體積體電路，其中以 相同的感測放大器來構成上述第1放大裝置與上述第2放 大裝置。

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