JPS6029998A - ダイナミツクメモリ - Google Patents
ダイナミツクメモリInfo
- Publication number
- JPS6029998A JPS6029998A JP58137977A JP13797783A JPS6029998A JP S6029998 A JPS6029998 A JP S6029998A JP 58137977 A JP58137977 A JP 58137977A JP 13797783 A JP13797783 A JP 13797783A JP S6029998 A JPS6029998 A JP S6029998A
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- JP
- Japan
- Prior art keywords
- memory
- sense amplifier
- memory cell
- line sense
- bit line
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は大容量のダイナミックメモリに関するものであ
る− 〔従来技術〕 第１図は大容量のランダムアクセ゛スメモリ（以下、几
ＡＭという。）として知られている６４にダイナミック
ＲＡＭのメモリセルアレイの模式的なブロック図である
。
る− 〔従来技術〕 第１図は大容量のランダムアクセ゛スメモリ（以下、几
ＡＭという。）として知られている６４にダイナミック
ＲＡＭのメモリセルアレイの模式的なブロック図である
。
ＣのＲＡＭは１列方向に１２８本のワード線、行方向に
２５６本のビット線で構成された二つのメモリセルアレ
イ１． ２ｆｔ有している。そして各−メモリセルアレ
イ１．２はそれぞれ二りの群に分けられ声メモリセル＃
ｘ−１，１−２及び２−１゜２−２と、その中間にそれ
ぞれ配設された２５６個のビット線感知増幅器Ｃ８から
なるビット線感知増幅器群１−３及び２−３が含まれて
いる。
２５６本のビット線で構成された二つのメモリセルアレ
イ１． ２ｆｔ有している。そして各−メモリセルアレ
イ１．２はそれぞれ二りの群に分けられ声メモリセル＃
ｘ−１，１−２及び２−１゜２−２と、その中間にそれ
ぞれ配設された２５６個のビット線感知増幅器Ｃ８から
なるビット線感知増幅器群１−３及び２−３が含まれて
いる。
この従来例のＲＡＭは、１２８ リフレッシュサイクル
で全メモリセルのリフレッシュを完了させるため、１回
のアクセスサイクルで両ブロックから１本ずつのワード
線が選択され、５１２個のビット線感知増幅器を動作さ
せる構成である。このような従来例のＲＡＭは上記のビ
ット線感知増幅器５１２個を、その活性化信号φにより
て同時に動作させている。この場合、高速動作のために
ビット線電荷を急激に放電しなければならないので。
で全メモリセルのリフレッシュを完了させるため、１回
のアクセスサイクルで両ブロックから１本ずつのワード
線が選択され、５１２個のビット線感知増幅器を動作さ
せる構成である。このような従来例のＲＡＭは上記のビ
ット線感知増幅器５１２個を、その活性化信号φにより
て同時に動作させている。この場合、高速動作のために
ビット線電荷を急激に放電しなければならないので。
その時のピーク電流及び電流の時間変化率はかなり大き
なものとなる。
なものとなる。
今、５Ｖ単一電源のメモリを仮定して電流量を計算して
みる。ビット線の寄生容量はビット線感知増幅器の片側
で０．５１）Ｆとすると％５ｖに充電された電荷を３０
ｎｓ程度の時間でｏｖに放電するには１次式で示すよ
うに、平均電流で４０ｍＡが流れる必要がある。
みる。ビット線の寄生容量はビット線感知増幅器の片側
で０．５１）Ｆとすると％５ｖに充電された電荷を３０
ｎｓ程度の時間でｏｖに放電するには１次式で示すよ
うに、平均電流で４０ｍＡが流れる必要がある。
以上になることが予想される。
メモＶｔ複数個使用して装置ｔ−溝成する場合、ピーク
電流による雑音に対処するため、電源線あるいは接地線
の設計に注意を払わなければならない。またメモリ自身
の設計においてもピーク電流あるいは電流の時間変化率
による雑音に対処するため配線等のインピーダンス設計
に留意する必要がある。
電流による雑音に対処するため、電源線あるいは接地線
の設計に注意を払わなければならない。またメモリ自身
の設計においてもピーク電流あるいは電流の時間変化率
による雑音に対処するため配線等のインピーダンス設計
に留意する必要がある。
ちなみに、電流の時間変化率が１０ｍＡ／ｎｓ。
配線のインピーダンスが２０ ｎＨであった場合２００
ｍＶ の雑音が発生する。アドレスマルチ方式のＲＡＭ
の場合行アドレスのラッチ時期がビット線感知増幅器の
動作時期に一致する可能性がある。その場合ｚｏｏｍＶ
の雑音はアドレスバッファの動作マージンを減少させ
誤動作の原因となる。
ｍＶ の雑音が発生する。アドレスマルチ方式のＲＡＭ
の場合行アドレスのラッチ時期がビット線感知増幅器の
動作時期に一致する可能性がある。その場合ｚｏｏｍＶ
の雑音はアドレスバッファの動作マージンを減少させ
誤動作の原因となる。
すなわち、従来のダイナミックメモリには、ビット線感
知増幅器の動作時に、ビット線電荷を急激に充放電する
ことによる。大きな時間変化率を有する大きなピーク電
流により、雑音が発生しメモリの誤動作を招来するとい
う欠点がある。
知増幅器の動作時に、ビット線電荷を急激に充放電する
ことによる。大きな時間変化率を有する大きなピーク電
流により、雑音が発生しメモリの誤動作を招来するとい
う欠点がある。
本発明の目的は、上記の欠点を除去することにより、ビ
ット線電荷の充放電に基くピーク電流の大きさ並びにそ
の時間変化率の大＠さを従来のほぼ１７２以下と非常に
小す＜シ、もって安定に動作するところのダイナミック
メモリを提供することにある。
ット線電荷の充放電に基くピーク電流の大きさ並びにそ
の時間変化率の大＠さを従来のほぼ１７２以下と非常に
小す＜シ、もって安定に動作するところのダイナミック
メモリを提供することにある。
本発明のダイナミックメモリは、複数のメモリセルアレ
イを有するダイナミックメモリにおいて。
イを有するダイナミックメモリにおいて。
ビット線感知増幅器をメモリセルアレイ毎に分割し、遅
延時間をおいてそれぞれ動作させる遅延制御手段を有す
ることから構成される。
延時間をおいてそれぞれ動作させる遅延制御手段を有す
ることから構成される。
以下５本発明の実施例について図面を参照して説明する
。
。
第２因は本発明の第１の実施例の要部を示す模式的なブ
ロック図である。
ロック図である。
本実施例は二つのメモリセルアレイ１１．１２を有する
ダイナミックメモリにおいて、ビット線感知増幅器Ｃ８
をメモリセルアレイ１１．１２毎に分割し、遅延時間を
おいてそれぞれ動作させる遅延制御手段としての遅延回
路１３を有することから構成される。なお５本実施例は
、第１図に示した従来例の６４にダイナミック几ＡＭに
本発明を適用し友もので、各メモリセルアレイ１１．１
２は、それぞれ二つの群に分けられたメモリセル群１１
−１．１１−２及び１２−１．１２−２と、その中間に
配設されたビット線感知増幅器群１１−３及び１２−３
１−含んでいる。
ダイナミックメモリにおいて、ビット線感知増幅器Ｃ８
をメモリセルアレイ１１．１２毎に分割し、遅延時間を
おいてそれぞれ動作させる遅延制御手段としての遅延回
路１３を有することから構成される。なお５本実施例は
、第１図に示した従来例の６４にダイナミック几ＡＭに
本発明を適用し友もので、各メモリセルアレイ１１．１
２は、それぞれ二つの群に分けられたメモリセル群１１
−１．１１−２及び１２−１．１２−２と、その中間に
配設されたビット線感知増幅器群１１−３及び１２−３
１−含んでいる。
すなわち５本実施例は、第１図の従来例に示したビット
線感知増幅器の活性化信号ｉｔ−，メモリセルアレイ１
１．１２の各ブロック毎に分割し。
線感知増幅器の活性化信号ｉｔ−，メモリセルアレイ１
１．１２の各ブロック毎に分割し。
まずメモリセルアレイ１１のビット線感知増幅器群１１
−３を動作させ１次に、遅延時間をおいてメモリセルア
レイ１２のビット線感知増幅器群１２−３を動作させる
ように構成した点が、従来例と異りて諭る。
−３を動作させ１次に、遅延時間をおいてメモリセルア
レイ１２のビット線感知増幅器群１２−３を動作させる
ように構成した点が、従来例と異りて諭る。
第３図は第２図の第１の実施例に用いられるビット線感
知増幅器Ｃａの岬細を示す回路図である。
知増幅器Ｃａの岬細を示す回路図である。
この感知増幅器は１）？ンジスタ方式のＮチャネルＭＯ
８メモリを対象としている。ｌトランジスタメモリセル
の情報量は小さいので、ビット線感知増幅は比較的小さ
なトランジスタＱ１ を活性化信号φ１により活性化し
て開始され、ある程度ピッ）、ＩＩＢＩ とＢ２の間の
電位差が大きくなったとき、活性化信号φ２により比較
的大きなトランジスタＱ２ ’に活性化して高速に増幅
を完了させ、更に、プリチャージ信号φｒをトランジス
タＱｓ。
８メモリを対象としている。ｌトランジスタメモリセル
の情報量は小さいので、ビット線感知増幅は比較的小さ
なトランジスタＱ１ を活性化信号φ１により活性化し
て開始され、ある程度ピッ）、ＩＩＢＩ とＢ２の間の
電位差が大きくなったとき、活性化信号φ２により比較
的大きなトランジスタＱ２ ’に活性化して高速に増幅
を完了させ、更に、プリチャージ信号φｒをトランジス
タＱｓ。
Ｑ４に与えることによりビット線Ｂｌ、 Ｂｚのプリチ
ャージが行われる。なおこのような感知増幅器群良く知
られているものである。
ャージが行われる。なおこのような感知増幅器群良く知
られているものである。
次に第４図に示す本実施例の動作を説明するためのタイ
ムチャー１参照して１本実施例の動作を説明する。
ムチャー１参照して１本実施例の動作を説明する。
外部アドレス信号孔Ａ８が“Ｈ“レベルから“Ｌ“レベ
ルになって、メモリが活性化されると、まずメモリセル
アレイ１１のビット線感知増幅器群１１−３ｔ−活性化
する活性化信号３（第３図の回路では活性化信号φ１．
φ２に相当。）が活性化され、次に、遅延回路１３によ
り遅れて、メモリセルアレイ１２０ビツト線感知増幅器
群１２−３ｔ−活性化する活性化信号７′が活性化され
る。
ルになって、メモリが活性化されると、まずメモリセル
アレイ１１のビット線感知増幅器群１１−３ｔ−活性化
する活性化信号３（第３図の回路では活性化信号φ１．
φ２に相当。）が活性化され、次に、遅延回路１３によ
り遅れて、メモリセルアレイ１２０ビツト線感知増幅器
群１２−３ｔ−活性化する活性化信号７′が活性化され
る。
続いて、外部アドレス信号孔Ａｓが”Ｌ″レベルら“Ｈ
″レベルなってメモリがプリチャージ状態に変化すると
、まずメモリセルアレイ１１のビット線感知増幅器群１
ｌ−３ｔ”プリチャージするプリチャージ信号φＰＩ（
第３図の回路ではプリチャージ信号φ、に相当。）が活
性化され１次に、メモリセルアレイ１２０ビツト線感知
増幅器群１２−３４”プリチャージするプリチャージ信
号φｒ２が活性化される。
″レベルなってメモリがプリチャージ状態に変化すると
、まずメモリセルアレイ１１のビット線感知増幅器群１
ｌ−３ｔ”プリチャージするプリチャージ信号φＰＩ（
第３図の回路ではプリチャージ信号φ、に相当。）が活
性化され１次に、メモリセルアレイ１２０ビツト線感知
増幅器群１２−３４”プリチャージするプリチャージ信
号φｒ２が活性化される。
この結果、メモリに流れる電流は、第４図中の電流波形
に示すように、活性化時には、ａ、ｂなる二つの小さな
ピーク電流が、プリチャージ時にはＣ，ｄなる二つの小
さなピーク電流となる。
に示すように、活性化時には、ａ、ｂなる二つの小さな
ピーク電流が、プリチャージ時にはＣ，ｄなる二つの小
さなピーク電流となる。
第１図に示した従来例のメモリでは、活性化信号φ２１
．φ２ｚ及びプリチャージ信号φＰｉ、φＰ２とが、そ
れぞれ同時に与えられるため、その電流波形はａとｂ及
びＣとｄがそれぞれ重畳されたものとなり約２倍の大き
さのピーク電流となり、その電流の時間変化率も約２倍
となる。すなわち５本実施例によると、ビット線感知増
幅器の動作時に発生するメモリのピーク電流の大きさと
その時間変化率を従来のメモリの約１／２に減少させる
ことができる。従って、ピーク電流に基づく雑音妨害の
無い安定に動作するダイナミックメモリが得られる。
．φ２ｚ及びプリチャージ信号φＰｉ、φＰ２とが、そ
れぞれ同時に与えられるため、その電流波形はａとｂ及
びＣとｄがそれぞれ重畳されたものとなり約２倍の大き
さのピーク電流となり、その電流の時間変化率も約２倍
となる。すなわち５本実施例によると、ビット線感知増
幅器の動作時に発生するメモリのピーク電流の大きさと
その時間変化率を従来のメモリの約１／２に減少させる
ことができる。従って、ピーク電流に基づく雑音妨害の
無い安定に動作するダイナミックメモリが得られる。
第５図は本発明の第２の実施例の要部を示す模式的なブ
ロック図である。本実施例は第２図に示した実施例の回
路に、遅延制御手段として制御回路１４を付加したもの
である。ここで、制御回路１４は活性化信号ｉと活性化
信号ｉ′と凱いずれのメモリセルアレイに与えるかをア
ドレス情報φムによって制御するためのものである。
ロック図である。本実施例は第２図に示した実施例の回
路に、遅延制御手段として制御回路１４を付加したもの
である。ここで、制御回路１４は活性化信号ｉと活性化
信号ｉ′と凱いずれのメモリセルアレイに与えるかをア
ドレス情報φムによって制御するためのものである。
従うて１本実施例によると、第１ｏ笑施例では問題と考
えられる。ビット線感知増幅器群の分割動作に伴うアク
セス時間の増大を解決することができる。すなわち、１
回のアクセスサイクルで選択されるメモリセルが二つの
メモリセルアレイのいずれかに存在することが、アドレ
ス情報特にアドレスマルチ方式のメモリでは列アドレス
情報により判明しているため、そのメモリセルの存在す
るメモリセルアレイ側のビット線感知増幅器群を先に動
作させ、続いてもう一方のメモリセルアレイに属するビ
ット線感知増幅器群を動作させることによりアクセスタ
イムが増大するのを防ぐことができる。なお、この場合
サイクルが内部アドレス信号にょろりフレッシュサイク
ルであった場合にも、適当に動作順序を決められるよう
設計できることは言うまでもない。
えられる。ビット線感知増幅器群の分割動作に伴うアク
セス時間の増大を解決することができる。すなわち、１
回のアクセスサイクルで選択されるメモリセルが二つの
メモリセルアレイのいずれかに存在することが、アドレ
ス情報特にアドレスマルチ方式のメモリでは列アドレス
情報により判明しているため、そのメモリセルの存在す
るメモリセルアレイ側のビット線感知増幅器群を先に動
作させ、続いてもう一方のメモリセルアレイに属するビ
ット線感知増幅器群を動作させることによりアクセスタ
イムが増大するのを防ぐことができる。なお、この場合
サイクルが内部アドレス信号にょろりフレッシュサイク
ルであった場合にも、適当に動作順序を決められるよう
設計できることは言うまでもない。
又、プリチャージ時については、１クセスサイクル後、
早く動作させられた側のビット線感知増幅器群のプリチ
ャージを他の感知増幅器群より早く始めるのである。こ
うするとどのビット線感知増幅器に対して同じ活性化時
間が割り当てられ。
早く動作させられた側のビット線感知増幅器群のプリチ
ャージを他の感知増幅器群より早く始めるのである。こ
うするとどのビット線感知増幅器に対して同じ活性化時
間が割り当てられ。
時間分割による必要活性化時間の増大が抑制できる。す
なわち、メモリの活性化時間は外部信号によって制御さ
れているので、遅く動作を開始された側のビット線感知
増幅器群は、先に動作を開始した側のものに比較してビ
ット線信号増幅時間が短くなることになる。これをプ！
）チャージ開始時刻を制御することにより改善するので
ある。
なわち、メモリの活性化時間は外部信号によって制御さ
れているので、遅く動作を開始された側のビット線感知
増幅器群は、先に動作を開始した側のものに比較してビ
ット線信号増幅時間が短くなることになる。これをプ！
）チャージ開始時刻を制御することにより改善するので
ある。
なお１以上の説明においては、ＮチャネルＭＵＳに関し
て行なってきたが、ＰチャネルＭＵＳ或いは相補性ＭＵ
８に関しても同様なことは明らかである。まｆｃ、充放
電々流の分割は２分１１Ｊを想定して説明を行なってき
たが、３分割等多数分割も可能で、分割数に対応してピ
ーク電流の大＠さ並びにその時間変化率の大′＠さも小
さくなる。
て行なってきたが、ＰチャネルＭＵＳ或いは相補性ＭＵ
８に関しても同様なことは明らかである。まｆｃ、充放
電々流の分割は２分１１Ｊを想定して説明を行なってき
たが、３分割等多数分割も可能で、分割数に対応してピ
ーク電流の大＠さ並びにその時間変化率の大′＠さも小
さくなる。
以上、詳細に説明したとお９１本発明のダイナミックメ
モリは、感知増幅器をメモリセルアレイ毎に分割し遅延
時間をおいてそれぞれ動作させる遅延制御手段を有して
いるので、従来のよ悠＊感知増幅器が同時に動作するこ
とが無く１分割されて動作するので、動作時に流れるピ
ーク電流の大きさ並びにその時間変化率の大＠さを従来
のｌ／２以下に減少させることができるので、感知増幅
器の動作時に発生する雑音妨害の無い安定な動作が得ら
れるとｂう効果を有している。
モリは、感知増幅器をメモリセルアレイ毎に分割し遅延
時間をおいてそれぞれ動作させる遅延制御手段を有して
いるので、従来のよ悠＊感知増幅器が同時に動作するこ
とが無く１分割されて動作するので、動作時に流れるピ
ーク電流の大きさ並びにその時間変化率の大＠さを従来
のｌ／２以下に減少させることができるので、感知増幅
器の動作時に発生する雑音妨害の無い安定な動作が得ら
れるとｂう効果を有している。
第１図は従来の６４にダイナミック几ＡＭのメモリアレ
イの模式的なブロック図、第２図は本発明の第１ｆ）実
施例の要部を示す模式的なブロック図、第３図は本実施
例に用りられる感知増幅器の詳細を示す回路図、第４図
は本発明の詳細な説明するためのタイムチャート、第５
図は本発明の第２の実施例の要部を示す模式的なブロッ
ク図である。 １・・・・・・メモリセルアレイ、Ｉ−１，１−２・・
・・・・メモリセル群、１−３−・・・・・ビット線感
知増幅器群、２・・・・・・メモリセルアレイ、２−１
．２−２−・・・・・メモリセル群、２−３・・・・−
・ビット線感知増幅器群。 １１・・・・・・メモリセルアレイ、１１−１．１１−
２・・・・・・メモリセル＃、ｔｔ−３・・・・・・ビ
ット線感知増幅器群、１２・・・・・・メモリセルアレ
イ％ １２−１゜１２−２・・・・・・メモリセル群、
１２−３・・・・・・ビット線感知増幅器群、１３・・
・・・・遅延回路、１４・・・・・・制御回路、Ｑｌ
、Ｑ４・・・・・・トランジスタｋ ”＃ ”’１φ１
．φ２．φＰ、φＰＩ、φＰ２ ・・・・・・信号、Ｂ
１゜Ｂ２ ・・・・・・ビット線。 殆／回。 茅？＠ ＶＣＣＶｃＣ 乎３目 扉
イの模式的なブロック図、第２図は本発明の第１ｆ）実
施例の要部を示す模式的なブロック図、第３図は本実施
例に用りられる感知増幅器の詳細を示す回路図、第４図
は本発明の詳細な説明するためのタイムチャート、第５
図は本発明の第２の実施例の要部を示す模式的なブロッ
ク図である。 １・・・・・・メモリセルアレイ、Ｉ−１，１−２・・
・・・・メモリセル群、１−３−・・・・・ビット線感
知増幅器群、２・・・・・・メモリセルアレイ、２−１
．２−２−・・・・・メモリセル群、２−３・・・・−
・ビット線感知増幅器群。 １１・・・・・・メモリセルアレイ、１１−１．１１−
２・・・・・・メモリセル＃、ｔｔ−３・・・・・・ビ
ット線感知増幅器群、１２・・・・・・メモリセルアレ
イ％ １２−１゜１２−２・・・・・・メモリセル群、
１２−３・・・・・・ビット線感知増幅器群、１３・・
・・・・遅延回路、１４・・・・・・制御回路、Ｑｌ
、Ｑ４・・・・・・トランジスタｋ ”＃ ”’１φ１
．φ２．φＰ、φＰＩ、φＰ２ ・・・・・・信号、Ｂ
１゜Ｂ２ ・・・・・・ビット線。 殆／回。 茅？＠ ＶＣＣＶｃＣ 乎３目 扉
Claims (2)
- （１） 複数のメモリセルアレイを有するダイナミック
メモリにおりて、ビット線感知増幅器をメモリセルアレ
イ毎に分割し、遅延時間をおいてそれぞれ動作させる遅
延制御手段を有することを特徴とするダイナミックメモ
リ。 - （２） メモリセルアレイ毎に分割して動作させるビッ
ト線感知増幅器の動作開始順序がアドレス情報により制
御されるよう構成された特許請求の範囲第（１）項記載
のダイナミックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58137977A JPS6029998A (ja) | 1983-07-28 | 1983-07-28 | ダイナミツクメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58137977A JPS6029998A (ja) | 1983-07-28 | 1983-07-28 | ダイナミツクメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029998A true JPS6029998A (ja) | 1985-02-15 |
Family
ID=15211161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58137977A Pending JPS6029998A (ja) | 1983-07-28 | 1983-07-28 | ダイナミツクメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029998A (ja) |
Cited By (11)
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|---|---|---|---|---|
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| JPS6273491A (ja) * | 1985-09-25 | 1987-04-04 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
| JPS6284489A (ja) * | 1985-10-09 | 1987-04-17 | Toshiba Corp | 半導体記憶装置 |
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-
1983
- 1983-07-28 JP JP58137977A patent/JPS6029998A/ja active Pending
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