JPS62114193A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62114193A JPS62114193A JP60257085A JP25708585A JPS62114193A JP S62114193 A JPS62114193 A JP S62114193A JP 60257085 A JP60257085 A JP 60257085A JP 25708585 A JP25708585 A JP 25708585A JP S62114193 A JPS62114193 A JP S62114193A
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- JP
- Japan
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- active pull
- bit line
- memory cell
- circuit
- semiconductor memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体記憶装置に関し、特に、アクティブ
プルアップ回路を備えたダイナミック型ＲＡＭ等の半導
体記憶！ｒ１１１１に関する。
プルアップ回路を備えたダイナミック型ＲＡＭ等の半導
体記憶！ｒ１１１１に関する。
［従来の技術］
ダイナミック型ＭＯ８−ＲＡＭでは、メモリセルの蓄積
データに応じたビット線電位のセンス後に、アクティブ
プルアップ回路が動作し、”Ｈ”レベル側のビット線電
位をＶｃｃ（電源電圧）またはそれ以上にプルアップす
ることが行なわれている。
データに応じたビット線電位のセンス後に、アクティブ
プルアップ回路が動作し、”Ｈ”レベル側のビット線電
位をＶｃｃ（電源電圧）またはそれ以上にプルアップす
ることが行なわれている。
第４図は従来のダイナミック型ＲＡＭにおけるセンス系
の周辺を示す回路図である。図において、１対のビット
ｍＢＬ、ＢＩ−は、それぞれ１〜ランジスタＱ Ｏ（１
＊ Ｑ Ｏｌを介してデータバス■１０゜Ｉｌｏに接続
される。これら１〜ランジスタＱｏ。
の周辺を示す回路図である。図において、１対のビット
ｍＢＬ、ＢＩ−は、それぞれ１〜ランジスタＱ Ｏ（１
＊ Ｑ Ｏｌを介してデータバス■１０゜Ｉｌｏに接続
される。これら１〜ランジスタＱｏ。
１．Ｑｏ＋のオン・オフＧ、Ｌ、二ｌラムデコーダ１の
出力によって制御される。各ピッｌ−線には、１１ラン
ジスタ・１キトバシタ型のメモリセルＭＣが交互に接続
される。各メモリ［ルＭＣには、ワード線ＷＬ （ＷＬ
、、ＷＬ＋ 、 ・）が接続され、このワード線ＷＬの
選択にＪ：ってメモリセルＭｅとビット線ＢＬ、百Ｔと
の間の接続・遮断が制御される。また、ビット線８１．
８Ｌには、それぞれ１個ずつダミーメモリセルＤ Ｍ
Ｃが接続される。これらダミーメモリセルＤＭＣには、
ダミーワード線ＷＬＤＭが接続され、このダミーワード
線ＷＬＤＭの選択によってダミーメモリセルＤ Ｍ Ｃ
とビット線Ｅ３Ｌ、ｆ［との間の接続・遮断が制御され
る。また、ビットＩＩＢＬ、ＢＬには、それぞれ、トラ
ンジスタＱＰ ａｏ ＊ Ｑｐ ＲＩを介してプリチャ
ージ電源ＶＰ １１が接続される。これらトランジスタ
ＱＰＩＩＯ，Ｑｐ費＋のオン・オフはプリチャージクロ
ックφＰＲによって１ｌｉ１１御される。
出力によって制御される。各ピッｌ−線には、１１ラン
ジスタ・１キトバシタ型のメモリセルＭＣが交互に接続
される。各メモリ［ルＭＣには、ワード線ＷＬ （ＷＬ
、、ＷＬ＋ 、 ・）が接続され、このワード線ＷＬの
選択にＪ：ってメモリセルＭｅとビット線ＢＬ、百Ｔと
の間の接続・遮断が制御される。また、ビット線８１．
８Ｌには、それぞれ１個ずつダミーメモリセルＤ Ｍ
Ｃが接続される。これらダミーメモリセルＤＭＣには、
ダミーワード線ＷＬＤＭが接続され、このダミーワード
線ＷＬＤＭの選択によってダミーメモリセルＤ Ｍ Ｃ
とビット線Ｅ３Ｌ、ｆ［との間の接続・遮断が制御され
る。また、ビットＩＩＢＬ、ＢＬには、それぞれ、トラ
ンジスタＱＰ ａｏ ＊ Ｑｐ ＲＩを介してプリチャ
ージ電源ＶＰ １１が接続される。これらトランジスタ
ＱＰＩＩＯ，Ｑｐ費＋のオン・オフはプリチャージクロ
ックφＰＲによって１ｌｉ１１御される。
さらに、ビット線ＢＬ、ＢＬには、センスアンプＳ Ａ
ｏと、アクティブプルアップ回路ＡＰｏとが接続され
る。センスアンプＳ Ａ ｏは、ビット線の電位を検知
するためのもので、センスアンプ駆動信号φ客によって
その動作が制御される。アクティブプルアップ回路Ａ
Ｐ ｏは、ビット１ｉＢＬをプルアップするために機能
するトランジスタＱＡＰ ＯＩ Ｑ＊ ｏおよびキャパ
シタＣ１ａと、ビット線ＢＬをプルアップするために機
能するトランジスタＱＡＰ ＋ ｖ ＱＲ＋およびキャ
パシタＣＺとを含む。トランジスタＱＡＰＯはビット線
８ｍをプルアップするためのトランジスタであり、ビッ
ト線８ｍと電１１１Ｖｃｃとの間に介挿される。キャパ
シタＣ３゜は：・ランジスタＱＡＰＯのゲート電位を電
圧するためのキ１ｒパシタであり、その一端はトランジ
スタＱＡＰＯのグー１〜に接続され、その他端にはアク
ティブプルアップクロックφ、を受ける。トランジスタ
ＱａｏはキャパシタＣ１＋。
ｏと、アクティブプルアップ回路ＡＰｏとが接続され
る。センスアンプＳ Ａ ｏは、ビット線の電位を検知
するためのもので、センスアンプ駆動信号φ客によって
その動作が制御される。アクティブプルアップ回路Ａ
Ｐ ｏは、ビット１ｉＢＬをプルアップするために機能
するトランジスタＱＡＰ ＯＩ Ｑ＊ ｏおよびキャパ
シタＣ１ａと、ビット線ＢＬをプルアップするために機
能するトランジスタＱＡＰ ＋ ｖ ＱＲ＋およびキャ
パシタＣＺとを含む。トランジスタＱＡＰＯはビット線
８ｍをプルアップするためのトランジスタであり、ビッ
ト線８ｍと電１１１Ｖｃｃとの間に介挿される。キャパ
シタＣ３゜は：・ランジスタＱＡＰＯのゲート電位を電
圧するためのキ１ｒパシタであり、その一端はトランジ
スタＱＡＰＯのグー１〜に接続され、その他端にはアク
ティブプルアップクロックφ、を受ける。トランジスタ
ＱａｏはキャパシタＣ１＋。
をビット線ＢＬのプリチャージ電圧で予め充電しておく
ためのもので、どットＪＩＢＬとキャパシタＣｏｏの前
記一端との間に介挿される。なお、ビット線ｍをプルア
ップするための回路要素であるトランジスタＱ＊＋、Ｃ
Ｌｐ＋およびキャパシタＣａ＋も、ビット線ＢＬをプル
アップするための回路！！素Ｑｔａ＊Ｑａｒｏおよびキ
ャパシタＣ費０と対称の構成となっている。なお、トラ
ンジスタＱ３゜、Ｑ＊＋の各グー１〜には、クロックφ
Ｐが与えられる。
ためのもので、どットＪＩＢＬとキャパシタＣｏｏの前
記一端との間に介挿される。なお、ビット線ｍをプルア
ップするための回路要素であるトランジスタＱ＊＋、Ｃ
Ｌｐ＋およびキャパシタＣａ＋も、ビット線ＢＬをプル
アップするための回路！！素Ｑｔａ＊Ｑａｒｏおよびキ
ャパシタＣ費０と対称の構成となっている。なお、トラ
ンジスタＱ３゜、Ｑ＊＋の各グー１〜には、クロックφ
Ｐが与えられる。
なお、実際の半導体メモリでは、ビット線対日り、ＢＬ
は複数対設けられており、メモリセルＭＣがマトリクス
状に配置されている。
は複数対設けられており、メモリセルＭＣがマトリクス
状に配置されている。
第５図は第４図に示される回路の動作タイミングを示す
タイミングチャートである。第５図において、φ８．φ
２．φＰ、φＰ、はそれぞれ第４図に示される各信号に
対応し、８１．８１はビット線ＢＬ、ＢＬの電位変化を
表わしたものであり、Ｗ［。、ＷＬ、はワード線ＷＬｏ
、ＷＬ＋ （なお、第４図では１本のワード線のみを
示している）の電位変化を表わしたものである。なお、
ＲＡＳは、０−アドレスストローブ信号を表わしたもの
である。このローアドレスストローブ信号ＲＡＳはノン
アクティブｗＪ１１２１とアクティブｗＪｆｌＩとを規
定するための信号である。以下、この第５図を参照して
第４図の回路の動作を説明する。
タイミングチャートである。第５図において、φ８．φ
２．φＰ、φＰ、はそれぞれ第４図に示される各信号に
対応し、８１．８１はビット線ＢＬ、ＢＬの電位変化を
表わしたものであり、Ｗ［。、ＷＬ、はワード線ＷＬｏ
、ＷＬ＋ （なお、第４図では１本のワード線のみを
示している）の電位変化を表わしたものである。なお、
ＲＡＳは、０−アドレスストローブ信号を表わしたもの
である。このローアドレスストローブ信号ＲＡＳはノン
アクティブｗＪ１１２１とアクティブｗＪｆｌＩとを規
定するための信号である。以下、この第５図を参照して
第４図の回路の動作を説明する。
まず、ノンアクティブ期間すなわちＯ−アドレスストロ
ーブ信号ＲＡＳが“ＨＩＴ期間に、ビット１１ＢＬ、Ｂ
Ｌは所定の電位にプリチャージされる。
ーブ信号ＲＡＳが“ＨＩＴ期間に、ビット１１ＢＬ、Ｂ
Ｌは所定の電位にプリチャージされる。
すなわち、クロックφＦｉｌによってトランジスタＱｐ
＊ｏ、Ｑｐｉ＋がオンされ、ビット線ＢＬ。
＊ｏ、Ｑｐｉ＋がオンされ、ビット線ＢＬ。
ＢＬがＶＦＲなる電位にプリチャージされる。このとき
、り０ツクφＰは電源電圧Ｖｃｃと同電位になっている
ので、トランジスタＱ＋＋ ｏ ｅ Ｑ費＋はいずれも
オンしており、したがってキャパシタＣａｏｅＣ＊＋は
、それぞれ、ビット線ＢＬ、ＢＬによって充電される。
、り０ツクφＰは電源電圧Ｖｃｃと同電位になっている
ので、トランジスタＱ＋＋ ｏ ｅ Ｑ費＋はいずれも
オンしており、したがってキャパシタＣａｏｅＣ＊＋は
、それぞれ、ビット線ＢＬ、ＢＬによって充電される。
その後、ローアドレスストローブ信号ＲＡＳが立ち下が
り、アクティブ期間が開始する。このアクティブ期間で
は、ワードＩＩＷＬの１本およびダミーワードＩＩＩＷ
ＬＤＭの１本が選択され、それぞれの電位が立ち上がる
。なお、ここ↑は、ビット線ＢＬに属するメモリセルＭ
Ｃに接続されたワード線の１本が選択され、ビット線線
ＢＬに属するダミーメモリセルＤＭＣに接続されたダミ
ーワード線が選択されたこととする。この選択の後に、
クロックφ８が立ち上がり、センスアンプＳＡ、が活性
化される。これにより、″Ｌ”レベル側のビット線ＢＬ
は接地レベルとなる。このとき、りＯツクφＰは次式（
１）で示される電位ｖ１に保持される。
り、アクティブ期間が開始する。このアクティブ期間で
は、ワードＩＩＷＬの１本およびダミーワードＩＩＩＷ
ＬＤＭの１本が選択され、それぞれの電位が立ち上がる
。なお、ここ↑は、ビット線ＢＬに属するメモリセルＭ
Ｃに接続されたワード線の１本が選択され、ビット線線
ＢＬに属するダミーメモリセルＤＭＣに接続されたダミ
ーワード線が選択されたこととする。この選択の後に、
クロックφ８が立ち上がり、センスアンプＳＡ、が活性
化される。これにより、″Ｌ”レベル側のビット線ＢＬ
は接地レベルとなる。このとき、りＯツクφＰは次式（
１）で示される電位ｖ１に保持される。
Ｖｌ ＜ＶＰ ｔｒ 十ＶＴ （ＱＰ ｘ ） −
（１）ただし、Ｖｒ （Ｑｐ ａ ）はプリチャージ
用トランジスタＱｐｔｏ、Ｑｐｔ＜＋＊・・・のしきい
値電圧である。
（１）ただし、Ｖｒ （Ｑｐ ａ ）はプリチャージ
用トランジスタＱｐｔｏ、Ｑｐｔ＜＋＊・・・のしきい
値電圧である。
上記センス動作時において、ノードＮ１ （トランジス
タＱＡＰＯのゲートとキャパシタＣ３゜どの接続点）の
電位は、ノンアクティブ期間においてプリチャージされ
た高電位ＶＰｅのままとなっている。一方、ノードＮ２
（トランジスタＱＡＰＩのゲートとキャパシタＣＩｌ
＋との接続点）の電位は接地レベルとなる。なぜならば
、センス動作によってビットｍＢＬは接地電位に落ちて
いるので、キャパシタＣｋ、の蓄積電荷がトランジスタ
Ｑ。
タＱＡＰＯのゲートとキャパシタＣ３゜どの接続点）の
電位は、ノンアクティブ期間においてプリチャージされ
た高電位ＶＰｅのままとなっている。一方、ノードＮ２
（トランジスタＱＡＰＩのゲートとキャパシタＣＩｌ
＋との接続点）の電位は接地レベルとなる。なぜならば
、センス動作によってビットｍＢＬは接地電位に落ちて
いるので、キャパシタＣｋ、の蓄積電荷がトランジスタ
Ｑ。
、に放電されるからである。
次に、クロックφアが立ち上がってアクティブプルアッ
プ動作が開始すると、キャパシタＣ６゜のブースト作用
により、ノードＮ、の電位は充分な高電位に上昇する。
プ動作が開始すると、キャパシタＣ６゜のブースト作用
により、ノードＮ、の電位は充分な高電位に上昇する。
なぜならば、このときトランジスタＱ＊ｏのゲート電位
（■１）はビット線ＢＬのプリチャージ電位よりも低く
なっているので、トランジスタＱＩＯの導通度は低く、
キャパシタＣｏｏの蓄積電荷の流出がほとんどないがら
である。したがって、ノードＮ、はキャパシタＣ８０に
より十分に打圧され、その結果トランジスタＱＡＰＯが
強くＡンして’ ｌ−１”側のビット線ＢＬを１１源電
圧Ｖｃｃまでプルアップする。一方、ノードＮ２は接地
レベルのままであるので、トランジスタＱＡＰＩはＡン
されず、ビット線ＢＬの電位は接地電位の一醤起である
。
（■１）はビット線ＢＬのプリチャージ電位よりも低く
なっているので、トランジスタＱＩＯの導通度は低く、
キャパシタＣｏｏの蓄積電荷の流出がほとんどないがら
である。したがって、ノードＮ、はキャパシタＣ８０に
より十分に打圧され、その結果トランジスタＱＡＰＯが
強くＡンして’ ｌ−１”側のビット線ＢＬを１１源電
圧Ｖｃｃまでプルアップする。一方、ノードＮ２は接地
レベルのままであるので、トランジスタＱＡＰＩはＡン
されず、ビット線ＢＬの電位は接地電位の一醤起である
。
［発明が解決しようとづる間粕点］
第４図のような回路において、ビット線ＢＬ。
ＢＬのプリチャージＩｆ １１１が（１／２）Ｖｃ ｅ
の場合には、メモリヒルアレイの全ビット線のうちの半
数（°゛Ｈ″レベル側ビット線の全部ンが（１／２）ｖ
ｃｃからＶｃｃにプルアップされるので、このときＩＩ
ＩＩから凍れるピーク電流■。、は、第６図に示すよう
に、非常に大きくなり、メモリシステムの電源の容量に
対する要求が厳しくなるという問題点があった。
の場合には、メモリヒルアレイの全ビット線のうちの半
数（°゛Ｈ″レベル側ビット線の全部ンが（１／２）ｖ
ｃｃからＶｃｃにプルアップされるので、このときＩＩ
ＩＩから凍れるピーク電流■。、は、第６図に示すよう
に、非常に大きくなり、メモリシステムの電源の容量に
対する要求が厳しくなるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、アクティブプルアップ時の消費電力のピーク
値を低減できるような半導体記憶装置を提供することを
目的とする。
たもので、アクティブプルアップ時の消費電力のピーク
値を低減できるような半導体記憶装置を提供することを
目的とする。
Ｅ問題点を解決するための手段］
この発明にかかる半導体記憶装置は、メモリセルアレイ
を複数のブロックに分割し、各ブロックごとに時間差を
持たせてアクティブプルアップ回路を動作させるように
したものである。
を複数のブロックに分割し、各ブロックごとに時間差を
持たせてアクティブプルアップ回路を動作させるように
したものである。
［作用］
この発明における順次駆動手段は、メモリセルアレイの
各ブロックに含まれるアクティブプルアップ回路をそれ
ぞれ時間差を有して順次駆動することにより、アクディ
ププルアップ時のピーク電流の低減を図る。
各ブロックに含まれるアクティブプルアップ回路をそれ
ぞれ時間差を有して順次駆動することにより、アクディ
ププルアップ時のピーク電流の低減を図る。
［実施例］
第１図はこの発明の一実施例を示す概略ブロック図であ
る。図において、この実施例では、メモリセルアレイ（
半導体記憶装ｍ＞全体をたとえば４つのブロックＭＡＩ
〜ＭＡ４に分割もする。なお、これら４つのブロックは
、メモリ容量は１／４に減少するが、その他の構成は第
４図の従来装置と同一のものを備えている。これら４つ
のブロックに対してそれぞれφＦｌｕφＰ２１φＰａｒ
φＰ４のアクティブプルアップ動作開始信号を供給する
。これらアクティブプルアップ動作開始信号φＰ、〜φ
Ｐ４が、それぞれ、各メモリセルブロックＭＡ１〜ＭＡ
４内で、前述の従来例のりＯツクφＰとして各アクティ
ブプルアップ回路に入力される。したがって、メモリセ
ルアレイＭＡ１〜ＭＡ４に含まれる各アクティブプルア
ップ回路は、クロックφＰ、〜φＰ４に応答して、アク
ティブプルアップ動作を開始する。
る。図において、この実施例では、メモリセルアレイ（
半導体記憶装ｍ＞全体をたとえば４つのブロックＭＡＩ
〜ＭＡ４に分割もする。なお、これら４つのブロックは
、メモリ容量は１／４に減少するが、その他の構成は第
４図の従来装置と同一のものを備えている。これら４つ
のブロックに対してそれぞれφＦｌｕφＰ２１φＰａｒ
φＰ４のアクティブプルアップ動作開始信号を供給する
。これらアクティブプルアップ動作開始信号φＰ、〜φ
Ｐ４が、それぞれ、各メモリセルブロックＭＡ１〜ＭＡ
４内で、前述の従来例のりＯツクφＰとして各アクティ
ブプルアップ回路に入力される。したがって、メモリセ
ルアレイＭＡ１〜ＭＡ４に含まれる各アクティブプルア
ップ回路は、クロックφＰ、〜φＰ４に応答して、アク
ティブプルアップ動作を開始する。
第２図は第１図に示されるアクティブプルアップ回路駆
動系１０の構成を示すブロック図である。
動系１０の構成を示すブロック図である。
図において、アクティブプルアップ回路駆動系１０は、
第４図の回路で用いられるクロックφＰと同じクロック
を発生ずるφＰ発生回路１１を備える。このφＰ発生回
路１１の出力は、クロックφＰ、としてメモリセルアレ
イＭＡ１に与えられるとともに、遅延回路Ｄ１に与えら
れて所定時ｌＩｌ遅延される。この遅延回路Ｄ１の出力
は、クロックφＰ２としてメモリセルアレイＭＡ２に与
えられるとともに、遅延回路Ｄ２に与えられる。この遅
延回路Ｄ２は、上述の遅延回路Ｄ１と同じ遅延時間を有
しており、その出力はクロックφＰ、としてメモリセル
レイＭＡ３に与えられるとともに、遅延ｎ路Ｄ３に与え
られる。この遅延回路Ｄ３の遅延時間は上記遅延回路Ｄ
１．Ｄ２と同じ遅延時間を有しており、その出力はクロ
ックφＰ４としてメモリセルアレイＭＡ４に与えられる
。このように、クロックφＰ、〜φＰ４は、φＰＩ＋φ
Ｐ２、φＰ８＋φＰ４の順番で時間差を持って発生する
信号である。このような時間差を持って発生するクロッ
クによって各メモリセルアレイＭＡ１〜ＭＡ４のプルア
ップ動作を制御すると、第３図に示すように、各メモリ
セルアレイにおけるアクティブプルアップ動作が時間差
を持って開始されるので、アクティブプルアップ動作時
におけるピーク電流は、従来例のようにすべてのアクテ
ィブプルアップ回路が動作に動作開始する場合に比べ、
著しく減少する。したがって、システムの電源に対する
負担を軽減でき、容量の小さい電源を用いることができ
る。
第４図の回路で用いられるクロックφＰと同じクロック
を発生ずるφＰ発生回路１１を備える。このφＰ発生回
路１１の出力は、クロックφＰ、としてメモリセルアレ
イＭＡ１に与えられるとともに、遅延回路Ｄ１に与えら
れて所定時ｌＩｌ遅延される。この遅延回路Ｄ１の出力
は、クロックφＰ２としてメモリセルアレイＭＡ２に与
えられるとともに、遅延回路Ｄ２に与えられる。この遅
延回路Ｄ２は、上述の遅延回路Ｄ１と同じ遅延時間を有
しており、その出力はクロックφＰ、としてメモリセル
レイＭＡ３に与えられるとともに、遅延ｎ路Ｄ３に与え
られる。この遅延回路Ｄ３の遅延時間は上記遅延回路Ｄ
１．Ｄ２と同じ遅延時間を有しており、その出力はクロ
ックφＰ４としてメモリセルアレイＭＡ４に与えられる
。このように、クロックφＰ、〜φＰ４は、φＰＩ＋φ
Ｐ２、φＰ８＋φＰ４の順番で時間差を持って発生する
信号である。このような時間差を持って発生するクロッ
クによって各メモリセルアレイＭＡ１〜ＭＡ４のプルア
ップ動作を制御すると、第３図に示すように、各メモリ
セルアレイにおけるアクティブプルアップ動作が時間差
を持って開始されるので、アクティブプルアップ動作時
におけるピーク電流は、従来例のようにすべてのアクテ
ィブプルアップ回路が動作に動作開始する場合に比べ、
著しく減少する。したがって、システムの電源に対する
負担を軽減でき、容量の小さい電源を用いることができ
る。
なお、上記実施例では、メモリセルアレイを４つのブロ
ックに分割する場合を示したが、この発明はこれに限定
されるものではなく、分割数は複数であればよい。
ックに分割する場合を示したが、この発明はこれに限定
されるものではなく、分割数は複数であればよい。
また、第４図ではアクティブプルアップ回路の具体的な
回路構成を示したが、この発明はアクティブプルアップ
動作を行ｆ、＞う回路を備えているすべての半導体記憶
装置に適用することができ、アクティブプルアップ回路
の種類は問わない。
回路構成を示したが、この発明はアクティブプルアップ
動作を行ｆ、＞う回路を備えているすべての半導体記憶
装置に適用することができ、アクティブプルアップ回路
の種類は問わない。
［発明の効５ｉ！１
以上のように、この発明によれば、半導体記憶装置を複
数のブロックに分割し、各半導体記憶装置に含まれるア
クティブプルアップ回路を時間差を有して順次的に駆動
するようにしたので、アクティブプルアップ動作時にお
ける消費Ｎ流のピーク値を低減することができ、メモリ
システムの電源に対する負担を軽減することができる。
数のブロックに分割し、各半導体記憶装置に含まれるア
クティブプルアップ回路を時間差を有して順次的に駆動
するようにしたので、アクティブプルアップ動作時にお
ける消費Ｎ流のピーク値を低減することができ、メモリ
システムの電源に対する負担を軽減することができる。
しだがって、小容量の電源を用いることが可能となる。
第１図はこの発明の一実施例の概略構成を示すブロック
図である。第２図は第１図に示すアクティブプルアップ
回路駆動系１０の構成を示す回路図である。第３図はこ
の発明の一実施例の動作および利点を説明するための波
形図である。第４図は従来のダイナミックＲＡＭにおけ
るセンス系の周辺を示す回路図である。第５図は第４図
に示される回路の動作タイミングを示すタイミングチャ
ートである。第６図は第４図に示す従来例のアクティブ
プルアップ動作時におけるピーク電流値を示す波形図で
ある。 図において、ＭＡ１〜ＭＡ４はメモリセルアレイ、１０
はアクティブプルアップ回路駆動系、１１はφＰ発生回
路、Ｄ１〜Ｄ３は遅延回路を示す。
図である。第２図は第１図に示すアクティブプルアップ
回路駆動系１０の構成を示す回路図である。第３図はこ
の発明の一実施例の動作および利点を説明するための波
形図である。第４図は従来のダイナミックＲＡＭにおけ
るセンス系の周辺を示す回路図である。第５図は第４図
に示される回路の動作タイミングを示すタイミングチャ
ートである。第６図は第４図に示す従来例のアクティブ
プルアップ動作時におけるピーク電流値を示す波形図で
ある。 図において、ＭＡ１〜ＭＡ４はメモリセルアレイ、１０
はアクティブプルアップ回路駆動系、１１はφＰ発生回
路、Ｄ１〜Ｄ３は遅延回路を示す。
Claims (1)
- 【特許請求の範囲】 複数のメモリセルが接続された複数のビット線対と、前
記各ビット線対に接続されこの電位を検知するセンスア
ンプと、前記センスアンプの動作後に各ビット線電位を
プルアップするためのアクティブプルアップ回路とを備
えた半導体記憶装置において、 前記半導体記憶装置は複数のブロックに分割され、 前記各ブロックの半導体記憶装置に含まれる前記アクテ
ィブプルアップ回路を各ブロックごとに時間差を有して
動作させる順次駆動手段を備えることを特徴とする、半
導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257085A JPS62114193A (ja) | 1985-11-13 | 1985-11-13 | 半導体記憶装置 |
| US06/929,371 US4774691A (en) | 1985-11-13 | 1986-11-12 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257085A JPS62114193A (ja) | 1985-11-13 | 1985-11-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62114193A true JPS62114193A (ja) | 1987-05-25 |
Family
ID=17301533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60257085A Pending JPS62114193A (ja) | 1985-11-13 | 1985-11-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62114193A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329492A (en) * | 1991-11-20 | 1994-07-12 | Fujitsu Limited | Semiconductor memory device having improved connections between word lines and memory cell array blocks |
| JP2003097484A (ja) * | 2001-09-26 | 2003-04-03 | Nikkiso Co Ltd | サブマージドモータポンプ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029998A (ja) * | 1983-07-28 | 1985-02-15 | Nec Corp | ダイナミツクメモリ |
-
1985
- 1985-11-13 JP JP60257085A patent/JPS62114193A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029998A (ja) * | 1983-07-28 | 1985-02-15 | Nec Corp | ダイナミツクメモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329492A (en) * | 1991-11-20 | 1994-07-12 | Fujitsu Limited | Semiconductor memory device having improved connections between word lines and memory cell array blocks |
| JP2003097484A (ja) * | 2001-09-26 | 2003-04-03 | Nikkiso Co Ltd | サブマージドモータポンプ |
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