JPS6383991A - スタテイツク型メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置、特に絶縁ゲート型電界効果ト
ランジスタ（ＭＩＳ型ＦＥＴ　）が用いられたスタティ
ック型メモリのビット線回路部に関する。

（従来の技術） この種の従来のスタティック型メモリにおけるメモリセ
ルアレイの各カラムに対応するビット線回路部の一例を
第４図に示している。即ち、−対のビット線ＢＬ、ＢＬ
は、常時オン型のｐチャネル型プルアップ負荷用トラン
ジスタＱ１　。Ｑ２を介してｖＤＤ電源端に接続され、
カラム選択信号ＣＤにより選択制御されるｎチャネル型
伝送ｙ　−ト用トランジスタＱｓ　、Ｑ４　を介して一
対の書き込みデータ線ｄｉｎ　、　ｄｉｎに接続され、
反射カラム選択信号ｎにより選択制御されるｐチャネル
型伝送ゲート用トランジスタＱｓ＝Ｑ７を介してコモン
データ線ＣＬ、ＣＬに接続されると共にセンスアンプＳ
Ａに接続されている。また、上記ビット線ＢＬ１丁１相
互間には、ビット線イコライズ信号Ｇ＝により選択制御
されるｐチャネル凰イコライズ用トランジスタＱｓが接
続されると共に複数のスタティック凰メモリセルＭＣ・
・・が並列に接続されている。このメモリセルＭＣは、
たとえば図示の如くフリツプフロツプ回路を構成するｎ
チャネル型部動用トランジスタＱｓ　、Ｑｅおよびその
負荷抵抗Ｒ１＋Ｒ２と、このフリップフロップ回路の一
対の入出力端と前記一対のビット線ＢＬ。

己との間に接続されたｎチャネル屋伝送ｒ−ト用トラン
ジスタＱ１ｏ　＋　Ｑｌｌ　とからなシ、このトランジ
スタＱｌｏ　＋　Ｑｔｔの各ゲートが同じワード線ＷＬ
に接続されている。

次に、上記ビット線回路部の読み出し時の動作を第５図
に示したタイミングチャートを参照して説明する。アド
レス入力等の外部入力信号の変化に基いて発生する内部
クロック信号によりワード線選択動作開始までの間に生
成されるビット線イコライズ信号φ■９によりトランジ
スタＱｓがオン状態になると、ビット線対の電位はイコ
ライズされながらプルアップ負荷用トランジスタＱ１．
Ｑ２によりＶＤＤ電源電圧レベルにまで引き上げられる
。

次に、ワード線ＷＬ・・・のうちの１本が選択されると
、この選択ワード線に接続されているメモリセルＭＣは
、低電位（Ｌレベル）側の駆動用トランジスタ（本例で
はＱｓ　　）およびこれに直列に接続されている伝送ｙ
−ト用トランジスタ（本例ではＱｌｔ　）がそれぞれオ
ン状態になシ、低電位側のビット線（本例ではＢＬ）の
電位をＶＤＤ電源電位とｖｇｓ電位（接地電位）との中
間電位にまで下げる。

これに対して、高電位（Ｈレベル）側のビット線（本例
ではＢＬ）はｖりＤ１！源電位のままであシ、ビット線
対間に電位差ΔＶが生じる。そして、上記ワード線選択
の前に反転カラム選択信号面により選択カラムのトラン
ジスタＱｓ　、Ｑ７がオン状態になっているので、この
選択カラムにおいては前記ビット線対間の電位差ΔＶが
上記トランジスタＱｓ　、Ｑｙを経てコモンデータ線ｃ
Ｌ、　ｎに伝達されると共にセンスアンプＳＡに入力さ
れて差動的に増幅される。この場合、電源ｖＤＤ→低電
位側のプルアップ負荷用トランジスタ（本例ではＱ２　
　）→ビット線ＢＬ、メモリセルＭＣのトランジスタＱ
ｌｌ→Ｑ９→接地電位Ｖｌｌａの経路に直流的な貫通電
流が流れる。このため、上記低電位側のビット線丁１は
、メモリセルＭＣの低電位側の引き込み電流による放電
が上記貫通電流による充電により相殺されるのでその電
位変化が遅くなシ、これにより前記ビット線対間電位差
ΔＶの開きが妨げられてその速度が遅くなり、センスア
ンプＳＡのセンス動作が遅くなる。この場合、上記貫通
電流の大きさに関与する前記プルアップ負荷用トランジ
スタＱｌ　、Ｑ２は、ビット線ＢＬ、ＢＩ、の前述した
ようなプルアップ・イコライズ動作を高速化するために
ビット線ＢＬ、ＢＥの電圧振幅を制限するように設けら
れている。したがって、上記従来例のビット線回路部は
、センス動作およびプルアップ・イコライズ動作の両方
の速度をそれぞれ最適化するようにプルアップ負荷用ト
ランジスタＱｌ　、ＱｔＯサイズを決定しなければなら
ない。

なお、前述した読み出し動作の際に、選択カラムではカ
ラム選択信号ＣＤによりトランジスタＱ　３　ｒＱ４が
選択されるが、読み出し動作の際には書き込みデータ線
ｄｉｎ　、　ｄｉｎ対はＶＤＤ電源電位に設定制御され
るので、上記トランジスタＱ３．Ｑ４　はビット線電位
がＶＤＤ電源電位から上記トランジスタＱｓ　ｅ　Ｑ４
の閾値電圧だけ下がるまでの間はオン状態にならないの
でセンス動作には関与しない。

また、非選択カラムでは、トランジスタＱ　ｚ　＋　Ｑ
　４＋Ｑ６＋Ｑ７がそれぞれオフ状態であり、センス動
作は行表われない。

次に、前記ビット線回路部の書き込み時の動作を第６図
に示したタイミングチャートを参照して説明する。前述
した読み出し時の動作と同様に、ビット線イコライズ・
ゾルアップ後、カラム選択オヨびワード線選択が行なわ
れ、所定のメモリセルＭＣが選択される。この動作と逆
行して、書き込みデータ線ｄｉｎ　、　ｄｉｎは書き込
みデータに対応して一方（本例ではｄｉｎ　）がＶＤＤ
電源電位、他方（本例では笛）が接地電位にそれぞれゾ
ルアップ・プルダウンされる。これにより、選択カラム
においては、トランジスタＱ！＋Ｑ４がオン状態になる
ことによってビット線ＢＬ、ＢＬがｖＤＤ電源電位およ
び接地電位の相異なる一方に設定され、メモリセルＭＣ
への書き込み制御が行なわれる。

また、非選択カラムにおいては、トランジスタＱｓ　、
Ｑ４　、Ｑｓ　、Ｑγがそれぞれオフ状態になるので、
ビット線ＢＬ、ＢＴ−の電位はワード線ＷＬにより選択
されたメモリセルのデータ内容に応じて変化する。

上述したような書き込み時にも電源電位ｖＤＤ→選択カ
ラムにおける低電位側のプルアップ負荷用トランジスタ
Ｑ２→ビット線ＢＬ−＋書き込み制御用トランジスタＱ
４→書き込みデータ線πトの経路に直流的な貫通電流が
流れる。この場合、上記貫通電流はプルアップ負荷用ト
ランジスタＱ２の駆動力によって決定されるので、読み
出し時に比べて数倍も大きく、曹き込み時の消費電力増
大の原因となっている。

即ち、上述したように第４図に示した従来例のスタティ
ック型メモリのビット線回路部にあっては、ビット線振
幅を制限するために設けられた常時オン型のｐチャネル
型ゾルアップ負荷用トランジスタにより、読み出しサイ
クルにおいて選択カラムのビット線に直流的な貫通電流
が流れ、ビット線対間電位差ΔＶの開きが遅くなり、高
速センス動作を妨げるという問題がある。また、書き込
みサイクルにおいても、選択カラムのビット線に読み出
し時の数倍の大きさの直流的な貫通電流が流れ、消費電
流が大きくなるという問題がある。

一方、上記従来例とは別の従来のスタティック型メモリ
におけるビット線回路部を第７図に示している。このビ
ット線回路部は、第４図に示したものと比べて、ゾルア
ップ負荷用トランジスタＱ１．Ｑｚにそれぞれ並列にビ
ット線プリチャージ・イコライズ信号φＢ！、によって
選択制御されるｐチャネル型プリチャージ用トランジス
タＱ１ｚｅＱ１３を有し、このトランジスタＱ１２　＋
　Ｑｔｓおよびイコライズ用トランジスタＱ５によ）ビ
ット線プリチャージ・イコライズ回路を形成している点
が異なり、その他は同じであるので第４図中と同じ符号
を付している。上記ビット線回路部の基本的な動作は、
第４図に示したものとほぼ同じであるが、イコライズ動
作時にプリチャージ用トランジスタＱ１ｚ　＋　Ｑｔｓ
がオン状態になることによりカラムの負荷トランジスタ
の電流駆動力が強くなり、プリチャージ・イコライズ動
作が第４図に示したものよりも高速に行なわれるように
なる。したがりて、プルアップ用トランジスタＱｌｚ　
＋　Ｑｔｓの電流駆動力に見合う分だけ常時オン壓のプ
ルアップ負荷用トランジスタＱ　ｔ　＋　Ｑ　２の電流
駆動力を弱くするように設計することが可能になシ、こ
のトランジスタＱｌ　、Ｑｚによる読み出し時のビット
線対間電位差の開きの遅れおよび書き込み時の選択カラ
ムにおける貫通電流による消費電力の増大という問題を
若干抑えることが可能になるが、必らずしも十分に上記
問題を解決することができない。

（発明が解決しようとする問題点） 本発明は、上記したような読み出しモードにおいてビッ
ト線に流れる貫通電流が高速センス動作を妨げると共に
、書き込みモードにおいて選択カラムのビット線に流れ
る大きな貫通電流により消費電力が大きくなるという問
題点を解決すべくなされたもので、読み出し動作の高速
化を実現し、しかも書き込み時における選択カラムでの
貫通電流成分を除去して低消費電力化を実現し得るスタ
ティック型メモリを提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明は、メモリセルアレイの各カラムにおけるビット
線対にビット線プリチャージ・イコライズ信号により選
択制御されるｐチャネル型プリチャージ用トランジスタ
およびｐチャネル型イコライズ用トランジスタからなる
ビット線プリチャージ・イコライズ回路が接続されてい
るスタティツク型メモリにおいて、書き込みデータ線対
と前記ビット線対との間に接続されてカラム選択信号に
より選択制御されるｎチャネル屋伝送ゲート用トランジ
スタ対と、上記ビット線対に接続されて上記カラム選択
信号により非選択状態に制御されるｐチャネル型ビット
線ゾルアップ用トランジスタ対とを具備することを特徴
とする。

（作用） 選択カラムにおいては、上記プルアップ用トランジスタ
対が選択されずに伝送ゲート用トランジスタ対が選択さ
れ、読み出し時には上記伝送ゲート用トランジスタ対が
ビット線対のグルアップ用負荷となるが、ビット線電位
が電源電位から上記伝送ｒ−）用トランジスタの閾値電
圧だけ下がるまでオン状態にはならない。したがって、
上記電源電位からこれより上記閾値電圧だけ低い電位ま
での範囲ではビット線に直流電流経路がなく、ビット線
対間電位差の開く速さがメモリセルの引き込み電流によ
ってのみ決定されるので高速となシ、高速センス動作が
可能となる。ま九、上記選択カラムにおいて、書き込み
時には上記伝送ゲート用トランジスタ対がビット線プル
アップ用またはビット線プルダウン用としての役割を果
たし、常時オン型のビット線負荷トランジスタが存在し
ないのでビット線を含む貫通電流経路が存在せず、低消
費電力化が可能になる。一方、非選択カラムにおいては
、上記伝送ゲート用トランジスタ対が選択されずに前記
ゾルアップ用トランジスタが選択されるので、読み出し
時、書き込み時ともビット線電圧振幅が前記選択カラム
の読み出し時におけるビット線電圧振幅と同程度に小さ
く絞ることが可能となり、低消費電力化が可能になる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図はスタテアック型メモリにおけるメモリセルアレ
イの各カラムに対応するビットａ回路部の１力ラム分を
代表的に示している。即ち、一対のビット線ＢＬ、ＢＬ
の一端側には、ビット線プリチャージ・イコライズ信号
φ１ＢｘＱにより選択制御されるｐチャネル型プルアッ
プ用トランジスタＱ１２ｅＱｌｓ対およびビット線ＢＬ
、ＢＬ間に接続されたｐチャネル灘イコライズ用トラン
ジスタＱｓからなるビット線プリチャージ・イコライズ
回路１を介してＶＤＤ電源端が接続されている。また。

上記ビット線ＢＬ　、ＢＬの他端側には、カラム選択信
号ＣＤの反転信号ｎによ＃）選択制御されるｐチャネル
型カラム選択用トランジスタＱ６．Ｑ７を介してコモン
データ線ＣＬ、ＣＬ対が接続されると共に複数のカラム
で共通に使用される差動型のセンスアンプＳＡが接続さ
れている。また、ビット線ＢＬ　、ＢＬ間には複数のス
タティック型メモリセルＭＣ・・・が並列に接続されて
いる。このメモリセルＭＣは、たとえば図示の如く７リ
ツグフロツプ回路を構成するｎチャネル凰駆動用トラン
ジスタＱ＠、Ｑｓおよびその負荷抵抗Ｒ１ｔＲ２と、こ
の７リツプ７０ツゾ回路の一対の入出力端と前記一対の
ビット線ＢＬ　、ＢＬとの間に接続されたｎチャネル屋
伝送ｆ−）用トランジスタＱｔｏ　＊Ｑｌｔとからなり
、このトランジスタＱｌｏｅＱｔｔの各ゲートが同じワ
ード線ＷＬに接続されている。

また、ビット線ＢＬ、ＢＬ対と書き込みデータ線ｄ１ｎ
　、　ｄｉ＋ｚ対との間にはカラム選択信号ＣＤにより
選択制御されるｎチャネル型伝送ｒ−ト用トランジスタ
Ｑｓ　、Ｑ４対からなる書き込み制御回路２が接続され
ている。また、ビット線ＢＬ、ＢＬ対とＶＤＤ電源端と
の′間にはカラム選択信号ＣＤにより非選択状態に制御
されるｐチャネル型ビット線プルアップ用トランジスタ
Ｑ１４　＋　Ｑ１５対からなるビット線プルアップ制御
回路３が接続されている。したがって、ビット線ＢＬ、
ＢＬ、には常時オン製の負荷は接続されておらず、前記
φ□、信号に同期してオン動作するビット線プリチャー
ジ・イコライズ回路１およびカラム選択信号ＣＤに同期
してオン動作する書き込み制御回路２ならびにカラム選
択信号ＣＤの非活性レベルのときにオン動作するビット
線ゾルアップ制御回路３が負荷の役割を果′九す。

次に、上記メモリにおける読み出しモードでのビット線
駆動動作について第２図を参照して説明する。アドレス
入力の変化後に始まるアドレスサイクルにおいて、各カ
ラムではワード線ＷＬの選択が始まる前に６−信号によ
ってビット線プリチャージ・イコライズ回路１が動作し
てビット線ＢＬ、ＢＬのプリチャージ・イコライズが行
なわれ、これによって各カラムのビット線はＶＤＤ電源
電位にプリチャージされる。次に、カラムの選択が行な
われると、選択されたカラムについてはカラム選択用ト
ランジスタＱ６ｔＱ７がオン状態になシ、選択カラムの
ビット線ＢＬ、ＢＬはコモンデータ線ＣＬ、ＣＬに接続
される。この際、ビット線プルアップ制御回路３のトラ
ンジスタＱ１４゜Ｑｓｓはオフ状態になるので、読み出
し時および後述する書き込み時にオン状態のビット線ゾ
ルアップ用負荷は存在しない。これに対して、非選択カ
ラムにおいては、ビット線グルアップ制御回路３のトラ
ンジスタＱ１４　ｓ　ＱＩＳはオン状態になるので、ビ
ット線プルアップ用負荷として動作する。

この後、ワード線ＷＬ・・・のうちの１本が選択される
と、選択されたワード線に接続されているメモリセルＭ
Ｃの伝送ｆ−ト用トランジスタＱＩＯＩＱＩＩがオン状
態になり、各カラムのビット線対上に選択メモリセルか
らのデータが出力される。そして、選択メモリセルの伝
送ゲート用トランジスタＱ１０　＋Ｑ１ｔのうちオン状
態になっている低電位側のトランジスタ（本例ではＱｌ
ｌ）に接続されているビット線（本例ではｎ）の電位は
、上記トランジスタＱｌｌに接続されている駆動用トラ
ンジスタ（本例ではＱｅ　）の駆動電流によって下がり
始める。

この場合、書き込みデータ線ｄｉｎ　、　ｄｉｎは両方
ともＶＤＤ電源電位に制御されているので、選択カラム
においては書き込み制御回路２の伝送ゲート用トランジ
スタＱ！＄Ｑ４がプルアップ用負荷としてオン状態にな
っているが、このトランジスタＱｓ　、Ｑ４はビット線
電位がＶＤＤ電源電位からその閾値電圧ＶＴＮだけ下が
るまでの範囲では電流駆動力を持たない。したがって、
この範囲の電位領域ではＶＤＤ電位からＶ、電位への直
流電流経路がなく、ビット線電荷がメモリセルＭＣの低
電位側の伝送ｆ−）用トランジスタＱｌｌおよび駆動用
トランジスタＱ９により放電されるのみであるので、従
来例のような常時オン型のビット線負荷トランジスタが
存在する場合よシもビット線対間電位差の開きが高速に
なる。そして、上記電位差ΔＶがΔｖ＝ｖＴＮとなれば
センスアンプＳＡの検出に必要な電位差として十分であ
るのでセンス動作が可能となる。そして、低電位側のビ
ット線乙の電位は、ｖＤＤ−ｖＴＮよシ低くなると書き
込み制御回路２のプルアップ用トランジスタＱｓ＊Ｑ４
の一方Ｑ４が電流駆動力を持ち始め、このトランジスタ
Ｑ４とメモリセルＭＣの低電位側の伝送ゲート用トラン
ジスタＱｒｔおよび駆動用トランジスタＱ９の駆動力に
よって決まるｖＤＤ電源電位と接地電位との中間電位に
落ち着く。これに対して、非選択カラムにおける低電位
側のビット線の電位は、オン状態になっているプルアッ
プ用トランジスタＱ１４またはＱＩｌｌ　とメモリセル
ＭＣの低電位側の伝送ゲート用トランジスタおよび駆動
用トランジスタの駆動力によって決まる中間電位に落ち
層く。

このように、読み出しモードにおいて、選択カラムでは
書き込み制御回路２のｎチャネル型トランジスタにより
、非選択カラムではゾルアップ制御回路３のｐチャネル
型トランジスタによりそれぞれ低電位側のビット線の電
位を中間電位に制御しておくことによって、次の読み出
しサイクルまたは書き込みサイクルでのビット線プリチ
ャージ・イコライズ動作に必要な時間を短かくできると
共にビット線に交流的に流れる電流を少なくすることが
でき、アクセスタイムの高速化および低消費電力化を実
現できる。

一方、上記メモリの書き込みモードにおける各部信号波
形を第３図に示している。即ち、アドレス入力変化後に
扁信号によりビット線プリチャージ・イコライズ動作が
始まってからワード線選択が行なわれるまでの間の動作
は前述し九読み出しモードにおけると同様である。そし
て、メモリセル選択と並行して書き込みデータ線ｄｉｎ
　、　ｄｉｎの一方（本例ではｄｉｎ　）がＶＤＤ電源
電位にプルアップされ、他方（本例では缶）が接地電位
にプルダウンされる。これにより、選択カラムにおいて
は曹き込み制御回路２の伝送ｒ−）用トランジスタＱ３
１Ｑ４がオン状態になシ、ビット線ＢＬ。

ＢＬの電位がそれぞれＶＤＤ電源電位、接地電位の相異
なる一方に設定され、メモリセルＭｅへのデータの書き
込みが行なわれる。これに対して、非選択カラムにおい
ては、書き込み制御回路２の伝送ゲート用トランジスタ
Ｑ３１４４がオフ状態になシ、プルアップ制御回路３の
ゾルアップ用トランジスタＱ１４　＋　Ｑｔｓがオン状
態になるので、ビット線ＢＬ、ＢＬの電位は前述した読
み出し時におけると同様に中間電位に落ち着く。

このように、誓き込みモードにおいて、選択カラムでは
接地電位側のビット線にゾルアップ用負荷が全く存在せ
ず、直流的な貫通電流成分が一切生じないので、書き込
み時の低消費電力化が実現される。また、非選択カラム
ではビット線に直流的な貫通電流成分が流れるが、その
大きさは読み出し時Ｉ／ｃおけると同じ大きさであるに
過ぎない。

上述したように上記実施例のスタティック型メモリによ
れば、従来例のスタティック型メモリに比べて読み出し
時における読み出し動作の高速化および書き込み時にお
ける低消費電力化を実現可能である。即ち、読み出し時
には、選択カラムでは低電位側ビット線の電位の低下が
メモリセルの引き込み電流によるビット線電荷の放電に
より決まシ、従来例のような常時オン型のビット線負荷
トランジスタによるビット線電位低下に対する妨げが存
在しないので、ビット線駆動の高速化が実現される。さ
らに、選択カラムにおいては、センスアンプの検出感度
よシ十分大きくビット線対間電位差が開いた後、書き込
み制御回路のトランジスタによるプルアップ負荷作用に
よりて低電位側ビット線が中間電位に落ち着き、非選択
カラムにおいてはプルアップ制御回路のトランジスタに
よるゾルアップ負荷作用によって低電位側ビット線が中
間電位に落ち着く。このように、選択・非選択カラムに
拘らず全カラムのビット線電位が中間電位に落ち着くこ
とによりて、次サイクルの読み出し・書き込み動作に際
してビット線プリチャージ・イコライズ回路によるビッ
ト線プリチャージを高速化することが可能である。また
、ビット線対電位差の開きがゾルアップ用負荷とメモリ
セルの引き込み電流との競合関係に依存しないので、メ
モリセルトランジスタの閾値電圧のばらつきなどによる
メモリセル駆動電流のばらつき、ひいてはビット線駆動
時間のばらつきに対する余裕も向上するという利点があ
る。また、誓き込み時には、選択カラムでは接地電位側
のビット線（プルアップ用負荷が一切存在しないので、
従来例のような大きな貫通電流成分が存在せず、書き込
み時の低消費電力化を実現することが可能になる。換言
すれば、従来例のように書き込み時に選択カラムに読み
出し時の数倍の大きさの貫通電流が流れる場合に比べて
、上記実施例によれば貫通電流によるビット線（通常は
アルミニウム配線）のエレクトロマイグレーシ璽ンに対
する余裕が大きくなるという効果もある。

［発明の効果コ 上述したように本発明のスタティック型メモリによれば
、読み出し動作の高速化が可能になり、メモリセル駆動
電流のばらつきに対する余裕が大きくなシ、書き込み時
における選択カラムでの貫通電流の除去が可能になって
低消費電力化が可能になると共にビット線のエレクトロ
マイグレーシ目ンに対する余裕が大きくなるなどの効果
が得られる。

【図面の簡単な説明】

第１図は本発明のスタティック型メモリの一実施例にお
ける１力ラム分のビット線回路部を示す回路図、第２図
は第１図のメモリにおける読み出しモードでの各部信号
波形を示すタイミング図、第３図は第１図のメモリにお
ける誓き込みモードでの各部信号波形を示すタイミング
図、第４図および第７図はそれぞれ従来のスタティック
型メモリにおける１力ラム分のビット線回路部を示す回
路図、第５図は第４図のメモリにおける読み出しモード
での各部信号波形を示すタイミング図、第６図は第４図
のメモリにおける香き込みモードでの各部信号波形を示
すタイミング図である。 ＢＬ、ＢＬ−・・ビット線、ＭＣ・・・スタティック型
メモリセル、ＷＬ・−ワード線、Ｑ３．Ｑ４・・・伝送
ゲート用トランジスタ、Ｑａ　Ｉ　Ｑ７　・・・カラム
選択用トランジスタ、Ｑ１４　＊　ＱＩＳ・・・ゾルア
ップ用トランジスタ、１・・・ビット線プリチャージ・
イコライズ回路。 出願人代理人　　弁理士　鈴　江　武　彦ｃｌｉｎ、ｄ
ｉｎ −−−−−−−−−Ｖｓｓ −−−−−−−−−−−−−Ｖｓｓ 読み出しモード 第２図 第７図 ＶｏＤ　　　　　　　　ｗｏ。 第４図 ｄｉｎ、ｄｉｎ 第５図 第６図

Claims (1)

【特許請求の範囲】
1. 　メモリセルアレイにおける各カラムのビット線対に、
   絶縁ゲート型トランジスタを用いてなるフリップフロッ
   プ回路およびワード線により選択制御される伝送ゲート
   用トランジスタ対からなるスタティック型メモリセルの
   一対の入出力端が接続されているスタティック型メモリ
   において、前記ビット線対と電源端との間に接続された
   ビット線プリチャージ・イコライズ信号により駆動され
   るビット線プリチャージ・イコライズ回路と、前記ビッ
   ト線対とビット線対間電位差検知増幅用のセンスアンプ
   との間に接続されたカラム選択信号により選択制御され
   るカラム選択用トランジスタ対と、前記ビット線対と書
   き込みデータ線対との間に接続された前記カラム選択信
   号により選択制御されるｎチャネル伝送ゲート用トラン
   ジスタ対と、前記ビット線対と前記電源端との間に接続
   された前記カラム選択信号により非選択状態に制御され
   るｐチャネル型ビット線プルアップ用トランジスタ対と
   を具備してなることを特徴とするスタティック型メモリ
   。