JPS6383991A - スタテイツク型メモリ - Google Patents
スタテイツク型メモリInfo
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- JPS6383991A JPS6383991A JP61230661A JP23066186A JPS6383991A JP S6383991 A JPS6383991 A JP S6383991A JP 61230661 A JP61230661 A JP 61230661A JP 23066186 A JP23066186 A JP 23066186A JP S6383991 A JPS6383991 A JP S6383991A
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は半導体記憶装置、特に絶縁ゲート型電界効果ト
ランジスタ(MIS型FET )が用いられたスタティ
ック型メモリのビット線回路部に関する。
ランジスタ(MIS型FET )が用いられたスタティ
ック型メモリのビット線回路部に関する。
(従来の技術)
この種の従来のスタティック型メモリにおけるメモリセ
ルアレイの各カラムに対応するビット線回路部の一例を
第4図に示している。即ち、−対のビット線BL、BL
は、常時オン型のpチャネル型プルアップ負荷用トラン
ジスタQ1 。Q2を介してvDD電源端に接続され、
カラム選択信号CDにより選択制御されるnチャネル型
伝送y −ト用トランジスタQs 、Q4 を介して一
対の書き込みデータ線din 、 dinに接続され、
反射カラム選択信号nにより選択制御されるpチャネル
型伝送ゲート用トランジスタQs=Q7を介してコモン
データ線CL、CLに接続されると共にセンスアンプS
Aに接続されている。また、上記ビット線BL1丁1相
互間には、ビット線イコライズ信号G=により選択制御
されるpチャネル凰イコライズ用トランジスタQsが接
続されると共に複数のスタティック凰メモリセルMC・
・・が並列に接続されている。このメモリセルMCは、
たとえば図示の如くフリツプフロツプ回路を構成するn
チャネル型部動用トランジスタQs 、Qeおよびその
負荷抵抗R1+R2と、このフリップフロップ回路の一
対の入出力端と前記一対のビット線BL。
ルアレイの各カラムに対応するビット線回路部の一例を
第4図に示している。即ち、−対のビット線BL、BL
は、常時オン型のpチャネル型プルアップ負荷用トラン
ジスタQ1 。Q2を介してvDD電源端に接続され、
カラム選択信号CDにより選択制御されるnチャネル型
伝送y −ト用トランジスタQs 、Q4 を介して一
対の書き込みデータ線din 、 dinに接続され、
反射カラム選択信号nにより選択制御されるpチャネル
型伝送ゲート用トランジスタQs=Q7を介してコモン
データ線CL、CLに接続されると共にセンスアンプS
Aに接続されている。また、上記ビット線BL1丁1相
互間には、ビット線イコライズ信号G=により選択制御
されるpチャネル凰イコライズ用トランジスタQsが接
続されると共に複数のスタティック凰メモリセルMC・
・・が並列に接続されている。このメモリセルMCは、
たとえば図示の如くフリツプフロツプ回路を構成するn
チャネル型部動用トランジスタQs 、Qeおよびその
負荷抵抗R1+R2と、このフリップフロップ回路の一
対の入出力端と前記一対のビット線BL。
己との間に接続されたnチャネル屋伝送r−ト用トラン
ジスタQ1o + Qll とからなシ、このトランジ
スタQlo + Qttの各ゲートが同じワード線WL
に接続されている。
ジスタQ1o + Qll とからなシ、このトランジ
スタQlo + Qttの各ゲートが同じワード線WL
に接続されている。
次に、上記ビット線回路部の読み出し時の動作を第5図
に示したタイミングチャートを参照して説明する。アド
レス入力等の外部入力信号の変化に基いて発生する内部
クロック信号によりワード線選択動作開始までの間に生
成されるビット線イコライズ信号φ■9によりトランジ
スタQsがオン状態になると、ビット線対の電位はイコ
ライズされながらプルアップ負荷用トランジスタQ1.
Q2によりVDD電源電圧レベルにまで引き上げられる
。
に示したタイミングチャートを参照して説明する。アド
レス入力等の外部入力信号の変化に基いて発生する内部
クロック信号によりワード線選択動作開始までの間に生
成されるビット線イコライズ信号φ■9によりトランジ
スタQsがオン状態になると、ビット線対の電位はイコ
ライズされながらプルアップ負荷用トランジスタQ1.
Q2によりVDD電源電圧レベルにまで引き上げられる
。
次に、ワード線WL・・・のうちの1本が選択されると
、この選択ワード線に接続されているメモリセルMCは
、低電位(Lレベル)側の駆動用トランジスタ(本例で
はQs )およびこれに直列に接続されている伝送y
−ト用トランジスタ(本例ではQlt )がそれぞれオ
ン状態になシ、低電位側のビット線(本例ではBL)の
電位をVDD電源電位とvgs電位(接地電位)との中
間電位にまで下げる。
、この選択ワード線に接続されているメモリセルMCは
、低電位(Lレベル)側の駆動用トランジスタ(本例で
はQs )およびこれに直列に接続されている伝送y
−ト用トランジスタ(本例ではQlt )がそれぞれオ
ン状態になシ、低電位側のビット線(本例ではBL)の
電位をVDD電源電位とvgs電位(接地電位)との中
間電位にまで下げる。
これに対して、高電位(Hレベル)側のビット線(本例
ではBL)はvりD1!源電位のままであシ、ビット線
対間に電位差ΔVが生じる。そして、上記ワード線選択
の前に反転カラム選択信号面により選択カラムのトラン
ジスタQs 、Q7がオン状態になっているので、この
選択カラムにおいては前記ビット線対間の電位差ΔVが
上記トランジスタQs 、Qyを経てコモンデータ線c
L、 nに伝達されると共にセンスアンプSAに入力さ
れて差動的に増幅される。この場合、電源vDD→低電
位側のプルアップ負荷用トランジスタ(本例ではQ2
)→ビット線BL、メモリセルMCのトランジスタQ
ll→Q9→接地電位Vllaの経路に直流的な貫通電
流が流れる。このため、上記低電位側のビット線丁1は
、メモリセルMCの低電位側の引き込み電流による放電
が上記貫通電流による充電により相殺されるのでその電
位変化が遅くなシ、これにより前記ビット線対間電位差
ΔVの開きが妨げられてその速度が遅くなり、センスア
ンプSAのセンス動作が遅くなる。この場合、上記貫通
電流の大きさに関与する前記プルアップ負荷用トランジ
スタQl 、Q2は、ビット線BL、BI、の前述した
ようなプルアップ・イコライズ動作を高速化するために
ビット線BL、BEの電圧振幅を制限するように設けら
れている。したがって、上記従来例のビット線回路部は
、センス動作およびプルアップ・イコライズ動作の両方
の速度をそれぞれ最適化するようにプルアップ負荷用ト
ランジスタQl 、QtOサイズを決定しなければなら
ない。
ではBL)はvりD1!源電位のままであシ、ビット線
対間に電位差ΔVが生じる。そして、上記ワード線選択
の前に反転カラム選択信号面により選択カラムのトラン
ジスタQs 、Q7がオン状態になっているので、この
選択カラムにおいては前記ビット線対間の電位差ΔVが
上記トランジスタQs 、Qyを経てコモンデータ線c
L、 nに伝達されると共にセンスアンプSAに入力さ
れて差動的に増幅される。この場合、電源vDD→低電
位側のプルアップ負荷用トランジスタ(本例ではQ2
)→ビット線BL、メモリセルMCのトランジスタQ
ll→Q9→接地電位Vllaの経路に直流的な貫通電
流が流れる。このため、上記低電位側のビット線丁1は
、メモリセルMCの低電位側の引き込み電流による放電
が上記貫通電流による充電により相殺されるのでその電
位変化が遅くなシ、これにより前記ビット線対間電位差
ΔVの開きが妨げられてその速度が遅くなり、センスア
ンプSAのセンス動作が遅くなる。この場合、上記貫通
電流の大きさに関与する前記プルアップ負荷用トランジ
スタQl 、Q2は、ビット線BL、BI、の前述した
ようなプルアップ・イコライズ動作を高速化するために
ビット線BL、BEの電圧振幅を制限するように設けら
れている。したがって、上記従来例のビット線回路部は
、センス動作およびプルアップ・イコライズ動作の両方
の速度をそれぞれ最適化するようにプルアップ負荷用ト
ランジスタQl 、QtOサイズを決定しなければなら
ない。
なお、前述した読み出し動作の際に、選択カラムではカ
ラム選択信号CDによりトランジスタQ 3 rQ4が
選択されるが、読み出し動作の際には書き込みデータ線
din 、 din対はVDD電源電位に設定制御され
るので、上記トランジスタQ3.Q4 はビット線電位
がVDD電源電位から上記トランジスタQs e Q4
の閾値電圧だけ下がるまでの間はオン状態にならないの
でセンス動作には関与しない。
ラム選択信号CDによりトランジスタQ 3 rQ4が
選択されるが、読み出し動作の際には書き込みデータ線
din 、 din対はVDD電源電位に設定制御され
るので、上記トランジスタQ3.Q4 はビット線電位
がVDD電源電位から上記トランジスタQs e Q4
の閾値電圧だけ下がるまでの間はオン状態にならないの
でセンス動作には関与しない。
また、非選択カラムでは、トランジスタQ z + Q
4+Q6+Q7がそれぞれオフ状態であり、センス動
作は行表われない。
4+Q6+Q7がそれぞれオフ状態であり、センス動
作は行表われない。
次に、前記ビット線回路部の書き込み時の動作を第6図
に示したタイミングチャートを参照して説明する。前述
した読み出し時の動作と同様に、ビット線イコライズ・
ゾルアップ後、カラム選択オヨびワード線選択が行なわ
れ、所定のメモリセルMCが選択される。この動作と逆
行して、書き込みデータ線din 、 dinは書き込
みデータに対応して一方(本例ではdin )がVDD
電源電位、他方(本例では笛)が接地電位にそれぞれゾ
ルアップ・プルダウンされる。これにより、選択カラム
においては、トランジスタQ!+Q4がオン状態になる
ことによってビット線BL、BLがvDD電源電位およ
び接地電位の相異なる一方に設定され、メモリセルMC
への書き込み制御が行なわれる。
に示したタイミングチャートを参照して説明する。前述
した読み出し時の動作と同様に、ビット線イコライズ・
ゾルアップ後、カラム選択オヨびワード線選択が行なわ
れ、所定のメモリセルMCが選択される。この動作と逆
行して、書き込みデータ線din 、 dinは書き込
みデータに対応して一方(本例ではdin )がVDD
電源電位、他方(本例では笛)が接地電位にそれぞれゾ
ルアップ・プルダウンされる。これにより、選択カラム
においては、トランジスタQ!+Q4がオン状態になる
ことによってビット線BL、BLがvDD電源電位およ
び接地電位の相異なる一方に設定され、メモリセルMC
への書き込み制御が行なわれる。
また、非選択カラムにおいては、トランジスタQs 、
Q4 、Qs 、Qγがそれぞれオフ状態になるので、
ビット線BL、BT−の電位はワード線WLにより選択
されたメモリセルのデータ内容に応じて変化する。
Q4 、Qs 、Qγがそれぞれオフ状態になるので、
ビット線BL、BT−の電位はワード線WLにより選択
されたメモリセルのデータ内容に応じて変化する。
上述したような書き込み時にも電源電位vDD→選択カ
ラムにおける低電位側のプルアップ負荷用トランジスタ
Q2→ビット線BL−+書き込み制御用トランジスタQ
4→書き込みデータ線πトの経路に直流的な貫通電流が
流れる。この場合、上記貫通電流はプルアップ負荷用ト
ランジスタQ2の駆動力によって決定されるので、読み
出し時に比べて数倍も大きく、曹き込み時の消費電力増
大の原因となっている。
ラムにおける低電位側のプルアップ負荷用トランジスタ
Q2→ビット線BL−+書き込み制御用トランジスタQ
4→書き込みデータ線πトの経路に直流的な貫通電流が
流れる。この場合、上記貫通電流はプルアップ負荷用ト
ランジスタQ2の駆動力によって決定されるので、読み
出し時に比べて数倍も大きく、曹き込み時の消費電力増
大の原因となっている。
即ち、上述したように第4図に示した従来例のスタティ
ック型メモリのビット線回路部にあっては、ビット線振
幅を制限するために設けられた常時オン型のpチャネル
型ゾルアップ負荷用トランジスタにより、読み出しサイ
クルにおいて選択カラムのビット線に直流的な貫通電流
が流れ、ビット線対間電位差ΔVの開きが遅くなり、高
速センス動作を妨げるという問題がある。また、書き込
みサイクルにおいても、選択カラムのビット線に読み出
し時の数倍の大きさの直流的な貫通電流が流れ、消費電
流が大きくなるという問題がある。
ック型メモリのビット線回路部にあっては、ビット線振
幅を制限するために設けられた常時オン型のpチャネル
型ゾルアップ負荷用トランジスタにより、読み出しサイ
クルにおいて選択カラムのビット線に直流的な貫通電流
が流れ、ビット線対間電位差ΔVの開きが遅くなり、高
速センス動作を妨げるという問題がある。また、書き込
みサイクルにおいても、選択カラムのビット線に読み出
し時の数倍の大きさの直流的な貫通電流が流れ、消費電
流が大きくなるという問題がある。
一方、上記従来例とは別の従来のスタティック型メモリ
におけるビット線回路部を第7図に示している。このビ
ット線回路部は、第4図に示したものと比べて、ゾルア
ップ負荷用トランジスタQ1.Qzにそれぞれ並列にビ
ット線プリチャージ・イコライズ信号φB!、によって
選択制御されるpチャネル型プリチャージ用トランジス
タQ1zeQ13を有し、このトランジスタQ12 +
Qtsおよびイコライズ用トランジスタQ5によ)ビ
ット線プリチャージ・イコライズ回路を形成している点
が異なり、その他は同じであるので第4図中と同じ符号
を付している。上記ビット線回路部の基本的な動作は、
第4図に示したものとほぼ同じであるが、イコライズ動
作時にプリチャージ用トランジスタQ1z + Qts
がオン状態になることによりカラムの負荷トランジスタ
の電流駆動力が強くなり、プリチャージ・イコライズ動
作が第4図に示したものよりも高速に行なわれるように
なる。したがりて、プルアップ用トランジスタQlz
+ Qtsの電流駆動力に見合う分だけ常時オン壓のプ
ルアップ負荷用トランジスタQ t + Q 2の電流
駆動力を弱くするように設計することが可能になシ、こ
のトランジスタQl 、Qzによる読み出し時のビット
線対間電位差の開きの遅れおよび書き込み時の選択カラ
ムにおける貫通電流による消費電力の増大という問題を
若干抑えることが可能になるが、必らずしも十分に上記
問題を解決することができない。
におけるビット線回路部を第7図に示している。このビ
ット線回路部は、第4図に示したものと比べて、ゾルア
ップ負荷用トランジスタQ1.Qzにそれぞれ並列にビ
ット線プリチャージ・イコライズ信号φB!、によって
選択制御されるpチャネル型プリチャージ用トランジス
タQ1zeQ13を有し、このトランジスタQ12 +
Qtsおよびイコライズ用トランジスタQ5によ)ビ
ット線プリチャージ・イコライズ回路を形成している点
が異なり、その他は同じであるので第4図中と同じ符号
を付している。上記ビット線回路部の基本的な動作は、
第4図に示したものとほぼ同じであるが、イコライズ動
作時にプリチャージ用トランジスタQ1z + Qts
がオン状態になることによりカラムの負荷トランジスタ
の電流駆動力が強くなり、プリチャージ・イコライズ動
作が第4図に示したものよりも高速に行なわれるように
なる。したがりて、プルアップ用トランジスタQlz
+ Qtsの電流駆動力に見合う分だけ常時オン壓のプ
ルアップ負荷用トランジスタQ t + Q 2の電流
駆動力を弱くするように設計することが可能になシ、こ
のトランジスタQl 、Qzによる読み出し時のビット
線対間電位差の開きの遅れおよび書き込み時の選択カラ
ムにおける貫通電流による消費電力の増大という問題を
若干抑えることが可能になるが、必らずしも十分に上記
問題を解決することができない。
(発明が解決しようとする問題点)
本発明は、上記したような読み出しモードにおいてビッ
ト線に流れる貫通電流が高速センス動作を妨げると共に
、書き込みモードにおいて選択カラムのビット線に流れ
る大きな貫通電流により消費電力が大きくなるという問
題点を解決すべくなされたもので、読み出し動作の高速
化を実現し、しかも書き込み時における選択カラムでの
貫通電流成分を除去して低消費電力化を実現し得るスタ
ティック型メモリを提供することを目的とする。
ト線に流れる貫通電流が高速センス動作を妨げると共に
、書き込みモードにおいて選択カラムのビット線に流れ
る大きな貫通電流により消費電力が大きくなるという問
題点を解決すべくなされたもので、読み出し動作の高速
化を実現し、しかも書き込み時における選択カラムでの
貫通電流成分を除去して低消費電力化を実現し得るスタ
ティック型メモリを提供することを目的とする。
[発明の構成]
(問題点を解決するための手段)
本発明は、メモリセルアレイの各カラムにおけるビット
線対にビット線プリチャージ・イコライズ信号により選
択制御されるpチャネル型プリチャージ用トランジスタ
およびpチャネル型イコライズ用トランジスタからなる
ビット線プリチャージ・イコライズ回路が接続されてい
るスタティツク型メモリにおいて、書き込みデータ線対
と前記ビット線対との間に接続されてカラム選択信号に
より選択制御されるnチャネル屋伝送ゲート用トランジ
スタ対と、上記ビット線対に接続されて上記カラム選択
信号により非選択状態に制御されるpチャネル型ビット
線ゾルアップ用トランジスタ対とを具備することを特徴
とする。
線対にビット線プリチャージ・イコライズ信号により選
択制御されるpチャネル型プリチャージ用トランジスタ
およびpチャネル型イコライズ用トランジスタからなる
ビット線プリチャージ・イコライズ回路が接続されてい
るスタティツク型メモリにおいて、書き込みデータ線対
と前記ビット線対との間に接続されてカラム選択信号に
より選択制御されるnチャネル屋伝送ゲート用トランジ
スタ対と、上記ビット線対に接続されて上記カラム選択
信号により非選択状態に制御されるpチャネル型ビット
線ゾルアップ用トランジスタ対とを具備することを特徴
とする。
(作用)
選択カラムにおいては、上記プルアップ用トランジスタ
対が選択されずに伝送ゲート用トランジスタ対が選択さ
れ、読み出し時には上記伝送ゲート用トランジスタ対が
ビット線対のグルアップ用負荷となるが、ビット線電位
が電源電位から上記伝送r−)用トランジスタの閾値電
圧だけ下がるまでオン状態にはならない。したがって、
上記電源電位からこれより上記閾値電圧だけ低い電位ま
での範囲ではビット線に直流電流経路がなく、ビット線
対間電位差の開く速さがメモリセルの引き込み電流によ
ってのみ決定されるので高速となシ、高速センス動作が
可能となる。ま九、上記選択カラムにおいて、書き込み
時には上記伝送ゲート用トランジスタ対がビット線プル
アップ用またはビット線プルダウン用としての役割を果
たし、常時オン型のビット線負荷トランジスタが存在し
ないのでビット線を含む貫通電流経路が存在せず、低消
費電力化が可能になる。一方、非選択カラムにおいては
、上記伝送ゲート用トランジスタ対が選択されずに前記
ゾルアップ用トランジスタが選択されるので、読み出し
時、書き込み時ともビット線電圧振幅が前記選択カラム
の読み出し時におけるビット線電圧振幅と同程度に小さ
く絞ることが可能となり、低消費電力化が可能になる。
対が選択されずに伝送ゲート用トランジスタ対が選択さ
れ、読み出し時には上記伝送ゲート用トランジスタ対が
ビット線対のグルアップ用負荷となるが、ビット線電位
が電源電位から上記伝送r−)用トランジスタの閾値電
圧だけ下がるまでオン状態にはならない。したがって、
上記電源電位からこれより上記閾値電圧だけ低い電位ま
での範囲ではビット線に直流電流経路がなく、ビット線
対間電位差の開く速さがメモリセルの引き込み電流によ
ってのみ決定されるので高速となシ、高速センス動作が
可能となる。ま九、上記選択カラムにおいて、書き込み
時には上記伝送ゲート用トランジスタ対がビット線プル
アップ用またはビット線プルダウン用としての役割を果
たし、常時オン型のビット線負荷トランジスタが存在し
ないのでビット線を含む貫通電流経路が存在せず、低消
費電力化が可能になる。一方、非選択カラムにおいては
、上記伝送ゲート用トランジスタ対が選択されずに前記
ゾルアップ用トランジスタが選択されるので、読み出し
時、書き込み時ともビット線電圧振幅が前記選択カラム
の読み出し時におけるビット線電圧振幅と同程度に小さ
く絞ることが可能となり、低消費電力化が可能になる。
(実施例)
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第1図はスタテアック型メモリにおけるメモリセルアレ
イの各カラムに対応するビットa回路部の1力ラム分を
代表的に示している。即ち、一対のビット線BL、BL
の一端側には、ビット線プリチャージ・イコライズ信号
φ1BxQにより選択制御されるpチャネル型プルアッ
プ用トランジスタQ12eQls対およびビット線BL
、BL間に接続されたpチャネル灘イコライズ用トラン
ジスタQsからなるビット線プリチャージ・イコライズ
回路1を介してVDD電源端が接続されている。また。
イの各カラムに対応するビットa回路部の1力ラム分を
代表的に示している。即ち、一対のビット線BL、BL
の一端側には、ビット線プリチャージ・イコライズ信号
φ1BxQにより選択制御されるpチャネル型プルアッ
プ用トランジスタQ12eQls対およびビット線BL
、BL間に接続されたpチャネル灘イコライズ用トラン
ジスタQsからなるビット線プリチャージ・イコライズ
回路1を介してVDD電源端が接続されている。また。
上記ビット線BL 、BLの他端側には、カラム選択信
号CDの反転信号nによ#)選択制御されるpチャネル
型カラム選択用トランジスタQ6.Q7を介してコモン
データ線CL、CL対が接続されると共に複数のカラム
で共通に使用される差動型のセンスアンプSAが接続さ
れている。また、ビット線BL 、BL間には複数のス
タティック型メモリセルMC・・・が並列に接続されて
いる。このメモリセルMCは、たとえば図示の如く7リ
ツグフロツプ回路を構成するnチャネル凰駆動用トラン
ジスタQ@、Qsおよびその負荷抵抗R1tR2と、こ
の7リツプ70ツゾ回路の一対の入出力端と前記一対の
ビット線BL 、BLとの間に接続されたnチャネル屋
伝送f−)用トランジスタQto *Qltとからなり
、このトランジスタQloeQttの各ゲートが同じワ
ード線WLに接続されている。
号CDの反転信号nによ#)選択制御されるpチャネル
型カラム選択用トランジスタQ6.Q7を介してコモン
データ線CL、CL対が接続されると共に複数のカラム
で共通に使用される差動型のセンスアンプSAが接続さ
れている。また、ビット線BL 、BL間には複数のス
タティック型メモリセルMC・・・が並列に接続されて
いる。このメモリセルMCは、たとえば図示の如く7リ
ツグフロツプ回路を構成するnチャネル凰駆動用トラン
ジスタQ@、Qsおよびその負荷抵抗R1tR2と、こ
の7リツプ70ツゾ回路の一対の入出力端と前記一対の
ビット線BL 、BLとの間に接続されたnチャネル屋
伝送f−)用トランジスタQto *Qltとからなり
、このトランジスタQloeQttの各ゲートが同じワ
ード線WLに接続されている。
また、ビット線BL、BL対と書き込みデータ線d1n
、 di+z対との間にはカラム選択信号CDにより
選択制御されるnチャネル型伝送r−ト用トランジスタ
Qs 、Q4対からなる書き込み制御回路2が接続され
ている。また、ビット線BL、BL対とVDD電源端と
の′間にはカラム選択信号CDにより非選択状態に制御
されるpチャネル型ビット線プルアップ用トランジスタ
Q14 + Q15対からなるビット線プルアップ制御
回路3が接続されている。したがって、ビット線BL、
BL、には常時オン製の負荷は接続されておらず、前記
φ□、信号に同期してオン動作するビット線プリチャー
ジ・イコライズ回路1およびカラム選択信号CDに同期
してオン動作する書き込み制御回路2ならびにカラム選
択信号CDの非活性レベルのときにオン動作するビット
線ゾルアップ制御回路3が負荷の役割を果′九す。
、 di+z対との間にはカラム選択信号CDにより
選択制御されるnチャネル型伝送r−ト用トランジスタ
Qs 、Q4対からなる書き込み制御回路2が接続され
ている。また、ビット線BL、BL対とVDD電源端と
の′間にはカラム選択信号CDにより非選択状態に制御
されるpチャネル型ビット線プルアップ用トランジスタ
Q14 + Q15対からなるビット線プルアップ制御
回路3が接続されている。したがって、ビット線BL、
BL、には常時オン製の負荷は接続されておらず、前記
φ□、信号に同期してオン動作するビット線プリチャー
ジ・イコライズ回路1およびカラム選択信号CDに同期
してオン動作する書き込み制御回路2ならびにカラム選
択信号CDの非活性レベルのときにオン動作するビット
線ゾルアップ制御回路3が負荷の役割を果′九す。
次に、上記メモリにおける読み出しモードでのビット線
駆動動作について第2図を参照して説明する。アドレス
入力の変化後に始まるアドレスサイクルにおいて、各カ
ラムではワード線WLの選択が始まる前に6−信号によ
ってビット線プリチャージ・イコライズ回路1が動作し
てビット線BL、BLのプリチャージ・イコライズが行
なわれ、これによって各カラムのビット線はVDD電源
電位にプリチャージされる。次に、カラムの選択が行な
われると、選択されたカラムについてはカラム選択用ト
ランジスタQ6tQ7がオン状態になシ、選択カラムの
ビット線BL、BLはコモンデータ線CL、CLに接続
される。この際、ビット線プルアップ制御回路3のトラ
ンジスタQ14゜Qssはオフ状態になるので、読み出
し時および後述する書き込み時にオン状態のビット線ゾ
ルアップ用負荷は存在しない。これに対して、非選択カ
ラムにおいては、ビット線グルアップ制御回路3のトラ
ンジスタQ14 s QISはオン状態になるので、ビ
ット線プルアップ用負荷として動作する。
駆動動作について第2図を参照して説明する。アドレス
入力の変化後に始まるアドレスサイクルにおいて、各カ
ラムではワード線WLの選択が始まる前に6−信号によ
ってビット線プリチャージ・イコライズ回路1が動作し
てビット線BL、BLのプリチャージ・イコライズが行
なわれ、これによって各カラムのビット線はVDD電源
電位にプリチャージされる。次に、カラムの選択が行な
われると、選択されたカラムについてはカラム選択用ト
ランジスタQ6tQ7がオン状態になシ、選択カラムの
ビット線BL、BLはコモンデータ線CL、CLに接続
される。この際、ビット線プルアップ制御回路3のトラ
ンジスタQ14゜Qssはオフ状態になるので、読み出
し時および後述する書き込み時にオン状態のビット線ゾ
ルアップ用負荷は存在しない。これに対して、非選択カ
ラムにおいては、ビット線グルアップ制御回路3のトラ
ンジスタQ14 s QISはオン状態になるので、ビ
ット線プルアップ用負荷として動作する。
この後、ワード線WL・・・のうちの1本が選択される
と、選択されたワード線に接続されているメモリセルM
Cの伝送f−ト用トランジスタQIOIQIIがオン状
態になり、各カラムのビット線対上に選択メモリセルか
らのデータが出力される。そして、選択メモリセルの伝
送ゲート用トランジスタQ10 +Q1tのうちオン状
態になっている低電位側のトランジスタ(本例ではQl
l)に接続されているビット線(本例ではn)の電位は
、上記トランジスタQllに接続されている駆動用トラ
ンジスタ(本例ではQe )の駆動電流によって下がり
始める。
と、選択されたワード線に接続されているメモリセルM
Cの伝送f−ト用トランジスタQIOIQIIがオン状
態になり、各カラムのビット線対上に選択メモリセルか
らのデータが出力される。そして、選択メモリセルの伝
送ゲート用トランジスタQ10 +Q1tのうちオン状
態になっている低電位側のトランジスタ(本例ではQl
l)に接続されているビット線(本例ではn)の電位は
、上記トランジスタQllに接続されている駆動用トラ
ンジスタ(本例ではQe )の駆動電流によって下がり
始める。
この場合、書き込みデータ線din 、 dinは両方
ともVDD電源電位に制御されているので、選択カラム
においては書き込み制御回路2の伝送ゲート用トランジ
スタQ!$Q4がプルアップ用負荷としてオン状態にな
っているが、このトランジスタQs 、Q4はビット線
電位がVDD電源電位からその閾値電圧VTNだけ下が
るまでの範囲では電流駆動力を持たない。したがって、
この範囲の電位領域ではVDD電位からV、電位への直
流電流経路がなく、ビット線電荷がメモリセルMCの低
電位側の伝送f−)用トランジスタQllおよび駆動用
トランジスタQ9により放電されるのみであるので、従
来例のような常時オン型のビット線負荷トランジスタが
存在する場合よシもビット線対間電位差の開きが高速に
なる。そして、上記電位差ΔVがΔv=vTNとなれば
センスアンプSAの検出に必要な電位差として十分であ
るのでセンス動作が可能となる。そして、低電位側のビ
ット線乙の電位は、vDD−vTNよシ低くなると書き
込み制御回路2のプルアップ用トランジスタQs*Q4
の一方Q4が電流駆動力を持ち始め、このトランジスタ
Q4とメモリセルMCの低電位側の伝送ゲート用トラン
ジスタQrtおよび駆動用トランジスタQ9の駆動力に
よって決まるvDD電源電位と接地電位との中間電位に
落ち着く。これに対して、非選択カラムにおける低電位
側のビット線の電位は、オン状態になっているプルアッ
プ用トランジスタQ14またはQIll とメモリセル
MCの低電位側の伝送ゲート用トランジスタおよび駆動
用トランジスタの駆動力によって決まる中間電位に落ち
層く。
ともVDD電源電位に制御されているので、選択カラム
においては書き込み制御回路2の伝送ゲート用トランジ
スタQ!$Q4がプルアップ用負荷としてオン状態にな
っているが、このトランジスタQs 、Q4はビット線
電位がVDD電源電位からその閾値電圧VTNだけ下が
るまでの範囲では電流駆動力を持たない。したがって、
この範囲の電位領域ではVDD電位からV、電位への直
流電流経路がなく、ビット線電荷がメモリセルMCの低
電位側の伝送f−)用トランジスタQllおよび駆動用
トランジスタQ9により放電されるのみであるので、従
来例のような常時オン型のビット線負荷トランジスタが
存在する場合よシもビット線対間電位差の開きが高速に
なる。そして、上記電位差ΔVがΔv=vTNとなれば
センスアンプSAの検出に必要な電位差として十分であ
るのでセンス動作が可能となる。そして、低電位側のビ
ット線乙の電位は、vDD−vTNよシ低くなると書き
込み制御回路2のプルアップ用トランジスタQs*Q4
の一方Q4が電流駆動力を持ち始め、このトランジスタ
Q4とメモリセルMCの低電位側の伝送ゲート用トラン
ジスタQrtおよび駆動用トランジスタQ9の駆動力に
よって決まるvDD電源電位と接地電位との中間電位に
落ち着く。これに対して、非選択カラムにおける低電位
側のビット線の電位は、オン状態になっているプルアッ
プ用トランジスタQ14またはQIll とメモリセル
MCの低電位側の伝送ゲート用トランジスタおよび駆動
用トランジスタの駆動力によって決まる中間電位に落ち
層く。
このように、読み出しモードにおいて、選択カラムでは
書き込み制御回路2のnチャネル型トランジスタにより
、非選択カラムではゾルアップ制御回路3のpチャネル
型トランジスタによりそれぞれ低電位側のビット線の電
位を中間電位に制御しておくことによって、次の読み出
しサイクルまたは書き込みサイクルでのビット線プリチ
ャージ・イコライズ動作に必要な時間を短かくできると
共にビット線に交流的に流れる電流を少なくすることが
でき、アクセスタイムの高速化および低消費電力化を実
現できる。
書き込み制御回路2のnチャネル型トランジスタにより
、非選択カラムではゾルアップ制御回路3のpチャネル
型トランジスタによりそれぞれ低電位側のビット線の電
位を中間電位に制御しておくことによって、次の読み出
しサイクルまたは書き込みサイクルでのビット線プリチ
ャージ・イコライズ動作に必要な時間を短かくできると
共にビット線に交流的に流れる電流を少なくすることが
でき、アクセスタイムの高速化および低消費電力化を実
現できる。
一方、上記メモリの書き込みモードにおける各部信号波
形を第3図に示している。即ち、アドレス入力変化後に
扁信号によりビット線プリチャージ・イコライズ動作が
始まってからワード線選択が行なわれるまでの間の動作
は前述し九読み出しモードにおけると同様である。そし
て、メモリセル選択と並行して書き込みデータ線din
、 dinの一方(本例ではdin )がVDD電源
電位にプルアップされ、他方(本例では缶)が接地電位
にプルダウンされる。これにより、選択カラムにおいて
は曹き込み制御回路2の伝送r−)用トランジスタQ3
1Q4がオン状態になシ、ビット線BL。
形を第3図に示している。即ち、アドレス入力変化後に
扁信号によりビット線プリチャージ・イコライズ動作が
始まってからワード線選択が行なわれるまでの間の動作
は前述し九読み出しモードにおけると同様である。そし
て、メモリセル選択と並行して書き込みデータ線din
、 dinの一方(本例ではdin )がVDD電源
電位にプルアップされ、他方(本例では缶)が接地電位
にプルダウンされる。これにより、選択カラムにおいて
は曹き込み制御回路2の伝送r−)用トランジスタQ3
1Q4がオン状態になシ、ビット線BL。
BLの電位がそれぞれVDD電源電位、接地電位の相異
なる一方に設定され、メモリセルMeへのデータの書き
込みが行なわれる。これに対して、非選択カラムにおい
ては、書き込み制御回路2の伝送ゲート用トランジスタ
Q3144がオフ状態になシ、プルアップ制御回路3の
ゾルアップ用トランジスタQ14 + Qtsがオン状
態になるので、ビット線BL、BLの電位は前述した読
み出し時におけると同様に中間電位に落ち着く。
なる一方に設定され、メモリセルMeへのデータの書き
込みが行なわれる。これに対して、非選択カラムにおい
ては、書き込み制御回路2の伝送ゲート用トランジスタ
Q3144がオフ状態になシ、プルアップ制御回路3の
ゾルアップ用トランジスタQ14 + Qtsがオン状
態になるので、ビット線BL、BLの電位は前述した読
み出し時におけると同様に中間電位に落ち着く。
このように、誓き込みモードにおいて、選択カラムでは
接地電位側のビット線にゾルアップ用負荷が全く存在せ
ず、直流的な貫通電流成分が一切生じないので、書き込
み時の低消費電力化が実現される。また、非選択カラム
ではビット線に直流的な貫通電流成分が流れるが、その
大きさは読み出し時I/cおけると同じ大きさであるに
過ぎない。
接地電位側のビット線にゾルアップ用負荷が全く存在せ
ず、直流的な貫通電流成分が一切生じないので、書き込
み時の低消費電力化が実現される。また、非選択カラム
ではビット線に直流的な貫通電流成分が流れるが、その
大きさは読み出し時I/cおけると同じ大きさであるに
過ぎない。
上述したように上記実施例のスタティック型メモリによ
れば、従来例のスタティック型メモリに比べて読み出し
時における読み出し動作の高速化および書き込み時にお
ける低消費電力化を実現可能である。即ち、読み出し時
には、選択カラムでは低電位側ビット線の電位の低下が
メモリセルの引き込み電流によるビット線電荷の放電に
より決まシ、従来例のような常時オン型のビット線負荷
トランジスタによるビット線電位低下に対する妨げが存
在しないので、ビット線駆動の高速化が実現される。さ
らに、選択カラムにおいては、センスアンプの検出感度
よシ十分大きくビット線対間電位差が開いた後、書き込
み制御回路のトランジスタによるプルアップ負荷作用に
よりて低電位側ビット線が中間電位に落ち着き、非選択
カラムにおいてはプルアップ制御回路のトランジスタに
よるゾルアップ負荷作用によって低電位側ビット線が中
間電位に落ち着く。このように、選択・非選択カラムに
拘らず全カラムのビット線電位が中間電位に落ち着くこ
とによりて、次サイクルの読み出し・書き込み動作に際
してビット線プリチャージ・イコライズ回路によるビッ
ト線プリチャージを高速化することが可能である。また
、ビット線対電位差の開きがゾルアップ用負荷とメモリ
セルの引き込み電流との競合関係に依存しないので、メ
モリセルトランジスタの閾値電圧のばらつきなどによる
メモリセル駆動電流のばらつき、ひいてはビット線駆動
時間のばらつきに対する余裕も向上するという利点があ
る。また、誓き込み時には、選択カラムでは接地電位側
のビット線(プルアップ用負荷が一切存在しないので、
従来例のような大きな貫通電流成分が存在せず、書き込
み時の低消費電力化を実現することが可能になる。換言
すれば、従来例のように書き込み時に選択カラムに読み
出し時の数倍の大きさの貫通電流が流れる場合に比べて
、上記実施例によれば貫通電流によるビット線(通常は
アルミニウム配線)のエレクトロマイグレーシ璽ンに対
する余裕が大きくなるという効果もある。
れば、従来例のスタティック型メモリに比べて読み出し
時における読み出し動作の高速化および書き込み時にお
ける低消費電力化を実現可能である。即ち、読み出し時
には、選択カラムでは低電位側ビット線の電位の低下が
メモリセルの引き込み電流によるビット線電荷の放電に
より決まシ、従来例のような常時オン型のビット線負荷
トランジスタによるビット線電位低下に対する妨げが存
在しないので、ビット線駆動の高速化が実現される。さ
らに、選択カラムにおいては、センスアンプの検出感度
よシ十分大きくビット線対間電位差が開いた後、書き込
み制御回路のトランジスタによるプルアップ負荷作用に
よりて低電位側ビット線が中間電位に落ち着き、非選択
カラムにおいてはプルアップ制御回路のトランジスタに
よるゾルアップ負荷作用によって低電位側ビット線が中
間電位に落ち着く。このように、選択・非選択カラムに
拘らず全カラムのビット線電位が中間電位に落ち着くこ
とによりて、次サイクルの読み出し・書き込み動作に際
してビット線プリチャージ・イコライズ回路によるビッ
ト線プリチャージを高速化することが可能である。また
、ビット線対電位差の開きがゾルアップ用負荷とメモリ
セルの引き込み電流との競合関係に依存しないので、メ
モリセルトランジスタの閾値電圧のばらつきなどによる
メモリセル駆動電流のばらつき、ひいてはビット線駆動
時間のばらつきに対する余裕も向上するという利点があ
る。また、誓き込み時には、選択カラムでは接地電位側
のビット線(プルアップ用負荷が一切存在しないので、
従来例のような大きな貫通電流成分が存在せず、書き込
み時の低消費電力化を実現することが可能になる。換言
すれば、従来例のように書き込み時に選択カラムに読み
出し時の数倍の大きさの貫通電流が流れる場合に比べて
、上記実施例によれば貫通電流によるビット線(通常は
アルミニウム配線)のエレクトロマイグレーシ璽ンに対
する余裕が大きくなるという効果もある。
[発明の効果コ
上述したように本発明のスタティック型メモリによれば
、読み出し動作の高速化が可能になり、メモリセル駆動
電流のばらつきに対する余裕が大きくなシ、書き込み時
における選択カラムでの貫通電流の除去が可能になって
低消費電力化が可能になると共にビット線のエレクトロ
マイグレーシ目ンに対する余裕が大きくなるなどの効果
が得られる。
、読み出し動作の高速化が可能になり、メモリセル駆動
電流のばらつきに対する余裕が大きくなシ、書き込み時
における選択カラムでの貫通電流の除去が可能になって
低消費電力化が可能になると共にビット線のエレクトロ
マイグレーシ目ンに対する余裕が大きくなるなどの効果
が得られる。
第1図は本発明のスタティック型メモリの一実施例にお
ける1力ラム分のビット線回路部を示す回路図、第2図
は第1図のメモリにおける読み出しモードでの各部信号
波形を示すタイミング図、第3図は第1図のメモリにお
ける誓き込みモードでの各部信号波形を示すタイミング
図、第4図および第7図はそれぞれ従来のスタティック
型メモリにおける1力ラム分のビット線回路部を示す回
路図、第5図は第4図のメモリにおける読み出しモード
での各部信号波形を示すタイミング図、第6図は第4図
のメモリにおける香き込みモードでの各部信号波形を示
すタイミング図である。 BL、BL−・・ビット線、MC・・・スタティック型
メモリセル、WL・−ワード線、Q3.Q4・・・伝送
ゲート用トランジスタ、Qa I Q7 ・・・カラム
選択用トランジスタ、Q14 * QIS・・・ゾルア
ップ用トランジスタ、1・・・ビット線プリチャージ・
イコライズ回路。 出願人代理人 弁理士 鈴 江 武 彦clin、d
in −−−−−−−−−Vss −−−−−−−−−−−−−Vss 読み出しモード 第2図 第7図 VoD wo。 第4図 din、din 第5図 第6図
ける1力ラム分のビット線回路部を示す回路図、第2図
は第1図のメモリにおける読み出しモードでの各部信号
波形を示すタイミング図、第3図は第1図のメモリにお
ける誓き込みモードでの各部信号波形を示すタイミング
図、第4図および第7図はそれぞれ従来のスタティック
型メモリにおける1力ラム分のビット線回路部を示す回
路図、第5図は第4図のメモリにおける読み出しモード
での各部信号波形を示すタイミング図、第6図は第4図
のメモリにおける香き込みモードでの各部信号波形を示
すタイミング図である。 BL、BL−・・ビット線、MC・・・スタティック型
メモリセル、WL・−ワード線、Q3.Q4・・・伝送
ゲート用トランジスタ、Qa I Q7 ・・・カラム
選択用トランジスタ、Q14 * QIS・・・ゾルア
ップ用トランジスタ、1・・・ビット線プリチャージ・
イコライズ回路。 出願人代理人 弁理士 鈴 江 武 彦clin、d
in −−−−−−−−−Vss −−−−−−−−−−−−−Vss 読み出しモード 第2図 第7図 VoD wo。 第4図 din、din 第5図 第6図
Claims (1)
- メモリセルアレイにおける各カラムのビット線対に、
絶縁ゲート型トランジスタを用いてなるフリップフロッ
プ回路およびワード線により選択制御される伝送ゲート
用トランジスタ対からなるスタティック型メモリセルの
一対の入出力端が接続されているスタティック型メモリ
において、前記ビット線対と電源端との間に接続された
ビット線プリチャージ・イコライズ信号により駆動され
るビット線プリチャージ・イコライズ回路と、前記ビッ
ト線対とビット線対間電位差検知増幅用のセンスアンプ
との間に接続されたカラム選択信号により選択制御され
るカラム選択用トランジスタ対と、前記ビット線対と書
き込みデータ線対との間に接続された前記カラム選択信
号により選択制御されるnチャネル伝送ゲート用トラン
ジスタ対と、前記ビット線対と前記電源端との間に接続
された前記カラム選択信号により非選択状態に制御され
るpチャネル型ビット線プルアップ用トランジスタ対と
を具備してなることを特徴とするスタティック型メモリ
。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61230661A JPS6383991A (ja) | 1986-09-29 | 1986-09-29 | スタテイツク型メモリ |
US07/100,640 US4815040A (en) | 1986-09-29 | 1987-09-24 | Static memory using a MIS field effect transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61230661A JPS6383991A (ja) | 1986-09-29 | 1986-09-29 | スタテイツク型メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6383991A true JPS6383991A (ja) | 1988-04-14 |
JPH0422317B2 JPH0422317B2 (ja) | 1992-04-16 |
Family
ID=16911307
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61230661A Granted JPS6383991A (ja) | 1986-09-29 | 1986-09-29 | スタテイツク型メモリ |
Country Status (2)
Country | Link |
---|---|
US (1) | US4815040A (ja) |
JP (1) | JPS6383991A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05290575A (ja) * | 1992-03-30 | 1993-11-05 | Samsung Electron Co Ltd | 半導体メモリ装置 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5260899A (en) * | 1986-11-14 | 1993-11-09 | Seiko Epson Corporation | Sense amplifier for semiconductor memory device |
US5345420A (en) * | 1986-10-27 | 1994-09-06 | Seiko Epson Corporation | Semiconductor memory device |
US5054000A (en) * | 1988-02-19 | 1991-10-01 | Sony Corporation | Static random access memory device having a high speed read-out and flash-clear functions |
JPH01251496A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
JPH0777346B2 (ja) * | 1988-12-28 | 1995-08-16 | 株式会社東芝 | 論理レベル変換回路 |
JP2583606B2 (ja) * | 1989-05-16 | 1997-02-19 | 富士通株式会社 | センスアンプ回路 |
US5197031A (en) * | 1989-06-10 | 1993-03-23 | Samsung Electronics Co., Ltd. | Method for writing data in testing memory device and circuit for testing memory device |
JP3072871B2 (ja) * | 1992-03-19 | 2000-08-07 | 株式会社東芝 | 半導体メモリ装置 |
GB2277390B (en) * | 1993-04-21 | 1997-02-26 | Plessey Semiconductors Ltd | Random access memory |
US6445049B1 (en) * | 1997-06-30 | 2002-09-03 | Artisan Components, Inc. | Cell based array comprising logic, transfer and drive cells |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4370737A (en) * | 1980-02-11 | 1983-01-25 | Fairchild Camera And Instrument Corporation | Sense amplifier and sensing methods |
JPS58168310A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | 出力回路 |
US4658382A (en) * | 1984-07-11 | 1987-04-14 | Texas Instruments Incorporated | Dynamic memory with improved dummy cell circuitry |
-
1986
- 1986-09-29 JP JP61230661A patent/JPS6383991A/ja active Granted
-
1987
- 1987-09-24 US US07/100,640 patent/US4815040A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05290575A (ja) * | 1992-03-30 | 1993-11-05 | Samsung Electron Co Ltd | 半導体メモリ装置 |
Also Published As
Publication number | Publication date |
---|---|
US4815040A (en) | 1989-03-21 |
JPH0422317B2 (ja) | 1992-04-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |