JPS58168310A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS58168310A JPS58168310A JP57050089A JP5008982A JPS58168310A JP S58168310 A JPS58168310 A JP S58168310A JP 57050089 A JP57050089 A JP 57050089A JP 5008982 A JP5008982 A JP 5008982A JP S58168310 A JPS58168310 A JP S58168310A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- reference signal
- amplifier circuit
- output
- differential amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はＭＯ８（広くはＭＩＳ）スタティックメモリに
おけるセンスアング回路に用いられる差動増幅回路に関
する。
おけるセンスアング回路に用いられる差動増幅回路に関
する。
（２）発明の背景
一般に、ＭＯＳスタテイ、クメモリにおいては、出力部
において、センスアンプ回路および出カバ、ファが設け
られている。このセンスアンプ回路は、通常、１段もし
くは複数段の差動増幅回路よシ構成されている０本発明
はこのようなセンスアンプ回路に用いられる差動増幅回
路であって、１つのデータ信号レベルと基準信号レベル
との差を検出して増幅する回路に関する。
において、センスアンプ回路および出カバ、ファが設け
られている。このセンスアンプ回路は、通常、１段もし
くは複数段の差動増幅回路よシ構成されている０本発明
はこのようなセンスアンプ回路に用いられる差動増幅回
路であって、１つのデータ信号レベルと基準信号レベル
との差を検出して増幅する回路に関する。
（３）従来技術と問題点
ＭＯＳ）ランジスタのコンダクタンスｇ、は温度が高く
々るＫつれて小さくなる。従って、差動増幅回路の出力
信号の供給によ）得られる一カバ。
々るＫつれて小さくなる。従って、差動増幅回路の出力
信号の供給によ）得られる一カバ。
ファのオン出力であるハイレベルは負０ｉｌｔ係数を有
することになる。このような温度による出力バッファの
オン出力レベルの変化はたとえばＥＣＬ論理回路のよう
にノイズマージンの小さい回路系においては問題となる
。
することになる。このような温度による出力バッファの
オン出力レベルの変化はたとえばＥＣＬ論理回路のよう
にノイズマージンの小さい回路系においては問題となる
。
（４）発明の目的
本発明の目的は、差動増幅回路の基準信号レベルを温度
に応じて変化させるという構想にもとづき、差動増幅回
路の出力レベルを温度に応じて変化させ、これＫより、
センスアップ回路の出力バッファのオン出力レベルを安
定にさせ、上述の従来形における問題点を解決すること
にある。
に応じて変化させるという構想にもとづき、差動増幅回
路の出力レベルを温度に応じて変化させ、これＫより、
センスアップ回路の出力バッファのオン出力レベルを安
定にさせ、上述の従来形における問題点を解決すること
にある。
（５）発明の構成
上述の目的を達成するために本発明によれば、データ信
号レベルと基準信号レベルとの差を検出して増幅する差
動増幅回路において、第１の電源に接続され九第１．第
２の負荷手段と、骸第１の負荷手段に接続されたドレイ
ンおよび前記データ信号レベルを受信するｆｆ−）を有
する＃！！１のＭＩ８トランジスタと、前記第２の負荷
手段に接続されたドレイン、前記基準信号レベルを受信
するｒ −トおよび前記第１のＭＩ８ ）ランジスタの
ソースと共に第２０電源側に接続されたソースを有する
第２のＭＩＤ）ランジスタと、前記基準信号レベルを温
ｆＫ応じて変化させる温度補償回路とを設けたことを特
徴とする差動増幅回路が提供される。
号レベルと基準信号レベルとの差を検出して増幅する差
動増幅回路において、第１の電源に接続され九第１．第
２の負荷手段と、骸第１の負荷手段に接続されたドレイ
ンおよび前記データ信号レベルを受信するｆｆ−）を有
する＃！！１のＭＩ８トランジスタと、前記第２の負荷
手段に接続されたドレイン、前記基準信号レベルを受信
するｒ −トおよび前記第１のＭＩ８ ）ランジスタの
ソースと共に第２０電源側に接続されたソースを有する
第２のＭＩＤ）ランジスタと、前記基準信号レベルを温
ｆＫ応じて変化させる温度補償回路とを設けたことを特
徴とする差動増幅回路が提供される。
（６）発明の実施例
以下・、図面により本発ｗＡＯ実施例を説明する。
第１図は本発明の一実施例としての差動増幅回路を含む
ＭＯＳスタティックメモリの部分回路図である。第１図
において、Ｃ０゜はメモリセル＋ＷＬｌ・はワード線＠
ＢＬｇ ＋ ＢＬ・はビット線ａ ＱＬＯａ東。′は
電源ｖｃｃＫ接続されえ負荷トランジスタ。
ＭＯＳスタティックメモリの部分回路図である。第１図
において、Ｃ０゜はメモリセル＋ＷＬｌ・はワード線＠
ＢＬｇ ＋ ＢＬ・はビット線ａ ＱＬＯａ東。′は
電源ｖｃｃＫ接続されえ負荷トランジスタ。
Ｑｌ、 Ｉ Ｑｌ、’はコラム選択信号Ｙ＠によりて選
択されるコラム選択トランジスタ、ＤＢ、Ｄｉｍはデー
タビ、ト線、Ｓ＾はセンスアンプ回路、ＯＢは出カバ、
ファ、ＶＣＣは第１の電源、Ｖｌｌは第２０電源であっ
てＥＣＬレベルの場合は、ＶＣＯがグランドレペｋ、ｖ
ｏが−５，２Ｖ 、 ＴＴＬＬｚヘルｏ場合は、Ｖｌｌ
がグランドレベルｒ ％ｇが＋５ｖである。
択されるコラム選択トランジスタ、ＤＢ、Ｄｉｍはデー
タビ、ト線、Ｓ＾はセンスアンプ回路、ＯＢは出カバ、
ファ、ＶＣＣは第１の電源、Ｖｌｌは第２０電源であっ
てＥＣＬレベルの場合は、ＶＣＯがグランドレペｋ、ｖ
ｏが−５，２Ｖ 、 ＴＴＬＬｚヘルｏ場合は、Ｖｌｌ
がグランドレベルｒ ％ｇが＋５ｖである。
メモリセルＣ０゜は抵抗Ｒ１ｅ Ｒｓ ａ交差接続され
たドライバトランジスタＱｔ Ｉ Ｑｓ ｅおよび
トランス７アトツンジスタＱｓ＝Ｑａ よ）構成されて
いる。
たドライバトランジスタＱｔ Ｉ Ｑｓ ｅおよび
トランス７アトツンジスタＱｓ＝Ｑａ よ）構成されて
いる。
センスアンプ回路５ＡＦｉ第１０差動増幅回路Ｄム１お
よび第２０差動増幅回路ＤＡ、よ）構成されている１１
１の差動増幅回路ＤＡＩにおいては、電源ｖｃｃＩＩＣ
接続されたデデレ、シ冒ン形の負荷トランジスタＱｔｌ
ｅ Ｑｘ＊ｅデータを入力する入力トランジスタＱｓｓ
ａ Ｑｌ４ ＊および入力トランジスタＱ＊５ｅＱｓ
ａと電源Ｖｌｌとの間に接続された電流供給用のトラン
ジスタＱｔｉｍＱｓ・より構成されている。また、落２
の差動増幅回路ＤＡｓ も第１０差動増幅回路ＤＡ、と
同様な構成であるが、基準電圧Ｖ□、の発生手段且つ温
度補償回路としての９Ｊ！累Ｑ）７１ Ｒ１ｅ Ｒ４ｔ
Ｒｓが付加されている。
よび第２０差動増幅回路ＤＡ、よ）構成されている１１
１の差動増幅回路ＤＡＩにおいては、電源ｖｃｃＩＩＣ
接続されたデデレ、シ冒ン形の負荷トランジスタＱｔｌ
ｅ Ｑｘ＊ｅデータを入力する入力トランジスタＱｓｓ
ａ Ｑｌ４ ＊および入力トランジスタＱ＊５ｅＱｓ
ａと電源Ｖｌｌとの間に接続された電流供給用のトラン
ジスタＱｔｉｍＱｓ・より構成されている。また、落２
の差動増幅回路ＤＡｓ も第１０差動増幅回路ＤＡ、と
同様な構成であるが、基準電圧Ｖ□、の発生手段且つ温
度補償回路としての９Ｊ！累Ｑ）７１ Ｒ１ｅ Ｒ４ｔ
Ｒｓが付加されている。
ここで、第１の差動増幅回路ＤＡ、はデータビ。
ト線ＤＢ、ＤＢの電位差を検出して増幅するのに対し、
第２の差動増幅回路ＤＡ、は第１の差動増幅回路ＤＡ、
のｌ出力８Ｄの電位レベルと基準信号レベルＶａｎとの
差を検出して増幅し、その出力り、Ｄを邑カバ、ファＯ
ＢＫ送出する。
第２の差動増幅回路ＤＡ、は第１の差動増幅回路ＤＡ、
のｌ出力８Ｄの電位レベルと基準信号レベルＶａｎとの
差を検出して増幅し、その出力り、Ｄを邑カバ、ファＯ
ＢＫ送出する。
との腺瀘スタティックメモリの動作は、ワード線ＷＬ・
の電位をハイにしてトランス７アトランジスタＱｍ＊Ｑ
ａをオンにし、同時もしくは後に１コラム選択信号Ｙ・
をハイにしてトランジスタＱ、。、Ｑ、。′をオンにす
ることＫよりて行われる。
の電位をハイにしてトランス７アトランジスタＱｍ＊Ｑ
ａをオンにし、同時もしくは後に１コラム選択信号Ｙ・
をハイにしてトランジスタＱ、。、Ｑ、。′をオンにす
ることＫよりて行われる。
この状態において、メモリセルＣ０゜において、トラン
ジスタＱｔｓＱ愈がそれぞれオン状態、オフ状態であれ
ば、ノードＮ１ｅＮ１の電位はそれぞれロー、ハイであ
り、従って、Ｃット線［ｉ 。
ジスタＱｔｓＱ愈がそれぞれオン状態、オフ状態であれ
ば、ノードＮ１ｅＮ１の電位はそれぞれロー、ハイであ
り、従って、Ｃット線［ｉ 。
ＢＬ−の電位はそれぞれ四−、ハイとなる。さらに、デ
ータビ、ト線ＤＢ、Ｄｌｌの電位もロー、ハイとなる。
ータビ、ト線ＤＢ、Ｄｌｌの電位もロー、ハイとなる。
このようなデータビット線Ｄｌｌ 、 ＤＢの電位差は
竜ンスアンデ回路８ムの第１０差動増幅回路ＤＡＩＫよ
うて検出され増幅される。
竜ンスアンデ回路８ムの第１０差動増幅回路ＤＡＩＫよ
うて検出され増幅される。
次に１第１０差動増幅回路ＤＡＩの出力８ＤＣ）電位と
基準信号レベルＶ工、との差が第２０差動増幅回路ＤＡ
、によりて検出され増幅され、その出力り、Ｄは出力バ
ッファＯＢのトランジスタＱｓｔｅＱｓｍのｆ−）にそ
れぞれ供給される。従って、出力Ｄ 、５ｏ電位がそれ
ぞれ讐−、ハイであれば、出力り、ｕｔはローであり、
他方、出力り、Ｄの電位１１１１ がそれぞれハイ、ローであれば、出力Ｄａｎｔはハイで
ある。ヒの場合の出力０．、．０ハイレベル、ローレベ
ルはトランジスタＱｓｔｓＱｓｍのコンダクタンスって
、電位り、６のハイ、ローレベルが一定であっても、温
度が上昇すれば、トランジスタＱｓｔ ｒ Ｑｓｓのコ
ンダクタンスｇｍは小さくなるので、その分、出力Ｄｏ
ｕｔρハイレベルは低くなる。このように出力り。ｕｔ
のハイレベルのマージンが小さくなることはハイレベル
のノイズマージンの小さいＥＣＬ論理回路に不都合であ
る。本発明によれば、要素Ｑ２７．抵抗Ｒｓ ｌＢ４
１ＲＩによシ構成される温度補償回路により上述の不
都合を解消している。
基準信号レベルＶ工、との差が第２０差動増幅回路ＤＡ
、によりて検出され増幅され、その出力り、Ｄは出力バ
ッファＯＢのトランジスタＱｓｔｅＱｓｍのｆ−）にそ
れぞれ供給される。従って、出力Ｄ 、５ｏ電位がそれ
ぞれ讐−、ハイであれば、出力り、ｕｔはローであり、
他方、出力り、Ｄの電位１１１１ がそれぞれハイ、ローであれば、出力Ｄａｎｔはハイで
ある。ヒの場合の出力０．、．０ハイレベル、ローレベ
ルはトランジスタＱｓｔｓＱｓｍのコンダクタンスって
、電位り、６のハイ、ローレベルが一定であっても、温
度が上昇すれば、トランジスタＱｓｔ ｒ Ｑｓｓのコ
ンダクタンスｇｍは小さくなるので、その分、出力Ｄｏ
ｕｔρハイレベルは低くなる。このように出力り。ｕｔ
のハイレベルのマージンが小さくなることはハイレベル
のノイズマージンの小さいＥＣＬ論理回路に不都合であ
る。本発明によれば、要素Ｑ２７．抵抗Ｒｓ ｌＢ４
１ＲＩによシ構成される温度補償回路により上述の不
都合を解消している。
すなわち、抵抗Ｒ４＊Ｒ８の接続ノードＮ３の電位は温
度に関係なくほぼ一定であるので、トランジスタＱｍｔ
のダート電圧もほぼ一定である。このようなトランジス
タＱ２γにおいて、温度が上昇すると、そのコンダクタ
ンスｇ工は小さくなり、従って、ドレイン−ソース間の
飽和電圧すなわち基準信号レベルＶ□、は上昇する。
度に関係なくほぼ一定であるので、トランジスタＱｍｔ
のダート電圧もほぼ一定である。このようなトランジス
タＱ２γにおいて、温度が上昇すると、そのコンダクタ
ンスｇ工は小さくなり、従って、ドレイン−ソース間の
飽和電圧すなわち基準信号レベルＶ□、は上昇する。
従って、第２の差動増幅−］路ＤＡ、においては、篤１
の差動増幅回路ＤＡＩの出力ＳＤのローレベル電位と基
準信号レベルｖ１□との差は、温度の上昇に伴ない、大
きくなる。この結果、出力りのハイレベルはよシ高く、
出力５のローレベルはよｐ也くなる。これを受けて、（
支）カバ、ファ’ＯＢにおいて４、トランジスタＱｓｘ
はよりオン方向に、）ランジスタＱｓｍはよりオフ方向
に制御される。すなわち、温度上昇に伴なうトランジス
タＱｓｘのコンダクタンスｇ、の低下はそのｒ−）電圧
の上昇によりキャンセルされ、出力り、１１ｉｏ／Ｓイ
レベルは、低下せず温度に対して正の係数をもつようＫ
なる。
の差動増幅回路ＤＡＩの出力ＳＤのローレベル電位と基
準信号レベルｖ１□との差は、温度の上昇に伴ない、大
きくなる。この結果、出力りのハイレベルはよシ高く、
出力５のローレベルはよｐ也くなる。これを受けて、（
支）カバ、ファ’ＯＢにおいて４、トランジスタＱｓｘ
はよりオン方向に、）ランジスタＱｓｍはよりオフ方向
に制御される。すなわち、温度上昇に伴なうトランジス
タＱｓｘのコンダクタンスｇ、の低下はそのｒ−）電圧
の上昇によりキャンセルされ、出力り、１１ｉｏ／Ｓイ
レベルは、低下せず温度に対して正の係数をもつようＫ
なる。
第２図は本発明の他の実施例としての温度補償回路を示
し、第１の電１１Ｖａｃと第２の電流Ｖ、、Ｏ関に抵抗
ＢｓＩとデデレ、シ冒ン形トランジスタＱｌｌの直列回
路よシなる。このトランジスタＱ、１′はトランジスタ
Ｑ寓１＃Ｑｌ１等と同一のデーセス条件で形成されるデ
デレッシ曹ン形トランジスタで、ダートは第２の電源Ｖ
、、ＫＩＩ絖されている。
し、第１の電１１Ｖａｃと第２の電流Ｖ、、Ｏ関に抵抗
ＢｓＩとデデレ、シ冒ン形トランジスタＱｌｌの直列回
路よシなる。このトランジスタＱ、１′はトランジスタ
Ｑ寓１＃Ｑｌ１等と同一のデーセス条件で形成されるデ
デレッシ曹ン形トランジスタで、ダートは第２の電源Ｖ
、、ＫＩＩ絖されている。
温度変化に伴う基準電圧Ｖ□νの変化は前述の実施例と
同じである。そして本実施例では温度変化に対する補償
に加えて、デグレッシ■ン形ト２ンジスタＱｉｔ ｒ
Ｑｓｓ等の製造ばらつきに伴う−のばらつきに対する補
償効果をも有する。
同じである。そして本実施例では温度変化に対する補償
に加えて、デグレッシ■ン形ト２ンジスタＱｉｔ ｒ
Ｑｓｓ等の製造ばらつきに伴う−のばらつきに対する補
償効果をも有する。
すなわち、今、製造ばらつきによりＱｓｔ＊Ｑｍｓ等の
らが小さくなるとすると、Ｄの７１イレペルが下がり、
その結果、出力トランジスタＱｓｔ＋Ｑｓｓのオン抵抗
が上がり、Ｄｏｕｔのハイレベルは下がり、ローレベル
は上がる。しかしながら、本実施例ではトランジスタＱ
、ｙ’１７１１工も小さくなるため基準電圧ｖｌ鳶νが
上昇し、Ｄのノ・イレペルがよシ高く、６の四−レベル
がより抵くなるよう駆動され、トランジスタＱｓ＊＊
ＱＣｓのｇ工のばらつきは補償される。
らが小さくなるとすると、Ｄの７１イレペルが下がり、
その結果、出力トランジスタＱｓｔ＋Ｑｓｓのオン抵抗
が上がり、Ｄｏｕｔのハイレベルは下がり、ローレベル
は上がる。しかしながら、本実施例ではトランジスタＱ
、ｙ’１７１１工も小さくなるため基準電圧ｖｌ鳶νが
上昇し、Ｄのノ・イレペルがよシ高く、６の四−レベル
がより抵くなるよう駆動され、トランジスタＱｓ＊＊
ＱＣｓのｇ工のばらつきは補償される。
ばらつきが逆の場合も同様である。一般に、デプレッシ
曹ン形トランジスタの特性は、エン・・ンスメント状態
のトランジスタのチャネルに不純物をイオン注入してデ
デレッシ璽ン化するプロセスに大きく依存するので、本
実施例の如くトランジスタＱｘマ警デデレッシ冒ン形に
して、トランジスタＱ１１＃Ｑ１ｍと同一プロセスで形
成するようにすれば補償可能である。
曹ン形トランジスタの特性は、エン・・ンスメント状態
のトランジスタのチャネルに不純物をイオン注入してデ
デレッシ璽ン化するプロセスに大きく依存するので、本
実施例の如くトランジスタＱｘマ警デデレッシ冒ン形に
して、トランジスタＱ１１＃Ｑ１ｍと同一プロセスで形
成するようにすれば補償可能である。
（７）発明の詳細
な説明しえように本発明によれば、温度の上昇に伴ない
、差動増幅回路の基準信号レベルＶＩＩＩＦを高くする
ととｋよシ、差動増幅回路の出力り。
、差動増幅回路の基準信号レベルＶＩＩＩＦを高くする
ととｋよシ、差動増幅回路の出力り。
６のハイレベル、ローレベルの差を大＊＜で＊、従って
、この差動増幅回路の出力り、Ｄを出力バッファＯＢＫ
用いて４七の出力Ｄｅｗ＋ｔのハイレベルの低下はな−
。
、この差動増幅回路の出力り、Ｄを出力バッファＯＢＫ
用いて４七の出力Ｄｅｗ＋ｔのハイレベルの低下はな−
。
第１図は本発明の一実施例としてＯ差動増幅回路を含む
＆［）Ｓスタテイ、クメ毫すの部分回路図、第２図は本
発明の他Ｏ実施例としての温度補償回路の回路図である
。 Ｃ０゜；メモリセル、Ｓム；センスアンプ回路、ＤＡＢ
；第１の差動増幅回路、Ｄム■ ；第２０差動増幅回路
、ＯＢ；出力バッファ、Ｑｓｘ ｚ Ｑｓｓ ：第１．
菖２（Ｄ負荷ＭＩａ）？／’／７ｕり、Ｑ＊ｓ＊Ｑｓｉ
；第１．第２のＭＩＳ）ランジスタ、Ｑ雪ｎａＱ鵞・；
１１ｔ流供給用ＭＩ８）ランジスタ、Ｑ濡！；第３のＭ
ＩＩＩトランジスタ、Ｒ＠ ＊ Ｒ４＃ Ｒ＠ ：
第１．第８゜第３の抵抗、■、ｃ、ｖ１．；第１ 、１
１７／１２ｃ）’Ｉｌｌ源。 特許出願人 富士通株式会社 特許出願代理人 弁理士 育 木 朗 弁理士 西 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之 手続補正書 昭和５８年 ４月 ２７日 特許庁長官蓋 杉 和 夫 殿 １、事件の表示 昭和５７年 特許願 第０５００８９号２、発明の名
称 差動増幅回路 ３、補正をする者 事件との関係 特許出願人 名称（５２２）冨士通株式会社 ４、代理人 明細書の「発明の詳細な説明」の欄 ６、補正の内容 ｌ）明細書第６頁第１行目 「において」を削除する。 ２）明細書第８頁第９行目 「要素Ｑ□」を「トランジスタＱｍｔ Ｊと補正する。
＆［）Ｓスタテイ、クメ毫すの部分回路図、第２図は本
発明の他Ｏ実施例としての温度補償回路の回路図である
。 Ｃ０゜；メモリセル、Ｓム；センスアンプ回路、ＤＡＢ
；第１の差動増幅回路、Ｄム■ ；第２０差動増幅回路
、ＯＢ；出力バッファ、Ｑｓｘ ｚ Ｑｓｓ ：第１．
菖２（Ｄ負荷ＭＩａ）？／’／７ｕり、Ｑ＊ｓ＊Ｑｓｉ
；第１．第２のＭＩＳ）ランジスタ、Ｑ雪ｎａＱ鵞・；
１１ｔ流供給用ＭＩ８）ランジスタ、Ｑ濡！；第３のＭ
ＩＩＩトランジスタ、Ｒ＠ ＊ Ｒ４＃ Ｒ＠ ：
第１．第８゜第３の抵抗、■、ｃ、ｖ１．；第１ 、１
１７／１２ｃ）’Ｉｌｌ源。 特許出願人 富士通株式会社 特許出願代理人 弁理士 育 木 朗 弁理士 西 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之 手続補正書 昭和５８年 ４月 ２７日 特許庁長官蓋 杉 和 夫 殿 １、事件の表示 昭和５７年 特許願 第０５００８９号２、発明の名
称 差動増幅回路 ３、補正をする者 事件との関係 特許出願人 名称（５２２）冨士通株式会社 ４、代理人 明細書の「発明の詳細な説明」の欄 ６、補正の内容 ｌ）明細書第６頁第１行目 「において」を削除する。 ２）明細書第８頁第９行目 「要素Ｑ□」を「トランジスタＱｍｔ Ｊと補正する。
Claims (1)
- 【特許請求の範囲】 １、データ信号レベルと基準信号レベルとの差を検出し
て増幅する差動増幅回路において、第１の電源に接続さ
れた第１．第２の負荷手段と、該第１の負荷手段￥Ｃ接
続され九ドレインおよび前記データ信号レベルを受信す
るｆｆ−）を有する第１のＭＩＳ ）ランジスタと、前
記第２の負荷手段ＫＩ！続されたドレイン、前記基準信
号レベルを受信するｆ−）および前記第１のＭＩＳ ）
ランゾスタのソースと共に＃＆２の電源側に！Ｉ続され
九ソースを有する＠２のＭＩＳ ）ランジスタと、前記
基準信号レベルを温度に応じて変化させる温度補償回路
とを設けたことを特徴とする差動増幅回路。 ２、前記温度補償回路が、前記第１の＃を運に接続され
九第１の抵抗と、該第１の抵抗に接続されたドレインお
よび前記第２の電源に接続されたソースを有する第３の
ＭＩｌｉ）ランジスタと、該第３０Ｍｌ５ ）ランジス
タのグー）Ｋ定電圧を印加するための前記第１．第２の
電源間に接続された第２゜第３の抵抗と、を具備し、前
記第１の抵抗と前記第３のＭＩＳ ） ９ンジスタとの
接続点電圧を前記基準信号レベルとした特許請求の範囲
第１項に記載の差動増幅回路。 ３、前記温度補償回路が、前記第１の電源に接続された
第１の抵抗と、該第１の抵抗に接続されたドレインおよ
び第２の電源に接続されたソース。 ｆ−）を有し且つ前記第１．第２の負荷手段と同種の第
３のＭＩＳ ）ランジスタと、を具備し、前記第１の抵
抗と前記第３のＭＩＤ）ランジスタとの接続点電圧を前
記基準信号レベルとした特許請求の範囲第１項に記載の
差動増幅回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050089A JPS58168310A (ja) | 1982-03-30 | 1982-03-30 | 出力回路 |
| DE8383301573T DE3380780D1 (en) | 1982-03-30 | 1983-03-21 | Semiconductor sense-amplifier circuitry |
| EP83301573A EP0090572B1 (en) | 1982-03-30 | 1983-03-21 | Semiconductor sense-amplifier circuitry |
| US06/478,725 US4539494A (en) | 1982-03-30 | 1983-03-25 | Semiconductor device for use in a sense amplifier |
| IE717/83A IE55386B1 (en) | 1982-03-30 | 1983-03-30 | Semiconductor sense-amplifier circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050089A JPS58168310A (ja) | 1982-03-30 | 1982-03-30 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58168310A true JPS58168310A (ja) | 1983-10-04 |
| JPH0222474B2 JPH0222474B2 (ja) | 1990-05-18 |
Family
ID=12849311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57050089A Granted JPS58168310A (ja) | 1982-03-30 | 1982-03-30 | 出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4539494A (ja) |
| EP (1) | EP0090572B1 (ja) |
| JP (1) | JPS58168310A (ja) |
| DE (1) | DE3380780D1 (ja) |
| IE (1) | IE55386B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613389A (ja) * | 1984-06-15 | 1986-01-09 | Hitachi Ltd | 記憶装置 |
| US7933141B2 (en) | 2008-04-04 | 2011-04-26 | Elpida Memory, Inc. | Semiconductor memory device |
| US7990793B2 (en) | 2008-03-17 | 2011-08-02 | Elpida Memory, Inc. | Semiconductor device having single-ended sensing amplifier |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4649301A (en) * | 1985-01-07 | 1987-03-10 | Thomson Components-Mostek Corp. | Multiple-input sense amplifier with two CMOS differential stages driving a high-gain stage |
| US4644197A (en) * | 1985-01-28 | 1987-02-17 | Motorola, Inc. | Reduced power sense amplifier |
| JPS61224192A (ja) * | 1985-03-29 | 1986-10-04 | Sony Corp | 読出し増幅器 |
| JPS6292199A (ja) * | 1985-10-17 | 1987-04-27 | Nec Ic Microcomput Syst Ltd | メモリ回路 |
| JPS6383991A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | スタテイツク型メモリ |
| JPS63166090A (ja) * | 1986-12-26 | 1988-07-09 | Toshiba Corp | スタティック型メモリ |
| US4791324A (en) * | 1987-04-10 | 1988-12-13 | Motorola, Inc. | CMOS differential-amplifier sense amplifier |
| US4831284A (en) * | 1988-03-22 | 1989-05-16 | International Business Machines Corporation | Two level differential current switch MESFET logic |
| KR910003605B1 (ko) * | 1988-04-30 | 1991-06-07 | 삼성전자 주식회사 | Sram 센스앰프의 등화회로 |
| US5083051A (en) * | 1990-02-26 | 1992-01-21 | Motorola, Inc. | Output driver circuit with improved output stage biasing |
| KR940003836B1 (ko) * | 1991-03-06 | 1994-05-03 | 현대전자산업 주식회사 | 데이타 감지회로 |
| KR100369123B1 (ko) | 1998-12-22 | 2003-03-17 | 주식회사 하이닉스반도체 | 데이터출력버퍼 |
| GB9906973D0 (en) * | 1999-03-25 | 1999-05-19 | Sgs Thomson Microelectronics | Sense amplifier circuit |
| US7447079B2 (en) * | 2007-04-05 | 2008-11-04 | Sandisk Corporation | Method for sensing negative threshold voltages in non-volatile storage using current sensing |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5564684A (en) * | 1978-11-08 | 1980-05-15 | Nec Corp | Integrated-circuit device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909631A (en) * | 1973-08-02 | 1975-09-30 | Texas Instruments Inc | Pre-charge voltage generating system |
| US4004164A (en) * | 1975-12-18 | 1977-01-18 | International Business Machines Corporation | Compensating current source |
| JPS5342633A (en) * | 1976-09-30 | 1978-04-18 | Toshiba Corp | Voltage sense circuit of semiconductor memory device |
| JPS6019599B2 (ja) * | 1977-06-13 | 1985-05-16 | 日本電気株式会社 | 相補型絶縁ゲ−ト半導体差動増幅回路 |
| JPS5824874B2 (ja) * | 1979-02-07 | 1983-05-24 | 富士通株式会社 | センス回路 |
| US4223394A (en) * | 1979-02-13 | 1980-09-16 | Intel Corporation | Sensing amplifier for floating gate memory devices |
| US4287570A (en) * | 1979-06-01 | 1981-09-01 | Intel Corporation | Multiple bit read-only memory cell and its sense amplifier |
| US4412143A (en) * | 1981-03-26 | 1983-10-25 | Ncr Corporation | MOS Sense amplifier |
-
1982
- 1982-03-30 JP JP57050089A patent/JPS58168310A/ja active Granted
-
1983
- 1983-03-21 EP EP83301573A patent/EP0090572B1/en not_active Expired
- 1983-03-21 DE DE8383301573T patent/DE3380780D1/de not_active Expired
- 1983-03-25 US US06/478,725 patent/US4539494A/en not_active Expired - Lifetime
- 1983-03-30 IE IE717/83A patent/IE55386B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5564684A (en) * | 1978-11-08 | 1980-05-15 | Nec Corp | Integrated-circuit device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613389A (ja) * | 1984-06-15 | 1986-01-09 | Hitachi Ltd | 記憶装置 |
| US7990793B2 (en) | 2008-03-17 | 2011-08-02 | Elpida Memory, Inc. | Semiconductor device having single-ended sensing amplifier |
| USRE46110E1 (en) | 2008-03-17 | 2016-08-16 | Ps4 Luxco S.A.R.L. | Semiconductor device having single-ended sensing amplifier |
| US7933141B2 (en) | 2008-04-04 | 2011-04-26 | Elpida Memory, Inc. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3380780D1 (en) | 1989-11-30 |
| IE830717L (en) | 1983-09-30 |
| IE55386B1 (en) | 1990-08-29 |
| EP0090572A3 (en) | 1986-10-15 |
| US4539494A (en) | 1985-09-03 |
| EP0090572B1 (en) | 1989-10-25 |
| EP0090572A2 (en) | 1983-10-05 |
| JPH0222474B2 (ja) | 1990-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58168310A (ja) | 出力回路 | |
| US7342450B2 (en) | Slew rate enhancement circuitry for folded cascode amplifier | |
| US3991380A (en) | Complementary field effect transistor differential amplifier | |
| US5808513A (en) | Rail-to-rail input common mode range differential amplifier that operates with very low rail-to-rail voltages | |
| US4136292A (en) | Voltage sensing circuit of differential input type | |
| US9013942B2 (en) | Sense amplifier having loop gain control | |
| US20020109547A1 (en) | Slew rate boost circuitry and method | |
| WO1997045954A9 (en) | Variable gain cmos amplifier | |
| JPH0738538B2 (ja) | スルーイング速度向上回路 | |
| JPH0319425A (ja) | ドライバ回路 | |
| JPH10509013A (ja) | ゲート−ソース電圧の和を一定に調整することによるＣＭＯＳ給電線間入力段用のｇ▲下ｍ▼−制御回路 | |
| JPH0520924B2 (ja) | ||
| US20140354361A1 (en) | Sense amplifiers including bias circuits | |
| JP3126629B2 (ja) | 演算増幅器 | |
| US4749955A (en) | Low voltage comparator circuit | |
| US6472908B1 (en) | Differential output driver circuit and method for same | |
| JP2672721B2 (ja) | センスアンプ回路 | |
| US7262638B2 (en) | Current sense amplifier | |
| JPH05225792A (ja) | Ｎａｎｄ型セルを具備したメモリ装置の感知装置 | |
| JPH01296491A (ja) | 基準電圧発生回路 | |
| JPH098570A (ja) | Ｃｍｏｓ演算増幅器 | |
| JPS6043294A (ja) | 半導体メモリ装置 | |
| CA2096169C (en) | Negative feedback sense pre-amplifier | |
| JPS6338312A (ja) | 電圧リピ−タ回路 | |
| JPS62293587A (ja) | 差動増幅回路 |