KR940003836B1 - 데이타 감지회로 - Google Patents

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Abstract

내용 없음.

Description

데이타 감지회로
제1도는 종래 기술의 데이타 감지회로를 나타내는 회로도.
제2도는 제1도 회로의 전압특성 곡선도.
제3도는 본 발명의 일실시예에 따른 데이타 감지회로의 상세회로도.
* 도면의 주요부분에 대한 부호의 설명
N1 내지 N12, P1, P2 : MOSFET C1, CBL, CBL1, CDB, CDB1 : 콘덴서
1 : 비트선 감지증폭부 2 : 데이타 버스선 감지 증폭부
3 : 전압차-전류차 변환부 4 : 전류 감지부
5 : 전류차-전압차 변환 및 증폭부 11 : 비트선 감지 증폭기.
본 발명은 데이타 감지장치에 관한 것으로서, 특히 전류차를 이용하여 데이타를 감지하는 데이타 감지회로에 관한 것이다.
제1도 및 제2도를 참조하여 종래 기술을 설명한다.
종래의 데이타 감지회로는 워드선(WL)에 게이트단이 연결되고 비트선(BL1)에 소오스단이 연결된 n채널 MOSFET(N1), 비트선(BL1,BL2) 사이에 연결된 비트선 감지 증폭기(11), 비트선(BL1,BL2)에 각각 일단이 연결되고 타단은 접지되어 있는 콘덴서(CBL,CBL1)로 구성된 비트선 감지 증폭부(1)와, 데이타 버스선(DL1,DL3)에 연결된 스위칭 n채널 MOSFET(N2,N3)와 데이터 버스선(DL1,DL2)에 각각의 일단이 연결되고 타단은 접지되어 있는 콘덴서(CDB,CDB1)와, 게이트단과 드레인단이 연결된 p채널 MOSFET(P1), 상기 p채널 MOSFET(P1)의 소오스단에 소오스단이 연결되고 게이트단에 게이트단이 연결된 p채널 MOSFET(P2), 상기 p채널 MOSFET(P1,P2)의 드레인단에 각각의 드레인 단이 연결되고 상기 n채널 MOSFET(N2,N3)의 드레인단에 각각의 게이트단이 연결된 n채널 MOSFET(N4,N5), 상기 n채널 MOSFET(N4,N5)의 소오스단에 드레인단이 연결된 n채널 MOSFET(N6)로 구성된 데이타 버스선 감지증폭부(2)로 이루어진다.
MOSFET(N1)이 데이타 워드선 선택신호(ψ0)가 인가되면 메모리셀(도면에 도시하지 않았음)에 저장된 데이타로 인하여 비트선(BL1,BL2)간에 전압차가 발생한다. 데이타 감지 증폭기(11)가 동작신호(ψ1)에 의해 동작하면 비트선(BL1,BL2)간의 미세한 전압차가 증폭되게 되고 비트선(BL1,BL2)의 증폭된 전압을 데이타 버스선(DL1,DL2)에 전달하기 위하여 스위칭 MOSFET(N1,N2)의 게이트단에 스위칭 동작신호(ψ2)를 인가한다. 그러면 비트선 콘덴서(CBL,CBL1)와 데이타 버스선 콘덴서(CDB,CDB1)에 의하여 전하교환(Charge Share)이 발생하여 제2도에 나타난 K점과 같이 전압 상쇄가 발생한다. 데이타 버스선 감지 증폭동작신호(ψ3)에 의해 MOSFET(N4,N5,P1,P2)가 동작하여 전압차를 출력한다.
상기한 바와같이 종래기술의 데이타 감지회로는 비트선 및 데이타 버스선 캐패시턴스에 의하여 전하교환이 발생하여 동작시간 지연 및 전력소모가 발생하고, 데이타 감지후 비트선과 데이타 버스선의 전압을 동일한 전압으로 재충전시켜야 하므로 추가로 시간지연이 발생하는 문제점이 있었다.
본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 비트선과 데이타 버스선의 직접연결에 의한 전하교환을 막고, 데이타 버스 감지증폭기를 전압차가 아닌 전류차에 의존하게 함으로서 데이터 버스선에 충전된 전하의 충전 및 방전에 의한 전력소모를 막고, 데이타 버스선이 일정한 전압 상태를 유지하도록하는 데이타 감지회로를 제공함에 그 목적이 있다.
본 발명은 상기 목적을 달성하기 위하여, 반도체 소자에서 한쌍의 데이타 버스선을 통해 전송되는 데이타를 감지하기위한 데이타 감지회로에 있어서, 데이타 워드선 선택신호를 발생하기위한 워드선과; 상기 데이타 워드선 선택신호에 응답하여 비트선 사이에 전압차를 발생하기위한 한쌍의 비트선과; 상기 한쌍의 비트선과 상기 워드선에 접속된 비트선 감지 증폭 수단과; 상기 비트선 감지 증폭 수단에 상기 비트선을 통해 연결되어, 상기 비트선사이의 전압차를 상기 데이타 버스선 사이의 전류차로 변환하는 전압차-전류차 변환수단과; 상기 전압차-전류차 변환 수단에 데이타 버스선을 통해 연결되고 또한 전원에 연결되어, 상기 데이타 버스선을 통해 흐르는 전류를 감지하고 상기 데이타 버스선 상의 전압을 일정하게 유지하기 위한 전류감지 수단 및; 상기 전류 감지 수단에 연결되어 상기 전류 감지수단에서 감지된 전류차를 전압차로 변환하고, 변환된 전압차를 증폭하기 위한 전류차-전압차 변환 및 증폭 수단을 구비하는 것을 특징으로 한다.
이하 첨부된 제3도를 참조하여 본 발명의 일실시예를 상세히 설명한다.
도면에서 N1과 N4 내지 N12는 n채널 MOSFET, P1과 P2는 p채널 MOSFET, C1과 CBL과 CBL1과 CDB와 CDB1은 콘덴서, 1은 비트선 감지 증폭부, 3은 전압차-전류차 변환부, 4는 전류 감지부, 5는 전류차-전압차 변환 및 증폭부, 11은 비트설 감지 증폭기를 나타낸다.
도면에 도시한 바와 같이 본 발명은 비트선 감지 증폭부(1)와, 상기 비트선 감지 증폭부(1)에 비트선(BL1,BL2)으로 연결된 전압차-전류차 변환부(3)와, 상기 전압차-전류차 변환부(3)에 데이터버스선(DL1,DL2)으로 연결된 전류 감지부(4)와, 상기 전류 감지부(4)에 연결된 전류차-전압차 변환 및 증폭부(5) 및, 상기 전류차-전압차 변환부(3)와 전류감지부(4) 사이에 있는 데이타 버스선(DL1,DL2)에 일단이 각각 연결되고 타단은 접지되어 있는 콘덴서(CDB,CDB1)로 구성되어 있다.
상기 비트선 감지증폭부(1)는 워드선(WL)에 게이트단이 연결되고 소오스단은 비트선(BL1)에 연결된 n채널 MOSFET(N), 비트선(BL1,BL2)에 각각의 일단이 연결되고 각각의 타단은 접지되어 있는 콘덴서(CBL,CBL1), 상기 MOSFET(N1)의 드레인 단에 연결된 콘덴서(C1), 비트선(BL1,BL2) 사이에 연결된 비트선 감지 증폭기(11)로 구성된다.
상기 전압차-전류차 변환부(3)은 각각의 게이트단이 비트선(BL1, BL2)에 연결되고 드레인단은 데이터 버스선(DL1,DL2)에 연결되며 소오스단은 동작신호(ψ4)가 인가되는 두개의 n채널 MOSFET(N7,N8)로 구성된다.
상기 전류 감지부(4)는 각각의 드레인단에 전원전압(VDD)이 인가되고 게이트단에는 동작신호(ψ5)가 인가되는 n채널 MOSFET(N11,N12), 상기 MOSFET(N11)의 소오스단이 드레인단에 연결되고 상기 MOSFET(N12)의 소오스단이 게이트단에 연결되며 소오스단은 데이타 버스선(DL2)에 연결된 n채널 MOSFET(N9), 상기 MOSFET(N12)의 소오스단이 드레인단에 연결되고 상기 MOSFET(N11)의 소오스단이 게이트단에 연결되며 소오스단은 데이타 버스선(DL1)에 연결된 n채널 MOSFET(N10)으로 구성된다.
상기 전류차-전압차 변환 및 증폭분(5)는 게이트단과 드레인단이 연결된 p채널 MOSFET(P1), 상기 MOSFET(P1)의 소오스단에 소오스단을 연결하고 게이트단에 게이트단을 연결한 p채널 MOSFET(P2), 상기 MOSFET(P1,P2)의 드레인단에 각각의 드레인단이 연결되고 상기 MOSFET(N9,N10)의 서브스트레이트(Substrate)단에 각각의 게이트단이 연결되는 n채널 MOSFET(N4,N5), 상기 MOSFET(N4,N5)의 소오스단이 드레인단에 연결되며 동작신호(ψ3)가 게이트단에 인가되는 n채널 MOSFET(N6)로 구성된다.
이하, 본 발명의 동작을 설명한다.
동작신호(ψ0,ψ1)에 의해 비트선(BL1,BL2)간에 전압차가 발생하게 되며 동작신호(ψ4)가 '하이'상태에서 '로우'상태로 변하게 되면 MOSFET(N7,N8)의 드레인단에는 전류가 흐르게 된다. 이때 흐르는 전류는 비트선 전압이 MOSFET(N7,N8)의 게이트단에 인가되므로 비트선 전압차가 전류차로 반환된다. 동작신호(ψ5)에 의해 전류(I1)는 MOSFET(N12,N10)를 통해 데이타 버스선(DL1)으로 흐른다. 또한 전류(I2)는 MOSFET(N11,N9)를 통하여 데이타 버스선(DL2)으로 흐른다. 따라서 MOSFET(N12)의 게이트-소오스 전압값(VGS12)과 MOSFET(N10)의 게이트-소오스 전압값(VGS10)은 일치하여, MOSFET(M11)의 게이트-소초스 전압간(VGS11)과 MOSFET(N9)와 게이트-소오스 전압값(VGS9)은 일치한다
ψ3에 '하이'전압 즉 VDD가 인가되며 A점의 전압 VA=VDD-VGS11-VGS10이고 B점의 전압 VB=VDD-BGS12-VGS9가 된다. 그러므로 데이타 버스선(DL1,DL2)에 흐르는 전류는 달라도 데이타 버스선(DL1,DL2)의 AB지점의 전압은 동일하다. 이를 보다 구체적으로 살펴보면 다음과 같다.
먼저 제3도에서 데이타 버스선(D11,DL2)를 통하여 전류 I1, I2가 흐를때, MOSFET(N12,N10)을 통해 흐르는 전류는 I1으로 항상 같고, MOSFET(N9,N11)을 통해 흐르는 전류도 I2로 같으며, 그 값은 각각 다음과 같다.
Figure kpo00001
여기서, VCA; C, A 노드간의 전압차, VDB; D, B 노드간의 전압차, VQ5D; Q5신호의 전압과 D노드간의 전압차, VQ5C; Q5신호의 전압과 C노드간의 전압차.
Figure kpo00002
식 (3)과 (4)로부터
VQ5+VB=VQ5+VA이 되므로, VA=VB가 됨을 알 수 있다. 따라서 MOSFET(N7)과 MOSFET(N8)을 통해 흐르는 전류차에 의하여 I1, I2 사이의 전류차가 나타나고 이 차이는 C, D 노드의 전압차를 일으키게 되며, 이때, 동작신호(ψ3)가 MOSFET(N6)의 게이트 단에 인가되면 전류차-전압차 변환부(5)가 동작하게 되며 상기 MOSFET(N9)의 드레인 전압이 MOSFET(N4)의 게이트 단에 인가되고 상기 MOSFET(N1O)의 드레인 전압이 MOSFET(N5)의 게이트 단에 인가되므로 두 드레인 전압(VC,VD)의 차가 증폭되어 출력단에 나타난다.
따라서 상기한 바와같이 구성되어 동작하는 본 발명은 감지시간의 단축 및 전력소비 감소의 효과가 있다.

Claims (5)

  1. 반도체 소자에서 한쌍의 데이타 버스선을 통해 전송되는 데이타를 감지하기위한 데이타 감지회로에 있어서, 데이타 워드선 선택신호를 발생하기위한 워드선(WL)과; 상기 데이타 워드선 선택신호에 응답하여 비트선 사이에 전압차를 발생하기위한 한쌍의 비트선(BL1,BL2)과; 상기 한쌍의 비트선과 상기 워드선에 접속된 비트선 감시 증폭 수단(1)과; 상기 비트선 감지 증폭 수단(1)에 상기 비트선(BL1,BL2)을 통해 연결되어, 상기 비트선사이의 전압차를 상기 데이타 버스선 사이의 전류차로 변환하는 전압차-전류차 변환수단(3)과; 상기 전압차-전류차 변환수단(3)에 데이터 버스선(DL1,DL2)을 통해 연결되고 또한 전원에 연결되어, 상기 데이터 버스선을 통해 흐르는 전류를 감지하고 상기 데이터 버스선 상의 전압을 일정하게 유지하기 위한 전류 감지 수단(4) 및; 상기 전류 감지 수단(4)에 연결되어 상기 전류감지수단(4)에서 감지된 전류차를 전압차로 변환하고, 변환된 전압차를 증폭하기 위한 전류차-전압차 변환 및 증폭 수단(5)을 구비하는 것을 특징으로 하는 데이타 감지회로.
  2. 제1항에 있어서, 상기 비트선 감지 증폭수단(1)은 워드선(WL)에 연결된 게이트단과 제1비트선(BL1)에 연결된 소오스단 및 콘덴서(C1)에 연결된 드레인단을 갖고 있는 제1 n채널 MOSFET(N1)와; 각각의 비트선에 각각 연결된 한쌍의 콘덴서(CBL,CBL1) 및; 상기 한쌍의 비트선 사이에 연결된 비트선 감지 증폭기(11)를 포함하는 것을 특징으로 하는 데이타 감지회로.
  3. 제2항에 있어서, 상기 전압차-전류차 변환수단(3)은 제1비트선(BL1)에 연결된 제2 n채널 MOSFET(N7); 및 상기 제2 n채널 MOSFET(N7)와 제2비트선에 연결된 제3 n채널 MOSFET(N8)를 포함하는 것을 특징으로 하는 데이타 감지회로.
  4. 제3항에 있어서, 상기 전류 감지수단(4)은 제4 n채널 MOSFET(N11)와; 상기 제4 n채널 MOSFET(N11)의 드레인단과 게이트단에 각각 그 드레인 단과 게이트단이 서로 연결된 제5 n채널 MOSFET(N12)와; 상기 제4 n채널 MOSFET(N11)의 소오스단에 연결된 드레인단과 상기 제5 n채널 MOSFET(N12)의 소오스단에 연결된 게이트단을 갖고 있는 제6 n채널 MOSFET(N9); 및 상기 제5 n채널 MOSFET(N12)의 소오스단에 연결된 드레인단과 상기 제4 n채널 MOSFET(N11)의 소오스단에 연결된 게이트단을 갖고 있는 제7 n채널 MOSFET(N10)를 포함하는 것을 특징으로 하는 데이타 감지회로.
  5. 제4항에 있어서, 전류차-전압차 변환 및 증폭수단(5)은 각각의 소오스과 게이트단이 서로 연결되어 있고 그 공통 소오스단에는 전원(VDD)이 연결되어 있는 제1 및 제2 p채널 MOSFET(P1,P2)와; 상기 제1 p채널 MOSFET(P1)의 드레인단에 연결된 드레인단과 상기 전류 감지수단(4)의 출력일단에 연결된 게이트단을 갖고있는 제8 n채널 MOSFET(N4)와; 상기 제2 p채널 MOSFET(P2)의 드레인단에 연결된 드레인단과 상기 전류 감지수단(4)의 출력의 다른 일단에 연결된 게이트단을 갖고있는 제9 n채널 MOSFET(N5); 및 상기 제8 및 9 n채널 MOSFET(N4,N5)에 연결된 제10 n채널 MOSFET(N6)를 포함하는 것을 특징으로 하는 데이타 감지회로.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100304813B1 (ko) * 1992-12-28 2001-11-22 사와무라 시코 부성저항회로와이를사용한슈미트트리거회로
JP3305449B2 (ja) * 1993-09-17 2002-07-22 富士通株式会社 半導体記憶装置
JPH08314795A (ja) * 1994-05-19 1996-11-29 Hitachi Ltd 記憶装置の読み出し回路及び記憶システム
JPH09213078A (ja) * 1996-02-01 1997-08-15 Hitachi Ltd 半導体メモリ、デバイス、信号の増幅方法、パストランジスタを制御するための方法および装置
JPH1050060A (ja) * 1996-07-25 1998-02-20 Texas Instr Inc <Ti> 非差動電流モード技術を用いたデータパスのための装置および方法
US8164362B2 (en) * 2000-02-02 2012-04-24 Broadcom Corporation Single-ended sense amplifier with sample-and-hold reference
JP2007207344A (ja) * 2006-02-01 2007-08-16 Micron Technology Inc 低電圧データ経路および電流センス増幅器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5320828A (en) * 1976-08-11 1978-02-25 Hitachi Ltd Sense amplifier circuit
JPS58168310A (ja) * 1982-03-30 1983-10-04 Fujitsu Ltd 出力回路
JPS61224192A (ja) * 1985-03-29 1986-10-04 Sony Corp 読出し増幅器
JPS62102499A (ja) * 1985-10-28 1987-05-12 Nec Corp メモリ回路
US4845681A (en) * 1987-10-02 1989-07-04 Honeywell Inc. GaAs SCFL RAM
JPH01155589A (ja) * 1987-12-11 1989-06-19 Hitachi Ltd 半導体記憶装置
US4954992A (en) * 1987-12-24 1990-09-04 Mitsubishi Denki Kabushiki Kaisha Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor

Also Published As

Publication number Publication date
KR920018582A (ko) 1992-10-22
JPH0660655A (ja) 1994-03-04
DE4207085A1 (de) 1992-09-10
JP3113372B2 (ja) 2000-11-27
US5302867A (en) 1994-04-12
DE4207085B4 (de) 2009-02-26
DE4207085B8 (de) 2009-07-09

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