JPH09213078A

JPH09213078A - 半導体メモリ、デバイス、信号の増幅方法、パストランジスタを制御するための方法および装置

Info

Publication number: JPH09213078A
Application number: JP8308543A
Authority: JP
Inventors: Hiroshi Otori; 浩大鳥; Takesada Akiba; 武定秋葉
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-02-01
Filing date: 1996-11-19
Publication date: 1997-08-15
Also published as: US5881005A; TW333650B; KR970063248A; KR100435977B1

Abstract

(57)【要約】【課題】センスアンプ動作の精度を維持しながらオー
バードライブすることにより高速な信号の弁別を行うた
めの方法および装置を提供する。【解決手段】ソース共通形Ｎチャネルスイッチを有す
るオーバードライブ回路がセンスされる信号をある期間
通常レベルより大きな電圧レベルへと駆動する。信号が
オーバードライブされる期間５０はセンスアンプ回路の
動作電圧に対応したものである。オーバードライブが終
了すると、センスされる信号は第２の期間５２、正規化
回路によって通常レベルへと駆動され、それにより次の
メモリサイクルに備え、信号が再び所望のプリチャージ
レベルに設定されるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に半導体回
路設計に関し、特に一定の遅延時間を有するメモリセン
ス回路のための方法および装置に関する。

【０００２】

【従来の技術】ディジタル論理では、入出力信号が、"H
igh"（以下、Ｈと略す）あるいは"Low" （以下、Ｌと略
す）とみなされるように定義された電圧レベルを満たす
必要がある。

【０００３】しかし、ディジタル論理を利用する典形的
な集積回路、即ち”チップ”には、多くの電圧レベルの
信号が含まれている。その結果、センスアンプ回路を用
いて信号を解釈、即ち「弁別」し、信号をＨあるいはＬ
の電圧レベルへと駆動し、それによって、チップ上の他
のディジタル回路のための適正電圧を生成するようにし
ている。

【０００４】例えば、ランダムアクセスメモリ（ＤＲＡ
Ｍ）デバイスのためのキャパシタタイプのメモリセルは
非常に小さなビット信号を用いている。ＤＲＡＭに設け
られたセンスアンプ回路は、メモリセルのＨレベルとＬ
レベルとの間のレベルとして定義されたプリチャージレ
ベルとビット信号とを比較することにより、そのビット
信号を弁別している。ビット信号のレベルがプリチャー
ジレベルより上の場合には、センスアンプ回路はその信
号をＨあるいは論理値１の信号として解釈する。ビット
信号のレベルがプリチャージレベルより低い場合には、
センスアンプ回路はその信号をＬあるいは論理値０の信
号として解釈する。

【０００５】技術が進歩するにつれ、センスアンプ回路
により実効される弁別の速度および精度がより重要にな
ってきている。このため、チップの設計者は信号弁別の
速度を上げる様々な方法を試してきた。例えば、Dhong
et al.の米国特許第５，２５７，２３２号は、信号弁別
の速度を上げるために、センスアンプ回路をオーバード
ライブする方法を教示している。

【０００６】

【発明が解決しようとする課題】ところが、前記米国特
許の方法は信号をすばやく弁別する点では成功している
が、問題点を有している。そのような問題点の１つは、
センスが完了するときに、信号が所望のプリチャージレ
ベルには戻らないので、このオーバードライブ処理が不
正確なことである。その代わり、センスの際に電圧を通
常以上に上げる（オーバーシュート）ため、ビット信号
がずれたレベルに戻る。その結果、プリチャージレベル
が変化し、センスアンプ回路は次のビット信号を正しく
解釈しなくなる。

【０００７】この問題は、様々な電圧レベルに設定され
得る外部電源（ＶDD）を現代の集積回路が用いていると
いう事実により悪化されている。例えば、単一のチップ
が4.０Ｖと2.４Ｖとの間の外部電源レベルで動作するこ
とがある。電源レベルの変動が大きく、チップの素子が
異なる電源レベルで動作するときには異なる動作をする
ため、信号がオーバードライブされる時間の長さが重要
な問題となる。

【０００８】特に、従来のチップは、信号がオーバード
ライブされる時間の長さを制御するためにソース共通形
の大きなＰチャネルスイッチを用いている。これは、Ｐ
チャネルデバイスによって非常に高い電圧に引き上げる
ことができ、高い電源レベルですばやくそれを行うこと
ができることによる。

【０００９】しかし、Ｐチャネルデバイスは動作電圧の
変化で劇的に変化するので、高速で正確な設計をより実
現し難くしている。更に、Ｐチャネルデバイスは、余分
のレイアウトスペースを必要とし、動作電圧が低いとき
には動作速度が非常に遅い。

【００１０】したがって、本発明の目的は、センスアン
プ動作の精度を維持しながら、信号をオーバードライブ
することにより高速な信号の弁別を行うための方法およ
び装置を提供することである。

【００１１】また、本発明の目的は、異なる電源レベル
で動作するチップにおいて信号をオーバードライブする
ための方法および装置を提供することである。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１４】すなわち、本発明は、センスアンプ回路の
受取る信号をオーバードライブするための方法および装
置を提供する。この目的のために、Ｎチャネルソース共
通形スイッチを有するオーバードライブ回路が、センス
されるべき信号をある期間通常のレベル以上の電圧レベ
ルに駆動する。信号がオーバードライブされる期間の長
さはセンスアンプ回路の動作電圧に対応している。オー
バードライブが完了すると、センス対象の信号を正規化
回路が第２の期間通常レベルへと駆動し、それにより次
のメモリサイクルに備えて、信号を再び所望のプリチャ
ージレベルに設定できるようにする。

【００１５】前記した本発明によれば、精度を維持しつ
つ、センスアンプによりビット線の信号を高速に弁別す
ることができる。

【００１６】また、本発明によれば、信号がオーバード
ライブされる期間の長さが外部電源の電圧レベルに応じ
たものである点で有利である。

【００１７】又、本発明によれば、低い動作電圧におい
て、ソース共通形のＮチャネルスイッチがソース共通形
のＰチャネルスイッチより高速である点で有利である。

【００１８】又、本発明によれば、ソース共通形のＮチ
ャネルスイッチは異なる動作電圧レベルにおいても一貫
的に動作する点で有利である。

【００１９】又、本発明によれば、ソース共通形Ｎチャ
ネルスイッチはソース共通形Ｐチャネルスイッチに比べ
てレイアウト面積の点で有利である。

【００２０】

【発明の実施の形態】図１において、参照番号１０は本
発明の一実施形態であるメモリデバイスを示している。
本発明の好適な実施形態では、デバイス１０は２５６Ｍ
ビットのダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）であるが、本発明はＤＲＡＭに対する適用に限定さ
れるわけではなく、正確で高速な信号増幅が必要な任意
の集積回路デバイスに関連して適用することができる。

【００２１】デバイス１０は外部電源（図示されていな
い）に接続されており、それにより正の電源（ＶDD）お
よび０Ｖの電源（ＶSS）が供給される。デバイス１０は
複数の従来のエンハンスメント形電界効果トランジスタ
を有しており、その各々はゲート、ソース、ドレインお
よびウエルを備えている。他に特別の言及がなければ、
各トランジスタは、ここで記載されるとおり、飽和モー
ドで動作するものとみなす。

【００２２】また、デバイス１０は、複数のメモリセル
（ビット）のアレイブロック（アレイブロック１２等）
を含んでいる。アレイブロック１２を残りのアレイブロ
ックの代表として取り上げると、ビット１４ａ〜１４ｄ
を含んでおり、これらはこのアレイブロックの残りのビ
ットを代表するものとして示されている。

【００２３】簡単化のために、詳細な説明の以下の部分
において、アレイブロック１２をそのアレイブロックに
関連する少数のビット、信号および回路と共に説明す
る。したがって、以下に説明されるのは好適な実施形態
を簡略化し、例示のために説明したものであり、本発明
の限定を意図したものではない。

【００２４】ビット１４ａ，１４ｂおよびビット１４
ｃ，１４ｄは従来のようにワード線ＷＬ１およびワード
線ＷＬ２によりそれぞれ選択される。選択されると、ビ
ット１４ａ，１４ｂ，１４ｃ，１４ｄはビット線ＢＬ
１，ＢＬＢ１，ＢＬ２，ＢＬＢ２をビット信号（図示さ
れていない）により従来の仕方で駆動する。

【００２５】また、ビット線ＢＬ１，ＢＬＢ１およびビ
ット線ＢＬ２，ＢＬＢ２はセンスアンプ１６ａおよびセ
ンスアンプ１６ｂにそれぞれ接続されているが、その接
続はパスゲート１８ａ，１８ｂおよびパスゲート１８
ｃ，１８ｄを介して実現されている。このように、パス
ゲート１８ａ〜１８ｄがアクティブのときにはいつで
も、ビット信号はセンスアンプにより駆動され得る。

【００２６】センスアンプ１６ａおよびセンスアンプ１
６ｂは、ビット信号を弁別するために用いられる従来の
センスアンプ回路である。センスアンプ１６ａおよびセ
ンスアンプ１６ｂの各々は、１対のＰチャネル金属酸化
物半導体（ＰＭＯＳ）トランジスタ１９ａ，１９ｂおよ
び一対のＰＭＯＳトランジスタ１９ｃ，１９ｄをそれぞ
れ有し、又、１対のＮチャネル金属酸化物半導体（ＮＭ
ＯＳ）トランジスタ２０ａ，２０ｂおよび一対のＮＭＯ
Ｓトランジスタ２０ｃ，２０ｄをそれぞれ有し、それら
はビット線ＢＬ１，ＢＬＢ１およびビット線ＢＬ２，Ｂ
ＬＢ２のそれぞれの間において、従来の仕方で交差結合
されている。

【００２７】更に、ＰＭＯＳトランジスタ１９ａ〜１９
ｄは、ＶDDにバイアスされたウエルと、第１のソース共
通形スイッチ（common source switch；以下ＣＳＳとい
う）トランジスタ３２と、第２のＣＳＳトランジスタ３
４に接続されたソースとを有している。

【００２８】ＮＭＯＳトランジスタ２０ａ〜２０ｄは、
ＶSSにバイアスされたウエルと、第３のＣＳＳトランジ
スタ３６に接続されたソースとを有している。後に説明
するようにＶSSおよびＶDDの両方の電源線はセンスアン
プ１６ａ，１６ｂに既に使用されているので、トランジ
スタのウエルをバイアスするためにこれらの電源を用い
ることによりレイアウト面積が節約される。

【００２９】ビット線が弁別されると、列選択信号ＹＳ
が４個のトランジスタ３８ａ，３８ｂ，３８ｃ，３８ｄ
をアクティブにし、これらのトランジスタ３８ａ〜３８
ｄがビット線ＢＬ１，ＢＬＢ１，ＢＬ２，ＢＬＢ２を対
応する出力線Ｉ／Ｏ０，Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ３
にそれぞれ接続する。

【００３０】図２に示すように、ＶDDおよびＶSS電源に
加えて、デバイス１０は、３種の内部電圧ＶPP，ＶPERI
およびＶARY （ＶSS＜ＶARY ＜ＶPERI＜ＶPP）を生成す
るために、従来の電圧源回路４０を含んでいる。例示の
ために、ＶSS，ＶARY ，ＶPERI，ＶPPはそれぞれ０Ｖ，
2.０Ｖ，2.５Ｖおよび3.６Ｖであるものとする。ＶDDの
電圧レベルは2.４〜4.０Ｖの範囲にあるものとする。

【００３１】再び図１を参照すると、センスアンプ制御
回路（図示されていない）は３つの信号ＳＡＰ１，ＳＡ
Ｐ２および信号ＳＡＮを駆動する。信号ＳＡＰ１，ＳＡ
Ｐ２および信号ＳＡＮは、３個のＣＳＳトランジスタ３
２，３４，３６の各々のゲートを駆動するためにそれぞ
れ用いられる。

【００３２】第１のＣＳＳトランジスタ３２がアクティ
ブにされると、センスアンプのＰＭＯＳトランジスタ１
９ａ〜１９ｄがＶDD（2.４〜4.０Ｖ）に接続され、この
電圧レベルはセンスアンプがビット信号を駆動する通常
のＨ電圧レベルより高いので、ビット信号はオーバード
ライブされる。

【００３３】更に、第２のＣＳＳトランジスタ３４の構
成（即ち、ＮＭＯＳまたはＰＭＯＳであるか）は、以下
に示すように、ビット信号が駆動される速度に影響す
る。

【００３４】第２のＣＳＳトランジスタ３４がアクティ
ブにされると、センスアンプのＰＭＯＳトランジスタ１
９ａ〜１９ｄがＶARY （2.０Ｖ）に接続されるが、この
電圧レベルはセンスアンプがビット信号を駆動するため
の目標電圧のＨレベルである。

【００３５】同様に、第３のＣＳＳトランジスタ３６が
アクティブとされると、センスアンプのＮＭＯＳトラン
ジスタ２０ａ〜２０ｄがＶSS（0.０Ｖ）に接続される
が、この電圧レベルはセンスアンプがビット信号を駆動
するための目標電圧のＬレベルである。

【００３６】図３をも参照すると、その図は、それぞれ
ビット線ＢＬ１，ＢＬＢ１上の２つのビット信号ＢＬ，
ＢＬＢが、第１のＣＳＳトランジスタ３２に接続された
センスアンプ１６ａにより弁別されるのを示す時間−電
圧図であるが、トランジスタ３２がＮチャネルトランジ
スタであるときの本発明の第１の実施形態の動作を示し
ている。

【００３７】特に注意を払うべきであるのは、ビット信
号ＢＬがＨの目標電圧ＶARY （2.０Ｖ）に達する時間
と、ビット信号ＢＬＢがＬの目標電圧ＶSS（0.０Ｖ）に
達する時間である。

【００３８】図３に示されているように、ビット信号Ｂ
ＬＢは、ＶDDが2.４Ｖに近づくときもＶDDが4.０Ｖに近
づくときも同一の波形である。しかし、ビット信号ＢＬ
は、ＶDDが2.４Ｖのときの波形（ＢＬ（ＶDD＝2.４
Ｖ））とＶDDが4.０Ｖに近づくときの波形（ＢＬ（ＶDD
＝4.０Ｖ））とでは異なる波形となっている。

【００３９】ビット信号ＢＬ（ＶDD＝4.０Ｖ）がＨの目
標電圧に達する時刻ｔ１と、ビット信号ＢＬ（ＶDD＝2.
４Ｖ）がＨの目標電圧に達する時刻ｔ２とを考慮する
と、時刻ｔ１と時刻ｔ２との間の差ｄ１は約２ｎｓであ
る。

【００４０】図１および図４を参照すると、図４は第１
のＣＳＳトランジスタ３２がＰチャネルトランジスタで
あることを除けば図３で用いられたものと同じ回路にお
ける２つのビット信号ＢＬ，ＢＬＢの時間−電圧図であ
り、従来のＤＲＡＭにおける問題点を説明するための波
形図を示している。

【００４１】ビット信号ＢＬＢはやはり、ＶDDが2.４Ｖ
に近づくときもＶDDが4.０Ｖに近づくときもどちらも同
一の波形である。しかし、ビット信号ＢＬは、ＶDDが2.
４Ｖに近づくときの波形（ＢＬ（ＶDD＝2.４Ｖ））とＶ
DDが4.０Ｖに近づくときの波形（ＢＬ（ＶDD＝4.０
Ｖ））とは異なっている。

【００４２】ＢＬ（ＶDD＝4.０Ｖ）がＨの目標電圧に達
する時刻ｔ３と、ＢＬ（ＶDD＝2.４Ｖ）がＨの目標電圧
に達する時刻ｔ４とを考慮すると、時刻ｔ３と時刻ｔ４
との差ｄ２は約１４ｎｓである。この差ｄ２が差ｄ１
（図３）よりはるかに大きいことが本願発明者によって
明らかになった。従って、本発明においては、ＣＳＳト
ランジスタ３２がＮＭＯＳトランジスタである第１の実
施形態が用いられる。

【００４３】図１および図５を参照すると、第１の実施
形態において、センス動作は時刻ｔ５においてＳＡＮ信
号およびＳＡＰ１信号の両方をアクティブにすることに
よって開始され、それはオーバードライブ期間５０の開
始となっている。

【００４４】オーバードライブ期間５０の開始に応じ
て、第１および第３のＣＳＳトランジスタ３２，３６が
イネーブルとされ、２つのラッチ信号ＳＤＰ, ＳＤＮを
ＶDD電源線およびＶSS電源線にそれぞれ接続することに
より、信号ＳＤＰ, ＳＤＮがアクティブとなる。

【００４５】しかし、信号ＳＡＮおよび信号ＳＡＰ２と
は異なり、ＳＡＰ１信号はＨの電圧レベルがＶPP（3.６
Ｖ）である。その結果、ＶDDが3.０〜4.０Ｖに近づく
と、第１のＣＳＳトランジスタ３２はゲート電圧ＶPP
（これはＶDD＋Ｖthより低い電圧である）を受取り、そ
れにより第１のＣＳＳトランジスタを飽和モードに維持
し、比較的低いゲート電圧によりその性能が限定され
る。なお、Ｖthはトランジスタ３２のしきい値電圧であ
る。

【００４６】一方、ＶPPはＶDDの変化に対して安定した
一定の電圧であるからＶDDが2.４Ｖに近づくと、第１の
ＣＳＳトランジスタ３２のゲート電圧はＶDD＋Ｖthより
高くなり、それによって第１のＣＳＳトランジスタ３２
は線形モードに入り、このＣＳＳトランジスタを通って
流れる電流（図示されていない）はＶDDに線形的に比例
する。

【００４７】線形モードと飽和モードとをスイッチする
ことにより、外部電源電圧が変動しても、ビット線がＨ
の目標電圧に達するまでのオーバードライブ時間をほぼ
一定にできる。言い換えると、オーバードライブ電圧
（外部電源電圧）が変動しても、ほぼ一定のオーバード
ライブ時間でビット線のハイレベル側電圧が目標電圧に
到達する。従って、オーバードライブ時間の制御が容易
である。さらに、後述するように、センス動作の開始か
らＹＳ信号がアクティブとされるまでの時間をほぼ一定
にできるから、ＹＳ信号のタイミング制御が容易にな
る。

【００４８】２つのラッチ信号ＳＤＰ, ＳＤＮがアクテ
ィブにされると、ビット線上のビット信号は弁別され始
める。しかし、ビット線の長さのために、又、すべての
メモリセルとそれに接続されたセンスアンプの容量性負
荷のために、ビット線のセンスアンプ領域に位置する部
分におけるビット信号は、より下方のワード線の近くに
位置するビット線部分におけるビット信号とは異なる動
作をする。

【００４９】例えば、２つのビット線ＢＬ１, ＢＬＢ１
を考慮すると、センスアンプ１６ａにおけるビット線部
分に位置するビット信号ＢＬ, ＢＬＢは、タイミング図
においてそれぞれ波形ＢＬSAおよび波形ＢＬＢSAとして
示されている。

【００５０】同様に、ワード線ＷＬ２の近くのビット線
部分に位置する信号ＢＬ, ＢＬＢは、タイミング図にお
いてそれぞれ波形ＢＬWLおよび波形ＢＬＢWLにより示さ
れている。

【００５１】波形ＢＬWL，ＢＬＢWLと波形ＢＬSA，ＢＬ
ＢSAとを比較すると、センスアンプ１６ａに位置するビ
ット線部分についてはメモリセルとセンスアンプ回路の
容量性負荷によって受ける影響は最小限である。その結
果、センスアンプ１６ａにおけるビット信号はワード線
ＷＬ２におけるビット信号より高速に弁別される。

【００５２】オーバードライブ期間５０は、ビット線Ｂ
ＬWL, ＢＬSAの両方がＨの目標電圧（ＶARY ）に達する
まで維持される。オーバードライブ期間５０が時刻ｔ６
において完了すると、ＳＡＰ１信号が非アクティブとな
り、ＳＡＰ２信号がアクティブとされ、正規化期間５２
が開始される。

【００５３】正規化期間５２において、第１のＣＳＳト
ランジスタ３２はディスエーブルとされ、第２のＣＳＳ
トランジスタ３４がイネーブルとされ、ラッチ信号ＳＤ
ＰがＶARY 電源線に接続される。

【００５４】正規化期間５２によってビット信号ＢＬ,
ＢＬＢは所望のＶARY 電圧レベルとされ、そのため、等
化期間（図示されていない）においてこれらのビット信
号は正確にプリチャージレベルＶBLR （これはＶARY と
ＶSSとの丁度中間である）に戻る。

【００５５】両方のビット信号ＢＬ，ＢＬＢがそれぞれ
ＨおよびＬの目標電圧に達すると、ＹＳ信号がアクティ
ブとされる。このようにして、ビット線ＢＬ１，ＢＬＢ
１，ＢＬ２，ＢＬＢ２はそれぞれ対応する出力線Ｉ／Ｏ
０，Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ３に接続される。

【００５６】ビット信号ＢＬ，ＢＬＢが対応する出力線
に到達する速度は直接デバイス１０（図１）の速度に影
響する。したがって、ＹＳ信号が速くアクティブとされ
ればされるほど、デバイス１０は速く動作する。しか
し、ＹＳ信号があまりに速くアクティブとされる場合に
は、ビット信号は目標弁別レベルに達しておらず、ビッ
ト信号は破壊されてしまう。

【００５７】したがって、ＹＳＩＮＰＵＴ信号がアクテ
ィブとされてから（これはセンス動作の始まりに一致す
る）ＹＳ信号がアクティブとされるまでの遅延時間５６
は、デバイス１０の精度および速度の両方にとって重要
である。

【００５８】図３の実施例によれば、前述の通り、オー
バードライブ電圧（外部電源電圧）が変動しても、ほぼ
一定のオーバードライブ時間でビット線のハイレベル側
電圧が目標電圧に到達する。従ってオーバードライブ電
圧（外部電源電圧）の変動にかかわらず、センス動作の
開始からＹＳ信号がアクティブとされるまでの時間（遅
延時間５６）はほぼ一定でよい。従ってＹＳ信号のタイ
ミング制御が容易である。図６はＹＳ信号を発生する回
路の一例を示している。

【００５９】図６に示すように、遅延時間５６（図５）
の後にＹＳ信号をアクティブとするために第１の遅延回
路６０が用いられる。遅延回路６０は、複数のインバー
タ（インバータ６２ａ，６２ｂ，６２ｃ，６２ｄが代表
として示されている）と、ＣＳＳトランジスタ６４とを
有している。

【００６０】インバータ６２ａ，６２ｂ，６２ｃ，６２
ｄの各々は、ＮＭＯＳトランジスタ６６ａ，６６ｂ，６
６ｃ，６６ｄおよびＰＭＯＳトランジスタ６８ａ，６８
ｂ，６８ｃ，６８ｄをそれぞれ有しており、それらのト
ランジスタは、各ＰＭＯＳトランジスタのウエルがＶDD
にバイアスされ、ソースがＣＳＳトランジスタ６４に接
続されていることを除いて、従来の仕方で配列されてい
る。

【００６１】ＣＳＳトランジスタ６４は、そのゲートが
ＶPP（3.６Ｖ）に結合されている。その結果、ＶDDが3.
０〜4.０Ｖに近づくと、ＶPPのゲート電圧はＶDD＋Ｖth
より小さくなり、それによってＣＳＳトランジスタ６４
は飽和モードに維持され、比較的低いゲート電圧のため
に、その性能が限定されている。なお、Ｖthはトランジ
スタ６４のしきい値電圧である。

【００６２】また、ＶDDが2.４Ｖに近づくと、ＶPPのゲ
ート電圧はＶDD＋Ｖthより高くなり、それによってＣＳ
Ｓトランジスタ６４は線形モードで動作することにな
り、上記ゲート電圧（ＶPP）によってその性能が限定さ
れない。従って、外部電源電圧が4.０Ｖと2.４Ｖの間で
変動しても遅延時間５６が大幅に変化することを防止で
きる。また、線形モードでは、ＣＳＳトランジスタ６４
を通って流れる電流（図示されていない）はＶDDに線形
的に比例する。

【００６３】その結果、ＶDDが2.４Ｖに近づくときは、
ＶDDが3.０〜4.０Ｖに近づくときに比べて、より低い電
流がＣＳＳトランジスタ６４を流れ、インバータ６２
ａ，６２ｂ，６２ｃ，６２ｄの速度は遅くなり、それに
よって遅延時間５６（図５）がわずかに増大する。

【００６４】この特性は、ビット線がＨの目標電圧に達
するまでの上記オーバードライブ時間の特性と一致す
る。これは、図３に示された時刻ｔ２が時刻ｔ１よりわ
ずかに遅れることから明らかである。従って図６の回路
を用いることにより、ＹＳ信号のタイミングを、ビット
線が目標電圧に達する時間に応じて、自動的に微調整す
る事ができる。

【００６５】このようにして、第１の遅延回路６０はＶ
DDの異なる動作電圧の影響を受ける。更に、各ＰＭＯＳ
トランジスタ６８ａ，６８ｂ，６８ｃ，６８ｄのウエル
はＶDDにバイアスされており、ソースはＮＭＯＳトラン
ジスタを介してＶDDに接続されているため、これらＰＭ
ＯＳトランジスタは、ＶDD電圧レベルにかかわらず、セ
ンスアンプ１６ａ，１６ｂ（図１）のセンスアンプのＰ
ＭＯＳトランジスタ１９ａ〜１９ｄに類似した仕方で動
作し、ビット信号ＢＬ，ＢＬＢ（図５）が目標レベルに
達するのに必要な時間に遅延時間５６を合致させる。

【００６６】図７を参照すると、図６の遅延回路６０に
代えて、ＹＳＩＮＰＵＴ信号がアクティブとなった後、
遅延時間５６（図５）の後にＹＳ信号をアクティブとす
るために第２の遅延回路７０を用いることができる。

【００６７】遅延回路７０は、複数の素子を有してお
り、それにはＰＭＯＳトランジスタ７２ａ〜７２ｆ、Ｎ
ＭＯＳトランジスタ７４ａ〜７４ｆ、抵抗Ｒ１，Ｒ２お
よびＣＳＳトランジスタ７６が含まれている。これら素
子は従来の仕方で配列されて、抵抗性−容量性の遅延を
作り出している。

【００６８】更に、各ＰＭＯＳトランジスタ７２ａ〜７
２ｆは、ＶDDにバイアスされたウエルと、ＣＳＳトラン
ジスタ７６に接続されたソースとを有している。

【００６９】ＣＳＳトランジスタ７６は、そのゲートが
ＶPP（3.６Ｖ）に結合されている。その結果、ＶDDが3.
０〜4.０Ｖに近づくと、ＶPPのゲート電圧はＶDD＋Ｖth
より小さくなり、それによってＣＳＳトランジスタ６４
は飽和モードに維持され、比較的低いゲート電圧のため
に、その性能が限定されている。なお、ＶthはＣＳＳト
ランジスタ７６のしきい値電圧である。

【００７０】また、ＶDDが2.４Ｖに近づくと、ＶPPのゲ
ート電圧はＶDD＋Ｖthより高くなり、それによってＣＳ
Ｓトランジスタ７６は線形モードで動作することにな
り、上記ゲート電圧（ＶPP）によってその性能が限定さ
れることがない。従って、外部電源電圧4.０Ｖと2.４Ｖ
の間で変動しても遅延時間５６が大幅に変化することを
防止できる。

【００７１】また、線形モードでは、ＣＳＳトランジス
タ７６を通って流れる電流（図示されていない）はＶDD
に線形的に比例する。その結果、ＶDDが2.４Ｖに近づく
ときは、ＶDDが3.０〜4.０Ｖに近づくときに比べて、よ
り低い電流がＣＳＳトランジスタ７６を流れ、遅延時間
５６（図５）がわずかに増大する。この特性は、ビット
線がＨの目標電圧に達するまでの上記オーバードライブ
時間の特性と一致する。これは、図３に示された時刻ｔ
２が時刻ｔ１よりわずかに遅れることから明らかであ
る。従って図７の回路を用いることにより図６の回路と
同様に、ＹＳ信号のタイミングを自動的に微調整する事
ができる。

【００７２】図８を参照すると、パス信号ＳＨＲがパス
トランジスタ１８ａ〜１８ｄを制御している。従来、パ
ス信号ＳＨＲは、パス制御信号（図示されていない）に
より制御されるインバータ（図示されていない）によっ
て駆動される。従来のこのインバータにおいては、パス
信号ＳＨＲはＶPP電圧レベルでアクティブとされ、それ
によりパスゲートの実効抵抗を減少させる。

【００７３】しかし、好適な実施形態においては、ＳＨ
Ｒ信号はインバータによって制御されるのではなく、ソ
ースがＶPPに接続された第１のＰＭＯＳトランジスタ
と、ソースがＶPERIに接続された第２のＰＭＯＳトラン
ジスタ８２と、ソースがＶSSに接続されたＮＭＯＳトラ
ンジスタ８４とにより制御される。

【００７４】これら３つのトランジスタ８０，８２，８
４は、それぞれ第１、第２、第３のパス制御信号Ｐ１，
Ｐ２，Ｐ３によって別個に制御されている。

【００７５】パス制御信号ＳＨＲがパストランジスタ１
８ａ〜１８ｄをイネーブルにすると、ビット線ＢＬ１，
ＢＬＢ１およびビット線ＢＬ２，ＢＬＢ２はアレイブロ
ック１２からセンスアンプ１６ａ, １６ｂへとそれぞれ
接続される。

【００７６】しかし、図５を参照して上述したように、
ビット線は、それに接続されたすべてのメモリセルおよ
びセンスアンプ回路のために高い容量性負荷を有してい
る。したがって、ビット線ＢＬ１，ＢＬＢ１，ＢＬ２，
ＢＬＢ２を正確にモデル化するために、各ビット線に接
続されたメモリセルに起因する容量性負荷をキャパシタ
ＣARY で代表させ、各ビット線に接続されたセンスアン
プ回路に起因する容量性負荷をキャパシタＣSAで代表さ
せる。

【００７７】図９をも参照すると、動作の際、容量性負
荷ＣARY および容量性負荷ＣSAの影響を除くために、３
つのトランジスタ８０，８２，８４が用いられている。

【００７８】初めに時刻ｔ７において、パス制御信号Ｐ
１，Ｐ２はＬであり、パス制御信号Ｐ３はＨであり、Ｐ
ＭＯＳトランジスタ８２だけがイネーブルとされてい
る。その結果、パス信号ＳＨＲはＶPERI（2.５Ｖ）のレ
ベルにある。やはり時刻ｔ７において、ビット信号ＢＬ
A ，ＢＬＢA およびビット信号ＢＬSA，ＢＬＢSA（それ
ぞれアレイおよびセンスアンプに位置するビット信号を
代表している）はプリチャージレベルＶBLR に近い。

【００７９】時刻ｔ８において、ビット線のセンスが開
始され、ビット信号ＢＬA ，ＢＬＢA およびビット信号
ＢＬSA，ＢＬＢSAが弁別され始める。パストランジスタ
１８ａ〜１８ｄが飽和モードにあるため、ビット線ＢＬ
１，ＢＬＢ１，ＢＬＢ２，ＢＬＢ２の全実効キャパシタ
ンスは容量性負荷ＣSAと容量性負荷ＣARY とを足したも
のより低い。この容量性負荷が比較的低いので、ビット
信号ＢＬA ，ＢＬＢAおよびビット線ＢＬSA，ＢＬＢSA
はすばやく弁別される。

【００８０】その後、時刻ｔにおいてパス制御信号Ｐ
２, Ｐ３が遷移し、それによってＰＭＯＳトランジスタ
８２がディスエーブルとされ、ＰＭＯＳトランジスタ８
０がイネーブルとされる。その結果、パス信号はＶPP
（3.６Ｖ）のレベルに上昇する。パストランジスタ１８
ａ〜１８ｄがＶPP（3.６Ｖ）のレベルで駆動されるの
で、それらは線形モードに入り、ビット線ＢＬ１，ＢＬ
Ｂ１，ＢＬ２，ＢＬＢ２の全実効キャパシタンスは、ほ
ぼ容量性負荷ＣSAと容量性負荷ＣARY とを足したものに
等しい。

【００８１】パストランジスタ１８ａ〜１８ｄは、トラ
ンジスタゲートのレベルが比較的高いＶPPであるため、
ブロックアレイ１２とセンスアンプ１６ａ，１６ｂとの
間に低抵抗の経路を提供し、ビット信号ＢＬA ，ＢＬＢ
A およびビット線ＢＬSA，ＢＬＢSAはＨの目標電圧（Ｖ
ARY ）あるいはＬの目標電圧（ＶSS）へと引き上げある
いは引き下げられる。

【００８２】以上、本発明者によってなされた発明を実
施形態に基づき具体的に説明したが、本発明は前記実施
形態に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることはいうまでもない。

【００８３】たとえば、負の方向にＶSSを超える電圧に
より制御した仕方で低電圧（low-going ）ビット線をオ
ーバードライブするために、別の実施形態を実現するこ
ともできる。更に、本発明の要旨を逸脱することなく、
追加のバッファ、ドライバ、遅延回路および他の回路を
例示として示した実施形態を追加することもできる。し
たがって、添付の特許請求の範囲を発明の範囲と整合す
る仕方で広く解釈するのは適切である。

【００８４】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００８５】すなわち、センスアンプの精度を維持しつ
つ、オーバードライブすることによりビット線の信号の
弁別処理を高速に行うことができる。

【００８６】また、異なる電源レベルで動作するチップ
においても信号をオーバードライブすることもできる。

【００８７】また、本発明によれば、信号がオーバード
ライブされる期間の長さを外部電源の電圧レベルに応じ
て決めることができる。

【００８８】また、本発明によれば、低い動作電圧にお
いて、ソース共通形のＮチャネルスイッチを用いること
により、ソース共通形のＰチャネルスイッチを用いた場
合よりも動作速度を向上させることができる。

【００８９】また、本発明によれば、ソース共通形のＮ
チャネルスイッチは異なる動作電圧レベルにおいても一
貫的に動作する点で有利である。

【００９０】さらに、本発明によれば、ソース共通形Ｎ
チャネルスイッチを用いることにより、ソース共通形Ｐ
チャネルスイッチを用いた場合よりもレイアウト面積を
縮小することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態であるＤＲＡＭの一部を示
す回路図である。

【図２】図１のＤＲＡＭで用いられる電圧源のブロック
図である。

【図３】図１のＤＲＡＭの波形図である。

【図４】従来のＤＲＡＭの問題点を説明する為の波形図
である。

【図５】図１の信号のタイミング図である。

【図６】図１のＤＲＡＭのための第１の遅延回路の回路
図である。

【図７】図１のＤＲＡＭのための第２の遅延回路の回路
図である。

【図８】本発明による改善されたパスゲートドライバ回
路の回路図である。

【図９】図８の改善されたパスゲートドライバ回路のタ
イミング図である。

【符号の説明】

１０デバイス１４ａ〜１４ｄビット（メモリセル）１６ａ，１６ｂセンスアンプ１８ａ〜１８ｄパスゲート１９ａ〜１９ｄＰＭＯＳトランジスタ２０ａ〜２０ｄＮＭＯＳトランジスタ３２，３４，３６ソース共通形スイッチトランジスタＢＬ１，ＢＬＢ１，ＢＬ２，ＢＬＢ２ビット線ＷＬ１，ＷＬ２ワード線Ｉ／Ｏ０〜Ｉ／Ｏ３出力線

Claims

【特許請求の範囲】

【請求項１】１対のビット線と、複数のワード線と、各々が前記１対のビット線の１つと前記複数のワード線
の１つに結合された複数のダイナミックメモリセルと、１対のＰＭＯＳトランジスタと１対のＮＭＯＳトランジ
スタとを含むセンスアンプであって、ＰＭＯＳトランジ
スタおよびＮＭＯＳトランジスタの前記対の各々はソー
スが共通に結合され、ドレインが前記ビット線の対にそ
れぞれ結合され、ゲートが前記ドレインに交差結合され
ているセンスアンプと、第１の外部電源電圧を受取るための第１の外部端子と、ソースがＰＭＯＳトランジスタの前記対の前記ソースに
結合され、ドレインが前記第１の外部端子に結合された
第１のスイッチＮＭＯＳトランジスタと、前記第１の外部電源電圧に対して安定した第１の内部電
源電圧を生成するための第１の電圧源とを有する半導体
メモリであって、前記第１のスイッチＮＭＯＳトランジスタをアクティブ
とするために該第１のスイッチＮＭＯＳトランジスタの
ゲートが前記第１の内部電源電圧に接続されることを特
徴とする半導体メモリ。
【請求項２】請求項１記載の半導体メモリであって、
ＰＭＯＳトランジスタの前記対の各々のウエルが前記第
１の外部電源電圧によりバイアスされていることを特徴
とする半導体メモリ。
【請求項３】請求項１記載の半導体メモリであって、
前記第１の外部電源電圧が第１のレベルであるときに前
記第１のスイッチＮＭＯＳトランジスタは飽和モードで
駆動され、前記第１の外部電源電圧が前記第１のレベル
より低い第２のレベルであるときに前記第１のスイッチ
ＮＭＯＳトランジスタが線形モードで駆動されることを
特徴とする半導体メモリ。
【請求項４】請求項１記載の半導体メモリであって、
更に、前記第１の内部電源電圧より低い第２の内部電源
電圧を生成するための第２の電圧源と、前記対のＰＭＯＳトランジスタの前記ソースと前記第２
の電圧源の出力端子との間に結合された第２のスイッチ
トランジスタとを有し、前記センスアンプは、前記複数のダイナミックメモリセ
ルから選択されたメモリセルに格納された情報に基づい
てビット線の前記対に対してハイ側の電圧およびロウ側
の電圧を有する相補的な信号の対を提供し、第１の期間において、前記第１のスイッチＮＭＯＳトラ
ンジスタがイネーブルとされるのに応じて前記ハイ側の
電圧が上昇され、前記第１の期間に続く第２の期間において、前記第２の
スイッチトランジスタがイネーブルとされるのに応じ
て、該ハイ側の電圧が前記第２の内部電源電圧に等しく
なるように、相補的な信号の前記対の前記ハイ側の電圧
が変化されることを特徴とする半導体メモリ。
【請求項５】第１の外部電源電圧を受取るための内部
端子と、ゲートが入力端子に結合されドレインが出力端
子に結合されたＰＭＯＳトランジスタと、ドレインが第１の外部端子に結合されソースが前記ＰＭ
ＯＳトランジスタのソースに結合されたスイッチＮＭＯ
Ｓトランジスタと、前記外部電源電圧に対して安定とされた内部電源電圧を
生成するための第１の電圧源とを有する半導体メモリで
あって、前記スイッチＮＭＯＳトランジスタのゲートが前記内部
電源電圧を受取って前記スイッチＮＭＯＳトランジスタ
がイネーブルとされ、前記ＰＭＯＳトランジスタのウエルが前記第１の外部電
源電圧によりバイアスされていることを特徴とする半導
体メモリ。
【請求項６】信号を第１の電圧レベルへと増幅するた
めのセンスアンプと、該信号を前記第１の電圧レベルよ
り高い第２の電圧レベルへとオーバードライブするため
の第１のスイッチＮＭＯＳトランジスタとを有すること
を特徴とするデバイス。
【請求項７】請求項６記載のデバイスであって、前記
センスアンプはウエルが前記第２の電圧レベルにバイア
スされた第１のＰＭＯＳトランジスタを有し、外部的に
加えられる電圧源により第２の電圧レベルが生成され、
外部的に加えられる電圧源の電圧レベルが外部ハイレベ
ルと外部ロウレベルとの間で変化可能であることを特徴
とするデバイス。
【請求項８】請求項７記載のデバイスであって、前記
第１のスイッチＮＭＯＳトランジスタのゲートが第３の
電圧レベルに等しいアクティブハイのレベルの信号を受
取るように接続されており、該第３の電圧レベルは外部
ハイレベルと外部ロウレベルとの間のレベルであり、該
第３の電圧レベルは前記外部的に加えられる電圧源の電
圧レベルにかかわらず一定にとどまることを特徴とする
デバイス。
【請求項９】請求項８記載のデバイスであって、前記
外部的に加えられる電圧源の電圧レベルが前記外部ロウ
レベルに近いときに、前記第１のスイッチＮＭＯＳトラ
ンジスタが線形モードで動作することを特徴とするデバ
イス。
【請求項１０】請求項８記載のデバイスであって、前
記外部的に加えられる電圧源の電圧レベルが外部ハイレ
ベルに近いときに、前記第１のスイッチＮＭＯＳトラン
ジスタは飽和モードで動作し、該第１のスイッチＮＭＯ
Ｓトランジスタはそのゲートに印加される第３の電圧レ
ベルにより制約されることを特徴とするデバイス。
【請求項１１】請求項７記載のデバイスであって、更
に、外部的に加えられる電圧源の電圧レベルに依存する
遅延を生成する手段を有することを特徴とするデバイ
ス。
【請求項１２】請求項１１記載のデバイスであって、
遅延を生成する前記手段が、ウエルが前記第２の電圧レ
ベルにバイアスされた第２のＰＭＯＳトランジスタと第
２のスイッチＮＭＯＳトランジスタとを有することを特
徴とするデバイス。
【請求項１３】請求項１２記載のデバイスであって、
前記第１のスイッチＮＭＯＳトランジスタのゲートが第
１の信号を受取るように接続され、前記第２のスイッチ
ＮＭＯＳトランジスタのゲートが第２の信号を受取るよ
うに接続され、該第１および第２の信号の両方は、外部
ハイレベルと外部ロウレベルとの間の第３の電圧レベル
であって外部的に加えられる電圧源の電圧レベルにかか
わらず一定に留まる第３の電圧レベルに等しいアクティ
ブハイレベルを有していることを特徴とするデバイス。
【請求項１４】請求項１３記載のデバイスであって、
前記外部的に加えられる電圧源の電圧レベルが前記外部
ロウレベルに近いとき、前記第１および第２のスイッチ
ＮＭＯＳトランジスタが線形モードで動作することを特
徴とするデバイス。
【請求項１５】請求項１３記載のデバイスであって、
前記外部的に加えられる電圧源の電圧レベルが外部ハイ
レベルに近いとき、前記第１および第２のスイッチＮＭ
ＯＳトランジスタが飽和モードで動作し、該スイッチＮ
ＭＯＳトランジスタのゲートに印加される第３の電圧レ
ベルにより制約されることを特徴とするデバイス。
【請求項１６】信号を第１の電圧レベルに増幅するた
めの方法であって、第１のスイッチＮＭＯＳトランジス
タを用いて、別の期間（discrete period oftime ）に
わたって該信号を第２の電圧レベルにオーバードライブ
することからなる、信号を第１の電圧レベルに増幅する
ことを特徴とする信号の増幅方法。
【請求項１７】請求項１６記載の信号の増幅方法であ
って、前記第２の電圧レベルは外部的に加えられる電圧
源により決定され、該第２の電圧レベルは外部ハイレベ
ルと外部ロウレベルとの間で可変であり、該方法は第１
のＰＭＯＳトランジスタのウエルを該第２の電圧レベル
によりバイアスすることを更に含むことを特徴とする信
号の増幅方法。
【請求項１８】請求項１７記載の信号の増幅方法であ
って、更に、前記第１のスイッチＮＭＯＳトランジスタ
のゲートを第３の電圧レベルに等しいアクティブハイレ
ベルの信号に接続することを含み、該第３の電圧レベル
は、外部的なハイレベルと外部的なロウレベルとの間に
あり、又、外部的に加えられる電圧源のレベルにかかわ
らず一定に留まることを特徴とする信号の増幅方法。
【請求項１９】請求項１８記載の信号の増幅方法であ
って、前記外部的に加えられる電圧源の電圧レベルが外
部ロウレベルに近いときに前記第１のスイッチＮＭＯＳ
トランジスタが線形モードで動作することを特徴とする
信号の増幅方法。
【請求項２０】請求項１８記載の信号の増幅方法であ
って、前記外部的に加えられる電圧源の電圧レベルが外
部ハイレベルに近いときに、前記第１のスイッチＮＭＯ
Ｓトランジスタのゲートに前記第３の電圧レベルを印加
することにより該第１のスイッチＮＭＯＳトランジスタ
を流れる電流を制限することを更に含むことを特徴とす
る信号の増幅方法。
【請求項２１】請求項１７記載の信号の増幅方法であ
って、前記外部的に加えられる電圧源の電圧レベルによ
り長さが決定される遅延を生成することを更に含むこと
を特徴とする信号の増幅方法。
【請求項２２】請求項２１記載の信号の増幅方法であ
って、前記遅延が、ウエルが前記第２の電圧レベルにバ
イアスされた第２のＰＭＯＳトランジスタと第２のスイ
ッチＮＭＯＳトランジスタとを用いて生成されることを
特徴とする信号の増幅方法。
【請求項２３】請求項２２記載の信号の増幅方法であ
って、前記第１のスイッチＮＭＯＳトランジスタのゲー
トを第１の信号に接続することと、前記第２のスイッチ
ＮＭＯＳトランジスタのゲートを第２の信号に接続する
こととを更に含み、該第１および第２の信号の両方が、
第３の電圧レベルに等しいアクティブハイレベルであ
り、該第３の電圧レベルは外部ハイレベルと外部ロウレ
ベルの間にあって、外部的に加えられる電圧源の電圧レ
ベルにかかわらず一定に留まることを特徴とする信号の
増幅方法。
【請求項２４】請求項２３記載の信号の増幅方法方法
であって、前記外部的に加えられる電圧源が外部ロウレ
ベルに近いときに前記第１および第２のスイッチＮＭＯ
Ｓトランジスタを線形モードで動作させることを特徴と
する信号の増幅方法。
【請求項２５】請求項２３記載の信号の増幅方法であ
って、前記外部的に加えられる電源電圧が外部ハイレベ
ルに近いときに、前記第１および第２のスイッチＮＭＯ
Ｓトランジスタを、該スイッチＮＭＯＳトランジスタの
ゲートに加えられる前記第３の電圧レベルにより制約す
ることを更に含むことを特徴とする信号の増幅方法。
【請求項２６】パストランジスタを制御するための方
法であって、該パストランジスタが飽和モードとなるよ
うに該パストランジスタのゲートを第１の電圧で駆動
し、またそれとは選択的に、該パストランジスタが線形
モードとなるように該パストランジスタの該ゲートを第
２の電圧で駆動することからなることを特徴とするパス
トランジスタを制御するための方法。
【請求項２７】請求項２６記載のパストランジスタを
制御するための方法であって、前記パストランジスタは
ビット線を低位部分と高位部分とに分割し、各部分はそ
れに対応する容量性負荷を有し、該パストランジスタが
飽和モードにある場合には、ビット線全体に関する容量
性負荷が減少され該パストランジスタが線形モードにあ
る場合には該トランジスタの抵抗が減少されるように該
パストランジスタに抵抗を接続したことを特徴とするパ
ストランジスタを制御するための方法。
【請求項２８】請求項２７記載のパストランジスタを
制御するための方法であって、前記ビット線の前記下位
部分はメモリビットに接続され、該ビット線の高位部分
はセンスアンプ回路に接続されていることを特徴とする
パストランジスタを制御するための方法。
【請求項２９】バストランジスタを制御するための装
置であって、該パストランジスタが飽和モードとなるよ
うに該パストランジスタのゲートを第１の電圧で駆動す
ることと該パストランジスタが線形モードとなるように
該パストランジスタのゲートを第２の電圧で駆動するこ
ととを選択的に行うための手段を有することを特徴とす
るバストランジスタを制御するための装置。
【請求項３０】請求項２９記載のパストランジスタを
制御するための装置であって、前記パストランジスタは
ビット線を下位部分と高位部分とに分割し、各部分はそ
れに対応する容量性負荷を有し、該パストランジスタが
飽和モードにあるときにビット線全体に関する容量性負
荷が減少するように、又、該パストランジスタが直線モ
ードにあるときにパストランジスタの抵抗が減少するよ
うに該パストランジスタに抵抗を接続したことを特徴と
するパストランジスタを制御するための装置。
【請求項３１】請求項３０記載のパストランジスタを
制御するための装置であって、前記ビット線の前記下位
部分はメモリビットに接続されており、該ビット線の前
記高位部分はセンスアンプ回路に接続されていることを
特徴とするパストランジスタを制御するための装置。